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Bereich der Erfindung
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Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung; und speziell auf eine Halbleiterspeichereinrichtung, welche eine verbesserte Möglichkeit für einen Test zum Auffinden eines Fehlers einer Operation bzw. eines Betriebs einer Halbleiterspeichereinrichtung in einem Bank- bzw. Speicheradressbereich-Verschachtelungsmodus besitzt.
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Beschreibung des Standes der Technik
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Die Druckschrift
US 5 959 930 A1 offenbart eine Multibank-Speichereinrichtung. Es werden mehrere Speicherbänke aktiviert, um als Antwort auf ein Bankauswahlsignal von einer Bankauswahlsignal-Erzeugungsschaltung eine Speicherzelle auszuwählen. Wird eine spezielle Betriebsart gewählt, so aktiviert eine Moduseinstellschaltung alle Bankauswahlsignale von der Bankauswahlsignal-Erzeugungsschaltung, um gleichzeitig alle Speicherbänke in einen aktiven/inaktiven Zustand zu betreiben.
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Eine Halbleiterspeichereinrichtung beinhaltet eine Vielzahl von Speicherzellen. Wenn eine Zelle in der Halbleiterspeichereinrichtung fehlerhaft betrieben wird, ist die Halbleiterspeichereinrichtung nutzlos. Nach dem Herstellen der Halbleiterspeichereinrichtung ist ein Testvorgang notwendig, um eine defekte Zelle in der Halbleiterspeichereinrichtung zu finden.
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Typischerweise besitzt die Halbleiterspeichereinrichtung eine zusätzliche Fläche bzw. einen zusätzlichen Bereich für eine Testschaltung, welche alle Zellen in der Halbleiterspeichereinrichtung mit hoher Geschwindigkeit testen kann. Jedoch wird entsprechend der zunehmenden Integration auf der Halbleiterspeichereinrichtung viel Zeit und Aufwand für das Testen der Zellen der Halbleiterspeichereinrichtung benötigt, um so die Halbleiterspeichereinrichtung zu untersuchen und zu entwickeln.
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Um die Zeit zum Testen der Halbleiterspeichereinrichtung zu sparen, wird deshalb ein komprimierter Testmodus benutzt. In dem komprimierten Testmodus werden die Daten simultan an alle Banken eingegeben, welche in dem Halbleiter beinhaltet sind, über einen Teil der Eingangs-/Ausgangspins DQs, nicht über alle Eingangs-/Ausgangspins. Um die Daten, welche von jeder Einheitszelle ausgegeben werden, zu prüfen, wird nicht jede der Daten simultan von allen Banken bzw. Speicheradressbereichen über alle Eingangs-/Ausgangspins DQs simultan ausgegeben, und stattdessen wird eine Vielzahl von logischen Gates, z. B. ein AND-Gate oder ein NOR-Gate, jeweils für den entsprechenden jeweiligen Eingangs-/Ausgangspin DQ benutzt.
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1 ist ein Blockschaltbild, welches einen Testblock zeigt, welcher in einer herkömmlichen Halbleiterspeichereinrichtung benutzt wird.
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Wie gezeigt wird, beinhaltet der Testblock einen internen Bank-Adressgenerator 10, einen Lesedecodierblock 20, einen Komprimiersteuerblock 30, einen Datenkomprimierblock 40, einen Schreibdecodierblock 50, einen Schreibsteuerblock 60 und einen Schreibtreiberblock 70.
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Der interne Bank-Adressgenerator 10 konvertiert eine Bankadresse, z. B. BA0 und BA1, in eine Vielzahl von internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d. Die Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, werden an den Lesedecodierblock 20 eingegeben. Der Lesedecodierblock 20 decodiert die Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, um damit eine Vielzahl von Lese-Bankbetriebssignalen rd_bank0, rd_bank1, rd_bank2 und rd_bank3 in Antwort auf ein additives Latenzzeitsignal AL0 zu erzeugen. Der Komprimiersteuerblock 30 dient zum Steuern des Datenkomprimierblocks 40 in Antwort auf die Vielzahl von Lese-Bankbetriebssignalen rd_bank0, rd_bank1, rd_bank2 und rd_bank3. Der Datenkomprimierblock 40, welcher eine Vielzahl von DQ-Ausgangspuffern besitzt, z. B. 36, dient zum Komprimieren der Daten, welche von jeder Bank ausgegeben werden.
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Zusätzlich werden Teile der Vielzahl von internen Bankadressen, d. h. a, /a, b, /b, an den Schreibdecodierblock 50 eingegeben. Der Schreibdecodierblock 50 decodiert die Teile der Vielzahl von internen Bankadressen, d. h. a, /a, b, /b, um damit eine Vielzahl von Schreib-Bankbetriebssignalen wt_bank0, wt_bank1, wt_bank2 und wt_bank3 zu erzeugen. Der Schreibsteuerblock 60 dient zum Steuern des Schreibtreiberblocks 70 in Antwort auf ein Schreib-Aktivierungssignal WTen und auf die Vielzahl der Schreib-Bankbetriebssignale wt_bank0, wt_bank1, wt_bank2 und wt_bank3. Der Schreibtreiberblock 70 dient zum Speichern der eingegeben Daten an ein Zellfeld 80, welches in jeder Bank beinhaltet ist.
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Außerdem beinhaltet der interne Bank-Adressgenerator 10 einen Pufferblock, einen Latch- bzw. Klinkeblock und einen Wegleitungsblock. Der Pufferblock beinhaltet zwei Puffer, z. B. 12, wobei jeder zum Empfangen einer ersten Bit-Bankadresse BA0 und einer zweiten Bit-Bankadresse BA1 und zum Wandeln der ersten Bit-Bankadresse BA0 und der zweiten Bit-Bankadresse B1 in eine interne Bankadresse dient, d. h. ba0_add, ba0_addb, ba1_add und ba1_addb, wobei jede der ersten Bit-Bankadresse Ba0 und der zweiten Bit-Bankadresse BA1 entspricht. Der Latch-Block beinhaltet zwei Latches, z. B. 14, wobei jeder durch ein Komprimiertestsignal tpara zum Übertragen der internen Bankadresse, d. h. ba0_add, ba0_addb, ba1_add und ba1_addb, an den Wegleitungsblock als die Teile der Vielzahl von internen Bankadressen, d. h. a, /a, b, /b, dient. Der Wegleitungsblock beinhaltet auch zwei Leitweglenker bzw. Router, z. B. 16, wobei jeder zum Verzögern der Teile aus der Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, dient, um dadurch andere aus der Vielzahl der internen Bankadressen, d. h. c, /c, d, /d zu erzeugen.
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Im Detail beinhaltet der Komprimiersteuerblock 30 einen Lesesteuerblock 32 und einen Strobesignal- bzw. Abtastsignal-Erzeugungsblock 34. Der Lesesteuerblock 32 beinhaltet eine Vielzahl von Lesesteuereinrichtungen, wobei jede durch ein Lese-Aktiviersignal RDen zum Empfangen des Lese-Bankbetriebssignals gesteuert wird; und der Strobesignal-Erzeugungsblock 34 beinhaltet eine Vielzahl von Strobesignalgeneratoren, wobei jeder zum Erzeugen einer Vielzahl von Strobesignalen, z. B. iostb, dient.
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Hierbei wird jede Lesesteuereinrichtung, jeder Strobesignalgenerator und jeder DQ-Ausgangspuffer jeweils jeder Bank zugeordnet, welche in der herkömmlichen Speichereinrichtung beinhaltet ist. Zusätzlich ist jeder Puffer, jeder Latch und jede Leitwegeinrichtung in dem internen Bank-Adressgenerator 10 jeder Bank der Bankadresse zugeordnet.
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Nachfolgend wird ein Testbetrieb der herkömmlichen Halbleiterspeichereinrichtung beschrieben, wenn das Komprimiertestsignal tpara aktiviert ist.
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Zuerst aktiviert der interne Bank-Adressgenerator 10 die Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, in Antwort auf das Komprimiertestsignal tpara ohne Rücksicht auf die Bankadresse. Dann wird die Vielzahl der Lese-Bankbetriebssignale rd_bank0, rd_bank1, rd_bank2 und rd_bank3, welche von dem Lesedecodierblock 20 ausgegeben wird, und die Vielzahl der Schreib-Bankbetriebssignale wt_bank0, wt_bank1, wt_bank2 und wt_bank3, welche von dem Schreibdecodierblock 50 ausgegeben werden, aktiviert. Wenn das Schreib-Aktiviersignal WTen aktiviert ist, werden der Schreibsteuerblock 60 und der Schreibtreiberblock 70 aktiviert, und dann werden die Daten an die Zellfelder 80 eingegeben. Auf der anderen Seite, wenn das Lese-Aktiviersignal RTen aktiviert ist, wird eine Vielzahl von Daten LI00<0:15> bis LI03<0:15>, welche von den Zellfeldern 80 ausgegeben werden, komprimiert und ausgegeben.
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Außerdem wird ein Betrieb bzw. eine Operation des Testblockes, d. h. ein Verfahren zum Decodieren komprimierter Daten und zum Komprimieren ausgegebener Daten im Detail beschrieben.
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Bei der herkömmlichen Speichervorrichtung besitzt jede Bank ein Datenpad zum Empfangen von vier Daten zur gleichen Zeit. Die vier Daten werden als ein Datenbündel betrachtet; und vier Datenbündel ergeben ein 16-Bit-Datenpaket. Bei einer Schreiboperation wird das gleiche 16-Bit-Datenpaket an jede Bank eingegeben.
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Bei einer Leseoperation wird das 16-Bit-Datenpaket, welches an jede Bank eingegeben wird, in vier Datenbündel klassifiziert; und jedes Datum, welches über das gleiche Datenpad eingegeben wird, unter den vier Datenpaketen jedes Datenbündels wird miteinander verglichen. Dann wird über das Datenpad, welches jeder Bank entspricht, das Vergleichsergebnis ausgegeben.
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Wenn hierbei ein logischer Zustand des Signales, welches über das Datenpad ausgegeben wird, einen hohen logischen Pegel besitzt, weist die Halbleiterspeichervorrichtung keine defekte Zelle auf; jedoch im anderen Falle besitzt die Halbleiterspeichereinrichtung wenigstens eine defekte Zelle.
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2 ist ein schematisches Schaltbild, welches den Latch beschreibt, welcher in dem Latch-Block 14 beinhaltet ist, welcher in 1 gezeigt wird.
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Wie gezeigt wird, beinhaltet der Latch einen ersten Inverter I1, eine erste Latch-Einheit 14a, eine zweite Latch-Einheit 14b, ein erstes NAND-Gate ND1 und ein zweites NAND-Gate ND2. Hierbei bestehen die ersten und zweiten Latch-Einheiten 14a und 14b aus zwei kreisförmig verbundenen Invertern.
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Der erste Inverter I1 dient zum Invertieren des Komprimiertestsignals tpara. Die erste Latch-Einheit 14a dient zum Latchen einer inversen internen Bankadresse, z. B. ba0_addb; und die zweite Latch-Einheit 14b dient zum Latchen einer internen Bankadresse, z. B. ba0_add. Das erste NAND-Gate ND1, welches an die erste Latch-Einheit 14a und den ersten Inverter I1 angeschlossen ist, empfängt einen inversen Zustand der inversen internen Bankadresse, d. h. die interne Bankadresse, und ein inverses Komprimiertestsignal, um ein Ergebnissignal der NAND-Operation als eine interne Bankadresse a zu erzeugen. Auch das zweite NAND-Gate ND2, welches an die zweite Latch-Einheit 14b und den ersten Inverter I1 gekoppelt ist, empfängt einen inversen Zustand der internen Bankadresse, d. h. die inverse interne Bankadresse, und ein inverses Komprimiertestsignal, um ein Ergebnissignal der NAND-Operation als eine erste interne Strich- bzw. Balken-Bankadresse /a zu erzeugen.
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3 ist ein schematisches Schaltbild, welches die Leitwegeinrichtung beschreibt, welche in dem Wegleitblock 14 beinhaltet ist, welcher in 1 gezeigt wird.
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Wie gezeigt wird, beinhaltet die Leitwegeinrichtung bzw. der Router einen Block 17 zum Latchen und Verzögern, einen zweiten Inverter I2, ein drittes NAND-Gate ND3 und ein viertes NAND-Gate ND4.
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Der Latch- und Verzögerungsblock 17 empfängt die erste interne Bankadresse, d. h. a, und die erste interne Strich-Bankadresse, d. h. /a, welche von dem Latch ausgegeben wird, um dadurch ein Verzögerungssignal an das dritte NAND-Gate auszugeben. Der zweite Inverter I2 dient zum Invertieren des Komprimiertestsignals tpara. Das dritte NAND-Gate ND3, welches an den Latch- und Verzögerungsblock 17 gekoppelt ist, und der zweite Inverter I2 empfangen ein ausgegebenes Signal des Latch- und Verzögerungsblockes 17 und ein inverses Komprimiertestsignal, um ein Ergebnissignal der NAND-Operation als eine dritte interne Bankadresse c zu erzeugen. Ebenso empfängt das zweite NAND-Gate ND2, welches an den ersten Inverter I1 gekoppelt ist, die dritte interne Bankadresse, d. h. c, und ein inverses Komprimiertestsignal, um ein Ergebnissignal der NAND-Operation als eine dritte interne Strich-Bankadresse /c zu erzeugen.
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Mit Bezugnahme darauf weist jeder Latch und jede Leitwegeinrichtung jeweils die gleiche Struktur auf; und somit wird eine detaillierte Beschreibung der anderen Latches und Leitwegeinrichtungen weggelassen.
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4 ist ein schematisches Schaltbild, welches den Lesedecodierblock 20 beschreibt, welcher in 1 gezeigt wird.
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Wie gezeigt wird, beinhaltet der Lesedecodierblock 20 einen Steuersignalgenerator 21 und eine Vielzahl von Decodern 22, 24, 26 und 28. Der Steuersignalgenerator 21 dient zum Erzeugen der Steuersignale, z. B. AL0b und AL0d, in Antwort auf das additive Latenzzeitsignal AL0. Jeder Decoder empfängt zwei interne Bankadressen und wählt eine der zwei internen Bankadressen in Antwort auf die Steuersignale aus, z. B. AL0b und AL0d, um dadurch eine inverse ausgewählte Adresse als das Lese-Bankbetriebssignal zu erzeugen.
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Im Detail beinhaltet der Steuersignalgenerator 21 einen dritten Inverter I3 zum Invertieren des Komprimiertestsignals tpara, ein fünftes NAND-Gate ND5 zum Erzeugen eines Ergebnissignals der NAND-Operation des additiven Latenzzeitsignals AL0 und des inversen Komprimiertestsignals und einen vierten Inverter I4 zum Invertieren eines ersten Steuersignals AL0b, d. h. eines ausgegebenen Signals des fünften NAND-Gates ND5, um dadurch ein zweites Steuersignal AL0d zu erzeugen.
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Jeder Decoder beinhaltet zwei NAND-Gates, zwei Transfer- bzw. Übertragungsgates und einen Inverter. Jeder der zwei NAND-Gates empfängt zwei interne Bankadressen und erzeugt ein Ergebnissignal der NAND-Operation; jeder der zwei Übertragungsgates überträgt das Ergebnissignal in Antwort auf das erste und zweite Steuersignal AL0b und AL0d. Dann dient der Inverter zum Wandeln der Ausgangssignale von den zwei Übertragungsgates, um dadurch ein inverses Signal der Ausgangssignale als das Lese-Bankbetriebssignal zu erzeugen.
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Mit Bezug auf 4 sind vier Decoder in dem Lesedecodierblock 20 beinhaltet. Die Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, sind in vier Gruppen klassifiziert, wobei jede vier interne Bankadressen beinhaltet: (/a, /b, /c, /d), (a, /b, c, /d), (/a, b, /c, d) und (a, b, c, d).
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Hierbei decodiert jeder Decoder, z. B. 22, 24, 26 und 28, eine Gruppe von unverzögerten internen Bankadressen, d. h. a, /a, b, /b, welche von dem Latch-Block ausgegeben werden, und verzögerte interne Bankadressen, d. h. c, /c, d, /d, welche von dem Weglenkblock in Antwort auf das erste und zweite Steuersignal AL0b und AL0d ausgegeben werden.
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In der herkömmlichen Speichereinrichtung ist eine Verzögerung tRCD von RAS gegenüber CAS erforderlich, welche die Minimalzeit darstellt für das Liefern eines Zeilenaktiviersignals zum Liefern eines Spaltenaktiviersignals. Da jedoch eine additive Latenzzeit zum Erhöhen einer Betriebsgeschwindigkeit der Halbleiterspeichereinrichtung eingeführt wird, wird das Spaltenaktiviersignal vor der Verzögerung tRCD von RAS gegenüber CAS geliefert, nachdem das Zeilenaktiviersignal geliefert ist. D. h., entsprechend der additiven Latenzzeit kann eine Zeiteinstellung zum Liefern des Spaltenaktiviersignals eingestellt werden.
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Wenn das additive Latenzzeitsignal AL0 nicht aktiviert ist, z. B. die additive Latenzzeit 2 oder 3 ist, wird das Spaltenaktiviersignal vor der Verzögerung tRCD von RAS gegenüber CAS eingegeben, und dann besteht ein großer Zeitbereich bzw. -rahmen, um auf die Daten in Antwort auf das Spaltenaktiviersignal zuzugreifen. In diesem Fall werden die internen Verzögerungsdatenbankadressen, d. h. c, /c, d, /d, welche durch den Wegleitungsblock 16 verzögert sind, in dem Lesedecodierblock 20 decodiert.
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Auf der anderen Seite, wenn das additive Latenzzeitsignal AL0 aktiviert ist, z. B. die additive Latenzzeit 0 ist, wird das Spaltenaktiviersignal nach der Verzögerung tRCD des RAS gegenüber CAS eingegeben, und dann besteht ein kleiner Zeitrahmen für das Zugreifen auf die Daten in Antwort auf das Spaltenaktiviersignal. Wegen des kleinen Zeitbereiches bzw. Zeitrahmens werden in diesem Fall die internen, nicht verzögerten Bankadressen, d. h. a, /a, b, /b, in dem Lesedecodierblock 20 decodiert.
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5 ist ein schematisches Schaltbild, welches den DQ-Ausgangspuffer beschreibt, welcher in dem Datenkomprimierblock 40 beinhaltet ist, welcher in 1 gezeigt wird.
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Wie gezeigt wird, beinhaltet der DQ-Ausgangspuffer, welcher in dem Datenkomprimierblock 40 beinhaltet ist, einen Strobe-Steuergenerator 42, einen Vergleichsblock 44 und einen Strobe-Treiberblock 46. Außerdem wird ein GIO-Treiber gezeigt, welcher zwei MOS-Transistoren PM1 und NM1 beinhaltet, welche seriell zwischen einer Versorgungsspannung und der Erde gekoppelt sind.
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Der Strobe-Steuergenerator 42 empfängt das Komprimiertestsignal tpara und das Strobesignal iostb, welche von dem Strobesignalgenerator ausgegeben werden, welcher in dem Signalerzeugungsblock 34 beinhaltet ist, um dadurch ein erstes und ein zweites Daten-Strobesignal iostb2 und iostb2b zu erzeugen. Der Vergleichsblock 44 empfängt jeden der Datenblöcke LI00<0:15> bis LI03<0:15>, welche von den Zellfeldern 80 ausgegeben werden, um die 16-Bit-Daten zu komprimieren. Schließlich gibt der Strobe-Treiberblock 46 komprimierte Daten aus, welche von dem Vergleichsblock 44 an den GIO-Treiber in Antwort auf das erste und zweite Daten-Strobesignal iostb2 und iostb2b ausgegeben werden.
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Wie oben beschrieben, kann die herkömmliche Halbleiterspeichereinrichtung alle Einheitszellen durch Nutzen des Komprimiertestmodus so schnell testen.
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Jedoch kann der Testmodus, welcher in der herkömmlichen Halbleiterspeichereinrichtung beinhaltet ist, nicht einen Bank-Speicherverschachtelungsmodus testen, da alle Bänke, welche in der herkömmlichen Speichereinrichtung beinhaltet sind, simultan aktiviert werden. Tatsächlich arbeitet die herkömmliche Halbleiterspeichereinrichtung in dem Bank-Speicherverschachtelungsmodus, um eine Betriebsgeschwindigkeit zu erhöhen. In dem Bank-Speicherverschachtelungsmodus kann eine Datenkollision oder ein Datenstau auftreten, wenn die Daten zwischen jeder Bank willkürlich gelesen oder geschrieben werden.
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Deshalb können für ein Testen einer Operation der herkömmlichen Speichereinrichtung in dem Bank-Speicherverschachtelungsmodus die Daten nicht komprimiert werden, und darauf beruhend ist die erforderliche Zeit zum Testen zu lang.
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Zusammenfassung der Erfindung
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Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu liefern, welche eine fortschrittliche Möglichkeit zum Auffinden eines Fehlers einer Operation einer Halbleiterspeichervorrichtung in einem Bank- bzw. Speicheradressbereich-Verschachtelungsmodus liefert, um eine Testzeit zu reduzieren.
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Hierzu schafft die vorliegende Erfindung ein Gerät zum Testen eines Betriebes einer Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruchs 1.
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Kurze Beschreibung der Zeichnungen
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Obige und andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungen offensichtlich, welche in Verbindung mit den beigefügten Zeichnungen gegeben werden, in welchen:
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1 ein Blockschaltbild ist, welches einen Testblock zeigt, welcher in einer herkömmlichen Halbleiterspeichereinrichtung benutzt wird;
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2 ein schematisches Schaltbild ist, welches einen Latch beschreibt, welcher in einem Latch-Block beinhaltet ist, welcher in 1 gezeigt wird;
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3 ein schematisches Schaltbild ist, welches eine Leitwegeinrichtung beschreibt, welche in einem Wegleitblock beinhaltet ist, welcher in 1 gezeigt wird;
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4 ein schematisches Schaltbild ist, welches einen Lesedecodierblock beschreibt, welcher in 1 gezeigt wird;
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5 ein schematisches Schaltbild ist, welches einen DQ-Ausgangspuffer beschreibt, welcher in einem Datenkomprimierblock enthalten ist, welcher in 1 gezeigt wird;
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6 ein Blockschaltbild ist, welches einen Testblock zeigt, welcher in einer Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird;
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7 ein schematisches Schaltbild ist, welches einen Latch beschreibt, welcher in einem Latch-Block beinhaltet ist, welcher in 6 gezeigt wird;
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8 ein schematisches Schaltbild ist, welches den Lesedecodierblock beschreibt, welcher in 6 gezeigt wird;
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9 ein schematisches Schaltbild ist, welches einen DQ-Ausgangspuffer beschreibt, welcher in einem Datenkomprimierblock beinhaltet ist, welcher in 1 gezeigt wird; und
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10 ein schematisches Schaltbild ist, welches einen Schreibdecodierblock zeigt, welcher in 6 gezeigt wird.
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Detaillierte Beschreibung der Erfindung
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Nachfolgend wird eine Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung im Detail mit Bezug auf die beigefügten Zeichnungen beschrieben.
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6 ist ein Blockschaltbild, welches einen Testblock zeigt, welcher in einer Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung benutzt wird.
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Wie gezeigt wird, beinhaltet der Testblock einen internen Adressgenerator 100, einen Leseoperations-Testblock und einen Schreiboperations-Testblock.
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Der interne Adressgenerator 100 empfängt eine externe Speicheradressbereichsadresse bzw. Bankadresse, z. B. BA0, und erzeugt interne Bankadressen, z. B. a und /a, in Antwort auf ein Bank- bzw. Speicher-Verschachtelungstestsignal iocomp. Der Leseoperations-Testblock dient zum Empfangen der internen Bankadressen, z. B. a und /a, und zum Testen einer Leseoperation der Halbleiterspeichereinrichtung in Antwort auf das Bank- bzw. Speicher-Verschachtelungstestsignal iocomp. Der Schreiboperations-Testblock empfängt die internen Bankadressen, z. B. a und /a, und testet eine Schreiboperation der Halbleiterspeicheroperation.
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Hierbei beinhaltet der Leseoperations-Testblock einen Lesedecodierblock 200, einen Komprimiersteuerblock 300 und einen Datenkomprimierblock 400; und der Schreiboperations-Testblock beinhaltet einen Schreibdecodierblock 500, einen Schreibsteuerblock 600 und einen Schreibtreiberblock 700.
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Im Detail wandelt der Bankadressgenerator 100 eine Bankadresse, z. B. BA0 und BA1, in eine Vielzahl von internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, in Antwort auf ein Komprimiertestsignal tpara und das Bank- bzw. Speicher-Verschachtelungstestsignal iocomp. Hierbei werden die internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, in nicht verzögerte interne Bankadressen, d. h. a, /a, b, /b, und in interne verzögerte Bankadressen, d. h. c, /c, d, /d, klassifiziert. Die Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, werden dem Lesedecodierblock 200 eingegeben. Der Lesedecodierblock 200 decodiert die Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, um dadurch eine Vielzahl von Lese-Bankbetriebssignalen rd_bank0, rd_bank1, rd_bank2 und rd_bank3 in Antwort auf ein additives Latenzzeitsignal AL0 und das Bank-Verschachtelungstestsignal iocomp zu erzeugen. Der Komprimiersteuerblock 300 dient zum Steuern des Datenkomprimierblockes 400 in Antwort auf die Vielzahl der Lese-Bankbetriebssignale rd_bank0, rd_bank1, rd_bank2 und rd_bank3. Der Datenkomprimierblock 400, welcher eine Vielzahl von DQ-Ausgangspuffern besitzt, dient zum Komprimieren der Daten, welche von jeder Bank ausgegeben werden, um dadurch ein Testergebnissignal in Antwort auf das Komprimiertestsignal tpara und einem Bank-Inaktiviersignal, z. B. Xedb_ba, auszugeben.
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Zusätzlich werden die nicht verzögerten internen Bankadressen, d. h. a, /a, b, /b, an den Schreibdecodierblock 500 eingegeben. Der Schreibdecodierblock 500 decodiert die Teile aus der Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, um dadurch eine Vielzahl von Schreib-Bankbetriebssignalen wt_bank0, wt_bank1, wt_bank2 und wt_bank3 zu erzeugen. Der Schreibsteuerblock 600 dient zum Steuern des Schreibtreiberblockes 700 in Antwort auf ein Schreib-Aktiviersignal WTen und die Vielzahl der Schreib-Bankbetriebssignale wt_bank0, wt_bank1, wt_bank2 und wt_bank3. Der Schreibtreiberblock 700 dient zum Speichern der eingegebenen Daten an Zellfelder 800, welche in jeder Bank enthalten sind.
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Außerdem beinhaltet jeder interne Bank-Adressgenerator 100 ein Latch-Steuergerät 180, einen Pufferblock, einen Latch-Block und einen Leitwegblock. Das Latch-Steuergerät 180 dient zum Empfangen des Komprimiertestsignals tpara und des Bank-Verschachtelungstestsignals iocomp und zum Steuern eines Latch-Steuersignals. Der Pufferblock beinhaltet zwei Puffer, z. B. 120, wobei jeder zum Empfangen einer ersten Bit-Bankadresse BA0 und einer zweiten Bit-Bankadresse BA1 und zum Wandeln der ersten Bit-Bankadresse BA0 und der zweiten Bit-Bankadresse BA1 in eine interne Adresse dient, d. h. ba0_add, ba0_addb, ba1_add und ba1_addb, wobei jede der ersten Bit-Bankadresse BA0 und der zweiten Bit-Bankadresse BA1 entspricht. Der Latch-Block beinhaltet zwei Latches, z. B. 140, wobei jeder durch das Latch-Steuersignal zum übertragen der internen Adressen, d. h. ba0_add, ba0_addb, ba1_add und ba1_addb, an den Leitwegblock als die nicht verzögerten internen Bankadressen, d. h. a, /a, b, /b, gesteuert wird. Der Leitwegblock beinhaltet auch zwei Leitwegeinrichtungen, z. B. 160, wobei jeder zum Verzögern der Teile aus der Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, dient, um dadurch als Verzögerung interne Datenbankadressen, d. h. c, /c, d, /d, zu erzeugen.
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Im Detail beinhaltet der Komprimiersteuerblock 300 einen Lesesteuerblock 320 und einen Strobesignal-Erzeugungsblock 340. Der Lesesteuerblock 320 beinhaltet eine Vielzahl von Lesesteuergeräten, wobei jedes durch ein Lese-Aktiviersignal RDen zum Empfangen des Lese-Bankbetriebssignals und zum Ausgeben des Bank-Inaktiviersignals, z. B. Xedb_ba an den Datenkomprimierblock 400 gesteuert wird; und der Strobesignal-Erzeugungsblock 340 beinhaltet eine Vielzahl von Strobesignalgeneratoren, wobei jeder zum Erzeugen einer Vielzahl von Strobesignalen, z. B. iostb, dient.
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Hierbei korrespondiert jedes Lesesteuergerät, jeder Strobesignalgenerator und jeder DQ-Ausgangspuffer jeweils mit einer Bank, welche in der herkömmlichen Speichereinrichtung beinhaltet ist. Zusätzlich korrespondiert jeder Puffer, jeder Latch und jede Leitwegeinrichtung in dem internen Bank-Adressgenerator 100 jeweils mit jedem Bit der Bankadresse.
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Nachfolgend wird ein Testbetrieb der Halbleiterspeichereinrichtung beschrieben, wenn das Komprimiertestsignal tpara aktiviert ist.
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Zuerst aktiviert der interne Bank-Adressgenerator 100 die Vielzahl der internen Bankadressen, d. h. a, /a, b, /b, c, /c, d, /d, in Antwort auf das Komprimiertestsignal tpara und das Bank-Verschachtelungstestsignal iocomp ungeachtet der Bankadresse. Dann wird die Vielzahl der Lese-Bankbetriebssignale rd_bank0, rd_bank1, rd_bank2 und rd_bank3, welche von dem Lesedecodierblock 200 ausgegeben werden, und die Vielzahl der Schreib-Bankbetriebssignale wt_bank0, wt_bank1, wt_bank2 und wt_bank3, welche von dem Schreibdecodierblock 500 ausgegeben werden, aktiviert. Wenn das Schreib-Aktiviersignal Wien aktiviert ist, werden der Schreibsteuerblock 600 und der Schreibtreiberblock 700 aktiviert, und dann werden die Daten an die Zellfelder 800 eingegeben. Anderenfalls, wenn das Lese-Aktiviersignal RDen in Antwort auf das additive Latenzzeitsignal AL0 und das Bank-Speicherverschachtelungstestsignal iocomp aktiviert ist, wird eine Vielzahl von Daten LI00<0:15> bis LI03<0:15>, welche von den Zellfeldern 800 ausgegeben werden, welche in der ausgewählten Bank beinhaltet sind, komprimiert, und das Testergebnissignal wird ausgegeben. Zu dieser Zeit geben andere Banken, d. h. nicht ausgewählte Banken, ein hohes logisches Pegelsignal anstatt des Testergebnissignals in Antwort auf das Bank-Inaktiviersignal, z. B. Xedb_ba, aus.
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Wenn ein logischer Zustand des Signals, welches über das Datenpad ausgegeben wird, einen hohen logischen Pegel besitzt, hat hierbei die Halbleiterspeichereinrichtung keine defekte Zelle; aber anderenfalls hat die Halbleiterspeichereinrichtung wenigstens eine defekte Zelle.
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7 ist ein schematisches Schaltbild, welches das Latch 140 und das Latch-Steuergerät 180 beschreibt, welches in einem Latch-Block enthalten ist, welcher in 6 gezeigt wird.
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Wie gezeigt wird, beinhaltet das Latch-Steuergerät 180 einen fünften Inverter I5 und ein sechstes NAND-Gate ND6; und der Latch 140 beinhaltet eine erste Latch-Einheit 142, eine zweite Latch-Einheit 144, ein erstes NAND-Gate ND7 und ein zweites NAND-Gate ND8. Hierbei sind die erste und zweite Latch-Einheit 142 und 144 mit zwei kreisförmig verbundenen Invertern ausgestattet.
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In dem Latch-Steuergerät 180 dient der fünfte Inverter I5 zum Invertieren des Bank-Speicherverschachtelungstestsignals iocomp. Das sechste NAND-Gate empfängt ein Ausgangssignal von dem fünften Inverter I5 und das Komprimiertestsignal tpara, um damit ein Ergebnissignal der NAND-Operation zu erzeugen.
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Die erste Latch-Einheit 142 dient zum Latchen einer inversen internen Bankadresse, z. B. ba0_addb; und die zweite Latch-Einheit 144 dient zum Latchen einer internen Bankadresse, z. B. ba0_add. Das erste NAND-Gate ND7 empfängt ein Ausgangssignal von dem Latch-Steuergerät 180 und einen inversen Zustand der inversen internen Bankadresse, d. h. die interne Bankadresse, und ein inverses Komprimiertestsignal, um ein Ergebnissignal der NAND-Operation als eine interne Bankadresse a zu erzeugen. Auch das zweite NAND-Gate ND8 empfängt das Ausgangssignal von dem Latch-Steuergerät 180 und ein inverses Komprimiertestsignal, um ein Ergebnissignal der NAND-Operation als eine erste Strich-interne Bankadresse /a zu erzeugen.
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8 ist ein schematisches Schaltbild, welches den Lesedecodierblock 200 beschreibt, welcher in 6 gezeigt wird.
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Wie gezeigt wird, beinhaltet der Lesedecodierblock 200 einen Steuersignalgenerator 210 und eine Vielzahl von Decodern 220, 240, 260 und 280. Der Steuersignalgenerator 210 dient zum Erzeugen von ersten und zweiten Steuersignalen, z. B. AL0b und AL0d, in Antwort auf das additive Latenzzeitsignal AL0, das Komprimiertestsignal tpara und das Bank-Verschachtelungstestsignal iocomp. Jeder Decoder empfängt zwei Bankadressen und wählt eine der beiden internen Bankadressen in Antwort auf das erste und zweite Steuersignal, z. B. AL0b und AL0d, aus, um dadurch eine inverse ausgewählte Adresse als das Lese-Bankbetriebssignal zu erzeugen. Dabei ist jeder Decoder in seiner Struktur jedem herkömmlichen Decoder gleich, welcher in 4 gezeigt wird, und dadurch wird der detaillierte Betrieb um jeden Decoder weggelassen.
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Im Detail beinhaltet der Steuersignalgenerator 210 ein erstes NOR-Gate NR1 zum Ausführen der NOR-Operation des Komprimiertestsignals tpara und des Speicher-Verschachtelungstestsignals iocomp, ein neuntes NAND-Gate ND9 zum Erzeugen eines Ergebnissignals der NAND-Operation des additiven Latenzsignals AL0 und ein Ausgangssignal des ersten NOR-Gates NR1 und einen sechsten Inverter I6 zum Invertieren eines ersten Steuersignals AL0b, d. h. eines ausgegebenen Signals des neunten NAND-Gates ND9, um dadurch ein zweites Steuersignal AL0d zu erzeugen.
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9 ist ein schematisches Schaltbild, welches den DQ-Ausgangspuffer beschreibt, welcher in dem Datenkomprimierblock 400 beinhaltet ist, welcher in 6 gezeigt wird.
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Wie gezeigt wird, beinhaltet der DQ-Ausgangspuffer, z. B. 360, welcher in dem Datenkomprimierblock 400 beinhaltet ist, einen Strobe-Steuergenerator 420, einen Vergleichsblock 440, einen Strobe-Treiberblock 460 und ein Ausgangssteuergerät 480. Außerdem wird ein GIO-Treiber gezeigt, welcher zwei MOS-Transistoren PM2 und NM2 beinhaltet, welche seriell zwischen einer Versorgungsspannung und der Erde gekoppelt sind.
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Der Strobe-Steuergenerator 420 empfängt das Komprimiertestsignal tpara und das Bank-Inaktiviersignal Xedb_ba und das Strobesignal iostb, welches von dem Strobesignalgenerator ausgegeben wird, welcher in dem Signalerzeugungsblock 340 beinhaltet ist, um dadurch ein Ausgangssteuersignal tgiob, ein erstes und ein zweites Daten-Strobesignal iostb2 und iostb2b zu erzeugen. Der Vergleichsblock 440 empfängt jede der Daten LI00<0:15> bis LI03<0:15>, welche von den Zellfeldern 800 ausgegeben werden, um die 16-Bit-Daten als das Testergebnissignal zu komprimieren. Auch gibt der Strobe-Treiberblock 460 komprimierte Daten, welche von dem Vergleichsblock 440 ausgegeben werden, an den GIO-Treiber in Antwort auf das erste und zweite Daten-Strobesignal iostb2 und iostb2b aus. Schließlich beinhaltet das Ausgangssteuergerät 480 zwei NAND-Gates zum selektiven Ausgeben eines der Testergebnissignale und eines logischen hohen Pegelsignals in Antwort auf das Ausgangssteuersignal tgiob.
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Wenn das Bank-Inaktiviersignal, z. B. Xedb_ba, aktiviert ist, sollte die entsprechende Bank ein hohes logisches Pegelsignal ausgeben. Dies rührt daher, dass eine Bank ein niedriges logisches Pegelsignal ausgibt, wenn die Bank wenigstens eine defekte Zelle aufweist. Wenn eine der nicht ausgewählten Banken ein niedriges logisches Pegelsignal ausgibt, ist es unmöglich, einen Fehler in der ausgewählten Bank herauszufinden.
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10 ist ein schematisches Schaltbild, welches den Schreibdecodierblock 500 zeigt, welcher in 6 gezeigt wird.
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Wie gezeigt wird, beinhaltet der Schreibdecodierblock 500 vier NAND-Gates, jeweils eines zum Empfangen nicht verzögerter interner Bankadressen, um dadurch das Schreib-Bankbetriebssignal, z. B. wt_bank0, zu erzeugen. Hierbei empfängt der Schreibdecodierblock 500 nur nicht verzögerte interne Bankadressen, da eine Latenzzeit für die Schreiboperation generell um einen Taktzyklus kürzer ist als die für eine Leseoperation der Halbleiterspeichereinrichtung.
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Wie oben beschrieben, kann der Testblock einen Bank- bzw. Speicher-Verschachtelungsmodus der Halbleiterspeichereinrichtung testen, indem der Komprimiertestmodus benutzt wird. Zusätzlich kann die Halbleiterspeichereinrichtung alle Einheitszellen so schnell testen, indem der Komprimiertestmodus benutzt wird.
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Obwohl der Test interne Bankadressen benutzt, welche durch die additive Latenzzeit in der vorliegenden Erfindung gesteuert werden, kann der Test hierbei ohne Berücksichtigung der additiven Latenzzeit durchgeführt werden.
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Deshalb kann zum Testen einer Operation der Halbleiterspeichereinrichtung im Bank-Verschachtelungsmodus der Komprimiertestmodus durchgeführt werden, und als Ergebnis wird die erforderliche Zeit zum Testen dramatisch herabgesetzt.
