DE102018106863A1 - Speichersystem zum Unterstützen einer internen DQ-Terminierung eines Datenpuffers - Google Patents

Speichersystem zum Unterstützen einer internen DQ-Terminierung eines Datenpuffers Download PDF

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Sun-Young Lim
Hui-chong Shin
In-su Choi
Young-Ho Lee
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Abstract

Es wird ein Speichersystem (100) offenbart, welches konfiguriert ist, um eine interne Daten (DQ)-Terminierung eines Datenpuffers (123) zu unterstützen. Das Speichersystem (100) weist ein erstes Speichermodul (110) auf, welches ein Zielspeichermodul ist, auf welches durch eine externe Vorrichtung (105) zugegriffen wird, und ein zweites Speichermodul (120), welches ein Nicht-Zielspeichermodul ist, auf welches durch die externe Vorrichtung (105) nicht zugegriffen wird. Das zweite Speichermodul (120) führt die interne DQ-Terminierung auf einem internen Datenpfad (220, 320) während eines internen Betriebsmodus durch, in welchem eine Datenkommunikation durch ein Verwenden des internen Datenpfades (220, 320) zwischen internen Speicherchips (121, 122) durchgeführt wird. Eine Signalreflexion über den internen Datenpfad (220, 320) wird aufgrund der internen DQ-Terminierung verringert oder unterbunden, und demnach wird die Signalintegrität verbessert.

Description

  • HINTERGRUND
  • Erfinderische Konzepte beziehen sich auf ein Speichersystem und genauer auf ein Speichermodul, welches einen Datenpuffer hat, welcher konfiguriert ist, um in einem internen Betriebsmodus des Speichermoduls eine interne Daten (DQ)-Terminierung durchzuführen, welche eine Signalintegrität erhöhen kann, und/oder ein Betriebsverfahren des Speichermoduls.
  • In einem Gebiet von Informationsverarbeitungsvorrichtungen wie beispielsweise Servern etc. haben Wünsche nach Hochgeschwindigkeitszugriff auf Hochkapazitätsdaten wie beispielsweise eine Datenbank (DB=data base=Datenbank) zugenommen, als die Ära großer Daten fortschritt. Ein Flaschenhals einer Betriebskapazität einer Informationsverarbeitungsvorrichtung, welche mit großen Daten umgeht wie beispielsweise ein Server etc., ist eine Datenladefähigkeit. Um die Leistungsfähigkeit der Informationsverarbeitungsvorrichtung zu verbessern, kann ein Verbinden eines Hochkapazitätsspeichers mit einem Zentralverarbeitungseinheits (CPU=central processing unit=Zentralverarbeitungs-) Speicherbus, welcher mit der CPU verbunden ist und einen breiten Verarbeitungsbereich hat, in Betracht gezogen werden.
  • Flashspeicher wurden erfolgreich in Verbraucher- und Unternehmens-Anwendungen durch ein Verwenden von Hochleistungsfähigkeitsprodukten eingeführt. Flashspeicher, welche eine hohe Datenrate haben, sind in dem CPU-Speicherbus angeordnet. Ein nichtflüchtiges Dual-Inline-Speichermodul (NVDIMM=non-volatile dual inline memory module=nichtflüchtiges Dual-Inline-Speichermodul), in welchem der Flashspeicher in dem CPU-Speicherbus angeordnet ist, wurde entwickelt. Der NVDIMM hat sowohl eine Hochgeschwindigkeitsverarbeitungstechnik des dynamischen Direktzugriffsspeichers (DRAM=dynamic random access memory=dynamischer Direktzugriffsspeicher) und eine hohe Kapazität des Flashspeichers. Der NVDIMM hat Aufsehen erregt, als Nachfragen nach großen Daten, Clouds, künstlicher Intelligenz (AI = artificial intelligence = künstliche Intelligenz), einem Hochgeschwindigkeitsnetzwerk etc. zugenommen haben.
  • KURZFASSUNG
  • Erfinderische Konzepte sehen ein Speichermodul, welches einen Datenpuffer hat, welcher konfiguriert ist, um in einem internen Betriebsmodus des Speichermoduls eine interne Daten (DQ)-Terminierung durchzuführen, um eine Signalintegrität zu erhöhen, und/oder ein Betriebsverfahren des Speichermoduls vor.
  • Gemäß einer beispielhaften Ausführungsform von erfinderischen Konzepten ist ein Speichermodul vorgesehen, welches eine Mehrzahl von ersten Speicherchips, eine Mehrzahl von zweiten Speicherchips, einen Controller, welcher konfiguriert ist, um einen internen Betriebsmodus zu steuern, in welchem eine Datenkommunikation zwischen der Mehrzahl von ersten Speicherchips und der Mehrzahl von zweiten Speicherchips durchgeführt wird, und eine Mehrzahl von Datenpuffern aufweist, welche jeweils mit der Mehrzahl von zweiten Speicherchips verbunden sind, wobei der Controller konfiguriert ist, um den internen Betriebsmodus zu steuern derart, dass während des internen Betriebsmodus eine interne Daten (DQ)-Terminierung auf einem internen Datenpfad durchgeführt wird, welcher die Mehrzahl von Datenpuffern mit der Mehrzahl von zweiten Speicherchips verbindet.
  • Gemäß einer beispielhaften Ausführungsform von erfinderischen Konzepten ist ein Speichersystem vorgesehen, welches ein erstes Speichermodul aufweist, welches mit einem Datenbus verbunden ist, wobei das erste Speichermodul ein Zielspeichermodul ist, auf welches durch eine externe Vorrichtung des Speichersystems zugegriffen wird, und ein zweites Speichermodul, welches mit dem Datenbus verbunden ist, wobei das zweite Speichermodul ein Nicht-Zielspeichermodul ist, auf welches durch die externe Vorrichtung nicht zugegriffen wird, wobei das zweite Speichermodul konfiguriert ist, um eine interne Daten (DQ)-Terminierung auf einem internen Datenpfad während eines internen Betriebsmodus durchzuführen, in welchem eine Datenkommunikation durch ein Verwenden des internen Datenpfades des zweiten Speichermoduls durchgeführt wird.
  • Gemäß einer beispielhaften Ausführungsform von erfinderischen Konzepten ist ein Betriebsverfahren eines Speichersystems vorgesehen, welches ein erstes und ein zweites Speichermodul aufweist, wobei das Betriebsverfahren ein Zugreifen auf das erste Speichermodul durch eine externe Vorrichtung des Speichersystems aufweist, ein Durchführen eines internen Betriebsmodus durch ein Verwenden eines internen Datenpfads in dem zweiten Speichermodul, auf das durch die externe Vorrichtung nicht zugegriffen wird, und ein Durchführen einer internen Daten (DQ)-Terminierung auf dem internen Datenpfad während des internen Betriebsmodus des zweiten Speichermoduls.
  • Figurenliste
  • Beispielhafte Ausführungsformen von erfinderischen Konzepten werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden, in welchen:
    • 1 ein Blockschaltbild eines Speichersystems gemäß einer beispielhaften Ausführungsform ist;
    • 2 und 3 Diagramme zum Beschreiben eines Zugriffsbetriebsmodus und eines internen Betriebsmodus hinsichtlich des Speichersystems der 1 sind;
    • 4 und 5 Diagramme zum Beschreiben eines ersten Speichermoduls der 1 sind, welches ein Zielspeichermodul ist;
    • 6 ein Diagramm zum Beschreiben eines zweiten Speichermoduls der 1 ist, welches ein Nicht-Zielspeichermodul ist;
    • 7 eine Tabelle ist, welche eine An-/Aus-Operation einer On-Die-Terminier (ODT)-Schaltung der 1 basierend auf einem Betriebsmodus zeigt;
    • 8 und 9 Diagramme zum Beschreiben von Operationen des Speichersystems der 1 gemäß einer Ausführungsform sind;
    • 10 und 11 Diagramme zum Beschreiben einer Operation bzw. eines Betriebs des Speichersystems der 1 gemäß einer Ausführungsform sind;
    • 12 ein Diagramm zum Beschreiben eines Speichermoduls gemäß einer Ausführungsform ist;
    • 13 eine Ansicht ist, welches ein Datenaugendiagramm basierend auf einer internen Daten (DQ)-Terminierung eines Datenpuffers in dem Speichermodul der 12 zeigt; und
    • 14 ein Blockschaltbild eines Beispiels von erfinderischen Konzepten ist, welches auf ein Cloudsystem angewandt wird.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Wenn hierin verwendet, weist der Begriff „und/oder“ eine beliebige und alle Kombinationen einer oder mehrerer der aufgelisteten Gegenstände auf. Ausdrücke wie beispielsweise „wenigstens einer/eine/eines von“ modifizieren, wenn sie einer Liste von Elementen voranstehen, die gesamte Liste von Elementen und modifizieren nicht die individuellen Elemente der Liste.
  • 1 ist ein Blockschaltbild eines Speichersystems 100 gemäß einer beispielhaften Ausführungsform.
  • Bezugnehmend auf 1 kann das Speichersystem 100 ein erstes und ein zweites Speichermodul 110 und 120 aufweisen und es kann darauf durch eine zentrale Verarbeitungseinheit CPU 105 zugegriffen werden. Die CPU 105 kann eine Operationseinheit beispielsweise einen CPU-Kern, einen Cache-Speicher und/oder einen Speichercontroller aufweisen, welcher konfiguriert ist, um das erste und das zweite Speichermodul 110 und 120 zu steuern. Das erste und das zweite Speichermodul 110 und 120 können nichtflüchtige Dual-Inline-Speichermodule (NVDIMMs) sein, welche eine Mehrzahl von eingehäusten Speichervorrichtungen oder Speicherchips haben. Gemäß einer beispielhaften Ausführungsform sind zwei Speichermodule beispielsweise das erste und das zweite Speichermodul 110 und 120 in dem Speichersystem 100 beschrieben. Erfinderische Konzepte sind jedoch nicht darauf beschränkt und können verschiedene Anzahlen von Speichermodulen aufweisen.
  • In dem Speichersystem 100 wird auf ein beliebiges eines des ersten und des zweiten Speichermoduls 110 und 120, auf welchem eine Zugriffsoperation der CPU 105 durchgeführt wird, als ein Zielspeichermodul Bezug genommen werden, und auf das erste oder zweite Speichermodul 110 oder 120, auf welchem die Zugriffsoperation der CPU 105 nicht durchgeführt wird, wird als ein Nicht-Zielspeichermodul Bezug genommen werden. Das erste Speichermodul 110 wird als ein Zielspeichermodul Target DIMM1 beschrieben werden, und das zweite Speichermodul 120 wird als Nicht-Zielspeichermodul Non-Target DIMM2 beschrieben werden.
  • Das erste und das zweite Speichermodul 110 und 120 können homogene NVDIMMs sein, wie in 1 veranschaulicht ist. Das erste und zweite Speichermodul 110 und 120 sind Beispiele und das erste und zweite Speichermodul 110 und 120 beschränken den Umfang der erfinderischen Konzepte nicht. Gemäß beispielhaften Ausführungsformen können das erste und zweite Speichermodul 110 und 120 heterogene NVDIMMs sein.
  • Jedes des ersten und zweiten Speichermoduls 110 und 120 kann eine Mehrzahl von Speicherchips wie beispielsweise nichtflüchtige Speicherchips 111 oder 121 (hierin nachstehend wird hierauf Bezug genommen als „NVM-Chips“) und dynamische Direktzugriffsspeicher (DRAM)-Chips 112 oder 122 aufweisen. Ebenso kann jedes des ersten und zweiten Speichermoduls 110 und 120 eine Mehrzahl von Datenpuffern 113 oder 123 aufweisen, welche mit den DRAM-Chips 112 oder 122 verbunden sind. Die Datenpuffer 113 oder 123 können als einzelne Chips implementiert sein, welche den DRAM-Chips 112 oder 122 entsprechen. Ebenso kann jedes des ersten und zweiten Speichermoduls 110 und 120 einen Controller 114 oder 124 aufweisen, welcher mit den NVM-Chips 111 oder 121, den DRAM-Chips 112 oder 122 und den Datenpuffern 113 oder 123 verbunden ist. Die Controller 114 oder 124 können als einzelne Chips implementiert sein, welche konfiguriert sind, um die NVM-Chips 111 oder 121, die DRAM-Chips 112 oder 122 und die Datenpuffer 113 oder 123 zu steuern. Gemäß beispielhaften Ausführungsformen können die Controller 114 und 124 als mehrere Chips implementiert sein.
  • Die NVM-Chips 111 und 121 können sein oder können aufweisen nichtflüchtige Speichervorrichtungen, welche konfiguriert sind, um Daten auf einem nichtflüchtigen Weg zu speichern. Beispielsweise können die NVM-Chips 111 und 121 sein oder können aufweisen Flashspeichervorrichtungen, welche Flashspeicherzellen aufweisen. Alternativ oder zusätzlich können die NVM-Chips 111 und 121 sein oder können aufweisen Speichervorrichtungen wie beispielsweise Widerstands-Direktzugriffsspeicher (ReRAM = resistance random-access memory = Widerstands-Direktzugriffsspeicher), magnetischen Direktzugriffsspeicher (MRAM = magnetic random access memory = magnetischer Direktzugriffsspeicher), Phasenübergangs-Direktzugriffsspeicher (PCRAM = phasechange random-access memory = Phasenübergangs-Direktzugriffsspeicher) oder dergleichen, welche resistive Speicherzellen aufweisen. Hierin nachstehend werden Ausführungsformen unter der Annahme beschrieben werden, dass die NVM-Chips 111 und 121 Flashspeichervorrichtungen sind, welche NAND- oder NOR-Flashspeicherzellen aufweisen.
  • Die DRAM-Chips 112 und 122 können flüchtige Speichervorrichtungen sein. Die DRAM-Chips 112 und 122 können sein oder können aufweisen Taktsynchronisations-Typ-DRAM-Chips wie beispielsweise synchronen DRAM (SDRAM = synchronuous DRAM = synchronen DRAM). Beispielsweise können die DRAM-Chips 112 und 122 Speichervorrichtungen sein wie beispielsweise Doppeldatenraten (DDR = double data rate = Doppeldatenraten)-SDRAM, Niedrigleistungs-DDR (LPDDR = low power DDR = Niedrigleistungs-DDR)-SDRAM, Graphik-DDR (GDDR = graphics DDR = Graphik-DDR)-SDRAM, RAM-Bus DRAM (RDRAM®) etc.
  • Das erste und das zweite Speichermodul 110 und 120 können in einem Dual-Inline-Speichermodul (DIMM)-Sockel montiert sein, welcher in einem Mainboard des Speichersystems 100 vorgesehen ist, um einen Speicherbus 130 zu kontaktieren. Der Speicherbus 130 bezieht sich auf Signalleitungen, welcher auf einer Oberfläche von oder in dem Mainboard des Speichersystems 100 gebildet sind. Die CPU 105 kann mit dem ersten und dem zweiten Speichermodul 110 und 120 durch den Speicherbus 130 verbunden sein. Der Speicherbus 130 kann einen Befehls-/Adress-/Steuer-Bus 132 (hierin nachstehend wird hierauf Bezug genommen als ein „CA-Bus“) und einen Datenbus 134 aufweisen.
  • Ein Befehlssignal, ein Adresssignal und/oder ein Steuersignal, welches von der CPU 105 angelegt wird und verwendet wird, um auf das erste und das zweite Speichermodul 110 und 120 zuzugreifen, kann zu dem CA-Bus 132 übertragen werden. Wenn das erste Speichermodul 110 ein Zielspeichermodul ist, auf welches durch die CPU 105 zugegriffen wird, kann die CPU 105 das Befehlssignal, das Adresssignal und/oder das Steuersignal für eine Schreib-/Leseoperation zu/von dem ersten Speichermodul 110 zu dem ersten Speichermodul 110 durch den CA-Bus 132 übertragen. Wenn das zweite Speichermodul 120 ein Zielspeichermodul ist, kann die CPU 105 das Befehlssignal, das Adresssignal und/oder das Steuersignal für eine Schreib-/Leseoperation zu/von dem zweiten Speichermodul 120 zu dem zweiten Speichermodul 120 über den CA-Bus 132 übertragen. Wenn das erste oder das zweite Speichermodul 110 oder 120 ein Nicht-Zielspeichermodul ist, kann die CPU 105 das Befehlssignal, welches einen internen Betriebsmodus des ersten oder des zweiten Speichermoduls 110 oder 120 befiehlt, zu dem ersten oder zweiten Speichermodul 110 oder 120 über den CA-Bus 132 übertragen.
  • Daten, welche zwischen der CPU 105 und dem ersten oder dem zweiten Speichermodul 110 oder 120 ausgetauscht werden, können zu dem Datenbus 134 übertragen werden. Wenn das erste Speichermodul 110 das Zielspeichermodul ist, kann die CPU 105 die Daten, welche zu dem ersten Speichermodul 110 zu schreiben sind, zu dem ersten Speichermodul 110 über den Datenbus 134 übertragen und kann die Daten, welche von dem ersten Speichermodul 110 gelesen werden, über den Datenbus 134 empfangen. Wenn das zweite Speichermodul 120 das Zielspeichermodul ist, kann die CPU 105 die Daten, welche zu dem zweiten Speichermodul 120 zu schreiben sind, zu dem zweiten Speichermodul 120 über den Datenbus 134 übertragen und kann die Daten, welche von dem zweiten Speichermodul 120 gelesen werden, über den Datenbus 134 empfangen.
  • In dem ersten Speichermodul 110 kann die Mehrzahl von NVM-Chips 11 in Antwort auf ein erstes Chipauswahlsignal CS1 betrieben werden, und die Mehrzahl von DRMA-Chips kann in Antwort auf ein zweites Chipauswahlsignal CS2 betrieben werden. Gemäß beispielhaften Ausführungsformen kann die Mehrzahl von DRAM-Chips 112 in Antwort auf das erste Chipauswahlsignal CS1 betrieben werden, und die Mehrzahl von NMV-Chips 111 kann in Antwort auf das zweite Chipauswahlsignal CS2 betrieben werden.
  • Wenn das erste Speichermodul 110 das Zielspeichermodul ist, können das erste und zweite Chipauswahlsignal CS1 und CS2 an den Controller 114 von der CPU 105 über den CA-Bus 132 angelegt werden. Wenn das erste Chipauswahlsignal CS1 aktiviert ist, kann der Controller 114 eine Schreiboperation zu den NVM-Chips 111 und/oder eine Leseoperation von NVM-Chips 111 steuern. Wenn das zweite Chipauswahlsignal CS2 aktiviert ist, kann der Controller 114 eine Schreiboperation zu den DRAM-Chips 112 und/oder eine Leseoperation von den DRAM-Chips 112 steuern.
  • Wenn der Controller 114 des ersten Speichermoduls 110 die Schreiboperation der NVM-Chips 111 basierend auf dem ersten Chipauswahlsignal CS1 steuert, können Daten, welche zu den NVM-Chips 111 zu schreiben sind, an den Datenpuffern 113 über den Datenbus 134 angelegt werden. Der Controller 114 kann Schreibdaten (DQ) der Datenpuffer 113 empfangen, die Schreibdaten DQ organisieren und die Schreibdaten DQ als Schreibdaten I/O der NVM-Chips 111 vorsehen. Der Controller 114 kann die Schreibdaten I/O steuern, welche zu den NVM-Chips zu schreiben, beispielsweise zu programmieren sind.
  • Der Controller 114 kann eine Flash-Übergangsschicht (FTL=flash transition layer=Flash-Übergangsschicht) und/oder eine Mapping-Tabelle aufweisen. Der Controller 114 kann eine Verwaltung hinsichtlich Schreib-, Lese- und Lösch-Operationen etc., der NVM-Chips 111 unter Verwendung der FTL und/oder der Mapping-Tabelle durchführen. Die FTL kann eine Adresse beispielsweise eine logische Adresse, welche von der CPU 105 vorgesehen wird, in eine physikalische Adresse umwandeln, welche einen physikalischen Ort einer Speicherzelle, auf welche aktuell durch die NVM-Chips 111 zuzugreifen ist, anzeigen. Die FTL kann die physikalische Adresse durch ein Durchführen einer Umwandlungsoperation hinsichtlich der logischen Adresse erzeugen basierend auf einer Mapping-Einheit, welche eine spezifische (oder alternativ vorbestimmte) Größe hat, und kann die erzeugte physikalische Adresse für die NVM-Chips 111 vorsehen. Die Mapping-Tabelle kann Mapping-Information zwischen der logischen Adresse von der CPU 105 und der physikalischen Adresse der NVM-Chips 111 speichern, wobei die physikalische Adresse der logischen Adresse entspricht. Der Controller 114 kann die logische Adresse in die physikalische Adresse unter Bezugnahme auf die Mapping-Information umwandeln. Die NVM-Chips können die Schreibdaten I/O zu Speicherzellen schreiben, welche der physikalischen Adresse entsprechen.
  • Wenn der Controller 114 des ersten Speichermoduls 110 die Leseoperation der NVM-Chips basierend auf dem ersten Chipauswahlsignal CS1 steuert, kann der Controller 114 eine logische Adresse, welche von der CPU 105 vorgesehen ist, in eine physikalische Adresse umwandeln und kann die umgewandelte physikalische Adresse für die NVM-Chips 111 vorsehen. Die NVM-Chips 111 können Daten I/O von Speicherzellen, welche der physikalischen Adresse entsprechen, lesen. Der Controller 114 kann die Daten I/O von den NVM-Chips 111 empfangen, kann die Daten I/O in einer Datenzugriffseinheit verarbeiten und kann die Daten I/O als Lesedaten DQ der Datenpuffer 113 vorsehen. Der Controller 114 kann die gelesenen Daten DQ der Datenpuffer, welche zu dem Datenbus 134 zu übertragen sind und für die CPU 105 vorgesehen sind, steuern.
  • Wenn der Controller 114 des ersten Speichermoduls 110 die Schreiboperation der DRAM-Chips 112 basierend auf dem zweiten Chipauswahlsignal CS2 steuert, können Daten, welche zu den DRAM-Chips 112 zu schreiben sind, an die Datenpuffer 113 über den Datenbus 134 angelegt werden. Der Controller 114 kann Schreibdaten DQ der Datenpuffer 113, welche zu den DRAM-Chips zu schreiben sind, steuern.
  • Wenn der Controller 114 des ersten Speichermoduls 110 die Leseoperation der DRAM-Chips 112 basierend auf dem zweiten Chipauswahlsignal CS2 steuert, kann der Controller 114 Daten DQ, welche aus den DRAM-Chips 112 gelesen werden, steuern, um zu dem Datenbus 134 übertragen und für die CPU 1125 durch die Datenpuffer 113 vorgesehen zu werden.
  • In dem zweiten Speichermodul 120 kann die Mehrzahl von NVM-Chips 121 in Antwort auf das erste Chipauswahlsignal CS1 betrieben werden, und die Mehrzahl von DRAM-Chips 122 kann in Antwort auf das zweite Chipauswahlsignal CS2 betrieben werden. Wenn das zweite Speichermodul 120 das Zielspeichermodul ist, können das erste und zweite Chipauswahlsignal CS1 und CS2 an den Controller 124 von der CPU 105 über den CA-Bus 132 angelegt werden. Wenn das erste Chipauswahlsignal CS1 aktiviert ist, kann der Controller 124 eine Schreiboperation zu den NVM-Chips 121 und/oder eine Leseoperation von den NVM-Chips 121 steuern. Wenn das zweite Chipauswahlsignal CS2 aktiviert ist, kann der Controller 124 eine Schreiboperation zu dem DRAM-Chips 122 und/oder eine Leseoperation von den DRAM-Chips 122 steuern.
  • Wenn der Controller 124 des zweiten Speichermoduls 120 die Schreiboperation der NVM-Chips 121 basierend auf dem ersten Chipauswahlsignal CS1 steuert, können Daten, welche zu den NVM-Chips 121 zu schreiben sind, an die Datenpuffer 123 über den Datenbus 134 angelegt werden. Der Controller 124 kann Schreibdaten DQ der Datenpuffer 123 empfangen, die Schreibdaten DQ organisieren und die Schreibdaten DQ als Schreibdaten I/O der NVM-Chips 21 vorsehen. Der Controller 124 kann die Schreibdaten I/O, welche zu den NVM-Chips 121 zu schreiben sind, steuern.
  • Wenn der Controller 124 des zweiten Speichermoduls 120 die Leseoperation der NVM-Chips 121 basierend auf dem ersten Chipauswahlsignal CS1 steuert, kann der Controller 124 die Daten I/O, welche aus den NVM-Chips 121 gelesen werden, empfangen, die Daten I/O in einer Datenzugriffseinheit verarbeiten und die Daten I/O als Lesedaten der Datenpuffer 123 vorsehen. Der Controller 124 kann die Lesedaten DQ der Datenpuffer 123 steuern, um zu dem Datenbus 134 übertragen zu werden und für die CPU 105 vorgesehen zu sein.
  • Wenn der Controller 124 des zweiten Speichermoduls 120 die Schreiboperation der DRAM-Chips 122 basierend auf dem zweiten Chipauswahlsignal CS2 steuert, können Daten, welche zu den DRAM-Chips 122 zu schreiben sind, an die Datenpuffer 123 über den Datenbus 134 angelegt werden. Der Controller 124 kann Schreibdaten DQ der Datenpuffer 123, welche zu den DRAM-Chips 122 zu schreiben sind, steuern.
  • Wenn der Controller 124 des zweiten Speichermoduls 120 die Leseoperation der DRAM-Chips 122 basierend auf dem zweiten Chipauswahlsignal CS2 steuert, kann der Controller 124 die Daten DQ, welche aus den DRAM-Chip 122 gelesen werden steuern, um zu dem Datenbus 134 übertragen zu werden und für die CPU 105 über die Datenpuffer 123 vorgesehen zu sein.
  • Wenn eine Geschwindigkeit einer Signalübertragung der CPU 105 und dem ersten und zweiten Speichermodul 110 und 120 zunimmt, ist es erwünscht, dass eine Verzögerungszeit für die Signalübertragung verringert oder minimiert wird. Insofern wurde ein Schwingungsbereich eines Signals, welches zwischen der CPU 105 und dem ersten und dem zweiten Speichermodul 110 und 120 verbunden bzw. gekoppelt ist, verringert. Wenn der Schwingungsbereich des Signals verringert wird, nimmt ein Effekt auf externes Rauschen zu und eine Signalreflexion von einem Schnittstellenanschluss bzw. Schnittstellenterminal aufgrund der Impedanz-Fehlanpassung wird wichtig. Wenn eine Impedanz-Fehlanpassung in einem Prozess der Signalübertragung auftritt, tritt ein Signal-Integritätsproblem auf. Um die Signalintegrität durch ein Minimieren der Signalreflexion von dem Schnittstellenterminal bzw. Schnittstellen-Datenendgerät zwischen der CPU 105 und dem ersten und zweiten Speichermodul 110 und 120 zu erhöhen, kann eine Impedanz-Anpassungsschaltung eingesetzt werden, auf welche als eine On-Die-Terminier (ODT)-Schaltung Bezug genommen werden kann.
  • Die Datenpuffer 113 und 123 auf dem ersten und zweiten Speichermodul 110 und 120 können in den Schnittstellenterminals zwischen der CPU 105 und dem ersten und zweiten Speichermodul 110 und 120 angeordnet sein. Jeder der Datenpuffer 113 und 123 des ersten und zweiten Speichermoduls 110 und 120 kann eine erste ODT-Schaltung 11 oder 21 und eine zweite ODT-Schaltung 12 oder 22 aufweisen. Die ersten ODT-Schaltungen 11 und 21 und die zweiten ODT-Schaltungen 12 und 22 können eine ODT-Operation in Antwort auf das erste und zweite ODT-Steuersignal OCS1 und OCS2 von den Controllern 114 und 124 des ersten und zweiten Speichermoduls 110 und 120 durchführen.
  • Die ersten ODT-Schaltungen 11 und 21 und die zweiten ODT-Schaltungen 12 und 22 können selektiv an- oder abgeschaltet werden basierend auf Betriebsmodi des ersten und zweiten Speichermoduls 110 und 120, wie beispielsweise einem Zugriffs-Betriebsmodus, einem Normal-Modus oder einem internen Betriebsmodus. Hierin nachstehend werden die Betriebsmodi des ersten und zweiten Speichermoduls 110 und 120 im Detail beschrieben werden.
  • Die 2 und 3 sind Diagramme zum Beschreiben eines Zugriffs-Betriebsmodus und eines internen Betriebsmodus hinsichtlich des Speichersystems 100 der 1. 2 beschreibt, dass die CPU 105 auf die NVM-Chips 111 des ersten Speichermoduls 110 zugreift, und der Zugriffs-Betriebsmodus, in welchem auf die DRAM-Chips 112 zugegriffen wird, wird unter Bezugnahme auf 3 beschrieben. In den 2 und 3 kann das zweite Speichermodul 120 in dem internen Betriebsmodus arbeiten.
  • Bezugnehmend auf 2 zeigt zur Kürze der Beschreibung jedes des ersten und zweiten Speichermoduls 110 und 120 einen NVM-Chip 111 oder 121, einen DRAM-Chip 112 oder 122 und einen Datenpuffer 113 oder 123, welcher dem DRAM-Chip 112 oder 122 entspricht, aus inmitten der Mehrzahl von Speicherchips, welche unter Bezugnahme auf 1 beschrieben sind; erfinderische Konzepte sind jedoch nicht darauf beschränkt. Der NVM-Chip 111 des ersten Speichermoduls 110 zeigt einen Speicherchip an, auf welchem die Zugriffsoperation der CPU 105 durchgeführt wird, und der NVM-Chip 121 und der DRAM 122 des zweiten Speichermoduls 120 zeigen Speicherchips an, welche in dem internen Betriebsmodus arbeiten ohne die CPU 105 zu involvieren.
  • Wenn das erste Speichermodul 110 ein Zielspeichermodul ist, kann die CPU 105 die Zugriffsoperation hinsichtlich des ersten Speichermoduls 110 durch den CA-Bus 132 und den Datenbus 134 durchführen. Die CPU 105 kann ein Befehlssignal, ein Adresssignal und/oder ein Steuersignal für eine Schreib-/Leseoperation zu/von dem ersten Speichermodul 110 zu dem Controller 114 des ersten Speichermoduls 110 über den CA-Bus 132 übertragen.
  • Zusammen mit dem Befehlssignal, dem Adresssignal und/oder dem Steuersignal für die Schreiboperation zu der im ersten Speichermodul 110 kann die CPU 105 das erste Chipauswahlsignal CS1 zum Betreiben des NVM-Chips 111 zu dem Controller 114 über den CA-Bus 132 übertragen. Ebenso kann die CPU 105 Daten, welche zu dem NVM-Chip 111 zu schreiben sind, zu dem Datenpuffer 113 des ersten Speichermoduls 110 über den Datenbus 134 übertragen. Ein Zugriffsdatenpfad 210, welcher den Datenbus 134, den Datenpuffer 113 und den Controller 114 aufweist, kann zwischen der CPU 105 und dem NVM-Chip 111 gebildet sein. Schreib-/Lesedaten DQ zu/von dem NVM-Chip 111 können über den Zugriffsdatenpfad 210 übertragen werden.
  • Die erste ODT-Schaltung 11 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Empfangen der Daten, welche zu dem NVM-Chip 111 zu schreiben sind, ist, kann gesteuert werden, um in einem An-Zustand zu sein, und die zweite ODT-Schaltung 12 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Übertragen der Daten, welche zu dem NVM-Chip 111 zu schreiben sind, ist, kann gesteuert werden, um in einem Aus-Zustand zu sein. Beispielsweise kann der Controller 114 die erste ODT-Schaltung 11 steuern, um einen Terminierwiderstand in Antwort auf das erste ODT-Steuersignal OCS1 zu aktivieren und kann die zweite ODT-Schaltung 12 steuern, um eine Terminieroperation nicht durchzuführen.
  • Der Controller 114 des ersten Speichermoduls 110 kann die Schreibdaten DQ des Datenpuffers 113 empfangen und kann die Schreibdaten DQ als Schreibdaten I/O der NVM-Chips 111 durch ein Durchführen einer Adressumwandlungsoperation zum Umwandeln eines Adresssignals beispielsweise einer logischen Adresse in eine physikalische Adresse basierend auf einer Mapping-Einheit vorsehen. Der NVM-Chip 111 kann die Schreibdaten I/O, welche über den Zugriffsdatenpfad 210 zu Speicherzellen, welche der physikalischen Adresse entsprechen, übertragen werden, schreiben.
  • Die CPU 105 kann ein Befehlssignal, ein Adresssignal und/oder ein Steuersignal für die Leseoperation von dem ersten Speichermodul 110 und das erste Chipauswahlsignal CS1 zum Betreiben des NVM-Chips 111 zu dem Controller 114 über den CA-Bus 132 übertragen. Der Controller 114 kann eine Adressumwandlungsoperation durchführen, in welcher ein Adresssignal, beispielsweise eine logische Adresse in eine physikalische Adresse umgewandelt wird, und kann die umgewandelte physikalische Adresse für den NVM-Chip 111 vorsehen. Der NVM-Chip 111 kann Daten I/O aus Speicherzellen lesen, welche der physikalischen Adresse entsprechen, und die Daten I/O für den Controller 114 vorsehen. Der Controller 114 kann die Daten I/O, welche von dem NVM-Chip 111 gelesen werden, empfangen, die empfangenen Daten I/O in einer Datenzugriffseinheit verarbeiten und die Daten I/O als Lesedaten DQ des Datenpuffers 113 vorsehen.
  • Die zweite ODT-Schaltung 12 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Empfangen der Daten DQ ist, welche durch ein Verarbeiten der Daten I/O, welche von dem NVM-Chip 111 gelesen werden, in der Datenzugriffseinheit erzeugt werden, kann gesteuert werden, um in einem An-Zustand zu sein, und die erste ODT-Schaltung 11 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Übertragen der Daten DQ ist, kann gesteuert werden, um in einem Aus-Zustand zu sein. Beispielsweise kann der Controller 114 die zweite ODT-Schaltung 12 steuern, um einen Terminierwiderstand in Antwort auf das zweite ODT-Steuersignal OCS2 zu aktivieren, und kann die erste ODT-Schaltung 11 steuern, um eine Terminieroperation nicht durchzuführen. Der Controller 114 kann die Lesedaten des Datenpuffers 113 steuern, um zu dem Datenbus 134 übertragen zu werden und für die CPU 105 vorgesehen zu werden.
  • Wenn das zweite Speichermodul 120 ein Nicht-Zielspeichermodul ist, auf welches durch die CPU 105 nicht zugegriffen wird, kann das zweite Speichermodul 120 in einem normalen Modus oder in einem internen Betriebsmodus arbeiten. Der normale Modus kann sich auf einen Modus beziehen, in welchem eine Schreib- oder Leseoperation nicht durchgeführt wird. Beispielsweise kann der normale Modus einen Leerlaufmodus, einen Vorlademodus, einen Herunterfahrmodus, einen Auffrischmodus, einen Standby-Modus oder dergleichen aufweisen.
  • Wenn das zweite Speichermodul 120 in dem normalen Modus arbeitet, kann die erste ODT-Schaltung 21 selektiv an- oder abgeschaltet werden, und die zweite ODT-Schaltung 22 kann abgeschaltet werden. Der Controller 124 kann die erste ODT-Schaltung 21 steuern, um einen Terminierwiderstand in Antwort auf das erste ODT-Steuersignal OCS1 zu aktivieren. Die erste ODT-Schaltung 21 kann angeschaltet werden, um einen normalen Terminierwiderstand für den Datenbus 134 vorzusehen. Der Controller 124 kann die zweite ODT-Schaltung 22 steuern, um eine Terminieroperation nicht durchzuführen. Gemäß beispielhaften Ausführungsformen kann der Controller 124 die erste ODT-Schaltung 21 steuern, die Terminieroperation nicht durchzuführen, durch ein Abschalten der ersten ODT-Schaltung 21.
  • Wenn das zweite Speichermodul 120 in dem internen Betriebsmodus arbeitet, kann der Controller 124 das erste und zweite Chipauswahlsignal CS1 und CS2 erzeugen. Der Controller 124 kann eine interne Datenkommunikation über einen internen Datenpfad 220 zwischen dem NVM-Chip 121, welcher basierend auf dem ersten Chipauswahlsignal CS1 betrieben wird, und dem DRAM-Chip 122 durchführen, welcher basierend auf dem zweiten Chipauswahlsignal CS2 betrieben wird. Der Controller 124 kann in dem internen Datenpfad 220 enthalten sein und kann Daten DQ von dem DRAM-Chip 122 lesen und die Daten DQ zu dem NVM-Chip 121 schreiben, oder kann Daten I/O von dem NVM-Chip 121 lesen die Daten I/O zu dem DRAM-Chip 122 schreiben.
  • Wenn das zweite Speichermodul 120 in dem internen Betriebsmodus arbeitet, kann die zweite ODT-Schaltung 22 des Datenpuffers 123 angeschaltet werden, um eine interne Terminieroperation durchzuführen. Der Controller 124 kann die zweite ODT-Schaltung 22 steuern, um einen Terminierwiderstand in Antwort auf das zweite ODT-Steuersignal OCS2 zu aktivieren. Wenn die zweite ODT-Schaltung 22 angeschaltet wird, kann ein interner Terminierwiderstand für den internen Datenpfad 220 vorgesehen sein, durch welchen die Daten DQ in/von dem DRAM-Chip 122 geladen werden. Zur Zweckmäßigkeit der Erklärung kann, wenn das zweite Speichermodul 120 in dem internen Betriebsmodus arbeitet, auf den Betrieb der zweiten ODT-Schaltung 22 zum Vorsehen des internen Terminierwiderstandes für den internen Datenpfad 220 als eine interne Daten (DQ)-Terminierung Bezug genommen werden.
  • Wenn das zweite Speichermodul 120 in dem internen Betriebsmodus arbeitet und die Daten DQ von dem DRAM-Chip 122 gelesen werden und zu dem NVM-Chip 121 geschrieben werden, kann die interne DQ-Terminierung der zweiten ODT-Schaltung 22 durchgeführt werden, um eine Signalreflexion über den internen Datenpfad 220 aufgrund des Datenpuffers 123 zu verringern oder zu unterbinden. Ähnlich kann, wenn die Daten I/O aus dem NVM-Chip 121 gelesen werden und zu dem DRAM-Chip 122 geschrieben werden, die interne DQ-Terminierung der zweiten ODT-Schaltung 22 durchgeführt werden, um eine Signalreflexion über den internen Datenpfad 220 aufgrund des Datenpuffers 123 zu verringern oder zu unterbinden. Demzufolge kann, wenn das zweite Speichermodul 120 in dem internen Betriebsmodus arbeitet, die Signalreflexion über den internen Datenpfad 220 aufgrund des Datenpuffers 123 verringert oder unterbunden werden, um die Signalintegrität zu erhöhen.
  • Bezugnehmend auf 3 kann die CPU 105 die Zugriffsoperation auf dem DRAM-Chip 112 des ersten Speichermoduls 110 über den CA-Bus 132 und den Datenbus 134 durchführen. Die CPU 105 kann ein Befehlssignal, ein Adresssignal und/oder ein Steuersignal für eine Schreiboperation zu dem DRAM-Chip 112 und das zweite Chipauswahlsignal CS2 zum Betreiben des DRAM-Chips 112 zu dem Controller 114 über den CA-Bus 132 übertragen. Die CPU 105 kann Daten, welche zu dem DRAM-Chip 112 zu schreiben sind, zu dem Datenpuffer 113 des ersten Speichermoduls 110 über den Datenbus 134 übertragen. Der Datenbus 134, über welchen die Schreibe-/Lesedaten DQ zu/von dem DRAM-Chip 112 übertragen werden, und der Datenpuffer 113 können in einem Zugriffsdatenpfad 310 zwischen der CPU 105 und dem DRAM-Chip 112 enthalten sein.
  • Die erste ODT-Schaltung 11 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Empfangen von Daten ist, welche zu dem DRAM-Chip 112 zu schreiben sind, kann gesteuert werden, um in einem An-Zustand zu sein, und die zweite ODT-Schaltung 12 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Übertragen der Daten ist, welche zu dem DRAM-Chip 112 zu schreiben sind, kann gesteuert werden, um in einem Aus-Zustand zu sein. Beispielsweise kann der Controller 114 die erste ODT-Schaltung 11 steuern, um einen Terminierwiderstand in Antwort auf das erste ODT-Steuersignal OCS1 zu aktivieren, und kann die zweite ODT-Schaltung 12 steuern, um eine Terminieroperation nicht durchzuführen.
  • Der Controller 114 des ersten Speichermoduls 110 kann die Schreibdaten DQ des Datenpuffers 113 für den DRAM-Chip 112 vorsehen. Der DRAM-Chip 112 kann die Schreibdaten DQ, welche über den Zugriffsdatenpfad 310 übertragen werden, zu Speicherzellen schreiben, welche dem Adresssignal entsprechen, welches von der CPU 105 vorgesehen wird.
  • Die CPU 105 kann ein Befehlssignal, ein Adresssignal und/oder ein Steuersignal für eine Leseoperation von dem DRAM-Chip 112 und das zweite Chipauswahlsignal CS2 zum Betreiben des DRAM-Chips 112 zu dem Controller 114 über den CA-Bus 132 übertragen. Der DRAM-Chip 112 kann die Daten DQ von Speicherzellen lesen, welche dem Adresssignal entsprechen, welches von der CPU 105 vorgesehen wird. Der Controller 114 kann die Daten DQ, welche durch den DRAM-Chip 112 gelesen werden, steuern, um für die CPU 105 über den Zugriffsdatenpfad 310 vorgesehen zu sein.
  • Die zweite ODT-Schaltung 12 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Empfangen der Daten DQ ist, welche durch den DRAM-Chip 112 gelesen werden, kann gesteuert werden, um in einem An-Zustand zu sein, und die erste ODT-Schaltung 11 eines Endes des Datenpuffers 113 des ersten Speichermoduls 110, wobei das Ende zum Übertragen der Daten DQ ist, welche durch den DRAM-Chip 112 gelesen werden, kann gesteuert werden, um in einem Aus-Zustand zu sein. Beispielsweise kann der Controller 114 die zweite ODT-Schaltung 12 steuern, um einen Terminierwiderstand in Antwort auf das zweite ODT-Steuersignal OCS2 zu aktivieren, und kann die erste ODT-Schaltung 11 steuern, um eine Terminieroperation nicht durchzuführen.
  • Das zweite Speichermodul 120 kann das Nicht-Zielspeichermodul sein, auf welches durch die CPU 105 nicht zugegriffen wird, und kann in dem normalen Modus oder dem internen Betriebsmodus arbeiten. Wenn das zweite Speichermodul 120 in dem normalen Modus arbeitet, kann die erste ODT-Schaltung 21 selektiv an- oder abgeschaltet werden, und die zweite ODT-Schaltung 22 kann abgeschaltet werden. Der Controller 124 kann die erste ODT-Schaltung 21 steuern, um einen Terminierwiderstand in Antwort auf das erste ODT-Steuersignal OCS1 zu aktivieren oder kann die erste ODT-Schaltung 21 steuern, um eine Terminieroperation nicht durchzuführen. Der Controller 124 kann die zweite ODT-Schaltung 22 steuern, um eine Terminieroperation nicht durchzuführen.
  • Wenn das zweite Speichermodul 120 in dem internen Betriebsmodus arbeitet, kann der Controller 124 das erste und zweite Chipauswahlsignal CS1 und CS2 erzeugen und kann die Daten DQ von dem DRAM-Chip 122 lesen und die Daten DQ zu dem NVM-Chip 121 schreiben, oder kann Daten I/O von dem NVM-Chip 121 lesen und die Daten I/O zu dem DRAM-Chip 122 über einen internen Datenpfad 320 zwischen dem NVM-Chip 121 und dem DRAM-Chip 122 schreiben.
  • Der Controller 124 des zweiten Speichermoduls 120 kann die zweite ODT-Schaltung 22 steuern, um einen Terminierwiderstand in Antwort auf das zweite ODT-Steuersignal OCS2 zu aktivieren, um eine interne DQ-Terminierung auf dem internen Datenpfad 320 durchzuführen. Demzufolge kann eine Signalreflexion über den internen Datenpfad 320 aufgrund des Datenpuffers 123 in dem internen Betriebsmodus verringert oder unterbunden werden. Ähnlich kann, wenn die Daten I/O aus dem NVM-Chip 121 gelesen werden und zu dem DRAM-Chip 122 geschrieben werden, die interne DQ-Terminierung der zweiten ODT-Schaltung 22 durchgeführt werden, um eine Signalreflexion über den internen Datenpfad 320 aufgrund des Datenpuffers 123 zu verringern oder zu unterbinden. Demzufolge kann während des internen Betriebsmodus des zweiten Speichermoduls 120 eine Signalreflexion über den internen Datenpfad 320 aufgrund des Datenpuffers 123 verringert oder unterbunden werden, und demnach kann die Signalintegrität verbessert werden.
  • Die 4 und 5 sind Diagramme zum Beschreiben des ersten Speichermoduls 110 der 1, welches das Zielspeichermodul sein kann. Bezugnehmend auf 4 wird eine Leseoperation des ersten Speichermoduls 110 beschrieben werden und Bezugnehmend auf 5 wird eine Schreiboperation des ersten Speichermoduls 110 beschrieben werden.
  • Bezugnehmend auf 4 kann das erste Speichermodul 110 den NVM-Chip 111, den DRAM-Chip 112, den Datenpuffer 113 und den Controller 114 in den Zugriffsdatenpfaden 210 und 310 der 2 und 3 aufweisen.
  • Der NVM-Chip 111 kann eine Speicherzellanordnung 411 und eine Eingabe- und Ausgabe-Schaltung 412 aufweisen. Obwohl nicht gezeigt, kann der NVM-Chip 111 ferner eine Steuerlogikeinheit, eine Spannungserzeugungseinheit, einen Zeilendekoder und/oder andere Elemente aufweisen. Die Speicherzellanordnung 411 kann eine Mehrzahl von Flashspeicherzellen aufweisen und kann mit Wortleitungen WL, einer Strangauswahlleitung SSL, einer Masseauswahlleitung GSL und Bit-Leitungen BL verbunden sein. Die Speicherzellanordnung 411 kann mit dem Zeilendekoder über die Wortleitungen WL, die Strangauswalhlleitung SSL und die Masseauswahlleitung GSL verbunden sein und kann mit dem Seitenpuffer über die Bitleitungen BL verbunden sein.
  • Die Eingabe- und Ausgabeschaltung 412 kann vorübergehend einen Befehl, eine Adresse, ein Steuersignal und/oder Daten speichern, welche von dem Controller 114 über eine Eingabe- und Ausgabeleitung 401 (hierin nachstehend wird hierauf Bezug genommen als „I/O-Leitung“) vorgesehen werden. Die Eingabe- und Ausgabeschaltung 412 kann mit einer Speicherzellanordnung 411 über die Bitleitungen BL verbunden sein. Die Eingabe- und Ausgabeschaltung 412 kann mit einem Eingabe- und Ausgabe-Pin bzw. einem Eingabe- und Ausgabe-Kontakt 413 (hierin nachstehend wird hierauf Bezug genommen als „I/O-Kontakt“ verbunden sein. Hier bezieht sich der Begriff „Kontakt“ in weitem Maße auf eine elektrische Verbindung hinsichtlich einer integrierten Schaltung und kann beispielsweise unterschiedliche elektrische Kontaktpunkte auf einer Kontaktstelle der integrierten Schaltung aufweisen.
  • Die Eingabe- und Ausgabeschaltung 412 kann vorübergehend gelesene Daten I/O der Speicherzellanordnung 411 speichern und kann die gelesenen Daten I/O zu dem Controller 114 über den I/O-Kontakt 413 und die I/O-Leitung 401 ausgeben. Die Eingabe- und Ausgabeschaltung 412 kann Schreibdaten I/O von dem Controller 114 über die I/O-Leitung 401 und den I/O- Kontakt 413 empfangen und kann die Schreibdaten I/O zu der Speicherzellanordnung 411 schreiben (oder programmieren). Die Eingabe- und Ausgabeschaltung 412 kann Komponenten wie beispielsweise ein Spaltenauswahl-Gate, einen Seitenpuffer, einen Datenpuffer und/oder andere Elemente aufweisen.
  • Der DRAM-Chip 112 kann einen Speicherkern 412, einen Datenausgabepuffer 422 und/oder einen Dateneingabepuffer 423 aufweisen. Obwohl nicht gezeigt, kann der DRAM-Chip 112 ferner einen Befehls-/Adresspuffer, einen Befehlsdecoder, einen Auffrisch-Controller, einen Zeilendekoder, einen Spaltendekoder, eine Eingabe-/Ausgabe-Takt (gating)- Schaltung, einen Schreibtreiber und/oder andere Elemente aufweisen. Der Speicherkern 421 kann Bänke aufweisen, welche eine Mehrzahl von DRAM-Zellen aufweisen und Leseverstärker, welche mit den Bänken verbunden sind. Gemäß beispielhaften Ausführungsformen kann die Bank des Speicherkerns 421 magnetische RAM (MRAM)-Zellen, eher als oder zusätzlich zu den DRAM-Zellen aufweisen.
  • Der Speicherkern 421 kann Daten DQ, welche von dem Dateneingabepuffer 423 vorgesehen sind, schreiben, kann Lesedaten erzeugen und kann die erzeugten Lesedaten für den Datenausgabepuffer 422 vorsehen. Der Datenausgabepuffer 422 und der Dateneingabepuffer 423 können mit einem Dateneingabe- und -ausgabe-Kontakt (420) verbunden sein (hierin nachstehend wird hierauf Bezug genommen als ein „DQ-Kontakt“). Der Datenausgabepuffer 422 kann die Lesedaten DQ, welche von dem Speicherkern 421 vorgesehen sind, zu dem Datenpuffer 113 über den DQ- Kontakt 424 und eine Dateneingabe- und -ausgabeleitung 402 (hierin nachstehend wird hierauf als „DQ-Leitung“ Bezug genommen) übertragen. Der Dateneingabepuffer 423 kann die Schreibdaten DQ, welche von dem Datenpuffer 113 vorgesehen sind, über die DQ-Leitung 402 und den DP-Kontakt 424, empfangen.
  • Der Datenpuffer 113 kann einen Ausgabepuffer 431 und einen Eingabepuffer 432 aufweisen. Ein übertragendes Endes des Ausgabepuffers 431 und ein empfangendes Endes des Eingabepuffers 432 können mit einem ersten Anschluss 433 verbunden sein, und ein empfangendes Endes des Ausgabepuffers 431 und ein übertragendes Endes des Eingabepuffers 432 können mit einem zweiten Anschluss 434 verbunden sein. Der erste Anschluss 434 kann mit dem Datenbus 134 und der ODT-Schaltung 11 verbunden sein, und der zweite Anschluss 434 kann mit der DQ-Leitung 402 und der zweiten ODT-Schaltung 12 verbunden sein. Der Ausgabepuffer 431 kann Daten Puffern, welche für den zweiten Anschluss 434 vorgesehen sind, und die gepufferten Daten zu dem Datenbus 134 über den ersten Anschluss 433 übertragen, und der Eingabepuffer 432 kann Daten, welche von der CPU 105 über den Datenbus 132 und den ersten Anschluss 433 vorgesehen sind, puffern und die gepufferten Daten zu der DQ-Leitung 402 über den zweiten Anschluss 434 übertragen.
  • Die erste ODT-Schaltung 11 kann einen ersten Schalter SW1 und einen ersten Widerstand R1 aufweisen, welche selektiv mit dem ersten Anschluss 433 basierend auf einer Schaltoperation des ersten Schalters SW1 verbunden sind. Der erste Schalter SW1 kann implementiert sein oder kann aufweisen einen Transistor, welcher in Antwort auf das erste ODT-Steuersignal OSC1 angeschaltet wird, welches von dem Controller 114 vorgesehen ist. Die erste ODT-Schaltung 11 ist als einen einzelnen Widerstand R1 und einen einzelnen Schalter SW1 aufweisend veranschaulicht. Erfinderische Konzepte sind jedoch nicht darauf beschränkt und gemäß beispielhaften Ausführungsformen kann die erste ODT-Schaltung 11 eine Mehrzahl von Widerständen aufweisen, welche parallel verbunden sind, und eine Mehrzahl von Schaltern, welche konfiguriert sind, um eine Verbindung der Mehrzahl von Widerständen zu steuern.
  • Die zweite ODT-Schaltung 12 kann einen zweiten Schalter SW2 aufweisen und einen zweiten Widerstand R2, welche selektiv mit dem zweiten Anschluss 434 basierend auf einer Schaltoperation des zweiten Schalters SW2 verbunden sind. Der zweite Schalter SW2 kann implementiert sein als oder kann aufweisen einen Transistor, welcher in Antwort auf das zweite ODT-Steuersignal OCS2 angeschaltet wird, welches von dem Controller 114 vorgesehen ist. Die zweite ODT-Schaltung 12 ist als einen einzelnen Widerstand R2 und einen einzelnen Schalter SW2 aufweisend veranschaulicht. Erfinderische Konzepte sind jedoch nicht darauf beschränkt und gemäß Ausführungsformen kann die zweite ODT-Schaltung 12 eine Mehrzahl von Widerständen aufweisen, welche parallel verbunden sind, und eine Mehrzahl von Schaltern, welche konfiguriert sind, um eine Verbindung der Mehrzahl von Widerständen zu steuern.
  • Wenn die CPU 105 eine Leseoperation des NVM-Chips 111 befiehlt, kann der Controller 114 Daten I/O, welche aus dem NVM-Chip 111 gelesen werden, zu der CPU 105 über den Zugriffsdatenpfad 210 übertragen. Hier kann, wenn der Controller 114 das zweite ODT-Steuersignal OCS2 aktiviert, der zweite Schalter SW2 der zweiten ODT-Schaltung 12 angeschaltet werden, und der zweite Widerstand R2 kann elektrisch mit dem zweiten Anschluss 434 verbunden werden. Ebenso kann der Controller 114 das erste ODT-Steuersignal OCS1 deaktivieren, um den ersten Schalter SW1 der ersten ODT-Schaltung 11 abzuschalten. Der erste Widerstand R1 kann elektrisch von dem ersten Anschluss 434 aufgrund des ersten Schalters SW1 getrennt werden, welcher abgeschaltet ist.
  • Wenn die CPU 105 eine Leseoperation des DRAM-Chips 112 befiehlt, kann der Controller 114 Daten DQ, welche von dem DRAM-Chip 112 gelesen werden, zu der CPU 105 über den Zugriffsdatenpfad 310 übertragen. Hier kann, wenn der Controller 114 das zweite ODT-Steuersignal OCS2 aktiviert, der zweite Schalter SW2 der zweiten ODT-Schaltung 12 angeschaltet werden, und der zweite Widerstand R2 kann elektrisch mit dem zweiten Anschluss 434 verbunden werden. Ebenso kann der Controller 114 das erste ODT-Steuersignal OCS1 deaktivieren, um den ersten Schalter SW1 der ersten ODT-Schaltung 11 abzuschalten. Der erste Widerstand R1 kann elektrisch von dem ersten Anschluss 433 aufgrund des ersten Schalters SW1 getrennt werden, welcher abgeschaltet ist.
  • Bezugnehmend auf 5 kann, wenn die CPU 105 eine Schreiboperation zu dem NVM-Chip 111 befiehlt, der Controller 114 Schreibdaten I/O, welche von der CPU 105 über den Datenbus 134 und dem Datenpuffer 113 empfangen werden, zu dem I/O-Kontakt 413 des NMV-Chips 111 über den Zugriffsdatenpfad 210 übertragen. Hier kann der Controller 114 das erste ODT-Steuersignal OCS1 aktivieren, so dass der erste Schalter SW1 der ersten ODT-Schaltung 11 angeschaltet wird, und der erste Widerstand R1 elektrisch mit dem ersten Anschluss 433 verbunden ist. Ebenso kann der Controller 114 das zweite ODT-Steuersignal OCS2 deaktivieren, so dass der zweite Schalter SW2 der zweiten ODT-Schaltung 12 abgeschaltet wird, und der zweite Widerstand R2 elektrisch von dem zweiten Anschluss 434 aufgrund des zweiten Schalters SW2, welcher abgeschaltet ist, getrennt wird.
  • Wenn die CPU 105 eine Schreiboperation zu dem DRAM-Chip 112 befiehlt, kann der Controller 114 Schreibdaten DQ, welche von der CPU 105 über den Datenbus 134 und den Datenpuffer 113 empfangen werden, zu dem DQ-Kontakt 424 des DRAM-Chips 112 über den Zugriffsdatenpfad 310 übertragen. Hier kann der Controller 114 das erste ODT-Steuersignal OCS1 aktivieren, so dass der erste Schalter SW1 der ersten ODT-Schaltung 11 angeschaltet wird und der erste Widerstand R1 elektrisch mit dem ersten Anschluss 433 verbunden wird. Ebenso kann der Controller 114 das zweite ODT-Steuersignal OCS2 deaktivieren, so dass der zweite Schalter SW2 der zweiten ODT-Schaltung 12 abgeschaltet wird, und der zweite Widerstand R2 elektrisch von dem zweiten Anschluss 434 aufgrund des zweiten Schalters SW2, welcher abgeschaltet ist, getrennt wird.
  • 6 ist ein Diagramm zum Beschreiben des zweiten Speichermoduls 120 der 1, welches das Nicht-Zielspeichermodul ist.
  • Bezugnehmend auf 6 weist das zweite Speichermodul 120 denNVM-Chip 121, den DRAM-Chip 122, den Datenpuffer 123 und den Controller 124 in den internen Datenpfaden 220 und 320 der 2 und 3 auf.
  • Der NVM-Chip 121 kann gleich implementiert sein wie der NVM-Chip 111 des ersten Speichermoduls 110 (4). Der NVM-Chip 121 kann eine Speicherzellanordnung 511 und eine Eingabe- und Ausgabeschaltung 512 aufweisen. Der DRAM-Chip 122 kann gleich implementiert sein wie der DRAM-Chip 112 des ersten Speichermoduls 110 (4). Der DRAM-Chip 122 kann einen Speicherkern 521, einen Datenausgabepuffer 522 und/oder einen Dateneingabepuffer 523 aufweisen. Der Datenpuffer 123 kann gleich implementiert sein wie der Datenpuffer 113 des ersten Speichermoduls 110 (4). Der Datenpuffer 123 kann einen Ausgabepuffer 531, einen Eingabepuffer 532, die erste ODT-Schaltung 21 und die zweite ODT-Schaltung 22 aufweisen.
  • Die CPU 105 kann einen internen Betriebsmodus zu dem zweiten Speichermodul 120, welches das Nicht-Zielspeichermodul ist, welches den Speicherbus 130 nicht nutzt (1), befehlen. Gemäß beispielhaften Ausführungsformen kann ein Befehl zum Befehlen des internen Betriebsmodus des zweiten Speichermoduls 120 erzeugt werden, wenn das zweite Speichermodul 120 die CPU 105 um einen internen Betriebsmodus bittet, und die CPU 105 die Bitte bzw. Anforderung akzeptiert. Gemäß einer anderen beispielhaften Ausführungsform kann die CPU 105 direkt den Befehl zum Befehlen des internen Betriebsmodus für das zweite Speichermodul 120 durch ein Erkennen, dass das zweite Speichermodul 120 das Nicht-Zielspeichermodul ist, erzeugen.
  • Basierend auf dem internen Betriebsmodusbefehl der CPU 105 kann der Controller 124 Daten DQ von dem DRAM-Chip 122 lesen und die Daten DQ zu dem NVM-Chip 121 schreiben, oder kann Daten I/O von dem NVM-Chip 121 lesen und die Daten I/O zu dem DRAM-Chip 122 über den internen Datenpfad 220 oder 320 zwischen dem NVM-Chip 121 und dem DRAM-Chip 122 schreiben. Hier kann der Controller 124 das zweite ODT-Steuersignal OCS2 aktivieren, so dass der zweite Schalter SW2 der zweiten ODT-Schaltung 22 angeschaltet wird, und der zweite Widerstand R2 elektrisch mit dem zweiten Anschluss 534 verbunden ist. Beispielsweise kann der Controller 124 eine interne DQ-Terminierung durchführen, wodurch der zweite Widerstand R2 mit dem zweiten Anschluss 534 verbunden wird, um Signalreflexion über den internen Datenpfad 220 oder 320 aufgrund des Datenpuffers 123 zu verringern oder zu unterbinden. Demzufolge kann die Signalintegrität auf dem internen Datenpfad 220 oder 320 verbessert werden.
  • In dem internen Betriebsmodus des zweiten Speichermoduls 120 kann die erste ODT-Schaltung 21 elektrisch den ersten Widerstand R1 mit oder von einem ersten Anschluss 533 verbinden oder trennen. Beispielsweise kann die CPU 105 den Controller 124 steuern, um eine Signalreflexion von dem Datenbus 134 aufgrund des zweiten Speichermoduls 120 zu verringern oder zu unterbinden. Hier kann der Controller 124 das erste ODT-Signal OCS1 aktivieren, so dass der erste Schalter SW1 der ersten ODT-Schaltung 21 angeschaltet wird, und der erste Widerstand R1 elektrisch mit dem ersten Anschluss 533 verbunden ist. Als ein anderes Beispiel kann, wenn der Controller 124 das erste ODT-Steuersignal OCS1 deaktiviert, der erste Schalter SW1 der ersten ODT-Schaltung 11 abgeschaltet werden, und der erste Widerstand R1 kann elektrisch von dem ersten Anschluss 133 aufgrund des ersten Schalters SW1, welcher abgeschaltet ist, getrennt werden.
  • Die 4 bis 6 veranschaulichen, dass die ersten und zweiten ODT-Schaltungen 11, 12, 21 und 22 eine Pull-down-Terminieroperation durchführen, wodurch ein Terminierwiderstand, welcher zwischen der Massespannung VSS und den ersten und zweiten Anschlüssen 433, 434, 533 und 534 verbunden ist, vorgesehen ist. Erfinderische Konzepte sind jedoch nicht darauf beschränkt. Gemäß beispielhaften Ausführungsformen können die ersten und zweiten ODT-Schaltungen 11, 21 und 22 eine Pull-up-Terminieroperation durchführen, wodurch ein Terminierwiderstand, welcher zwischen einer Versorgungsspannung und dem ersten und zweiten Anschluss 433, 434, 533 und 534 verbunden ist, vorgesehen ist.
  • 7 ist eine Tabelle, welche eine An-/Aus-Operation der ersten und zweiten ODT-Schaltungen 11, 21, 12 und 22 der 1 basierend auf Betriebsmodi zeigt.
  • Bezugnehmend auf die 1 bis 7 kann in einem Lesemodus des ersten Speichermoduls 110, welches ein Zielspeichermodul ist, die erste ODT-Schaltung 11 abgeschaltet werden, um keinen Terminierwiderstand für den ersten Anschluss 433 vorzusehen, und die zweite ODT-Schaltung 12 kann angeschaltet werden, um einen Terminierwiderstand für den zweiten Anschluss 434 vorzusehen. Hier kann, wenn das zweite Speichermodul 120, welches ein Nicht-Zielspeichermodul ist, in einem internen Betriebsmodus arbeitet, die erste ODT-Schaltung 21 selektiv an-/abgeschaltet werden, und die zweite ODT-Schaltung 22 kann angeschaltet werden, um eine interne DQ-Terminierung durchzuführen. Wenn das zweite Speichermodul 120, welches das Nicht-Zielspeichermodul ist, in einem normalen Modus arbeitet, kann die erste ODT-Schaltung 21 selektiv an-/abgeschaltet werden, und die zweite ODT-Schaltung 22 kann abgeschaltet werden.
  • In einem Schreibmodus des ersten Speichermoduls 110, welches das Zielspeichermodul ist, kann die erste ODT-Schaltung 11 angeschaltet werden, um einen Terminierwiderstand für den ersten Anschluss 433 vorzusehen, und die zweite ODT-Schaltung 12 kann abgeschaltet werden, um einen Terminierwiderstand für den zweiten Anschluss 434 nicht vorzusehen. Hier kann, wenn das zweite Speichermodul 120, welches das Nicht-Zielspeichermodul ist, in dem internen Betriebsmodus arbeitet, die erste ODT-Schaltung 21 selektiv an-/abgeschaltet werden, und die zweite ODT-Schaltung 22 kann angeschaltet werden, um eine interne DQ-Terminierung durchzuführen. Wenn das zweite Speichermodul 120, welches das Nicht-Zielspeichermodul ist, in dem normalen Modus arbeitet, kann die erste ODT-Schaltung 21 selektiv an-/abgeschaltet werden, und die zweite ODT-Schaltung 22 kann abgeschaltet werden.
  • Die 8 und 9 sind Diagramme zum Beschreiben von Operationen des Speichersystems 100 der 1 gemäß einer Ausführungsform. 8 ist ein Zeitdiagramm zum Beschreiben des Betriebs in einer Hostschnittstelle eines Zielspeichermoduls und des Betriebs in einer internen Schnittstelle eines Nicht-Zielspeichermoduls des Speichersystems 100. 9 beschreibt den Betrieb des Zielspeichermoduls und des Nicht-Zielspeichermoduls basierend auf dem Zeitdiagramm der 8.
  • Bezugnehmend auf 8 kann in Verbindung mit den 1, 2 und 6 die CPU 105 einen Zugriff auf den NVM-Chip 111 des ersten Speichermoduls 110, welches das Zielspeichermodul ist, befehlen. Beispielsweise kann die CPU 105 eine Leseoperation des NVM-Chips 111 befehlen. Ebenso kann die CPU 105 einen internen Betriebsmodus des zweiten Speichermoduls 120, welches das Nicht-Zielspeichermodul ist, befehlen. Hier kann das erste Speichermodul 110 in der Host-Schnittstelle des Speicherbusses 130 enthalten sein, und das zweite Speichermodul 120 kann in der internen Schnittstelle arbeiten, welche den internen Datenpfad 220 aufweist.
  • An Punkten T1 und T2 kann die CPU 105 einen ersten Lesebefehl RD1 und einen zweiten Lesebefehl RD2 jeweils für das erste Speichermodul 110 über den CA-Bus 132 der Host-Schnittstelle erzeugen. Der erste und der zweite Lesebefehl RD1 und RD2 können Lesebefehle hinsichtlich des NVM-Chips 111 sein.
  • Die CPU 105 kann erste Lesedaten DATA1, welche von dem NVM-Chip 111 gelesen werden, in Antwort auf den ersten Lesebefehl RD1 zu einem Punkt T3 über den Datenbus 134 empfangen und zweite Lesedaten DATA2, welche von dem NVM-Chip 111 gelesen werden, in Antwort auf den zweiten Lesebefehl RD2 zu einem Punkt T5 empfangen.
  • Die CPU 105 kann einen internen Betriebsmodus-Eintrittsbefehl IOP_Enter über den CA 132 zu dem Punkt T3 erzeugen. Der interne Betriebsmodus-Eintrittsbefehl IOP_Enter kann einen Start einer internen Datenkommunikation zwischen dem NVM-Chip 121 und dem DRAM-Chip 122 intern in dem zweiten Speichermodul 120 befehlen, ohne die CPU 105 zu involvieren. Der interne Betriebsmodus-Eintrittsbefehl IOP_Enter kann erzeugt werden, wenn das zweite Speichermodul 120 die CPU 105 um den internen Betriebsmodus bittet und die CPU 105 die Bitte akzeptiert, und kann für das zweite Speichermodul 120 vorgesehen sein. Alternativ kann der interne Betriebsmodus-Eintrittsbefehl IOP_Enter für das zweite Speichermodul 120 vorgesehen werden, nachdem die CPU 105 bestimmt, dass das zweite Speichermodul 120 das Nicht-Zielspeichermodul ist.
  • Das zweite Speichermodul 120 kann in dem internen Betriebsmodus IOP basierend auf den internen Betriebsmodus-Endbefehl IOP_Enter zu einem Punkt T4 arbeiten. Der interne Betriebsmodus IOP kann derart eingestellt sein, dass Daten von dem DRAM-Chip 122 gelesen werden und zu dem NVM-Chip 121 geschrieben, beispielsweise programmiert werden. Während des internen Betriebsmodus IOP kann der Controller 124 die zweite ODT-Schaltung 22 des Datenpuffers 123 anschalten, um eine interne DQ-Terminierung ITERM_ON durchzuführen. Ebenso kann der Controller 124 einen Aktivbefehl iACT für den DRAM-Chip 122 erzeugen.
  • Nachdem der DRAM-Chip 122 den Aktivbefehl iACT empfängt, kann der DRAM-Chip 122 einen dritten bis fünften Lesebefehl iRD3 bis iRD5, welche von dem Controller 124 zu Punkten T6, T7 und T8 jeweils vorgesehen werden, empfangen. Der DRAM-Chip 122 kann dritte bis fünfte Daten iDATA3 bis iDATA5, welche jeweils den dritten bis fünften Lesebefehlen iRD3 bis iRD5 zu Punkten T9, T10 und T11 entsprechen, über die DQ-Leitung 502 ausgeben. Die dritten bis fünften gelesenen Daten iDATA3 bis iDATA5, welche über die DQ-Leitung 502 übertragen werden, können zu dem NVM-Chip 121 über den Controller 124 geschrieben, beispielsweise programmiert werden. Die dritten bis fünften gelesenen Daten iDATA3 bis iDATA5 basierend auf dem dritten bis fünften Lesebefehl iRD3 bis iRD5 des DRAM-Chips 122 können in einer internen Datenkommunikation zwischen dem DRAM-Chip 122 und dem NVM-Chip 121 verwendet werden.
  • Die CPU 105 kann einen internen Betriebsmodus-Austrittsbefehl IOP_Exit über den CA-Bus 132 zu einem Punkt T12 erzeugen. Der interne Betriebsmodus-Austrittsbefehl IOP_Exit kann ein Ende des internen Betriebsmodus IOP, in welchem das zweite Speichermodul 120 arbeitet, befehlen.
  • In Antwort auf den internen Betriebsmodus-Austrittsbefehl IOP_Exit kann der Controller 124 des zweiten Speichermoduls 120 die zweite ODT-Schaltung 22 des Datenpuffers 123 ausschalten und kann die interne DQ-Terminierung ITERM_OFF bei dem Punkt T13 nicht durchführen.
  • Der interne Betriebsmodus IOP des zweiten Speichermoduls 120 kann von den Punkten T4 bis T13 durchgeführt werden. Beispielsweise kann der interne Betriebsmodus IOP durchgeführt werden basierend auf dem internen Betriebsmodus-Eintrittsbefehl IOP_Enter zu dem Punkt T3 und dem internen Betriebsmodus-Austrittsbefehl IOP_Exit zu dem Punkt T12. Ebenso kann während des internen Betriebsmodus IOP die zweite ODT-Schaltung 22 des Datenpuffers 123 die interne DQ-Terminierung ITERM durchführen, um einen Terminierwiderstand mit der DQ-Leitung 502 des internen Datenpfades zu verbinden. Die interne DQ-Terminierung ITERM kann eine Signalreflexion über den internen Datenpfad 220, über welchen die dritten bis fünften gelesenen Daten iDATA3 bis iDATA5 des DRAM-Chips 122 zu dem NVM-Chip 121 übertragen werden, aufgrund des Datenpuffers 123 verringern oder unterbinden, um die Signalintegrität zu verbessern.
  • Bezugnehmend auf 9 kann die CPU 105 den ersten und zweiten Lesebefehl RD1 und RD2 für das erste Speichermodul 110 erzeugen, und das erste Speichermodul 110 kann eine Leseoperation READ hinsichtlich des NVM-Chips 111 oder des DRAM-Chips 112 des ersten Speichermoduls 110 in Antwort auf den ersten und zweiten Lesebefehl RD1 und RD2 durchführen. Beispielsweise können die gelesenen Daten DATA1 und DATA2, welche von dem NVM-Chip 111 des ersten Speichermoduls 110 gelesen werden, zu der CPU 105 übertragen werden. Gemäß Ausführungsformen kann die CPU 105 einen Schreibbefehl WR für das erste Speichermodul 110 erzeugen, und das erste Speichermodul 110 kann eine Schreiboperation WRITE hinsichtlich des NVM-Chips 111 oder des DRAM-Chips 112 des ersten Speichermoduls 110 in Antwort auf den Schreibbefehl WR durchführen.
  • Die CPU 105 kann den internen Betriebsmodus-Eintrittsbefehl IOP_Enter für das zweite Speichermodul 120 erzeugen. Die zweite ODT-Schaltung 22 des Datenpuffers 123 des zweiten Speichermoduls 120 kann die interne DQ-Terminierung ITERM in Antwort den internen Betriebsmodus-Eintrittsbefehl IOP_Enter durchführen, um einen Terminierwiderstand mit dem internen Datenpfad 220 zu verbinden. Ebenso kann das zweite Speichermodul 120 in dem internen Betriebsmodus IOP arbeiten, wodurch eine interne Datenkommunikation zwischen dem NVM-Chip 121 und dem DRAM-Chip 122 über den internen Datenpfad 220 durchgeführt wird, auf welchem die interne DQ-Terminierung ITERM durchgeführt wird. Beispielsweise können die dritten bis fünften gelesenen Daten iDATA3 bis iDATA5 (8) basierend auf dem dritten bis fünften Lesebefehl iRD3 bis iRD5 des DRAM-Chip 122 zu dem NVM-Chip 121 geschrieben bzw. programmiert werden.
  • Danach kann die CPU 105 den internen Betriebsmodus-Austrittsbefehl IOP_Exit für das zweite Speichermodul 120 erzeugen und das zweite Speichermodul 120 kann die interne DQ-Terminierung ITERM der zweiten ODT-Schaltung 22 des Datenpuffers 123 in Antwort auf den internen Betriebsmodus-Austrittsbefehl IOP_Exit beenden, um den Terminierwiderstand des internen Datenpfades 220 zu blockieren und den internen Betriebsmodus IOP, welcher zwischen dem NVM-Chip 121 und dem DRAM-Chip 122 durchgeführt wird, zu beenden.
  • Die 10 und 11 sind Diagramme zum Beschreiben von Operationen des Speichersystems 100 der 1 gemäß einer beispielhaften Ausführungsform.
  • Bezugnehmend auf die 10 und 11 sind die Betriebsverfahren des Speichersystems 100 unterschiedlich von den Betriebsverfahren der 8 und 9 hinsichtlich erster bis dritter internen DQ-Terminierungen, ITERM_a, ITERM_b und ITERM_c der zweiten ODT-Schaltung 22 des Datenpuffers 123 während des internen Betriebsmodus IOP des zweiten Speichermoduls 120, welches ein Nicht-Zielspeichermodul ist. Die Betriebsverfahren sind dieselben wie die Betriebsverfahren der 8 und 9 hinsichtlich anderer Aspekte. Hierin nachstehend werden Beschreibungen gegeben werden durch ein Fokussieren auf Unterschiede zwischen Betriebsverfahren der 10 und 11 und den Betriebsverfahren der 8 und 9.
  • Das erste Speichermodul 110, welche das Zielspeichermodul ist, kann eine Lese- oder eine Schreiboperation in Antwort auf einen Lese- oder Schreibbefehl der CPU 105 über eine Host-Schnittstelle durchführen.
  • Die CPU 105 kann einen internen Betriebsmodusbefehl IOPM über den CA-Bus 132 zu einem Punkt T3 erzeugen. Der interne Betriebsmodusbefehl IOPM kann eine interne Datenkommunikation zwischen dem NVM-Chip 21 und dem DRAM-Chip 122 intern in dem zweiten Speichermodul 120 ohne Involvieren der CPU 105 befehlen. Der interne Betriebsmodusbefehl IOPM kann erzeugt werden, wenn das zweite Speichermodul 120 die CPU 105 um den internen Betriebsmodus bittet und die CPU 105 die Bitte akzeptiert. Alternativ kann der interne Betriebsmodusbefehl IOPM für das zweite Speichermodul 120 vorgesehen werden, nachdem die CPU 105 bestimmt, dass das zweite Speichermodul 120 das Nicht-Zielspeichermodul ist.
  • In Antwort auf den internen Betriebsmodusbefehl IOPM zu dem Punkt T3 kann der DRAM-Chip 122 einen Aktivbefehl iACT zu einem Punkt T4 von dem Controller 124 empfangen und kann dann einen dritten bis fünften Lesebefehl iRD3 bis iRD5 zu Punkten T6, T7 und T8 jeweils empfangen. Danach kann der DRAM-Chip 122 dritte bis fünfte Lesedaten iDATA3 bis iDATA5, welche dem dritten bis fünften Lesebefehl RD3 bis RD5 jeweils entsprechen, zu Punkten T9, T10 und T11 über die DQ-Leitung 502 ausgeben.
  • Während des internen Betriebsmodus IOP kann der Controller 124 die erste bis dritte interne DQ-Terminierung ITERM_a, ITERM_b und ITERM_c, welche jeweils dem dritten bis fünften Lesebefehl iRD3 bis iRD5 entspricht, welche durch den DRAM-Chip 122 zu den Punkten T6, T7 und T8 erzeugt werden, steuern, um durchgeführt zu werden. Beispielsweise kann der Controller 124 die erste interne DQ-Terminierung ITERM_a steuern, um in Antwort auf den dritten Lesebefehl iRD3 zu dem Punkt T6 durchgeführt zu werden, kann die zweite interne DQ-Terminierung ITERM_b steuern, um in Antwort auf den vierten Lesebefehl iRD4 zu dem Punkt T7 durchgeführt zu werden, und kann die dritte interne DQ-Terminierung ITERM_c steuern, um in Antwort auf den fünften Lesebefehl iRD5 zu dem Punkt T8 durchgeführt zu werden.
  • Die interne Datenkommunikation kann durchgeführt werden, wodurch die dritten bis fünften Lesedaten iDATA3 bis iDATA5, welche über die DQ-Leitung 502 des internen Datenpfades 220 in Antwort auf den dritten bis fünften Lesebefehl iRD3 bis iRD5 übertragen werden, zu dem NVM-Chip 121 über den Controller 124 geschrieben beispielsweise programmiert werden. Hier kann der Controller 124 das zweite ODT-Steuersignal OCS2 zum Anschalten der zweiten ODT-Schaltung 22 des Datenpuffers 123 in Verbindung mit der ersten bis dritten internen DQ-Terminierung ITERM_a, ITERM_b und ITERM_c erzeugen. Demzufolge kann ein Terminierwiderstand mit der DQ-Leitung 502 des internen Datenpfades 220, über welchen die dritten bis fünften Lesedaten iDATA3 bis iDATA5, welche dem dritten bis fünften Lesebefehl iDR3 bis iDR5 jeweils entsprechen, übertragen werden, verbunden werden. Die erste bis dritte interne DQ-Terminierung ITERM_a, ITERM_b und ITERM_c kann eine Signalreflexion über den internen Datenpfad 220, über welchen die dritten bis fünften Lesedaten iDATA3 bis iDATA5 des DRAM-Chips 122 zu dem NVM-Chip 121 übertragen werden, aufgrund des Datenpuffers 123 verringern oder unterbinden, um die Signalintegrität zu verbessern.
  • 12 ist ein Diagramm zum Beschreiben eines Speichermoduls gemäß einer Ausführungsform.
  • Bezugnehmend auf 12 kann das Speichermodul einen NVDIMM 1200 aufweisen. Ein Sockelanschluss 1220, welcher in einen Dual-Inline-Speichermodul (DIMM)-Sockel eingeführt ist, kann auf einer Leiterplatte 1210 angeordnet sein. Vier NVM-Chips 1211, neun DRAM-Chips 1212, neun Datenpuffer 1213, welche den neun DRAM-Chips 1212 entsprechen, und ein Controller 1214 können auf der Leiterplatte 1210 angeordnet sein. Gemäß einer beispielhaften Ausführungsform können die NVM-Chips 1211, die DRAM-Chips 1212 und die neun Datenpuffer 1213 auf der anderen Oberfläche der Leiterplatte 1210 angeordnet sein. Die NVM-Chips 1211 und die DRAM-Chips 1212 von beiden Oberflächen der Leiterplatte 1210 können miteinander über Durchgangslöcher der Leiterplatte 1210 verbunden sein.
  • Gemäß der beispielhaften Ausführungsform sind vier NVM-Chips 1211 und neun DRAM-Chips 1212 in dem NVDIMM 1200 angeordnet. Gemäß modifizierten Ausführungsformen jedoch können verschiedene Anzahlen von NVM-Chips 1211 und DRAM-Chips 1212 in dem NVDIMM 1200 angeordnet sein.
  • Wenn der NVDIMM 1200 ein Nicht-Zielspeichermodul ist, kann ein interner Betriebsmodus durchgeführt werden, wodurch eine interne Datenkommunikation über einen internen Datenpfad zwischen den NVM-Chips 1211 und den DRAM-Chips 1212 durchgeführt wird. Während des internen Betriebsmodus kann eine ODT-Schaltung des Datenpuffers 1213 des NVDIMM 1200, wobei die ODT-Schaltung mit dem internen Datenpfad verbunden ist, angeschaltet werden, um eine interne DQ-Terminierung durchzuführen. Basierend auf der internen DQ-Terminierung des NVDIMM 1200 kann eine Signalreflexion über den internen Datenpfad aufgrund des Datenpuffers 1213 verringert oder unterbunden werden, um die Signalintegrität zu verbessern.
  • 13 ist eine Ansicht, welche ein Datenaugendiagramm (data eye pattern) gemäß der internen DQ-Terminierung des Datenpuffers 1213 des Speichermoduls 1200 der 12 zeigt.
  • Bezugnehmend auf die 12 und 13 werden während des internen Betriebsmodus des Speichermoduls 1200 Datenaugendiagramme, wenn die interne DQ-Terminierung durchgeführt wird, und wenn die interne DQ-Terminierung nicht durchgeführt wird, gezeigt. Das Datenaugendiagramm wird als Überlagerung einer Mehrzahl von Datenübergängen, welche Jitter aufgrund Rauschens zeigen, gesehen. Die zweite ODT-Schaltung ODT2 des Datenpuffers 1213 kann angeschaltet werden, um die interne DQ-Terminierung auf dem internen Datenpfad, über welchen interne Datenkommunikation zwischen den NVM-Chips und den DRAM-Chips 1212 durchgeführt wird, durchzuführen. Eine Augenöffnungsfläche, welche als gültige Daten angezeigt ist, wenn die interne DQ-Terminierung durchgeführt wird, ist als ein großes, beispielsweise maximales Auge gezeigt und ist signifikant symmetrischer ohne Jitter verglichen mit einer Augenöffnungsfläche, wenn die interne DQ-Terminierung nicht durchgeführt wird. Dies kann bezeichnen, dass eine Signalreflexion über den internen Datenpfad aufgrund des Datenpuffers 1213 basierend auf der internen DQ-Terminierung verringert oder unterbunden ist, um die Signalintegrität zu verbessern.
  • 14 ist ein Blockschaltbild eines angewandten Beispiels von erfinderischen Konzepten, welches auf ein Cloud-System 1400 angewandt wird.
  • Bezugnehmend auf 14 kann das Cloud-System (oder ein Cloud-Berechnungssystem) 1400 einen Cloudserver 1410, eine Nutzerdatenbank (DB = database = Datenbank) 1420, ein Cloud-Netzwerk 1430, Berechnungsressourcen 1440, Nutzer-Datenendgeräte 1450 und das Internet 1460 aufweisen.
  • Die Nutzer-Datenendgeräte 1450 können als Computer, ultramobile Personal Computer (UPCs = ultramobile personal computers = ultramobile Personal Computer) Workstations, Netbook-Computer, persönliche digitale Assistenten (PDAs = personal digital assistants = persönliche digitale Assistenten), tragbare Computer, Webtablet-Computer, Tablet-Computer, drahtlose Telefone, Mobiltelefone, Smartphones, elektronische Bücher (E-Bücher), tragbare Multimedia-Player (PMP = portable multimedia players = tragbare Multimedia-Player), tragbare Spiele-Player, Navigationsvorrichtungen, Blackboxes, Digitalkameras, digitale Multimedia-Übertragungs (DMB = digital multimedia broadcasting = digitale Multimedia-Übertragungs)-Spieler, 3-dimensionale Fernseher, digitale Audiorekorder, digitale Audioabspieler, digitale Bildrekorder, digitale Bildabspieler, digitale Videorekorder, digitale Videoabspieler, Speicher, welche in einem Datencenter enthalten sind, Vorrichtungen, welche konfiguriert sind, um Information in einer drahtlosen Umgebung zu übertragen und zu empfangen, eine beliebige von verschiedenen elektronischen Vorrichtungen, welche in einem Heimnetzwerk enthalten ist, eine beliebige von elektronischen Vorrichtungen, welche in einem Computernetzwerk enthalten ist, eine beliebige von elektronischen Vorrichtungen, welche in einem Telematik-Netzwerk enthalten ist, Funkfrequenz-Identifikationsvorrichtungen (RFIDs = radio frequency identification devices = Funkfrequenz-Identifikationsvorrichtungen) und/oder eine beliebige von verschiedenen Komponenten, welche in einer elektronischen Vorrichtung enthalten ist wie beispielsweise eine beliebige von verschiedenen Komponenten, welche in einem Berechnungssystem enthalten ist, vorgesehen sein.
  • Das Cloud-System 1400 kann Auf-Anforderung-Outsourcing-Dienste der Berechnungsressourcen 1440 über ein Informationsnetzwerk wie beispielsweise das Internet 1460 in Antwort auf eine Anforderung des Nutzer-Datenendgeräts 1450 vorsehen. In einer Cloud-Berechnungsumgebung kann ein Dienstleister durch eine Virtualisierungstechnik die Berechnungsressourcen 1440 von Datencentern integrieren, welche an unterschiedlichen physikalischen Orten platziert sind, und benötigte Dienste für Nutzer vorsehen.
  • Die Dienstnutzer müssen die Berechnungsressourcen 1440 wie beispielsweise Anwendungen, Speicher, Betriebssysteme (OSs = operating systems = Betriebssysteme), Sicherheit etc. in Datenendgeräten, welche durch die Nutzer besessen werden, nicht installieren. Vielmehr können die Dienstnutzer Dienste eines virtuellen Raums, welcher durch die Virtualisierungstechnik erzeugt wird, zu einer erwünschten Zeit für eine erwünschte Menge auswählen und nutzen. Die Nutzer-Datenendgeräte 1450 der Nutzer, welche spezifische Dienste nutzen, können mit dem Cloudserver 1410 über das Informationsnetzwerk wie beispielsweise das Internet 1460 und/oder ein mobiles Kommunikationsnetzwerk verbunden sein. Die Nutzer-Datenendgeräte 1450 können Cloud-Berechnungsdienste beispielsweise einen Videoabspieldienst von dem Cloudserver 1410 empfangen.
  • Der Cloudserver 1410 kann die Mehrzahl von Berechnungsressourcen 1440, welche in dem Cloud-Netzwerk 1430 verteilt sind, integrieren und die integrierte Mehrzahl von Berechnungsressourcen 1440 für die Nutzer-Datenendgeräte 1450 vorsehen. Die Mehrzahl von Berechnungsressourcen 1440 kann verschiedene Typen von Datendiensten aufweisen und kann Daten aufweisen, welche von den Nutzer-Datenendgeräten 1450 hochgeladen sind. Der Cloudserver 1410 kann Daten (beispielsweise Videodaten) verteilt an verschiedenen Orten durch eine Virtualisierungstechnik integrieren und Dienste vorsehen, welche durch die Nutzer-Datenendgeräte 1450 benötigt werden.
  • Nutzerinformationen von Nutzern, welche in dem Cloud-Berechnungsdienst registriert sind, können in der Nutzer-DB 1420 gespeichert werden. Hier kann die Nutzerinformation Login-Information und persönliche Kreditinformation wie beispielsweise Adressen, Namen und/oder Gegenstände aufweisen. Beispielsweise kann die Nutzerinformation einen Index eines Videos aufweisen. Hier kann der Index eine Liste von Videos aufweisen, welche vollständig reproduziert wurden, eine Liste von Videos, welche reproduziert werden, Stillstandspunkte der Videos, welche reproduziert werden etc. Die Information über die Videos, welche in der Nutzer-DB 1420 gespeichert ist, kann unter den Nutzer-Datenendgeräten 1450 gemeinsam verwendet werden.
  • Wenn beispielsweise ein Notebook-Computer, welcher das Nutzer-Datenendgerät 1450 ist, anfordert, dass ein Video reproduziert wird und ein spezifischer (oder alternativ vorbestimmter) Videodienst für den Notebookcomputer vorgesehen ist, kann die Nutzer-DB 1420 eine Historie des Reproduzierens des spezifischen (oder alternativ vorbestimmten) Videodienstes speichern. Wenn eine Anforderung zum Reproduzieren desselben Videodienstes von einem Smartphone desselben Nutzers empfangen wird, kann sich der Cloudserver 1410 auf die Nutzer-DB 1420 beziehen und den spezifischen (oder alternativ vorbestimmten) Videodienst suchen und reproduzieren.
  • Der Cloudserver 1410 kann sich auf die Historie zum Reproduzieren des spezifischen (oder alternativ vorbestimmten) Videodienstes, welcher in der Nutzer-DB 1420 gespeichert ist, beziehen. Der Cloudserver 1410 kann eine Anforderung zum Reproduzieren des Videos, welches in der Nutzer-DB 1420 gespeichert ist, von den Nutzer-Datenendgeräten 1450 empfangen. Wenn das Video vorher reproduziert wurde, kann der Cloudserver 1410 das Video vom Start oder von einem vorangehenden Stillstandspunkt basierend auf der Auswahl der Nutzer-Datenendgeräte 1450 reproduzieren, wobei abhängig davon, ob der Cloudserver 1410 von dem Video vom Start oder von dem vorangehenden Stillstandspunkt reproduziert, Verfahren des Daten-Streaming unterschiedlich sein können. Beispielsweise kann, wenn die Nutzer-Datenendgeräte 1450 anfordern, dass das Video von dem Start reproduziert wird, der Cloudserver 1410 das Video zu den Nutzer-Datenendgeräten 1450 von einem ersten Frame des Video streamen. Wenn jedoch die Nutzer-Datenendgeräte 1450 anfordern, dass das Video von dem vorangehenden Stillstandspunkt reproduziert wird, kann der Cloudserver 1410 das Video zu den Nutzer-Datenendgeräten 1450 von einem Frame des Stillstandspunkts streamen.
  • Der Cloudserver 1410, die Nutzer-DB 1420, die Berechnungsressourcen 1440 und die Nutzer-Datenendgeräte 1450 können das erste und zweite Speichermodul 110 und 120 und das Speichersystem 100 gemäß erfinderischen Konzepten aufweisen. Das erste und das zweite Speichermodul 110 und 120 können implementiert werden durch ein Verwenden der Ausführungsformen, welche in den 1 bis 12 veranschaulicht sind. Das erste und das zweite Speichermodul 110 und 120 können die Mehrzahl von NVM-Chips 111 und 121, die Mehrzahl von DRAM-Chips 112 und 122, die Controller 114 und 124, welche konfiguriert sind, um den internen Betriebsmodus IOP zu steuern, wodurch die interne Datenkommunikation zwischen den NVM-Chips 111 und 121 und den DRAM-Chips 112 und 122 durchgeführt wird, und die Mehrzahl von Datenpuffern 113 und 123, welche mit den DRAM-Chips 112 und 122 jeweils verbunden sind, aufweisen. Die Controller 114 und 124 können die interne DQ-Terminierung steuern, um auf dem internen Datenpfad 220 oder 320, welcher die Datenpuffer 113 und 123 und die DRAM-Chips 112 und 122 verbindet, während des internen Betriebsmodus IOP durchgeführt zu werden. Das Speichersystem 100 kann das erste Speichermodul 110 aufweisen, welches das Zielspeichermodul ist, auf welches durch eine externe Vorrichtung des Speichersystems 100 zugegriffen wird, und das zweite Speichermodul 120, welches das Nicht-Zielspeichermodul ist, auf welches durch die externe Vorrichtung nicht zugegriffen wird. Das zweite Speichermodul 120 kann die interne DQ-Terminierung auf dem internen Datenpfad 220 oder 320 während des internen Betriebsmodus IOP durchführen, wodurch die interne Datenkommunikation durch ein Verwenden des internen Datenpfades 220 oder 320 des zweiten Speichermoduls 120 durchgeführt wird.
  • Während erfinderische Konzepte insbesondere unter Bezugnahme auf beispielhafte Ausführungsformen davon gezeigt und beschrieben wurden, wird es verstanden werden, dass verschiedene Änderungen in der Form und den Details darin getätigt werden können, ohne vom Umfang der folgenden Ansprüche abzuweichen.

Claims (23)

  1. Speichermodul, das Folgendes aufweist: eine Mehrzahl von ersten Speicherchips (121); eine Mehrzahl von zweiten Speicherchips (122); einen Controller (124), welcher konfiguriert ist, um einen internen Betriebsmodus zu steuern, in welchem das Speichermodul (120) eine Datenkommunikation zwischen der Mehrzahl von ersten Speicherchips (121) und der Mehrzahl von zweiten Speicherchips (122) durchführt; und eine Mehrzahl von Datenpuffern (123), welche jeweils der Mehrzahl von zweiten Speicherchips (122) entsprechen, wobei der Controller (124) konfiguriert ist, um den internen Betriebsmodus derart zu steuern, dass während des internen Betriebsmodus das Speichermodul (120) eine interne Daten (DQ)-Terminierung auf einem internen Datenpfad (220, 320), welcher die Mehrzahl von Datenpuffern (123) mit der Mehrzahl von zweiten Speicherchips (122) verbindet, durchführt.
  2. Speichermodul nach Anspruch 1, wobei jeder der Mehrzahl von Datenpuffern (123) eine On-Die-Terminier (ODT)-Schaltung (22) aufweist, welche mit dem internen Datenpfad (220; 320) verbunden ist, und die ODT-Schaltung (22) konfiguriert ist, um die interne DQ-Terminierung selektiv vorzusehen.
  3. Speichermodul nach Anspruch 2, wobei die ODT-Schaltung (22) Folgendes aufweist: einen Schalter (SW1), welcher ein erstes Ende hat, welches mit dem internen Datenpfad (220, 320) verbunden ist, und wobei der Schalter (SW1) konfiguriert ist, um auf ein ODT-Steuersignal (OCS2) des Controllers (124) zu antworten; und einen Widerstand (R2), welcher zwischen einem zweiten Ende des Schalters (SW1) und einer Massespannung verbunden ist.
  4. Speichermodul nach Anspruch 1, wobei der Controller (124) konfiguriert ist, um den internen Betriebsmodus basierend auf einem internen Betriebsmodus-Befehl (IOPM) durchzuführen, welcher von einer externen Vorrichtung (105) des Speichermoduls empfangen wird.
  5. Speichermodul nach einem der Ansprüche 1 bis 4, wobei die Mehrzahl von ersten Speicherchips (121) nichtflüchtige Speichervorrichtungen aufweist.
  6. Speichermodul nach einem der Ansprüche 1 bis 5, wobei die Mehrzahl von zweiten Speicherchips (122) flüchtige Speichervorrichtungen aufweist.
  7. Speichermodul nach einem der Ansprüche 1 bis 6, wobei das Speichermodul (120) ein nichtflüchtiges Dual-Inline-Speichermodul (NVDIMM) (1200) aufweist.
  8. Speichersystem das Folgendes aufweist: ein erstes Speichermodul (110), welches mit einem Datenbus (134) verbunden ist, wobei das erste Speichermodul (110) ein Zielspeichermodul ist, auf welches durch eine externe Vorrichtung (105) des Speichersystems (100) zugegriffen werden kann; und ein zweites Speichermodul (120), welches mit dem Datenbus (134) verbunden ist, wobei das zweite Speichermodul (120) ein Nicht-Zielspeichermodul ist, auf welches durch die externe Vorrichtung (105) nicht zugegriffen wird, wobei das zweite Speichermodul (120) konfiguriert ist, um eine interne Daten (DQ)-Terminierung auf einem internen Datenpfad (220, 320) während eines internen Betriebsmodus durchzuführen, in welchem das zweite Speichermodul (120) eine Datenkommunikation durch ein Verwenden des internen Datenpfades (220, 320) des zweiten Speichermoduls (120) durchführt.
  9. Speichersystem nach Anspruch 8, wobei das zweite Speichermodul (120) konfiguriert ist, um den internen Betriebsmodus basierend auf einem internen Betriebsmodus-Eintrittsbefehl (IOP_Enter) zu starten, welcher von der externen Vorrichtung (105) empfangen wird, und konfiguriert ist, um den internen Betriebsmodus basierend auf einem internen Betriebsmodus-Austrittsbefehl (IOP_Exit) zu beenden, welcher von der externen Vorrichtung (105) empfangen wird.
  10. Speichersystem nach Anspruch 9, wobei das zweite Speichermodul (120) konfiguriert ist, um die interne DQ-Terminierung zwischen einer ersten Zeit, in welcher der interne Betriebsmodus-Eintrittsbefehl (IOP_Enter) empfangen wird, und einer zweiten Zeit, in welcher der interne Betriebsmodus-Austrittsbefehl (IOP_Exit) empfangen wird, durchzuführen.
  11. Speichersystem nach Anspruch 8, wobei das zweite Speichermodul (120) konfiguriert ist, um die interne DQ-Terminierung in Übereinstimmung mit jedem von Lesebefehlen (RD3 bis RD5) durchzuführen, welche während des internen Betriebsmodus ausgegeben werden basierend auf einem internen Betriebsmodus-Befehl (IOPM), welcher von der externen Vorrichtung (105) empfangen wird.
  12. Speichersystem nach Anspruch 8, wobei das zweite Speichermodul Folgendes aufweist: eine Mehrzahl von ersten Speicherchips (121); eine Mehrzahl von zweiten Speicherchips (122); einen Controller (124), welcher konfiguriert ist, um den internen Betriebsmodus derart zu steuern, dass während des internen Betriebsmodus das zweite Speichermodul (120) konfiguriert ist, um die interne DQ-Terminierung auf dem internen Datenpfad (220, 320), welcher die Mehrzahl von ersten Speicherchips (120) mit der Mehrzahl von zweiten Speicherchips (122) verbindet, durchzuführen.
  13. Speichersystem nach Anspruch 12, wobei dieses ferner Folgendes aufweist: eine Mehrzahl von Datenpuffern (123), welche jeweils der Mehrzahl von zweiten Speicherchips (122) entsprechen, wobei jeder der Mehrzahl von Datenpuffern (123) Folgendes aufweist: eine erste On-Die-Terminier (ODT)-Schaltung (21), welche mit dem Datenbus (134) verbunden ist, und eine zweite ODT-Schaltung (22), welche mit dem internen Datenpfad (220, 320) verbunden ist, wobei die zweite ODT-Schaltung (22) konfiguriert ist, um die interne DQ-Terminierung selektiv vorzusehen.
  14. Speichersystem nach Anspruch 13, wobei die erste ODT-Schaltung (21) Folgendes aufweist: einen ersten Schalter (SW2), welcher ein erstes Ende hat, das mit dem Datenbus (134) verbunden ist, und welcher auf ein erstes ODT-Steuersignal (OSC1) des Controllers (124) antwortet; und einen ersten Widerstand (R1), welcher zwischen einem zweiten Ende des ersten Schalters (SW2) und einer Massespannung verbunden ist.
  15. Speichersystem nach Anspruch 13 oder 14, wobei die zweite ODT-Schaltung (22) Folgendes aufweist: einen zweiten Schalter (SW1), welcher ein Ende hat, das mit dem internen Datenpfad (220, 320) verbunden ist und auf ein zweites ODT-Steuersignal (OSC2) des Controllers (124) antwortet, und einen zweiten Widerstand (R2), welcher zwischen dem anderen Ende des zweiten Schalters (SW1) und einer Massespannung verbunden ist.
  16. Speichersystem nach einem der Ansprüche 12 bis 15, wobei die Mehrzahl von ersten Speicherchips (121) nichtflüchtige Speichervorrichtungen aufweist.
  17. Speichersystem nach einem der Ansprüche 12 bis 16, wobei die Mehrzahl von zweiten Speicherchips (122) flüchtige Speichervorrichtungen aufweist.
  18. Speichersystem nach einem der Ansprüche 8 bis 17, wobei das erste und das zweite Speichermodul (110, 120) homogene nichtflüchtige Dual-Inline-Speichermodule (NVDIMMs) aufweisen.
  19. Speichersystem nach einem der Ansprüche 8 bis 18, wobei das erste und das zweite Speichermodul (110, 120) heterogene nichtflüchtige Dual-Inline-Speichermodule (NVDIMMs) aufweisen.
  20. Betriebsverfahren für ein Speichersystem, wobei das Betriebsverfahren Folgendes aufweist: ein Zugreifen auf ein erstes Speichermodul (110) des Speichersystems (100) über eine externe Vorrichtung (105) des Speichersystems (100); ein Durchführen eines internen Betriebsmodus durch ein Verwenden eines internen Datenpfades (220, 320) in einem zweiten Speichermodul (120) des Speichersystems (100), wobei auf das zweite Speichermodul (120) durch die externe Vorrichtung (105) nicht zugegriffen wird; und ein Durchführen einer internen Daten (DQ)-Terminierung auf dem internen Datenpfad (220, 320) während des internen Betriebsmodus des zweiten Speichermoduls (120).
  21. Betriebsverfahren nach Anspruch 20, ferner aufweisend: ein Empfangen, von der externen Vorrichtung (105), eines internen Betriebsmodus-Eintrittsbefehls (IOP_Enter) durch das zweite Speichermodul (120); ein Empfangen, von der externen Vorrichtung (105), eines internen Betriebsmodus-Austrittsbefehls (IOP_Exit) durch das zweite Speichermodul (120); und ein Durchführen, in dem zweiten Speichermodul (120), der internen DQ-Terminierung zwischen einem ersten Zeitpunkt, in welchem der interne Betriebsmodus-Eintrittsbefehl (IOP_Enter) ausgeübt wird, und einem zweiten Zeitpunkt, in welchem der interne Betriebsmodus -Austrittsbefehl (IOP_Exit) ausgeübt wird.
  22. Betriebsverfahren nach Anspruch 20, ferner aufweisend: ein Empfangen eines internen Betriebsmodus-Befehls (IOPM) durch das zweite Speichermodul (120), welcher durch die externe Vorrichtung (105) ausgeübt wird; und ein Durchführen, in dem zweiten Speichermodul (120), der internen DQ-Terminierung in Übereinstimmung mit jedem von Lesebefehlen (RD3 bis RD5), welche während des internen Betriebsmodus basierend auf dem internen Betriebsmodus-Befehl (IOPM) erzeugt werden.
  23. Betriebsverfahren nach einem der Ansprüche 20 bis 22, wobei das Durchführen der internen DQ-Terminierung ein Anschalten einer On-Die-Terminier (ODT)-Schaltung (22) aufweist, welche mit dem internen Datenpfad (220, 320) verbunden ist.
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