KR20060031109A - 멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 온다이 터미네이션 저항 조절 방법 - Google Patents

멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 온다이 터미네이션 저항 조절 방법 Download PDF

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Abstract

메모리 랭크별 ODT 조절이 가능한 멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 ODT 조절 방법이 개시된다. 적어도 하나의 메모리 소자로 구성된 메모리 랭크, 복수개의 메모리 랭크를 가진 적어도 하나의 메모리 모듈 및 상기 메모리 모듈을 구성하는 상기 복수개의 메모리 랭크의 ODT 값을 메모리 랭크 개별적으로 조절하여 메모리 모듈별 등가 터미네이션 저항을 조절하는 ODT 조절 회로를 구비한 멀티 랭크 메모리 시스템을 구성한다. 고속화, 대용량화된 멀티 랭크 메모리 시스템에 있어서 선택이 가능한 ODT 값을 추가하기 위해서 메모리 소자 내부에 회로를 구비한 경우에 비해서 메모리 시스템 전체의 채널 특성을 보다 더 최적화시킬 수 있는 효과를 가져올 수 있다.

Description

멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 온 다이 터미네이션 저항 조절 방법{MULTI RANK MEMORY SYSTEM AND METHOD FOR CONTROLLING ODT OF A RESPECTIVE RANK THEREOF}
도 1은 본 발명이 적용된 ODT를 사용하는 DDR2 메모리 시스템의 채널 예를 도시한 개념도이다.
도 2는 본 발명에 따라 메모리 랭크별 ODT의 조절이 가능한 경우의 메모리 랭크별 ODT 조합을 보여주는 도표이다.
도 3a는 종래 기술에 의해서 75옴의 터미네이션 저항을 조절한 경우의 신호 충실도를 예시한 도면이다.
도 3b는 종래 기술에 의해서 메모리 소자내에 50옴의 터미네이션 저항을 조절이 가능하도록 회로를 추가한 경우의 신호 충실도를 예시한 도면이다.
도 3c는 본 발명에 의해서 50옴의 터미네이션 저항을 조절한 경우의 신호 충실도를 예시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 마더 보드 115 : 메모리 컨트롤러
116 : 메모리 컨트롤러 패키지 117 : 버스
118a: 제 1 슬롯 소켓 118b: 제 2 슬롯 소켓
120 : 제 1 모듈
121a: 제 1 모듈 제 1 랭크 121b: 제 1 모듈 제 2 랭크
122a,122b: DRAM 123a,123b: DRAM 패키지
124,134 : 인터커넥트 125,135 : 저항
130 : 제 2 모듈
131a: 제 2 모듈 제 1 랭크 131b: 제 2 모듈 제 2 랭크
132a,132b: DRAM 133a,133b: DRAM 패키지
본 발명은 멀티 랭크 메모리 시스템에 대한 것으로, 특히 멀티 랭크 메모리 시스템에서 신호 충실도를 향상시켜 줄 수 있는 멀티 랭크 메모리 시스템 및 멀티 랭크 메모리 시스템의 온 다이 터미네이션의 제어 방법에 관한 것이다.
고속으로 동작하는 반도체 장치에서는 신호 충실도(Signal Integrity)의 개선을 위해서 칩 내부에 터미네이션 저항을 형성하는 온 다이 터미네이션(ODT; On-Die Termination)을 채용한다.
이는 고속으로 동작할 수록 임피던스 미스매칭(impedance mismatching)에 의한 영향으로 데이터의 신호 충실도가 저해되어 고속 전송이 어려워지는 것을 막기 위한 것이다.
상기 온 다이 터미네이션은 통상적으로는 모드 레지스터(mode register) 등에 의해서 내부적으로 저항값을 조절하여 동작할 수 있도록 하고 있다. 메모리 컨트롤러에 의해서 제어되는 모드 레지스터 셋팅에 의해서 터미네이션 저항값이 조절되는 것이다. 예를 들면, 시스템의 초기 상태에서 터미네이션 저항값을 모드 레지스터에 의해서 설정하는 방식으로 동작한다.
이를 위해서 소자 내부의 입력 패드 근처에 온 다이 터미네이션 저항값을 생성하기 위한 여러 개의 저항 소자를 미리 구비하고, 스위치에 의해서 연결이 조절되는 저항의 수를 통해서 온 다이 터미네이션 값을 조절한다.
그러므로, 미리 구비한 저항 소자의 수와 저항값들에 의해서 가변 가능한 저항 값들은 미리 선택이 가능하도록 설정해놓은 값들을 벗어날 수 없다는 한계를 가진다.
상기한 한계는 현재와 같이 고용량과 높은 동작 속도를 실현하기 위해서 복수개의 모듈로 구성되는 멀티 모듈(module) 및 하나의 모듈내에 복수개의 뱅크(bank)를 가지는 멀티 랭크(rank) 방식을 채택하여 메모리 시스템이 구현되는 경우에는 신호충실도의 측면에서 다음과 같은 문제를 야기한다.
여러 개의 메모리 슬롯이 사용되는 메모리 시스템에 있어서는 각 슬롯별로 ODT의 선택이 가능하며 신호 충실도의 개선이 가능하다. 그러나, 주어진 ODT 값의 가변 범위 안에서는 신호 충실도의 개선이 가능하겠지만, 이를 위해서는 앞서 설명한 바와 같이 선택이 가능한 터미네이션 저항값이 상기한 저항 소자들의 조합으로부터 미리 준비되어 있어야 하고, 따라서 이를 위한 저항 소자들의 추가 및 이들의 연결로부터 등가 저항을 형성하기 위한 스위칭 회로가 추가되어야 한다.
메모리 소자는 일정한 주기로 속도와 용량이 발전해가고 있으나, 메모리 소자별로 선택이 가능한 터미네이션 저항의 값은 사실상 도입 초기에 결정된 값을 그대로 유지하고 있다.
특히, 현재의 메모리 시스템의 경우 소자의 사이즈, 기능의 단순화 측면에만 집중한 측면이 강하며, 터미네이션 저항값에 대해서는 충분한 고려가 없이 도입된 측면이 없지 않다. 따라서 최근의 고속화, 대용량화된 메모리 시스템에 있어서 메모리 시스템 전체의 채널 특성을 최적화할 수 있게 하는 메모리 소자별 터미네이션 저항값 선택이 미비한 실정이다.
예를 들면, 현재의 DDR2 메모리 소자의 경우에는 메모리 소자별로 선택 가능한 75옴과 150옴의 두 가지가 가능하다. 또한 두개의 슬롯이 사용되는 시스템에서는 슬롯의 등가 저항으로 75옴 값이 사용되고 있다. 두 개의 슬롯과 슬롯 당 두 개의 랭크를 가진 멀티 랭크 메모리 시스템을 가정하면, 이 경우에 있어서 하나의 슬롯에 포함된 첫 번째 랭크의 메모리 소자에서 150옴을 선택하고 두 번째 랭크의 메모리 소자에서 150옴을 선택함으로써 등가 저항으로 75옴을 형성한다.
하지만 속도가 더 향상된 시스템에서는 신호 충실도를 개선하기 위해서 터미네이션 저항 값을 더 낮추어야 한다. 구체적으로 50옴의 온 다이 터미네이션을 가지는 것을 예로 들 수 있다. 그러나, 이를 위해서는 메모리 소자에 더 낮은 온 다이 터미네이션 값을 가능하게 하기 위한 회로가 추가되어야 한다. 상기한 경우를 예로 들면, 메모리 소자별로는 100옴의 ODT값을 가능하게 하기 위한 회로가 추가되어야 한다. 이를 통해 두 개의 랭크에서 100옴의 온 다이 터미네이션 값을 선택하면 슬롯의 등가저항은 50옴이 될 수 있다.
이와 같이 선택 가능한 저항값을 추가하기 위해서는 새로운 회로가 추가되어야 하므로 회로를 추가하는 만큼의 소자 면적에 대한 부담이 증가하고, 특히 추가회로에 의해서 메모리 소자 입력단에서의 입력 커패시턴스가 증가하는 결과를 가져옴으로 신호 충실도를 악화시키는 결과를 초래하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 멀티 랭크 메모리 시스템에서 신호 충실도를 향상시켜 줄 수 있는 메모리 랭크별 ODT 조절이 가능한 멀티 랭크 메모리 시스템을 제공하는데 있다.
본 발명의 다른 목적은 멀티 랭크 메모리 시스템에서 신호 충실도를 향상시켜 줄 수 있는 메모리 랭크별 ODT 조절 방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 적어도 하나의 메모리 소자로 구성된 메모리 랭크, 복수개의 상기 메모리 랭크를 가진 적어도 하나의 메모리 모듈 및 상 기 메모리 모듈을 구성하는 상기 복수개의 메모리 랭크의 ODT 값을 메모리 랭크 개별적으로 조절하여 메모리 모듈별 등가 터미네이션 저항을 조절하는 ODT 조절 회로를 구비한 멀티 랭크 메모리 시스템을 제공한다.
여기에서, 상기 ODT 조절 회로는 상기 메모리 랭크를 구성하는 메모리 소자들에 대해서 모드 레지스터 설정 명령을 이용하여 메모리 소자의 ODT를 조절 가능하도록 구성된 메모리 컨트롤러와 이를 위해서 적절히 구성된 어드레스 배선 및 제어신호 배선으로 이루어질 수 있다.
상기 다른 목적을 달성하기 위해 본 발명은, 메모리 컨트롤러로부터 제 1 메모리 랭크의 ODT를 조절하는 제 1 ODT 조절 커맨드를 수신하여 제 1 메모리 랭크의 ODT를 조절하는 단계와 제 n 메모리 랭크의 ODT를 조절하는 제 n ODT 조절 커맨드를 수신하여 제 n 메모리 랭크의 ODT를 조절하는 단계를 구비하고, 상기 제 1 메모리 랭크와 제 n 메모리 랭크는 동일한 메모리 모듈내에 존재하며, n은 2보다 크거나 같은 자연수인 것을 특징으로 하고, 제 1 메모리 랭크의 ODT와 제 n 메모리 랭크의 ODT는 같거나 다른 것을 특징으로 하는 멀티 랭크 메모리 시스템의 ODT 조절 방법을 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도1은 본 발명이 적용된 ODT를 사용하는 DDR2 메모리 시스템의 채널 예를 도 시한 개념도이다.
도1에서는 마더보드(mother board; 110)에 장착되어진 컨트롤러(115)와 2개씩의 랭크(121a,121b 및 131a,131b)를 가진 2개의 모듈(120,130)이 버스(117)를 통해서 연결되어 있는 구성을 예시하고 있다.
도1에서 보여지는 바와 같은 모듈 구성의 메모리 조합이 동일한 채널하에서 가장 취약한 동작 특성을 가지는 예이다.
제 1 모듈(120)을 살펴보면, 두 개의 랭크(121a,121b)로 구성된다. 제 1 모듈(120)의 제 1 랭크(121a)는 DRAM(122a), DRAM 패키지(DRAM package; 123a), 인터컨넥트(124), 저항(125) 등으로 구성된다. 제 2 랭크(121b)의 구성도 동일하며, 제 2 모듈(130)을 구성하는 랭크(131a,131b)의 구성도 동일하다.
한편, 각각의 메모리 모듈(120,130)은 소켓(118a,118b)에 의해서 마더 보드(110)상에 연결되어 있다.
도2는 본 발명에 따라 메모리 랭크별 터미네이션 저항의 조절이 가능한 경우의 메모리 랭크별 터미네이션 저항의 조합을 보여주는 도표이다.
도2는 도1과 같은 메모리 시스템과 같이 두개의 슬롯(120,130)과 슬롯별 두개의 랭크(121a,121b 및 131a,131b)를 가진 메모리 시스템에서의 본 발명에 따라 메모리 랭크별 터미네이션 저항의 조절이 가능한 경우의 각 슬롯과 각 슬롯을 구성하는 각 랭크의 터미네이션 저항의 조합을 보여주는 도표이다.
도2에서 보여지는 도표의 첫 번째 열은 메모리 소자들에 대한 읽기와 쓰기 동작중의 어느 한 동작이 이루어지는지를 보여주고 있다.
도2에서 보여지는 도표의 두 번째 열은 첫 번째 열에서 지정한 동작이 두 개의 메모리 슬롯 중에서 어느 슬롯에 위치한 메모리 모듈(120,130)에 대해서 이루어지는지를 보여주고 있다.
도2에서 보여지는 도표의 세 번째 열은 각 경우에 있어서 메모리 컨트롤러(115)의 터미네이션 저항값을 보여준다.
도2에서 보여지는 도표의 네 번째 열과 다섯 번째 열은 각각 첫 번째 메모리 슬롯(120)의 첫 번째 랭크(121a)와 두 번째 랭크(121b)의 터미네이션 저항값을 보여주며, 여섯 번째 열과 일곱 번째 열은 각각 두 번째 메모리 슬롯(130)의 첫 번째 랭크(131a)와 두 번째 랭크(131b)의 터미네이션 저항값을 보여준다.
메모리 컨트롤러(115)의 터미네이션 저항값은 메모리 컨트롤러 칩에서 내부적으로 제어되게 된다.
반면에 메모리 슬롯(120,130)의 랭크들(121a, 121b, 131a, 131b)의 터미네이션 저항값들은 메모리 컨트롤러에서 발생된 모드 레지스터 세트 명령에 의해서 각 랭크별로 제어되게 된다.
메모리 컨트롤러(115)의 경우에 메모리 소자에서 데이터를 읽는 동작중에는 터미네이션 저항이 턴온(202)되지만, 메모리 소자에 데이터를 쓰는 동작중에는 터미네이션 저항이 턴오프(201)된다.
즉, 도2상에서 메모리 컨트롤러(115)의 터미네이션 저항값을 보여주는 세 번째 열에 있어서, 메모리 컨트롤러(115)가 쓰기 동작중일 경우에는 터미네이션 저항 이 턴오프되어 저항치가 'infinite'가 됨을 보여주고 있다(201). 반대로 메모리 컨트롤러(115)가 읽는 동작중일 경우에는 터미네이션 저항이 턴온됨을 보여주고 있다(202).
첫 번째 메모리 슬롯(120)에 대한 쓰기 동작이 진행되는 경우에, 첫 번째 슬롯의 첫 번째 뱅크(121a)와 두 번째 뱅크(121b)의 터미네이션 저항은 모두 턴오프된다(211,212). 쓰기 동작이 진행되지 않는 두 번째 슬롯의 첫 번째 뱅크(131a)는 75옴의 터미네이션 저항이 턴온되고, 두 번째 뱅크(131b)는 150옴의 터미네이션 저항이 턴온된다(213,214).
두 번째 메모리 슬롯(130)에 대한 쓰기 동작이 진행되는 경우에는, 두 번째 슬롯의 첫 번째 뱅크(131a)와 두 번째 뱅크(131b)의 터미네이션 저항은 모두 턴오프된다(217,218). 쓰기 동작이 진행되지 않는 첫 번째 슬롯의 첫 번째 뱅크(121a)는 75옴의 터미네이션 저항이 턴온되고, 두 번째 뱅크(121b)는 150옴의 터미네이션 저항이 턴온된다(215,216).
상기 경우에는 각 슬롯의 첫 번째 랭크에서는 75옴의 터미네이션 저항이 턴온되고, 두 번째 랭크에서는 150옴의 터미네이션 저항이 턴온되는 경우를 예시하였지만, 반대로 두 번째 랭크에서 75옴의 터미네이션 저항이 턴온되고, 첫 번째 랭크에서 150옴의 터미네이션 저항이 턴온되는 경우도 마찬가지 결과를 줄 수 있다. 어느 경우이든 슬롯의 등가 저항은 50옴으로 조절될 수 있다.
한편, 기본적으로 두개의 슬롯이 장착된 메모리 시스템에 있어서는 동작하지 않는 슬롯의 터미네이션 저항를 턴온시켜서 저항값을 사용함으로써 신호 충실도를 개선시킨다. 상기한 바와 같이 첫 번째 슬롯에 대한 쓰기 동작이 이루어지는 경우에는 두 번째 슬롯의 터미네이션 저항을 이용하며, 두 번째 슬롯에 대한 쓰기 동작이 이루어지는 경우에는 첫 번째 슬롯의 터미네이션의 터미네이션 저항을 이용함은 이와 같은 이유에서 연유한다.
도2에서 보여진 도표의 네 번째 행과 다섯 번째 행은 각각 첫 번째 슬롯에 대한 읽기 동작이 이루어지는 경우와 두 번째 슬롯에 대한 읽기 동작이 이루어지는 경우를 도시한 것이다. 읽기 동작이 이루어지는 경우에도 터미네이션 저항의 조절은 상기한 쓰기 동작이 이루어지는 경우와 동일한 설명이 가능하다.
도3a는 종래 기술에 의해서 75옴의 터미네이션 저항을 조절한 경우의 신호 충실도를 예시한 도면이다.
도3b는 메모리 소자내에 50옴의 터미네이션 저항을 조절이 가능하도록 회로를 추가한 경우의 신호 충실도를 예시한 도면이다.
도3c는 본 발명에 의해서 50옴의 터미네이션 저항을 조절한 경우의 신호충실도를 예시한 도면이다.
도3a는 종래 기술에 의해서 75옴의 터미네이션 저항을 이용한 경우, 즉 75옴과 150옴의 터미네이션 저항값을 가지는 메모리 소자들을 이용한 메모리 시스템에서 슬롯별로 터미네이션 저항을 조절하여 75옴의 터미네이션 저항을 구성한 경우의 신호 충실도를 예시하고 있다.
도3b는 50옴의 터미네이션 저항이 가능하도록 하기 위해서, 메모리 소자내부 에 50옴의 터미네이션 저항의 조절이 가능한 회로를 추가하여 50옴의 터미네이션 저항을 구성한 경우의 신호 충실도를 예시하고 있다.
반면에 도3c는 본 발명에 따라서 상기한 도2에서 예시한 도표와 같이 하나의 슬롯을 구성하는 랭크별로 터미네이션 저항을 조절하여 50옴의 터미네이션 저항을 구성한 경우의 신호 충실도를 예시하고 있다.
신호 충실도의 지표가 될 수 있는 데이터 윈도우(data window)가 도3a의 경우에는 494ps(pico second)이며, 도3b의 경우에는 도3a의 경우에 비해서 개선된 575ps에 이른다. 그러나 어느 경우에나 본 발명에 따른 ODT 조절 방법에 의한 경우를 예시한 도3c의 666ps에는 미치지 못함을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 종래 기술의 메모리 소자에 추가적으로 선택가능한 터미네이션 저항값을 추가하기 위한 회로의 구비가 필요 없고, 메모리 랭크별로 터미네이션 저항의 선택이 가능하도록 함으로써, 최근의 고속화, 대용량화된 멀티 랭크 메모리 시스템에 있어서 터미네이션 저항값을 추가하기 위해서 회로를 구비한 경우에 비해서 메모리 시스템 전체의 채널 특성을 보다 더 최적화시킬 수 있는 효과를 가져올 수 있다.

Claims (8)

  1. 적어도 하나의 메모리 소자로 구성된 메모리 랭크;
    복수개의 상기 메모리 랭크를 가진 적어도 하나의 메모리 모듈; 및
    상기 메모리 모듈을 구성하는 상기 복수개의 메모리 랭크의 ODT 값을 메모리 랭크 개별적으로 조절하여 메모리 모듈별 등가 터미네이션 저항을 조절하는 ODT 조절 회로를 구비한 멀티 랭크 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 멀티 랭크 메모리 시스템은 복수개의 메모리 모듈을 포함하고,
    현재 읽기 또는 쓰기 동작을 하지 않는 메모리 모듈의 ODT를 턴온시켜서 필요한 등가 터미네이션 저항을 조절하는 것을 특징으로 하는 멀티 랭크 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 메모리 소자의 ODT 가변 값은 75옴과 150옴인 것을 특징으로 하는 멀티 랭크 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 멀티 랭크 메모리 시스템은 두 개의 랭크를 가진 메모리 모듈을 구비하 고,
    상기 메모리 모듈의 제 1 랭크의 ODT를 75옴으로 설정하고, 제 2 랭크의 ODT를 150옴으로 설정하여 상기 메모리 모듈의 등가 저항을 50옴으로 설정하는 것을 특징으로 하는 멀티 랭크 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 ODT 조절 회로는
    상기 메모리 랭크를 구성하는 메모리 소자들에 대해서 모드 레지스터 설정 명령을 이용하여 메모리 소자의 ODT를 조절 가능하도록 구성된 메모리 컨트롤러, 어드레스 배선 및 제어신호 배선으로 이루어져 메모리 랭크별로 ODT를 조절 가능하도록 구성된 것을 특징으로 하는 멀티 랭크 메모리 시스템.
  6. 메모리 컨트롤러로부터 제 1 메모리 랭크의 ODT를 조절하는 제 1 ODT 조절 커맨드를 수신하여 제 1 메모리 랭크의 ODT를 조절하는 단계; 및
    상기 메모리 컨트롤러로부터 제 n 메모리 랭크의 ODT를 조절하는 제 n ODT 조절 커맨드를 수신하여 제 n 메모리 랭크의 ODT를 조절하는 단계를 구비하고,
    상기 제 1 메모리 랭크와 제 n 메모리 랭크는 동일한 메모리 모듈내에 존재하며, n은 2보다 크거나 같은 자연수인 것을 특징으로 하고, 제 1 메모리 랭크의 ODT와 제 n 메모리 랭크의 ODT는 같거나 다른 것을 특징으로 하는 멀티 랭크 메모리 시스템의 ODT 조절 방법.
  7. 제 6 항에 있어서,
    상기 멀티 랭크 메모리 시스템은 복수개의 메모리 모듈을 포함하고,
    상기 제 1 메모리 랭크의 ODT를 조절하는 단계 및 상기 제 n 메모리 랭크의 ODT를 조절하는 단계는 현재 읽거나 쓰는 동작이 이루어지지 않는 메모리 모듈에 존재하는 메모리 랭크들의 ODT를 턴온시켜 필요한 채널의 등가 터미네이션 저항을 조절하는 것을 특징으로 하는 멀티 랭크 메모리 시스템의 ODT 조절 방법.
  8. 제 7 항에 있어서,
    상기 필요한 채널의 등가 터미네이션 저항은 실질적으로는 50옴인 것을 특징으로 하는 멀티 랭크 메모리 시스템의 ODT 조절 방법.
KR1020040080005A 2004-10-07 2004-10-07 멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 온다이 터미네이션 저항 조절 방법 KR20060031109A (ko)

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