DE102012108093A1

DE102012108093A1 - Speicherchip, Speichersystem und Verfahren zum Zugreifen auf den Speicherchip

Info

Publication number: DE102012108093A1
Application number: DE102012108093A
Authority: DE
Inventors: Chul-Sung Park; Joo-Sun Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2011-09-09
Filing date: 2012-08-31
Publication date: 2013-03-14
Also published as: US10067681B2; US20160011781A1; US9830083B2; TW201250705A; KR20120132278A; US20120303870A1; CN102800354A; JP2012248185A

Abstract

Ein Speicherchip (MCIP), ein Speichersystem und ein Verfahren zum Zugreifen auf den Speicherchip (MCIP). Der Speicherchip (MCIP) weist eine Speichereinheit (STU) mit einem Speicherbereich mit einer beliebigen Kapazität (ADEN) auf, die größer ist als eine erste Standardkapazität von 2n und kleiner ist als eine zweite Standardkapazität, die doppelt so groß ist wie die erste Standardkapazität; und weist eine Steuereinheit (COU) zum Steuern von Schreib- und Lese-Vorgängen von Daten in und von der Speichereinheit (STU) auf.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2011-0092219 , die am 9. September 2011 bei dem koreanischen Patentamt eingereicht wurde, deren Offenbarung hiermit in vollem Umfang durch Bezugnahme mit aufgenommen wird.
HINTERGRUND
Die erfinderische Idee bezieht sich auf einen Speicherchip, ein Speichersystem und ein Verfahren zum Zugreifen auf den Speicherchip und insbesondere auf einen Speicherchip mit einer für die Verwendung optimierten Speicherkapazität, ein Speichersystem und ein Verfahren zum Zugreifen auf den Speicherchip.
Eine Adresse zum Zugreifen auf eine Speichereinheit von einem Speicherchip wird als eine Anzahl von Bits gemäß einer Speicherkapazität von der Speichereinheit von dem Speicherchip festgelegt. Jedes Bit der Adresse kann einen Wert von 0 oder 1 aufweisen. Dementsprechend kann die Speicherkapazität des Speicherchips als eine 2ⁿ-Standardkapazität festgelegt werden.
KURZFASSUNG
Die erfinderische Idee sieht einen Speicherchip mit einer für den Gebrauch optimierten Speicherkapazität, ein Speichersystem und ein Verfahren zum Zugreifen auf den Speicherchip vor.
Gemäß einem Aspekt der erfinderischen Idee ist ein Speicherchip mit einer Speichereinheit vorgesehen, die einen Speicherbereich mit einer beliebigen Kapazität größer als eine erste Standardkapazität von 2ⁿ und kleiner als eine zweite Standardkapazität, die doppelt so groß ist wie die erste Standardkapazität, aufweist; und eine Steuereinheit zum Steuern von Schreib- und Lese-Vorgängen von Daten in und von der Speichereinheit und die als Einzelchip zusammen mit der Speichereinheit aufgebaut ist, wobei die Speichereinheit eine erste Sub-Speichereinheit aufweist, die als Antwort auf ein erstes Auswahlsignal aktiviert wird und eine dritte Standardkapazität aufweist; und eine zweite Sub-Speichereinheit, die als Antwort auf ein zweites Auswahlsignal aktiviert wird und eine vierte Standardkapazität aufweist und wobei eine Summe der dritten und vierten Standardkapazitäten gleich der beliebigen Kapazität ist.
Der Speicherchip kann ferner eine Schnittstelleneinheit zum Übertragen oder Empfangen von Daten, einer Adresse und eines Steuersignals in Bezug auf die erste Sub-Speichereinheit zu oder von einer externen Vorrichtung als Antwort auf das erste Auswahlsignal, oder zum Übertragen oder Empfangen von Daten, einer Adresse und eines Steuersignals in Bezug auf die zweite Sub-Speichereinheit zu oder von der externen Vorrichtung als Antwort auf das zweite Auswahlsignal.
Die Schnittstelleneinheit kann eine erste Eingangs-/Ausgangseinheit zum Übertragen oder Empfangen der Daten, einer Adresse und des Steuersignals in Bezug auf die erste Sub-Speichereinheit aufweisen; und eine zweite Eingangs-/Ausgangseinheit zum Übertragen oder Empfangen der Daten, der Adresse und des Steuersignals in Bezug auf die zweite Sub-Steuereinheit aufweisen und die unabhängig von der ersten Eingangs-/Ausgangseinheit aufgebaut ist.
Die Schnittstelleneinheit kann eine gemeinsame Eingangs-/Ausgangseinheit zum Übertragen oder Empfangen von mindestens einem aus der Gruppe bestehend aus den Daten, der Adresse und des Steuersignals in Bezug auf die erste Sub-Speichereinheit aufweisen und zum Übertragen oder Empfangen von mindestens einem aus der Gruppe bestehend aus den Daten, der Adresse und des Steuersignals im Bezug auf die zweite Sub-Steuereinheit aufweisen.
Ein Typ von Speicherzellen zum Bilden der ersten Sub-Speichereinheit kann gleich sein wie der Typ der Speicherzellen zum Bilden der zweiten Sub-Speichereinheit.
Ein Typ von Speicherzellen zum Bilden der ersten Sub-Speichereinheit kann sich von dem Typ von Speicherzellen zum Bilden der zweiten Sub-Speichereinheit unterscheiden.
Eine Verwendung von in der ersten Sub-Speichereinheit gespeicherten Daten kann gleich der Verwendung von in der zweiten Sub-Speichereinheit gespeicherten Daten sein.
Eine Verwendung von in der ersten Sub-Speichereinheit gespeicherten Daten kann sich von der Verwendung von in der zweiten Sub-Steuereinheit gespeicherten Daten unterscheiden.
Gemäß einem weiteren Aspekt der erfinderischen Idee ist ein Speicherchip mit einer Speichereinheit mit einem Speicherbereich mit einer beliebigen Kapazität größer als eine erste Standardkapazität von 2ⁿ und kleiner als eine zweite Standardkapazität, die doppelt so groß ist wie die erste Standardkapazität, vorgesehen; und eine Steuereinheit zum Steuern von Schreib- und Lese-Vorgängen von Daten in und von der Speichereinheit und, die als Einzelchip zusammen mit der Speichereinheit aufgebaut ist, vorgesehen, wobei auf die Speichereinheit basierend auf einer Speicheradresse mit einer Anzahl von Bits zugegriffen wird, die um 1-Bit größer ist als die Speicheradresse ist, die in Bezug auf die erste Standardkapazität festgelegt wird.
Falls eine nicht auf die Speichereinheit abgebildete Speicheradresse empfangen wird, kann die Steuereinheit ein Zugriffsergebnis in Bezug auf die Speicheradresse als einen Fehler verarbeiten.
Die Steuereinheit kann derart arbeiten, als ob die Speichereinheit gemäß der Speicheradresse nicht aktiviert ist, oder kann derart arbeiten als ist ein Befehl bezüglich der Speicheradresse nicht empfangen worden, um das Zugriffsergebnis als einen Fehler zu verarbeiten.
Die Speicheradresse zum Zugreifen auf die Speichereinheit kann eine Bankadresse zum Zugreifen auf eine der Bänke aufweisen und die Bankadresse bezüglich der Speichereinheit kann um 1-Bit größer sein als die Bankadresse, die in Bezug auf die erste Standardkapazität festgelegt wird.
Die Speicheradresse zum Zugreifen auf die Speichereinheit kann eine Zeilenadresse zum Zugreifen auf eine der Zeilen aufweisen und die Zeilenadresse in Bezug auf die Speichereinheit kann um 1-Bit größer sein als die Zeilenadresse, die in Bezug auf die erste Standardkapazität festgelegt wird.
Die Speicheradresse zum Zugreifen auf die Speichereinheit kann eine Spaltenadresse zum Zugreifen auf eine der Spalten aufweisen und die Bankadresse in Bezug auf die Speichereinheit kann um 1-Bit größer sein als die Bankadresse, die in Bezug auf die erste Standardkapazität festgelegt ist.
Der Speicherchip kann mindestens einer aus der Gruppe bestehend aus Dynamic-Random-Access-Memory (DRAM), Flash-Speicher, Resistive-Random-Access-Memory (RRAM), Magnetoresistive-Random-Access-Memory (MRAM) und Phase-Change-Random-Access-Memory (PRAM) sein.
Kurzbeschreibung der Zeichnungen
Beispielhafte Ausführungsformen der erfinderischen Idee werden durch die folgende detaillierte Beschreibung und in Verbindung mit den angehängten Zeichnungen klarer verstanden werden, in denen:
Die 1 ein Blockdiagramm eines Speicherchips gemäß einer Ausführungsform der erfinderischen Idee ist;
Die 2 ein Diagramm ist, das eine Speicherkapazität einer in der 1 veranschaulichten Speichereinheit darstellt;
Die 3 eine Tabelle ist, die Beziehungen zwischen einer Standardkapazität und der Anzahl von Bits einer Adresse in einem Speicherchip zeigt;
Die 4 ein Blockdiagramm eines Speicherchips gemäß einer weiteren Ausführungsform der erfinderischen Idee ist;
Die 5 ein schematisches Diagramm eines Wafers ist, auf dem Speicherchips gemäß einer Ausführungsform der erfinderischen Idee gebildet sind;
Die 6 ein Blockdiagramm eines Speichersystems gemäß einer Ausführungsform der erfinderischen Idee ist;
Die 7 ein Blockdiagramm eines Speicherchips gemäß einer weiteren Ausführungsform der erfinderischen Idee ist;
Die 8 ein Ablaufdiagramm eines Verfahrens zum Zugreifen auf erste und zweite in der 7 veranschaulichte Sub-Speichereinheiten ist;
Die 9 bis 12 Diagramme sind, die mehrere Beispiele von ersten und zweiten in der 7 veranschaulichten Auswahlsignalen darstellen;
Die 13 bis 14 Diagramme sind, die Beispiele einer in der 7 veranschaulichten Schnittstelleneinheit zeigen;
Die 15A und 15B, 16A und 16B, 17A bis 17F und 18A bis 18D Diagramme sind, die Beispiele von den ersten und zweiten in der 7 veranschaulichten Sub-Speichereinheiten darstellen;
Die 19A und 19B, 20 und 21 Diagramme sind, die Beispiele von einem Speicherchip mit drei oder mehr Sub-Speichereinheiten und eine Schnittstelleneinheit in dem Speicherchip aufzeigen;
Die 22 bis 24 Diagramme zum Beschreiben eines Verfahrens zum Zugreifen auf einen Speicherchip gemäß einer weiteren Ausführungsform der erfinderischen Idee sind;
Die 25A und 25B und 26A bis 26D Diagramme zum Beschreiben eines Verfahrens zum Verarbeiten einer Totzone gemäß einer Ausführungsform der erfinderischen Idee sind;
Die 27 ein Diagramm ist, das eine beispielhafte Konfiguration von Bänken in einer in der 1 veranschaulichten Speichereinheit zeigt;
Die 28 eine Tabelle ist, die eine beispielhafte Konfiguration von einer Adresse zeigt;
Die 29 eine Tabelle ist, die ein Beispiel einer Adresse in einem Speicherchip mit einer ersten Standardkapazität zeigt;
Die 30 eine Tabelle ist, die ein Beispiel von einer Adresse in einem Speicherchip gemäß einer Ausführungsform der erfinderischen Idee veranschaulicht;
Die 31 ein Diagramm ist, das eine Totzone verursacht durch die in der 30 veranschaulichten Adresse zeigt;
Die 32 eine Tabelle ist, die ein Beispiel von einer Adresse in einem Speicherchip gemäß einer weiteren Ausführungsform der erfinderischen Idee zeigt;
Die 33 und 34 Diagramme sind, die Beispiele von einer Totzone verursacht durch die in der 32 veranschaulichte Adressen zeigen;
Die 35 eine Tabelle ist, die ein Beispiel einer Adresse in einem Speicherchip gemäß einer weiteren Ausführungsform der erfinderischen Idee veranschaulicht;
Die 36 und 37 Diagramme sind, die Beispiele einer Totzone verursacht durch die in der 35 veranschaulichten Adresse zeigen;
Die 38 ein Blockdiagramm eines Computersystems gemäß einer Ausführungsform der erfinderischen Idee ist;
Die 39 ein schematisches Diagramm einer Speicherkarte gemäß einer Ausführungsform der erfinderischen Idee ist;
Die 40 ein Blockdiagramm eines Solid-State-Drive (SSD) gemäß einer Ausführungsform der erfinderischen Idee ist;
Die 41 ein schematisches Diagramm eines Serversystems mit einer SSD und eines Netzwerksystems mit dem Serversystem gemäß einer Ausführungsform der erfinderischen Idee ist; und
Die 42A und 42B schematische Diagramme von Speichersystemen mit Silizium-Durchkontaktierungen (TSVs) gemäß einer Ausführungsform der erfinderischen Idee sind.
DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Die erfinderische Idee wird im Folgenden durch eine Erklärung der Ausführungsformen der erfinderischen Idee detaillierter im Bezug auf die zugehörigen Zeichnungen beschrieben werden.
Die erfinderische Idee kann jedoch in vielen verschiedenen Formen realisiert sein und sollte nicht als auf die hier veranschaulichten beispielhaften Ausführungsformen beschränkt interpretiert werden. Diese veranschaulichten Ausführungsformen werden vielmehr bereitgestellt, damit diese Offenlegung sorgfältig und vollständig sein wird und damit sie den Umfang der erfinderischen Idee den Fachleuten vollständig zum Ausdruck bringt.
Die hierin verwendete Fachsprache hat das Ziel, nur bestimmte Ausführungsformen zu beschreiben und hat nicht die Absicht, die erfinderische Idee zu beschränken. Wie hier verwendet, sollen die Singularformen „einer/eine/eines” und „der/die/das” auch die Pluralformen beinhalten, wenn der Zusammenhang nicht eindeutig auf anderes hinweist. Außerdem ist selbstverständlich, dass die Begriffe „er/sie/es weist auf” und/oder „aufweisend”, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von bestimmten Eigenschaften, Ganzzahlen, Schritten, Betriebsabläufen, Elementen, und/oder Komponenten hiervon angeben, aber nicht das Vorhandensein oder das Hinzufügen von einem oder mehreren anderen Eigenschaften, Ganzzahlen, Schritten, Betriebsabläufen, Elementen, Komponenten, und/oder Gruppen hiervon ausschließen.
Es ist selbstverständlich, dass obwohl die Begriffe erster, zweiter, dritter etc. hier verwendet werden, um unterschiedliche Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte nicht durch diese Begriffe beschränkt werden. Diese Begriffe werden nur zur Unterscheidung eines Elements, einer Komponente, eines Bereichs, einer Schicht oder eines Abschnitts von einem anderen Element, Komponente, Bereich, Schicht oder Abschnitt verwendet. Deshalb könnten ein erstes Element, Komponente, Bereich, Schicht oder Abschnitt, die weiter unten besprochen werden, als zweites Element, Komponente, Bereich, Schicht oder Abschnitt bezeichnet werden, ohne von der Lehre der erfinderischen Idee abzuweichen.
Im Folgenden werden Ausführungsformen der erfinderischen Idee in Bezug auf die begleitenden Zeichnungen beschrieben, die schematisch die Ausführungsformen veranschaulichen. In den Zeichnungen können z. B. veranschaulichte Formen auf Grund von Fertigungstechnologie und/oder Toleranzen deformiert sein. Deshalb sind die Ausführungsformen der erfinderischen Idee nicht auf bestimmte Formen beschränkt, die in der vorliegenden Beschreibung veranschaulicht werden, und können durch Herstellungsverfahren verursachte Änderungen oder Abweichungen der Form aufweisen.
Wie hier verwendet verändern Ausdrücke wie z. B. „mindestens einer/eine/eines von”, wenn sie einer Liste von Elementen vorangehen, die gesamte Liste der Elemente und verändern nicht die einzelnen Elemente der Liste.
Die 1 ist ein Blockdiagramm eines Speicherchips MCIP gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 1 weist der Speicherchip MCIP eine Speichereinheit STU und eine Steuereinheit COU auf. Die Speichereinheit STU kann Daten von einer Kapazität größer als eine Standardkapazität (2ⁿ, n ist eine positive Ganzzahl) und kleiner als eine zweite Standardkapazität (2ⁿ⁺¹) so wie es in der 2 veranschaulicht ist, speichern. Im Folgenden bezieht sich die Kapazität größer als die erste Standardkapazität und kleiner als die zweite Standardkapazität auf eine beliebige Kapazität. Die beliebige Kapazität wird durch ADEN (2ⁿ < ADEN < 2ⁿ⁺¹) verkörpert. Der Speicherchip MCIP kann ein flüchtiger Speicher wie z. B. Dynamic-Random-Access-Memory (DRAM) oder ein nicht-flüchtiger Speicher wie z. B. ein Flash-Speicher, ein Resistive-Random-Access-Memory (RRAM), ein Magnetoresistive-Random-Access-Memory (MRAM) oder ein Phase-Change-Random-Access-Memory (PRAM) sein.
Die erste Standardkapazität ist 2. Die erste Standardkapazität kann z. B. 64 Mb, 128 Mb, 256 Mb, 612 Mb, 1 Gb oder 2 Gb sein. Die zweite Standardkapazität ist zweifach größer als die erste Standardkapazität. Wenn die erste Standardkapazität z. B. 1 Gb ist, ist die zweite Standardkapazität 2 Gb.
Die 3 ist eine Tabelle, die die Anzahl der Bits einer Adresse gemäß einer Zunahme der Standardkapazität eines standardmäßigen mobilen DRAM (DDR×32) darstellt. Wann immer die Standardkapazität in Bezug auf die 3 des standardmäßigen mobilen DRAM (DDR×32) verdoppelt wird, wird die Anzahl der Bits einer Adresse mit eins erhöht. Wenn z. B. die Adresse in Bezug auf einen 128 Mb Standardmobilen DRAM (DDR×32) auf 20 Bits (BA[1]:0, RA[11:0], CA[7:0]) gesetzt wird, wird eine Adresse in Bezug auf einen 256 Mb standardmäßigen mobilen DRAM (DDR×32) auf 21 Bits (BA[1]:0, RA[11:0], CA[8:0]) gesetzt.
Jedoch wird in Speicherchips, die höhere Kapazitäten und Integrationen auf Grund von Beschränkungen in Abläufen verlangen, viel Zeit beansprucht, um die Nachfragen nach erhöhten Speicherkapazitäten der Speicherchips auf eine Next-Level-Standardkapazität, die größer als die größte momentan gehandelte oder entwickelte Standardkapazität ist, zu befriedigen. Nichtsdestotrotz nimmt heutzutage die Menge an von Personen verwendeten Informationen zu und folglich wird eine hohe Kapazität zunehmendermaßen von einer Speichereinheit von einem Speicherchip abverlangt. Auch ist ein geringer Energieverbrauch ein wichtiger Faktor geworden, seitdem elektronische Vorrichtungen portabler geworden sind.
Sogar bevor ein Speicherchip mit einer Standardkapazität (z. B. 2ⁿ⁺¹) doppelt so groß wie die größte aktuell kommerzialisierte oder entwickelte Standardkapazität (z. B. 2ⁿ) entwickelt ist, kann ein Speicherchip gemäß einer Ausführungsform der erfinderischen Idee eine beliebige Kapazität aufweisen, die die Anforderungen einer hohen Kapazität befriedigt und kann auf einfache Weise durch Zugriff kontrolliert werden. Ebenso kann der Speicherchip gemäß einer Ausführungsform der erfinderischen Idee eine optimierte Kapazität bezogen auf Benutzeranforderung unter Berücksichtigung von Energieverbrauch oder dergleichen aufweisen und es besteht eine einfache Zugriffskontrolle zum Speichern und Lesen von Daten. Detaillierte Beschreibungen hiervon werden nun bereitgestellt werden.
Mit Rückbezug auf die 1 steuert die Steuereinheit COU einen Schreib-Vorgang von Daten DTA in die Speichereinheit STU und einen Lese-Vorgang der Daten DTA aus der Speichereinheit STU. Die Steuereinheit COU kann z. B. eine Adresse zum Schreiben oder Lesen der Daten DTA dekodieren oder eine Spannung zum Schreiben oder Lesen von Daten DTA auf eine Zeile oder eine Spalte gemäß der Adresse anwenden.
Die Daten DTA, die in der Speichereinheit STU abzuspeichern sind, und die Daten DTA, die aus der Speichereinheit STU zu lesen sind, können über eine in der 4 veranschaulichte Schnittstelleneinheit ICU empfangen werden von und übertragen werden auf eine externe Vorrichtung (nicht dargestellt). Obwohl nicht in der 4 gezeigt, können ebenso eine Adresse und ein Steuersignal zum Speichern und Lesen der Daten DTA von der externen Vorrichtung über die Schnittstelleneinheit ICU in oder von der Speichereinheit STU empfangen werden. In diesem Fall kann die externe Vorrichtung eine Steuereinheit sein, die weiter unten beschrieben wird. Detaillierte Beschreibungen hiervon werden weiter unten bereitgestellt.
Der Speicherchip MCIP kann auf einem wie in der 5 veranschaulichten Wafer WAP aufgebaut werden. Die Steuereinheit COU kann außerhalb der Steuereinheit STU aufgebaut sein, so wie es durch einen schattierten Teil in der 5 veranschaulicht ist. Die Speichereinheit STU kann in vorbestimmte Speicherbereiche (z. B. Bänke), so wie es in der 5 veranschaulicht ist, aufgeteilt sein. In diesem Fall kann die Steuereinheit COU auch zwischen den Speicherbereichen gebildet sein. Die Schnittstelleneinheit ICU kann auch außerhalb der Speichereinheit STU oder zwischen den Speicherbereichen der Speichereinheit STU gebildet werden. Die 5 stellt insbesondere ein Beispiel dar, bei dem die Schnittstelleneinheit ICU zwischen den Speicherbereichen gebildet ist.
Der Speicherchip MCIP, der eine beliebige Kapazität aufweist und als Einzelchip realisiert ist, so wie es in der 5 veranschaulicht ist, kann dazu verwendet werden, ein Speichersystem MSYS zusammen mit einer Steuereinheit Ctrl wie in der 6 veranschaulicht ist zu realisieren. In Bezug auf die 1 bis 6 überträgt die Steuereinheit Ctrl des Speichersystems MSYS Daten DTA, eine Adresse Addr und ein Steuersignal XCON an den Speicherchip MCIP, um Daten DTA in die Speichereinheit STU des Speicherchips MCIP zu schreiben. Ebenso überträgt die Steuereinheit Ctrl die Adresse Addr und das Steuersignal XCON an den Speicherchip MCIP, um die Daten DTA von der Speichereinheit STU des Speicherchips MCIP zu lesen und empfängt die Daten DTA von dem Speicherchip MCIP.
In diesem Fall kann die Anzahl der Bits der Adresse Addr, die von der Steuereinheit Ctrl an den Speicherchip MCIP übertragen wird, einer Speicherkapazität des Speicherchips MCIP entsprechen. Zum Beispiel kann die Anzahl der Bits der Adresse Addr n sein, wenn die Speichereinheit STU des Speicherchips MCIP eine Speicherkapazität von 2ⁿ, z. B. die erste Standardkapazität, aufweist. Ebenso kann die Anzahl der Bits der Adresse Addr n + 1 sein, wenn die Speichereinheit STU des Speicherchips MCIP eine Speicherkapazität von 2ⁿ⁺¹, z. B. die zweite Standardkapazität, aufweist.
Wie oben beschrieben weist die Speichereinheit STU des Speicherchips MCIP eine beliebige Kapazität auf. Dementsprechend wird ein Zugriffsverfahren verwendet das sich von dem Zugriffsverfahren für eine Standardkapazität unterscheidet.
Die 7 ist ein Blockdiagramm eines Speicherchips MCIP gemäß einer anderen Ausführungsform der erfinderischen Idee. Die 8 ist ein Ablaufdiagramm eines Verfahrens zum Zugreifen auf eine erste und zweite Sub-Speichereinheit SSU1 und SSU2, die in der 7 veranschaulicht sind.
In Bezug auf die 1, 7 und 8 weist das Zugriffsverfahren ein Aktivieren der ersten Sub-Speichereinheit SSU1 als Antwort auf ein erstes Auswahlsignal SS1 und ein Zugreifen auf die erste Sub-Speichereinheit SSU1 (Vorgang S820) auf; und ein Aktivieren der zweiten Sub-Speichereinheit SSU2 als Antwort auf ein zweites Auswahlsignal SS2 und ein Zugreifen auf die zweite Sub-Speichereinheit SSU2 (Vorgang S840) auf. Die in der 1 veranschaulichte Speichereinheit STU kann auch die in der 7 veranschaulichten erste und zweite Sub-Speichereinheiten SSU1 und SSU2 aufweisen. In diesem Fall hat die erste Sub-Speichereinheit SSU1 eine Speicherkapazität einer dritten Standardkapazität (2^x) und die zweite Sub-Speichereinheit SSU2 eine Speicherkapazität einer vierten Standardkapazität (2^y). Eine Summe der dritten und vierten Standardkapazitäten ist gleich einer beliebigen Kapazität. Wenn z. B. die beliebige Kapazität 3 GB ist, können die dritte Standardkapazität 2 GB und die vierte Standardkapazität 1 GB sein.
Die erste Sub-Speichereinheit SSU1 wird als Antwort auf das erste Auswahlsignal SS1 aktiviert. Auf die aktivierte erste Sub-Speichereinheit SSU1 wird basierend auf einer Adresse Addr1 in Bezug auf die erste Sub-Speichereinheit SSU1 zugegriffen. In diesem Fall wird die Anzahl der Bits der Adresse Addr1 in Bezug auf die erste Sub-Speichereinheit SSU1 festgelegt, um der dritten Standardkapazität (2^x) zu entsprechen. Die Daten DTA1 und ein Steuersignal XCON1 können an die zugegriffene erste Sub-Speichereinheit SSU1 übertragen werden oder die Daten DTA1 können von der zugegriffenen ersten Sub-Speichereinheit SSU1 ausgegeben werden.
In diesem Fall bezieht sich ein Vorgang zum Übertragen oder Ausgeben von Daten DTA1, der Adresse Addr1 oder des Steuersignals XCON1 in Bezug auf die erste Sub-Speichereinheit SSU1 auf oder von der ersten Sub-Speichereinheit SSU1 auf einen Vorgang, bei dem die in der 1 veranschaulichte Steuereinheit COU eine Spannung gemäß den Daten DTA1, der Adresse Addr1 oder dem Steuersignal XCON1 in Bezug auf die erste Sub-Speichereinheit SSU1 auf einen zugegriffenen Speicherbereich (Speicherzellen) aufbringt. Wenn z. B. die Adresse Addr1 eine erste Speicherzelle (nicht dargestellt) der ersten Sub-Speichereinheit SSU1 angibt, ist das Steuersignal XCON1 ein Schreibbefehl und wenn die Daten DTA1 einen Wert von 1 angeben, bringt die in der 1 veranschaulichte Steuereinheit COU eine Spannung gemäß einem Schreibvorgang des Wertes 1 auf eine Zeile oder eine Spalte auf, die mit der ersten Speicherzelle gekoppelt ist. Im Folgenden wird ein Verfahren zum Übertragen oder Empfangen einer Adresse, einem Steuersignal oder Daten zu oder von einer Sub-Speichereinheit auch wie das oben beschriebene Verfahren durchgeführt.
Das erste Auswahlsignal SS1 kann unmittelbar auf die erste Sub-Speichereinheit SSU1 wie in 7 veranschaulicht aufgebracht werden, um die Spannungsversorgung der ersten Sub-Speichereinheit SSU1 zu aktivieren. Jedoch ist die erfinderische Idee nicht darauf beschränkt. Das erste Auswahlsignal SS1 kann auch die erste Sub-Speichereinheit SSU1 durch Aktivieren und Übertragen der Adresse Addr1, des Steuersignals XCON1 oder der Daten DTA1 an die erste Sub-Speichereinheit SSU1 aktivieren. Das gleiche Prinzip lässt sich auf die folgende Beschreibung anwenden.
Im Bezug wiederum auf die 7 wird die zweite Sub-Speichereinheit SSU2 als Antwort auf das zweite Auswahlsignal SSU2 aktiviert. Auf die zweite Sub-Speichereinheit SSU2 wird basierend auf einer Adresse Addr2 bezüglich der zweiten Sub-Speichereinheit SSU2 zugegriffen. In diesem Fall wird die Anzahl der Bits der Adresse Addr2 in Bezug auf die Sub-Speichereinheit SSU2 derart festgelegt, um der vierten Standardkapazität (2^y) zu entsprechen. Die Daten DTA2 und ein Steuersignal XCON2 können auf die zugegriffene zweite Sub-Speichereinheit SSU2 übertragen werden oder die Daten DTA2 können von der zugegriffenen zweiten Sub-Speichereinheit SSU2 ausgegeben werden.
Die Schnittstelleneinheit ICU kann die Daten DTA1, die Adresse Addr1, oder das Steuersignal XCON1 in Bezug auf die erste Sub-Speichereinheit SSU1 übertragen oder empfangen, oder kann die Daten DTA2, die Adresse Addr2, oder das Steuersignal XCON2 in Bezug auf die zweite Sub-Speichereinheit SSU2 basierend auf einem aktivierten Signal unter den ersten und zweiten Auswahlsignalen SS1 und SS2 übertragen oder empfangen.
So wie oben beschrieben kann ein Speicherchip gemäß einer Ausführungsform der erfinderischen Idee eine Speichereinheit mit einer beliebigen Kapazität aufweisen und die Speichereinheit kann in Sub-Speichereinheiten mit unterschiedlichen Standardkapazitäten aufgeteilt sein, um einzeln die Sub-Speichereinheiten zu aktivieren und darauf zuzugreifen. In diesem Fall wird auf jede Sub-Speichereinheit basierend auf einer Adresse mit einer Anzahl von Bits gemäß ihrer Standardkapazität zugegriffen. Dementsprechend kann, obwohl eine Standardkapazität als eine beliebige Kapazität realisiert ist, da nur ein Vorgang des einfachen Auswählens einer Sub-Speichereinheit, auf die zugegriffen werden soll, hinzugefügt wird, der Zugriff auf den Speicherchip gemäß einer Ausführungsform der erfinderischen Idee auf einfache Art und Weise gesteuert werden.
In Bezug wiederum auf die 7 können die ersten und zweiten Auswahlsignale SS1 und SS2 wie in der 9 veranschaulicht von der Steuereinheit Ctrl empfangen werden. Wenn die Adresse Addr ausgegeben wird, kann die Steuereinheit Ctrl eines der ersten und zweiten Auswahlsignale SS1 und SS2 an den Speicherchip MCIP basierend auf einer Anzahl von Bits einer Adresse Addr übertragen. Die in der 9 veranschaulichte Schnittstelleneinheit ICU kann eine erste Auswahlsignaleingangseinheit SSI1 zum Empfangen des ersten Auswahlsignals SS1 und eine zweite Auswahlsignaleingangseinheit SSI2 zum Empfangen des zweiten Auswahlsignals SS2 wie in der 10 veranschaulicht aufweisen. Die ersten Auswahlsignaleingangseinheiten SSI1 und SSI2 können unabhängig enthaltend sein.
Die ersten und zweiten Auswahlsignale SS1 und SS2 können von der Steuereinheit Ctrl so wie in der 10 veranschaulicht übertragen werden oder können in dem Speicherchip MCIP wie in der 11 veranschaulicht erzeugt werden. Die in der 11 veranschaulichte Schnittstelleneinheit ICU aktiviert eines der ersten und zweiten Auswahlsignale SS1 und SS2 basierend auf einer empfangenen Adresse Addr.
Hierfür weist die Schnittstelleneinheit ICU eine Adresseingangseinheit AI und eine Auswahleinheit SEL auf. Die Adresseingangseinheit AI empfängt die Adresse Addr von der Steuereinheit Ctrl. Die Auswahleinheit SEL gibt ein Auswahlsignal in Bezug auf eine Sub-Speichereinheit aus, die durch die Adresse Addr angezeigt wird. Die Steuereinheit Ctrl kann zum Beispiel die Adresse Addr durch Miteinbeziehen einer Kennung erzeugen, die angibt, ob eine Sub-Steuereinheit, auf die zugegriffen wird, die erste Sub-Steuereinheit SSU1 oder die zweite Sub-Steuereinheit SSU2 ist. In diesem Fall kann die Auswahleinheit SEL eine der ersten und zweiten Auswahlsignale 551 und SS2 basierend auf der Kennung, die in der Adresse Addr enthalten ist, aktivieren.
Alternativ empfängt wie in der 12 veranschaulicht die Adresseingangseinheit AI der Schnittstelleneinheit ICU die Adresse Addr1 in Bezug auf die erste Sub-Speichereinheit SSU1 oder die Adresse Addr2 in Bezug auf die zweite Sub-Steuereinheit SSU2. Die Auswahleinheit SEL aktiviert eines der ersten und zweiten Auswahlsignale SS1 und SS2 basierend auf der Anzahl von Bits einer Adresse, die von der Adresseingangseinheit AI übertragen wurde. Die Auswahleinheit SEL kann zum Beispiel das erste Auswahlsignal SS1 aktivieren, wenn eine x-Bit-Adresse empfangen wird, und kann das zweite Auswahlsignal SS2 aktivieren, wenn eine y-Bit-Adresse empfangen wird.
Basierend auf einem ausgewählten Signal unter den ersten und zweiten Auswahlsignalen SS1 und SS2 wird eine der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 aktiviert. Das heißt, dass basierend auf einem ausgewählten Signal aus den ersten und zweiten Auswahlsignalen SS1 und SS2, Daten, eine Adresse, oder ein Steuersignal in Bezug auf eine der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 an eine entsprechenden Sub-Speichereinheit übertragen werden oder Daten in Bezug auf eine der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 von der Sub-Speichereinheit ausgegeben werden.
In den 9 bis 12 werden aus den Signalen (Auswahlsignalen, Adressen, Daten und Steuersignalen), die zwischen der Steuereinheit Ctrl und dem Speicherchip MCIP übertragen oder empfangen werden, nur Signale der einfachhalber veranschaulicht werden, die zur Erklärung benötigt werden. Obwohl die ersten und zweiten Auswahlsignale SS1 und SS2 durch die Verwendung verschiedener Verfahren erzeugt werden können, wird im Folgenden zur Vereinfachung der Erklärung angenommen, dass die ersten und zweiten Auswahlsignale SS1 und SS2 von einer externen Vorrichtung (z. B. der Steuereinheit Ctrl) übertragen werden.
Die Schnittstelleneinheit ICU überträgt und empfängt ebenso Daten, eine Adresse oder ein Steuersignal, so wie oben beschrieben ist. Dafür weist wie in der 13 veranschaulicht die Schnittstelleneinheit ICU erste und zweite Eingangs-/Ausgangseinheiten IO1 und IO2 auf. Die erste Eingangs-/Ausgangseinheit IO1 überträgt und empfängt die Daten DTA1, die Adresse Addr1 oder das Steuersignal XCON1 in Bezug auf die erste Sub-Steuereinheit SSU1 an oder von einer externen Vorrichtung (z. B. die Steuereinheit Ctrl).
Die erste Eingangs-/Ausgangseinheit IO1 kann eine erste Adress-Eingangseinheit AI1 zum Empfangen der Adresse Addr1 bezüglich der ersten Sub-Speichereinheit SSU1, eine erste Steuersignaleingangseinheit CI1 zum Empfangen des Steuersignals XCON1 bezüglich der ersten Sub-Steuereinheit SSU1 und eine erste Dateneingangs-/Ausgangseinheit DIO1 zum Übertragen oder Empfangen der Daten DTA1 bezüglich der ersten Sub-Speichereinheit SSU1 aufweisen. Die erste Adresseingangseinheit AI1-, die erste Steuersignaleingangseinheit CI1 und die erste Dateneingangs-/Ausgangseinheit DIO1 können als Eingangs-Kontakte und ein Eingangs-/Ausgangs-Kontakt oder Eingangs-Kontaktflächen und eine Eingangs-/Ausgangs-Kontaktfläche realisiert sein.
Die zweite Eingangs-/Ausgangseinheit IO2 ist unabhängig von der ersten Eingangs-/Ausgangseinheit IO1 aufgebaut. Die zweite Eingangs-/Ausgangseinheit IO2 überträgt oder empfängt die Daten DTA2, die Adresse Addr2 oder das Steuersignal XCON2 in Bezug auf die zweite Sub-Speichereinheit SSU2 an oder von einer externen Vorrichtung (z. B. der Steuereinheit Ctrl). Die zweite Eingangs-/Ausgangseinheit IO2 kann eine zweite Adresseingangseinheit AI2 zum Empfangen der Adresse Addr2 in Bezug auf die zweite Sub-Steuereinheit SSU2, eine zweite Steuersignaleingangseinheit CI2 zum Empfangen des Steuersignals XCON2 in Bezug auf die zweite Sub-Steuereinheit SSU2 und eine zweite Dateneingangs-/Ausgangseinheit DIO2 zum Übertragen oder Empfangen der Daten DTA2 in Bezug auf die zweite Sub-Steuereinheit SSU2 aufweisen. Die zweite Adresseingangseinheit AI2, die zweite Steuersignaleingangseinheit CI2 und die zweite Dateneingangs-/Ausgangseinheit DIO2 können als Eingangs-Kontakte und ein Eingangs-/Ausgangs-Kontakt oder Eingangs-Kontaktflächen und eine Eingangs-/Ausgangskontaktfläche realisiert sein.
Die Schnittstelleneinheit ICU kann ferner die oben beschriebenen ersten und zweiten Auswahlsignaleingangseinheiten SSI1 und SSI2 aufweisen.
Die 13 stellt ein Beispiel dar, bei dem die Daten DTA1, die Adresse Addr1 und das Steuersignal XCON1 im Bezug auf die erste Sub-Steuereinheit SSU1 und die Daten DTA2, die Adresse Addr2 und das Steuersignal XCON2 in Bezug auf die zweite Sub-Steuereinheit SSU2 über unterschiedliche Eingangs-/Ausgangseinheiten wie zum Beispiel die ersten und zweiten Eingangs-/Ausgangseinheiten IO1 und IO2 empfangen werden. Alternativ können wie in der 14 veranschaulicht die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 eine Eingangs-/Ausgangseinheit teilen.
Die in der 14 veranschaulichte Schnittstelleneinheit ICU kann eine gemeinsame Adresseingangseinheit CAI, eine gemeinsame Steuersignaleingangseinheit CCI und eine gemeinsame Dateneingangs-/Ausgangseinheit CDIO aufweisen. Die gemeinsame Adresseingangseinheit CAI empfängt die Adresse Addr von der Steuereinheit Ctrl, überträgt die Adresse Addr1 in Bezug auf die erste Sub-Speichereinheit SSU1 auf die erste Sub-Speichereinheit SSU1 und überträgt die Adresse Addr2 in Bezug auf die zweite Sub-Speichereinheit SSU2 auf die zweite Sub-Speichereinheit SSU2. Die gemeinsame Steuersignaleingangseinheit CCI empfängt das Steuersignal XCON von der Steuereinheit Ctrl, überträgt das Steuersignal XCON1 in Bezug auf die erste Sub-Speichereinheit SSU1 auf die erste Sub-Speichereinheit SSU1 und überträgt das Steuersignal XCON2 in Bezug auf die zweite Sub-Speichereinheit SSU2 an die zweite Sub-Speichereinheit SSU2. Die gemeinsame Dateneingangs-/Ausgangseinheit CDIO empfängt die Daten DTA der Steuereinheit Ctrl, überträgt die Daten DTA1 in Bezug auf die erste Sub-Speichereinheit SSU1 an die erste Sub-Speichereinheit SSU1 und überträgt die Daten DTA2 in Bezug auf die zweite Sub-Speichereinheit SSU2 an die zweite Sub-Speichereinheit SSU2. Ebenso überträgt die gemeinsame Dateneingangs-/Ausgangseinheit CDIO an die Steuereinheit Ctrl die Daten DTA1 und DTA2 die jeweils von den ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 übertragen werden.
Die Schnittstelleneinheit ICU kann ferner die oben beschrieben ersten und zweiten Auswahlsignaleingangseinheiten SSI1 und SSI2 aufweisen. Die gemeinsame Adresseingangseinheit CAI, die gemeinsame Steuersignaleingangseinheit CCI und die gemeinsame Dateneingangs-/Ausgangseinheit CDIO können die Adresse Addr1, das Steuersignal XCON1 und die Daten DTA1 in Bezug auf die erste Sub-Speichereinheit SSU1 als Antwort auf das erste Auswahlsignal SS1, das von der ersten Auswahlsignaleingangseinheit SSI1 übertragen wurde, jeweils auswählen und ausgeben. Ebenso können die gemeinsame Adresseingangseinheit CAI, die gemeinsame Steuersignaleingangseinheit CCI und die gemeinsame Dateneingangs-/Ausgangseinheit CDIO jeweils die Daten DTA2, die Adresse Addr2 und das Steuersignal XCON2 in Bezug auf die zweite Sub-Steuereinheit SSU2 als Antwort auf das zweite Auswahlsignal SS2, das von der zweiten Auswahlsignaleingangseinheit SSI2 übertragen wurde, jeweils auswählen und ausgeben.
Die 15A und 15B sind Diagramme, die Beispiele der in der 7 veranschaulichten ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 darstellen.
In Bezug auf die 15A können die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 die gleiche Anzahl von Bänken aufweisen. Insbesondere stellt die 15A ein Beispiel dar, bei dem jede der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 vier Bänke A bis D aufweist. In diesem Fall, wenn die dritte Standardkapazität (2^x) der ersten Sub-Speichereinheit SSU1 größer als die vierte Standardkapazität (2^y) der zweiten Sub-Speichereinheit SSU2 ist, kann eine Bankgröße der zweiten Sub-Speichereinheit SSU2 kleiner als die Bankgröße der ersten Sub-Speichereinheit SSU1 sein.
Alternativ können wie in der 15B veranschaulicht die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 unterschiedliche Anzahlen von Bänken aufweisen. Insbesondere stellt die 15B ein Beispiel dar, bei dem die erste Sub-Speichereinheit SSU1 acht Bänke A bis H aufweist und die zweite Sub-Speichereinheit SSU2 vier Bänke A bis D aufweist. In diesem Fall, wenn die dritte Standardkapazität (2^x) der ersten Sub-Speichereinheit SSU1 größer als die vierte Standardkapazität (2^y) der zweiten Sub-Speichereinheit SSU2 ist, können die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 die gleiche Bankgröße aufweisen.
Der einzige Fall, bei dem eine Kapazität der ersten Sub-Speichereinheit SSU1 größer als die Kapazität der zweiten Sub-Speichereinheit SSU2 ist, ist oben beschrieben worden. Jedoch ist die erfinderische Idee nicht darauf beschränkt. Wie in den 16A und 16B veranschaulicht ist, kann die Kapazität der ersten Sub-Speichereinheit SSU1 kleiner als die Kapazität der zweiten Sub-Speichereinheit SSU2 sein. Wenn die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 die gleiche Anzahl von Bänken wie in der 16A veranschaulicht ist aufweisen, kann eine Bankgröße der zweiten Sub-Speichereinheit SSU2 größer als die Bankgröße der ersten Sub-Speichereinheit SSU1 sein. Andererseits kann die Anzahl der Bänke der zweiten Sub-Speichereinheit SSU2 größer als die Anzahl der Bänke der ersten Sub-Speichereinheit SSU1 sein, wenn die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 unterschiedliche Anzahlen von in der 16B veranschaulichten Bänke aufweisen.
Die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 können durch die Verwendung des gleichen Typs (Verwendung) der Speicherzellen (Speicher) realisiert sein, so wie es in den 17A bis 17C veranschaulicht ist. Die 17A stellt ein Beispiel, bei dem beide der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 als DRAM realisiert sind. Die 17B stellt ein Beispiel dar, bei dem beide der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 als PRAM realisiert sind. Die 17C stellt ein Beispiel dar, bei dem beide der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 als Flash-Speicher realisiert sind. Wenn die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 als Flash-Speicher realisiert sind, so wie es in der 17C veranschaulicht ist, kann auf die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 in Einheiten von einer Seite oder einem Block zugegriffen werden.
Alternativ können die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 durch die Verwendung unterschiedlicher Typen (Verwendungen) von Speicherzellen (Speicher) realisiert sein, so wie es in den 17D bis 17F veranschaulicht ist. Die 17D stellt ein Beispiel dar, bei dem die erste Sub-Speichereinheit SSU1 als DRAM realisiert ist und die zweite Sub-Speichereinheit SSU2 als PRAM realisiert ist. Die 17E stellt ein Beispiel dar, bei dem die erste Sub-Speichereinheit SSU1 als PRAM und die zweite Sub-Speichereinheit SSU2 als PRAM realisiert ist. Die 17F stellt ein Beispiel dar, bei dem die erste Sub-Speichereinheit SSU1 als Flash-Speicher realisiert ist und die zweite Sub-Speichereinheit SSU2 als PRAM realisiert ist.
Die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 können auch in Form einer Mehrzahl von Beispielen von Speichern zuzüglich zu den Beispielen, die in den 17A bis 17F dargstellt sind, realisiert sein.
Die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 können die gleichen Datentypen speichern, so wie es in den 18A und 18B veranschaulicht ist. Die 18A stellt ein Beispiel dar, bei dem beide der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 Benutzerdaten UDTA speichern. Die 18B stellt ein Beispiel dar, bei dem beide der ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 Bilddaten IDTA speichern.
Alternativ können die erste und zweite Sub-Speichereinheit SSU1 und SSU2 unterschiedliche Datentypen speichern, so wie es in den 18C und 18D veranschaulicht ist. Die 18C stellt ein Beispiel dar, bei dem die erste Sub-Speichereinheit SSU1 Benutzerdaten UDTA speichert und die zweite Sub-Speichereinheit SSU2 Metadaten MDTA speichert. Die 18D stellt ein Beispiel dar, bei dem die erste Sub-Speichereinheit SSU1 Bilddaten IDTA speichert und die zweite Sub-Speichereinheit SSU2 Textdaten TDTA speichert.
Die ersten und zweiten Sub-Speichereinheiten SSU1 und SSU2 können auch eine Mehrzahl anderer Datentypen neben den in den 18A bis 18D dargestellten Beispielen speichern.
Nur ein Fall ist oben beschrieben, bei dem zwei Sub-Speichereinheiten vorgesehen sind. Jedoch ist die erfinderische Idee nicht darauf beschränkt. So wie in den 19A und 19B veranschaulicht ist, kann die Speichereinheit STU drei oder mehr Sub-Speichereinheiten aufweisen. In der 19A weist die Speichereinheit STU k-te-Sub-Speichereinheiten (k ist eine Ganzzahl gleich oder größer als 3), zum Beispiel erste bis k-te-Sub-Speichereinheiten SSU1 bis SSUk, mit Standardkapazitäten auf. In diesem Fall ist eine Summe der Standardkapazitäten der ersten bis k-ten-Sub-Speichereinheiten SSU1 bis SSUk gleich einer beliebigen Kapazität. Wenn die Speichereinheit STU zum Beispiel drei Sub-Speichereinheiten aufweist und die beliebige Kapazität 7 Gb ist, kann die dritte Sub-Speichereinheit Standardkapazitäten von 4 Gb, 2 Gb und 1 Gb aufweisen.
Die ersten bis k-ten-Sub-Speichereinheiten SSU1 bis SSUk werden als Antwort auf entsprechende Auswahlsignale aktiviert, die zu unterschiedlichen Zeitpunkten auf die Speichereinheit STU aufgebracht werden, so wie es in der 19B veranschaulicht ist. Die erste Sub-Speichereinheit SSU1 wird zum Beispiel als Antwort auf das erste Auswahlsignal SS1 aktiviert und die zweite Sub-Speichereinheit SSU2 wird als Antwort auf das zweite Auswahlsignal SS2 aktiviert. Ebenso wird die k-te-Sub-Speichereinheit SSUk als Antwort auf ein k-tes-Auswahlsignal SSk aktiviert.
Die Schnittstelleneinheit ICU kann Eingangs-/Ausgangseinheiten zum Übertragen oder Empfangen von Daten, Adressen und Steuersignalen in Bezug auf die ersten bis k-ten-Sub-Speichereinheiten SSU1 bis SSUk aufweisen, so wie es in der 20 veranschaulicht ist. In Bezug auf die 20 kann die Schnittstelleneinheit ICU eine erste Eingangs-/Ausgangseinheit IO1 zum Übertragen oder Empfangen der Daten DTA1, der Adresse Addr1 oder des Steuersignals XCON1 in Bezug auf die erste Sub-Speichereinheit SSU1, eine zweite Eingangs-/Ausgangseinheit IO2 zum Übertragen oder Empfangen der Daten DTA2, der Adresse Addr2 oder das Steuersignal XCON2 in Bezug auf die zweite Sub-Speichereinheit SSU2, bis eine k-te-Eingangs-/Ausgangseinheit IOk zum Übertragen oder Empfangen von Daten DTAk, einer Adresse Addrk oder eines Steuersignal XCONk in Bezug auf die k-te-Sub-Speichereinheit SSUk aufweisen.
Alternativ kann die Schnittstelleneinheit ICU gemeinsame Eingangs-/Ausgangseinheiten zum Übertragen oder Empfangen von Daten, Adressen und Steuersignalen in Bezug auf die ersten bis k-ten-Sub-Speichereinheiten SSU1 bis SSUk aufweisen, so wie es in der 21 veranschaulicht ist. In Bezug auf die 21 kann die Schnittstelleneinheit ICU eine gemeinsame Adresse-Eingangseinheit CAI zum Empfangen der Adresse Addr1 in Bezug auf die erste Sub-Speichereinheit SSU1, die Adresse Addr2 in Bezug auf die zweite Sub-Speichereinheit SSU2, bis zu der Adresse Addrk in Bezug auf die k-te-Sub-Speichereinheit SSUk aufweisen. Die Schnittstelleneinheit ICU kann ebenso eine gemeinsame Steuersignal-Eingangseinheit CCI zum Empfangen des Steuersignals XCON1 in Bezug auf die erste Sub-Speichereinheit SSU1, des Steuersignals XCON2 in Bezug auf die zweite Sub-Speichereinheit SSU2 bis zu dem Steuersignal XCONk in Bezug auf die k-te-Sub-Speichereinheit SSUk aufweisen. Darüber hinaus kann die Schnittstelleneinheit ICU eine gemeinsame Dateneingangs-/Ausgangseinheit CDIO zum Übertragen oder Empfangen der Daten DTA1 in Bezug auf die erste Sub-Speichereinheit SSU1, die Daten DTA2 in Bezug auf die zweite Sub-Speichereinheit SSU2, bis zu den Daten DTAk in Bezug auf die k-te- Sub-Speichereinheit SSUk aufweisen.
Obwohl die Schnittstelleneinheit ICU alle der gemeinsamen Adress-Eingangseinheit CAI, der gemeinsamen Steuersignal-Einganseinheit CCI und der gemeinsamen Daten-Eingangs-/Ausgangseinheit CDIO der 21 aufweist, kann die Schnittstelleneinheit ICU nur eine oder zwei der gemeinsamen Adress-Eingangseinheit CAI, der gemeinsamen Steuersignal-Eingangseinheit CCI und der gemeinsamen Dateneingangs-/Ausgangseinheit CDIO aufweisen. Wenn zum Beispiel eine Eingangs-/Ausgangsgeschwindigkeit eines Speicherchips vollständig von dem Übertragen oder Empfangen von Daten abhängt, kann eine Schnittstelleneinheit eine gemeinsame Daten-Eingangs-/Ausgangseinheit zum Übertragen oder Empfangen von Daten in Bezug auf alle Sub-Speichereinheiten und unabhängigen Eingangs-/Ausgangseinheiten zum Übertragen von Steuersignalen oder Adressen in Bezug auf die Sub-Speichereinheiten aufweisen.
Die 22 und 23 sind Diagramme zum Beschreiben eines Verfahrens zum Zugreifen auf einen Speicherchip gemäß einer weitern Ausführungsform der erfinderischen Idee.
In Bezug auf die 22 und 23 weist das Zugriffsverfahren das Zugreifen auf eine Speichereinheit STU mit einer beliebigen Kapazität basierend auf einer Speicheradresse Addr mit einer Anzahl von Bits (n + 1) auf, die in Bezug auf eine zweite Standardkapazität (2ⁿ⁺¹) (Vorgang S2320), zum Beispiel Empfangen eines Lese- oder Schreibbefehls, gesetzt wird. Das heißt, dass auf einen Speicherchip mit der beliebigen Kapazität basierend auf der Speicheradresse Addr mit einer Anzahl von Bits (n + 1), die 1-Bit größer ist als die Speicheradresse Addr, die in Bezug auf eine erste Standardkapazität (2ⁿ) festgelegt wird, zugegriffen wird. So wie oben in Bezug auf die 1 beschrieben ist, ist die beliebige Kapazität (2ⁿ + m) größer als die erste Standardkapazität (2ⁿ) und kleiner als die zweite Standardkapazität (2ⁿ + 1).
Folglich kann ein Speicherbereich des Speicherchips (die in der 1 veranschaulichte Speichereinheit STU, etc.) entsprechend einem Wert der Speicheradresse nicht vorhanden sein, wenn auf einen Speicherchip mit einer beliebigen Kapazität kleiner als eine Standardkapazität basierend auf einer Speicheradresse mit einer Anzahl von Bits zugegriffen wird, die gleich wie die der Speicheradresse ist, die in Bezug auf die zweite Standardkapazität festgelegt wird, so wie es in der 24 veranschaulicht ist, obwohl ein Wert (Addr[DZ]) der Speicheradresse vorhanden ist.
Hierbei wird ein in der 24 veranschaulichter schraffierter Bereich, bei dem ein Wert einer Speicheradresse vorhanden ist, aber ein Speicherbereich gemäß dem Wert nicht existiert, auf eine Totzone bezogen. Eine Speicheradresse in Bezug auf die Totzone wird als Addr[DZ] dargestellt.
In Bezug auf die 1, 23 und 25A weist das Zugriffsverfahren ein Weiterverarbeiten eines Zugriffsergebnisses als einen Fehler auf, wenn eine Zugriffsanfrage auf die Totzone Req_Acc(Addr[DZ]) empfangen wird, zum Beispiel, wenn ein Lese- oder Schreibbefehl in Bezug auf die Totzone empfangen wird (Vorgang S2340). In diesem Fall kann der Speicherchip MCIP ein Zugriffsfehlersignal Resp_Acc(fail) an die Steuereinheit Ctrl übertragen.
Die Steuereinheit COU des Speicherchips MCIP kann die Zugriffsanfrage auf die Totzone Req_Acc(Addr[DZ]) verarbeiten. Um die Zugriffsanfrage auf die Totzone Req_Acc(Addr[DZ]) zu verarbeiten, kann wie in der 26A veranschaulicht die Steuereinheit COU in einem nicht-aktiven Modus (NonAct) arbeiten. Alternativ kann die Steuereinheit COU derart arbeiten, als wenn kein Befehl (Steuersignal) in Bezug auf die Speicheradresse Addr[DZ] empfangen wird (NoCom), wenn die Zugriffsanfrage auf die Totzone Req_Acc(Addr[DZ]), so wie in der 26B veranschaulicht ist, empfangen wird.
In diesem Fall kann der Speicherchip MCIP, so wie in der 26A veranschaulicht ist, in einem nicht-aktiven Modus (NonAct) arbeiten, oder kann derart arbeiten, als ob kein Befehl (Steuersignal) empfangen wird (NoCom), so wie es in der 26B durch Durchführen von keinem Vorgang als Antwort auf die Zugriffsanfrage auf die Totzone Req_Acc(Addr[DZ]) veranschaulicht ist (z. B. durch Ausgeben von keinen Daten als Antwort auf einen Lesebefehl). Hierbei kann die Steuereinheit Ctrl dieses als ein Fehler betrachten, wenn keine Antwort von dem Speicherchip MCIP in Bezug auf einen Befehl (Steuersignal) in Bezug auf die Totzone empfangen wird.
Ebenso kann das Speichersystem MSYS die Totzone zwischen einem Host und einer Steuereinheit Ctrl verarbeiten, so wie es in den 25B und 26C und 26D veranschaulicht ist. Wenn zum Beispiel die Zugriffsanfrage auf die Totzone Req_Acc(Addr[DZ]) von dem Host empfangen wird, kann die Steuereinheit Ctrl keine Zugriffsanfrage auf die Totzone Req_Acc(Addr[DZ]) an den Speicherchip MCIP übertragen und kann das Speichersystem MSYS in einem nicht-aktiven Modus (NonAct) betreiben, oder kann das Speichersystem MSYS derart betreiben, als ob kein Befehl (Steuersignal) empfangen wurde (NoCom).
Die 27 ist ein Diagramm, das eine beispielhafte Konfiguration von Bänken darstellt, die in der Speichereinheit STU wie in der 1 veranschaulicht enthalten sind.
In Bezug auf die 1 und 27 kann die Speichereinheit STU eine Mehrzahl von Bänken (siehe 15A und 15B und 16A und 16B) aufweisen. Jede Bank (z. B. BA0) weist eine Mehrzahl von Zeilen RA0 bis RAs und eine Mehrzahl von Spalten CA0 bis CAt auf. Jede Bank BA0 weist eine Mehrzahl von Speicherzellen (nicht dargestellt) auf, die mit den Zeilen RA0 bis RAs und den Spalten CA0 bis CAt gekoppelt sind. Um Daten in oder von einer beliebigen Speicherzelle zu speichern oder zu lesen, bringt die Steuereinheit COU eine Spannung auf eine Zeile und eine Spalte gemäß einer Speicheradresse Addr auf.
Die Speicheradresse Addr kann, wie in der 28 veranschaulicht ist, eine Bankadresse BA, eine Zeilenadresse RA und eine Spaltenadresse CA aufweisen. Jedoch können sich in der Speicheradresse Addr Positionen der Zeilenadresse RA und der Spaltenadresse CA von denen unterscheiden, die in der 28 veranschaulicht sind.
So wie in der 29 veranschaulicht ist, kann eine n-Bit-Adresse eines Speicherchips mit der ersten Standardkapazität 2ⁿ aufgebaut sein aus einer (a + 1)-Bit-Bankadresse BA, einer (b + 1)-Bit-Zeilenadresse RA und einer (c + 1)-Bit-Spaltenadresse CA aufgebaut sein. Eine Summe der Anzahl von Bits der Adressbank BA, der Zeilenadresse RA und der Spaltenadresse CA, zum Beispiel (a + 1) + (b + 1) + (c + 1), kann gleich der Anzahl von Bits, zum Beispiel n, der Adresse des Speicherchips sein.
So wie oben in Bezug auf die 1 beschrieben, kann der Speicherchip MCIP mit der beliebigen Kapazität ADEN als eine Speicheradresse Addr[n:0] mit n + 1–Bits festgelegt werden, die 1-Bit größer als n-Bits der Speicheradresse Addr ist, die in Bezug auf den Speicherchip mit der ersten Standardkapazität 2ⁿ festgelegt wurde. Wie zum Beispiel in der 30 veranschaulicht, weist die Bankadresse BA der Speicheradresse Addr a + 2-Bits (n + 1) auf, die 1-Bit größer ist als a + 1-Bits der Bankadresse BA des Speicherchips mit der ersten Standardkapazität 2ⁿ.
Wenn jede Bankgröße des Speicherchips mit der ersten Standardkapazität 2ⁿ gleich der Bankgröße des Speicherchips MCIP mit der beliebigen Kapazität ist, und die beliebige Kapazität um das 1,5-fache größer ist als die erste Standardkapazität 2ⁿ, kann der Speicherchip mit der ersten Standardkapazität 2ⁿ Bänke A bis D, die in der 31 veranschaulicht sind, aufweisen, während der Speicherchip MCIP mit der beliebigen Kapazität Bänke A bis F, die in der 31 veranschaulicht sind, aufweisen kann.
Da die Bankadresse BA gemäß einer Ausführungsform der erfinderischen Idee als um 1-Bit größer als die Bankadresse BA in Bezug auf die erste Standardkapazität 2ⁿ festgelegt ist, so wie es in der 30 veranschaulicht, können Bänke gemäß Bereichen der Bankadresse BA gemäß einer Ausführungsform der erfinderischen Idee auf dem Speicherchip MCIP nicht vorhanden sein. Wenn zum Beispiel die Bankadresse BA in Bezug auf die erste Standardkapazität 2ⁿ 2-Bits ist und die Bankadresse BA gemäß einer Ausführungsform der erfinderischen Idee 3-Bits ist, sind in der 31 veranschaulichte Bänke G und H gemäß Bankadressen [110] und [111] auf dem Speicherchip MCIP nicht vorhanden und folglich können sie als die Totzone DZ verarbeitet werden.
Wenn die Bankadressen BA in Bezug auf die Totzone DZ empfangen wird, so wie es oben im Bezug auf die 23, 25A und 25B beschrieben ist, kann die Steuereinheit COU ein Zugriffsergebnis als einen Fehler verarbeiten. Wie oben in Bezug auf die 5 veranschaulicht, kann die Steuereinheit COU außerhalb von Speicherbereichen (Bänken) oder zwischen Bänken A, C und E und Bänken B, D und F angebracht sein.
Wenn ein Speicherchip gemäß einer Ausführungsform der erfinderischen Idee ein Flash-Speicher ist, kann eine Bankadresse eine Blockadresse sein.
So wie in der 32 veranschaulicht ist, kann die Zeilenadresse RA der (n + 1)-Bitspeicheradresse Addr gemäß einer Ausführungsform der erfinderischen Idee 1-Bit größer als die Zeilenadresse RA in Bezug auf den Speicherchip mit einer ersten Standardkapazität von 2ⁿ sein. Wenn jede Bankgröße des Speicherchips mit der ersten Standardkapazität 2ⁿ gleich der Bankgröße des Speicherchips MCIP mit der beliebigen Kapazität ist, kann der Speicherchip mit der ersten Standardkapazität 2ⁿ Zeilen gemäß Zeilenadressen RA0 bis RA2^b – 1 veranschaulicht in der 33 aufweisen während der Speicherchip MCIP mit der beliebigen Kapazität Zeilen gemäß Zeilenadressen RA0 bis RAT veranschaulicht in der 33 aufweist. Die Zeilenadresse RAT weist einen Wert auf, der zwischen Zeilenadressen RA2^b und RA2^b+1 – 1 liegt.
Da die Zeilenadresse RA gemäß einer Ausführungsform der erfinderischen Idee als 1-Bit größer als die Zeilenadresse RA in Bezug auf die erste Standardkapazität 2ⁿ festgelegt wird, so wie in der 32 veranschaulicht ist, können Zeilen entsprechend Bereichen der Zeilenadresse RA gemäß einer Ausführungsform der erfinderischen Idee nicht vorhanden sein. Wenn die Zeilenadresse RA in Bezug auf die erste Standardkapazität 2ⁿ (b + 1)-Bits ist und die Zeilenadresse RA gemäß einer Ausführungsform der erfinderischen Idee (b + 2) Bits ist, so wie in der 32 veranschaulicht ist, gibt es keine Zeilen gemäß in der 33 veranschaulichten Zeilenadressen RAT + 1 bis RA2^b+1 – 1 auf dem Speicherchip MCIP und folglich können sie als die Totzone DZ verarbeitet werden.
Wenn die Zeilenadresse RA in Bezug auf die Totzone DZ empfangen wird, so wie es in Bezug auf die 23, 25A und 25B beschrieben ist, kann die Steuereinheit COU ein Zugriffsergebnis als einen Fehler verarbeiten.
Die 33 veranschaulicht ein Beispiel, bei dem Zeilenadressen RAT + 1 bis RAT2^b+1 – 1 zum Bilden der Totzone DZ gleichmäßig in allen Bänken A bis D vorhanden sind. Jedoch ist die erfinderische Idee nicht darauf beschränkt. In Bezug auf die 34 kann die Totzone DZ des Speicherchips MCIP in Zeilen von nur einigen Bänken aufgebaut sein. In der 34 kann die Totzone DZ nicht in den Bänken B und D gebildet sein und nur Zeilen gemäß der Zeilenadressen RA2^b bis RA2^b+1 – 1 der Bänke A und der Bank C können als die Totzone DZ verarbeitet werden. Die Totzone DZ ist nicht auf das in der 34 veranschaulichte Beispiel beschränkt und kann vielseitig auf dem Speicherchip MCIP mit der in der 32 veranschaulichten Zeilenadresse RA gebildet sein.
So wie in der 35 veranschaulicht ist, kann die Spaltenadresse CA der (n + 1)-Bit Speicheradresse Addr gemäß einer Ausführungsform der erfinderischen Idee um 1-Bit größer sein als die Spaltenadresse CA in Bezug auf den Speicherchip mit der ersten Standardkapazität von 2ⁿ. Wenn eine Bankgröße des Speicherchips mit der ersten Standardkapazität 2ⁿ gleich der Bankgröße des Speicherchips MCIP mit der beliebigen Kapazität ist, kann der Speicherchip mit der ersten Standardkapazität 2ⁿ Spalten gemäß Spaltenadressen CA0 bis CA2^c – 1 veranschaulicht in der 36 aufweisend während der Speicherchip MCIP mit beliebiger Kapazität Spalten gemäß Spaltenadressen CA0 bis CAT veranschaulicht in der 36 aufweisen kann. Die Spaltenadresse CAT weist einen Wert zwischen Spaltenadressen CA2^c und RA2^c+1 – 1 auf.
Da die Spaltenadresse CA gemäß einer Ausführungsform der erfinderischen Idee um 1-Bit größer als die Spaltenadresse CA in Bezug auf die erste Standardkapazität 2ⁿ festgelegt wird, so wie es in der 35 veranschaulicht ist, können Spalten gemäß Bereichen der Spaltenadresse CA gemäß einer Ausführungsform der erfinderischen Idee nicht vorhanden sein. Wenn die Spaltenadresse CA in Bezug auf die erste Standardkapazität 2ⁿ(c + 1)-Bits ist und die Spaltenadresse CA gemäß einer Ausführungsform der erfinderischen Idee (c + 2)-Bits ist, so wie es in der 36 veranschaulicht ist, sind Spalten gemäß Spaltenadressen CAT + 1 bis CA2^c+1 – 1, die in der 36 veranschaulicht sind, nicht auf dem Speicherchip MCIP vorhanden und folglich können sie als Totzone DZ verarbeitet werden.
Wenn die Spaltenadresse CA in Bezug auf die Totzone DZ empfangen wird, so wie weiter oben in Bezug auf die 23 und 25A und 25B beschrieben ist, kann die Steuereinheit COU ein Zugriffsergebnis als einen Fehler verarbeiten.
Die 36 veranschaulicht ein Beispiel, bei dem Spaltenadressen CAT + 1 bis CA2^c+1 – 1 zum Bilden der Totzone DZ gleichmäßig auf allen Bänken A bis D vorhanden sind. Jedoch ist die erfinderische Idee nicht darauf beschränkt. In Bezug auf die 37 kann die Totzone DZ des Speicherchips MCIP in Spalten von nur einigen Bänken gebildet werden. Bei der 37 kann die Totzone DZ nicht in den Bänken C und D gebildet werden und nur Spalten gemäß Spaltenadressen CA2^c bis CA2^c+1 – 1 der Bänke A und der Bank B können als die Totzone DZ verarbeitet werden. Die Totzone DZ ist nicht auf das in der 37 veranschaulichte Beispiel beschränkt und kann vielseitig auf dem Speicherchip MCIP mit der in der 35 veranschaulichten Spaltenadresse CA gebildet werden.
Die 38 ist ein Blockdiagramm eines Computersystems CSYS gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 38 weist das Computersystem CSYS einen Prozessor CPU, eine Benutzerschnittstelle UI und ein Speichersystem MSYS auf, die elektrisch mit einem Bus BUS gekoppelt sind. Das Speichersystem MSYS weist eine Steuereinheit Ctrl und ein Speicherchip MCIP auf. Der Speicherchip MCIP kann N-Bitdaten (N ist eine Ganzzahl gleich oder größer als 1) speichern, die durch den Prozessor CPU durch das Steuern der Steuereinheit Ctrl verarbeitet wurden oder zu verarbeiten sind. Der Speicherchip MCIP, der in dem in der 38 veranschaulichten Speichersystem MSYS enthalten ist, kann das in der 1 veranschaulichte Speichersystem MSYS sein, etc. und es kann durch die Verwendung des in den 2 oder 23 veranschaulichten Zugriffsverfahren auf ihn zugegriffen werden. Dementsprechend kann das Computersystem CSYS, da der Speicherchip MCIP eine Mehrzahl von Speicherkapazitäten aufweist, schnell die Anforderungen an eine hohe Kapazität erfüllen und kann eine Gehäusestärke und ein Energieverbrauch im Vergleich zu einem Fall reduzieren, bei dem ein Speicherchip die gleiche Speicherkapazität aufweist.
Das Computersystem CSYS kann ferner eine Spannungsversorger PS aufweisen. Wenn das Computersystem CSYS eine mobile Vorrichtung ist, können zusätzlich eine Batterie zum Bereitstellen einer Betriebsspannung des Computersystems CSYS und ein Modem wie zum Beispiel ein Basisband-Chipsatz vorgesehen sein. Auch kann das Computersystem CSYS ferner wohlbekannte Elemente wie zum Beispiel einen Anwendungs-Chipsatz, einen Kamera-Bildprozessor (CIS) einen mobilen DRAM, etc. aufweisen und detaillierte Beschreibugen davon werden hier nicht bereitgestellt.
Die 39 ist ein schematisches Diagramm einer Speicherkarte MCRD gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 39 weist die Speicherkarte MCRD eine Steuereinheit Ctrl und einen Speicherchip MCIP auf. Die Steuereinheit Ctrl steuert einen Schreib- oder Lesevorgang von Daten in oder von dem Speicherchip MCIP als Antwort auf eine Anfrage eines externen Host (nicht dargestellt), die über Eingangs-/Ausgangs-Hilfsvorrichtungen I/O empfangen wird. Um den Vorgang zu steuern, kann die Steuereinheit Ctrl der Speicherkarte MCRD Schnittstellen (nicht dargestellt) zum Verbinden mit einem Host und dem Speicherchip MCIP und einem Random-Access-Memory (RAM) (nicht dargestellt) aufweisen. Die Speicherkarte MCRD kann als das in der 6 veranschaulichte Speichersystem MSYS etc. realisiert sein.
Die Speicherkarte MCRD kann eine Kompakt-Flash-Speicherkarte (CFC), ein Mikro-Laufwerk, eine Smart-Media-Karte (SMC), eine Multimediakarte (MMC) eine digitale Securitykarte (SDC), ein Speicherstick, ein Universal-Serial-Bus-(USB)-Flash-Speicherlaufwerk, etc. sein. Dementsprechend kann, da der Speicherchip MCIP eine Mehrzahl von Speicherkapazitäten aufweist, die Speicherkarte MCRD schnell Anforderungen an eine hohe Kapazität erfüllen und eine Gehäusestärke und einen Energieverbrauch im Vergleich zu einem Fall reduzieren, bei dem ein Speicherchip die gleiche Speicherkapazität aufweist.
Die 40 ist ein Blockdiagramm eines Solid-State-Laufwerks (SSD) gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 40 weist das SSD eine SSD-Steuereinheit SCTL und einen Speicherchip MCIP auf. Die SSD-Steuereinheit SCTL weist einen Prozessor PROS, einen RAM, einen Pufferspeicher CBUF und eine Steuereinheit Ctrl auf, die über einen Bus BUS gekoppelt sind. Der Prozessor PROS steuert die Steuereinheit Ctrl, um Daten an oder von dem Speicherchip MCIP als Antwort auf eine Anfrage (ein Befehl, eine Adresse oder Daten) eines Host (nicht dargestellt) zu übertragen oder zu empfangen. Der Prozessor PROS und die Steuereinheit Ctrl des SSD können als ein RAM-Prozessor realisiert sein. Daten, die zum Betreiben des Prozessors PROS benötigt werden, können in das RAM geladen werden.
Eine Host-Schnittstelle HOST I/F überträgt die Anfrage, die von dem Host an den Prozessor PROS empfangen wird oder überträgt Daten, die von dem Speicherchip MCIP empfangen werden, an den Host. Die Host-Schnittstelle HOST I/F kann mit dem Host durch die Verwendung eines aus mehreren Schnittstellenprotokollen wie zum Beispiel USB, Mensch-Maschinenkommunikation (MMC), Peripheral-Component-Interconnect-Express (PCI-E), Serial-Advanced-Technology-Attachment (SATA), Parallel-Advanced-Technology-Attachement (PATA), Small-Computer-System-Interface (SCSI), Enhanced-Small-Device-Interface (ESDI) und Intelligent-Drive-Electronics (IDE) gekoppelt sein. Die Daten, die an den Speicherchip MCIP übertragen wurden oder zu übertragen sind, können zeitweise in dem Pufferspeicher CBUF gespeichert werden. Der Pufferspeicher CBUF kann zum Beispiel ein statisches RAM (SRAM) sein.
Das SSD kann als Speichersystem MSYS mit dem in der 6 veranschaulichten Speicherchip MCIP etc. realisiert sein. Dementsprechend kann, da der Speicherchip MCIP mehrere Speicherkapazitäten aufweist, das SSD schnell die Anforderung an eine hohe Kapazität erfüllen und eine Gehäusedicke und einen Energieverbrauch im Vergleich zu dem Fall reduzieren, bei dem ein Speicherchip die gleiche Speicherkapazität aufweist.
Die 41 ist ein schematisches Diagramm eines Serversystems SSYS mit einem SSD und einem Netzwerksystem NSYS mit dem Serversystem SSYS gemäß einer Ausführungsform der erfinderischen Idee.
In Bezug auf die 41 kann das Netzwerksystem NSYS das Serversystem SSYS und erste bis n-te Anschlussgeräte TEM1 bis TEMn aufweisen, die über ein Netzwerk gekoppelt sind. Das Serversystem SSYS kann einen Server SERVER zum Verarbeiten von Anfragen aufweisen, die von den ersten bis n-ten Anschlussgeräten TEM1 bis TEMn empfangen werden, und das SSD zum Speichern von Daten gemäß den Anfragen aufweisen, die von den ersten bis n-ten Anschlussgeräten TEM1 bis TEMn empfangen werden. In diesem Fall kann das in der 41 veranschaulichte SSD das in der 40 veranschaulichte SSD sein. Das heißt, dass das in der 41 veranschaulichte SSD die SSD-Steuereinheit SCTL und den Speicherchip MCIP aufweisen kann und der Speicherchip MCIP kann der in der 6 S veranschaulichte Speicherchip MCIP etc. sein.
Die erfinderische Idee ist insbesondere in Bezug auf beispielhafte Ausführungsformen davon gezeigt und beschrieben worden. Hierin verwendete Begriffe zum Beschrieben der erfinderischen Idee haben nur den Zweck der Beschreibung und haben nicht die Absicht, den Umfang der erfinderischen Idee zu beschränken.
Obwohl das in der 6 veranschaulichte Speichersystem MSYS etc. zum Beispiel als ein 2-dimensionales System beschrieben ist, ist die erfinderische Idee nicht darauf beschränkt. So wie in den 42A und 42B veranschaulicht ist, kann das Speichersystem MSYS ein 3-dimensionales System zum Übertragen oder Empfangen von Signalen durch die Verwendung von Silizium-Durchkontaktierungen (TSVs) zwischen Schichten sein, zum Beispiel zwischen einem Schnittstellenchip ICU und einem Speicherchip MCIP, oder zwischen in der 42B veranschaulichten Speicherchips MICP.
Dementsprechend ist es für den Durchschnittsfachmann selbstverständlich, dass verschiedene Veränderungen in Form und Details davon gemacht werden können, ohne von dem Geist und Umfang der folgenden Ansprüche abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

KR 10-2011-0092219 [0001]

Claims

Speicherchip, der aufweist: eine Speichereinheit (STU), die einen Speicherbereich mit einer beliebigen Kapazität (ADEN) größer als eine erste Standardkapazität von 2ⁿ und kleiner als eine zweite Standardkapazität, die doppelt so groß ist wie die erste Standardkapazität, aufweist; und eine Steuereinheit (COU) zum Steuern von Schreib- und Lese-Vorgängen von Daten (DTA) in und von der Speichereinheit (STU) und die als Einzelchip zusammen mit der Speichereinheit (STU) aufgebaut ist, wobei die Speichereinheit (STU) aufweist: eine erste Sub-Speichereinheit (SSU1), die als Antwort auf ein erstes Auswahlsignal (SS1) aktiviert wird und eine dritte Standardkapazität (2^x) aufweist; und eine zweite Sub-Speichereinheit (SSU2), die als Antwort auf ein zweites Auswahlsignal (SS2) aktiviert wird und eine vierte Standardkapazität (2^y) aufweist, und wobei eine Summe der dritten und vierten Standardkapazitäten gleich der beliebigen Kapazität (ADEN) ist.
Speicherchip nach Anspruch 1, der ferner eine Schnittstelleneinheit (ICU) zum Übertragen oder Empfangen von Daten (DTA1), einer Adresse (Addr1) und eines Steuersignals (XCON1) in Bezug auf die erste Sub-Speichereinheit (SSU1) zu oder von einer externen Vorrichtung als Antwort auf das erste Auswahlsignal (SS1), oder zum Übertragen oder Empfangen von Daten (DTA2), einer Adresse (Addr2) und eines Steuersignals (XCON2) in Bezug auf die zweite Sub-Speichereinheit (SSU2) zu oder von der externen Vorrichtung als Antwort auf das zweite Auswahlsignal (SS2) aufweist.
Speicherchip nach Anspruch 2, wobei die Schnittstelleneinheit (ICU) aufweist: eine erste Eingangs-/Ausgangs-Einheit (IO1) zum Übertragen oder Empfangen der Daten (DTA1), der Adresse (Addr1) und des Steuersignals (XCON1) in Bezug auf die erste Sub-Speichereinheit (SSU1); und eine zweite Eingangs-/Ausgangs-Einheit (IO2) zum Übertragen oder Empfangen der Daten (DTA2), der Adresse (Addr2) und des Steuersignals (XCON2) in Bezug auf die zweite Sub-Speichereinheit (SSU2) und die unabhängig von der ersten Eingangs-/Ausgangs-Einheit (IO1) aufgebaut ist.
Speicherchip nach Anspruch 2, wobei die Schnittstelleneinheit (ICU) eine gemeinsame Eingangs-/Ausgangs-Einheit zum Übertragen oder Empfangen von mindestens einem aus der Gruppe bestehend aus den Daten (DTA1), der Adresse (Addr1) und des Steuersignals (XCON1) in Bezug auf die erste Sub-Speichereinheit (SSU1) und zum Übertragen oder Empfangen von mindestens einem aus der Gruppe bestehend aus den Daten (DTA2), der Adresse (Addr2) und des Steuersignals (XCON2) in Bezug auf die zweite Sub-Speichereinheit (SSU2) aufweist.
Speicherchip nach Anspruch 1, wobei ein Typ von Speicherzellen zum Bilden der ersten Sub-Speichereinheit (SSU1) von dem gleichen Typ wie der Typ der Speicherzellen zum Bilden der zweiten Sub-Speichereinheit (SSU2) ist.
Speicherchip nach Anspruch 1, wobei sich ein Typ von Speicherzellen zum Bilden der ersten Sub-Speichereinheit (SSU1) von dem Typ der Speicherzellen zum Bilden der zweiten Sub-Speichereinheit (SSU2) unterscheidet.
Speicherchip nach Anspruch 1, wobei eine Verwendung von in der ersten Sub-Speichereinheit (SSU1) gespeicherten Daten gleich der Verwendung von in der zweiten Sub-Speichereinheit (SSU2) gespeicherten Daten ist.
Speicherchip nach Anspruch 1, wobei sich eine Verwendung von in der ersten Sub-Speichereinheit (SSU1) gespeicherten Daten von der Verwendung von in der zweiten Sub-Speichereinheit (SSU2) gespeicherten Daten unterscheidet.
Speicherchip, der aufweist: eine Speichereinheit (STU) mit einem Speicherbereich mit einer beliebigen Kapazität (ADEN) größer als eine erste Standardkapazität von 2ⁿ und kleiner als eine zweite Standardkapazität, die doppelt so groß ist wie die erste Standardkapazität; und eine Steuereinheit (COU) zum Steuern von Schreib- und Lese-Vorgängen von Daten in und von der Speichereinheit (STU) und die als Einzelchip zusammen mit der Speichereinheit (STU) aufgebaut ist, wobei auf die Speichereinheit (STU) basierend auf einer Speicheradresse mit einer Anzahl von Bits zugegriffen wird, die um 1-Bit größer als die Speicheradresse ist, die in Bezug auf die erste Standardkapazität festgelegt ist.
Speicherchip nach Anspruch 9, wobei, wenn eine nicht auf die Speichereinheit (STU) abgebildete Adresse empfangen wird, die Steuereinheit (STU) ein Zugriffsergebnis in Bezug auf die Speicheradresse als einen Fehler verarbeitet.