DE102011052959B4

DE102011052959B4 - Halbleiterspeichervorrichtung

Info

Publication number: DE102011052959B4
Application number: DE102011052959.4A
Authority: DE
Inventors: Uk-Song KANG; Young-Hyun Jun; Joo-Sun Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2010-09-03
Filing date: 2011-08-24
Publication date: 2022-05-12
Anticipated expiration: 2031-08-25
Also published as: TWI533318B; US20120059984A1; KR20120024026A; DE102011052959A1; JP6053268B2; CN102385911A; TW201225101A; JP2012059348A; KR101728067B1; US8885380B2

Abstract

Ein Halbleitergehäuse umfassend:eine Gehäuseschnittstelle mit wenigstens einem ersten Paar Anschlüssen,einen Stapel Halbleiterchips (MC);eine Vielzahl von Stapeln Substratdurchgangslöchern (TSV), wobei jeder Stapel Substratdurchgangslöcher eine der Zahl der Halbleiterchips (MC) entsprechende Anzahl an Substratdurchgangslöchern (TSV) aufweist, und jedes Substratdurchgangsloch (TSV) elektrisch mit einem Substratdurchgangsloch (TSV) eines unmittelbar benachbarten Halbleiterchips (MC) verbunden ist; undeine Schnittstellenschaltung (ICC) mit einem Eingang, der mit dem ersten Paar Anschlüssen verbunden ist, um ein Differenzsignal zur Bereitstellung einer ersten Information zu empfangen, und mit einem Ausgang um für wenigstens eines der Vielzahl von Stapeln Substratdurchgangslöchern (TSV) ein Ausgangssignal, das die erste Information im Format eines ein-endigen Signals enthält, bereitzustellen,wobei die Schnittstellenschaltung (ICC) geeignet ist, das Differenzsignal als Multilevelsignal zu erkennen und das einendige Signal, basierend auf dem erkannten Multilevelsignal, auszugeben.

Description

Hintergrund
Ein oder mehrere Aspekte der offenbarten Ausführungsformen beziehen sich auf Halbleiterspeichervorrichtungen, insbesondere auf eine Halbleiterspeichervorrichtung zur effizienten Steuerung der gestapelten Struktur von Halbleiterspeicherchips.
Da immer eine hohe Integrationsdichte und eine hohe Leistung der Halbleiterspeichervorrichtungen gefordert wird, hat die Bedeutung von gestapelten Strukturen von Halbleiterspeicherchips zugenommen. Aufgrund der kompakten Stapelstruktur solcher Halbleiterspeicherbauelemente haben außerdem ungewollte Störungen und Wärme im Zusammenhang mit dem Zugriff auf die Bauelemente zugenommen. Es besteht daher der Bedarf, eine Stapelstruktur von Halbleiterspeicherchips effizient zu steuern, um die hochintegrierte Bauform der Halbleiterspeicherchips aufrecht zu halten und um Störungen und große Hitze im Zusammenhang mit gestapelten Halbleiterspeicherchips zu reduzieren.
US 2010/0095168 A1 offenbart elektronische Vorrichtungen, Systeme und Verfahren zum Betreiben und Konstruieren der elektronischen Vorrichtungen und/oder Systeme umfassend einen eingebetteten Prozessor, der in einem Logikchip angeordnet ist, um neben anderen Funktionen den Selbsttest einer elektronischen Vorrichtungsstruktur in Verbindung mit einem Musterpuffer zu steuern, der in den Logikchip, wenn die elektronische Vorrichtungsstruktur mit dem Logikchip gekoppelt ist.
US 2009/0119464 A1 offenbart ein Speichersystem mit einer Vielzahl von Speichervorrichtungen und einem Speichercontroller. Die Speicherbauelemente sind in einer Kette miteinander gekoppelt. Der Speichercontroller ist mit der Kette gekoppelt und konfiguriert, um einen Speicherzugriffsbefehl auszugeben, der von jedem der Speichergeräte in der Kette empfangen wird und der einen Satz von zwei oder mehr der Speichergeräte auswählt, auf die zugegriffen werden soll.
US 2009/0268539 A1 offenbart einen Chip mit einem Speicherarray und einem Auffrischzähler. Der Auffrischzähler ist so konfiguriert, dass er Auffrisch-Triggersignale empfängt. Der Auffrischzähler ist konfiguriert oder konfigurierbar, um eine Auffrischung des Speicherarrays nur einmal pro i der empfangenen Auffrisch-Triggersignale einzuleiten, wobei i eine Zahl größer als 1 ist.
Zusammenfassung
Ein oder mehrere Aspekte der offenbarten Ausführungsformen stellen Halbleiterspeicherbauelemente mit Halbleitergehäusen zum effizienten Steuern der gestapelten Struktur von Halbleiterspeicherchips zur Verfügung.
In einer Ausführungsform umfasst das Halbleitergehäuse eine Gehäuseschnittstelle, einen Stapel von Halbleiterchips, eine Vielzahl an Stapeln von Substratdurchgangslöchern, und einer Schnittstellenschaltung. Die Gehäuseschnittstelle umfasst wenigstens ein erstes Paar Anschlüsse. Jeder Stapel Substratdurchgangslöcher umfasst eine, der Anzahl Halbleiterchips entsprechende, Vielzahl an Substratdurchgangslöchern, jedes Substratdurchgangsloch ist elektrisch mit dem Substratdurchgangsloch des unmittelbar benachbarten Halbleiterchips verbunden. Die Schnittstellenschaltung umfasst einen Eingang, der mit dem ersten Paar Anschlüsse verbunden ist, um ein Differenzsignal zu empfangen, das eine erste Information bereitstellt, und umfasst einen Ausgang, um ein Ausgangssignal zu wenigstens einem der Vielzahl von Substratdurchgangslochstapeln bereitzustellen, welches die erste Information in einem ein-endigen Signalformat ausgibt.
Gemäß einer weiteren Ausführungsform umfasst das Halbleitergehäuse eine Gehäuseschnittstelle, einen Stapel von Halbleiterchips, eine Vielzahl von Stapeln Substratdurchgangskontakten, und eine Schnittstellenschaltung. Die Gehäuseschnittstelle umfasst wenigstens ein Paar Anschlüsse. Jeder Stapel an Substratdurchgangslöchern umfasst eine Vielzahl an Substratdurchgangslöchern entsprechend der Anzahl Halbleiterchips, jedes Substratdurchgangsloch ist elektrisch mit einem Substratdurchgangsloch des unmittelbar benachbarten Halbleiterchips verbunden. Die Schnittstellenschaltung umfasst einen Eingang, der mit dem ersten Paar Anschlüsse verbunden ist, um ein Differenzeingangssignal, das eine erste Information bereitstellt, zu empfangen, und umfasst einen Ausgang, um ein Differentialausgangssignal zu wenigstens einem der Vielzahl der Stapelsubstratdurchgangskontakte bereitzustellen, welches die erste Information in einem Differenzsignalformat enthält.
Gemäß einer weiteren Ausführungsform umfasst das Halbleitergehäuse eine Gehäuseschnittstelle, einen Stapel Halbleiterchips, eine Vielzahl an Stapeln Substratdurchgangskontakten, und eine Schnittstellenschaltung. Die Gehäuseschnittstelle umfasst wenigstens ein Paar Anschlüsse. Jeder Stapel Substratdurchgangskontakte umfasst eine Vielzahl Substratdurchgangskontakte der entsprechenden Halbleiterchips, jeder Substratdurchgangskontakt ist elektrisch mit einem Substratdurchgangskontakt des unmittelbar benachbarten Halbleiterchips verbunden. Die Schnittstellenschaltung umfasst einen Eingang, der mit dem ersten Paar Anschlüsse verbunden ist, um ein Differenzeingangssignal zu empfangen, das eine erste Information bereitstellt, und umfasst einen Ausgang, um ein Ausgangssignal zu dem wenigstens einen der Vielzahl von Stapelsubstratdurchgangskontakten bereitzustellen, welches die erste Information enthält. Die Schnittstellenschaltung ist geeignet, um das Differentialeingangssignal als Multi-Level-Signal auszuwerten, und basierend auf dem ausgewerteten Multi-Level-Signal ein Ausgangssignal bereitzustellen.
Gemäß einer weiteren Ausführungsform umfasst ein Halbleitergehäuse Gehäuseanschlüsse, die an einen Adressbus angeschlossen werden können, einen Stapel von Halbleiterchips, eine Schnittstellenschaltung und eine Vielzahl von Stapeln Substratdurchgangskontakten. Die Schnittstellenschaltung umfasst einen Adresspuffer, der mit den Gehäuseanschlüssen verbunden ist, um eine externe Adresse zu empfangen, eine Adressübersetzungsschaltung, die verbunden ist, um von dem Adresspuffer eine externe Adresse zu empfangen, und einen Ausgang einer internen Adresse, und einer Monitorschaltung, die geeignet ist, eine Menge von Zugriffoperationen auf wenigstens eine Speicherstelle des Speichechipstapels zu überwachen und ein entsprechendes Überwachungsergebnis bereitzustellen. Jeder Substratdurchgangskontaktstapel umfasst eine Vielzahl Substratdurchgangskontakte entsprechend der Anzahl der jeweiligen Speicherchips des Stapels, jeder Substratdurchgangskontakt ist elektrisch mit einem Substratdurchgangskontakt des unmittelbar benachbarten Halbleiterchips verbunden, jeder Substratdurchgangskontaktstapel ist verbunden, um am Ausgang der Adressübersetzungsschaltung die interne Adresse zu empfangen. Die Adressübersetzungsschaltung ist geeignet, um in Antwort auf das Überwachungsergebnis in der Monitorschaltung die externe Adresse in eine interne Adresse zu übersetzen.
Gemäß einer weiteren Ausführungsform umfasst das Halbleitergehäuse Gehäuseanschlüsse, einen Stapel Halbleiterchips, eine Schnittstellenschaltung, und eine Vielzahl an Stapeln von Substratdurchgangskontakten. Die Schnittstellenschaltung umfasst einen Adresspuffer, der mit den Gehäuseanschlüssen verbunden ist, um eine externe Adresse zu empfangen, und eine Adressübersetzungsschaltung, die verbunden ist, um von dem Adresspuffer die externe Adresse zu empfangen, und hat einen Ausgang, der die interne Adresse ausgibt. Jeder Stapel Substratdurchgangskontakte umfasst eine Vielzahl Substratdurchgangskontakte entsprechend der Halbleiterchips, die alle mit dem Substratdurchgangskontakt des unmittelbar benachbarten Halbleiterchips elektrisch verbunden sind. Jeder Stapel der Vielzahl von Stapeln Substratdurchgangskontakten ist verbunden, um am Ausgang der Adressübersetzungsschaltung eine interne Adresse zu empfangen. Die Schnittstellenschaltung umfasst außerdem einen Aktualisierungscontroller, der mit den Gehäuseanschlüssen in logischer Kommunikation steht und geeignet ist, um ein externes Aktualisierungssteuersignal zu empfangen, wobei der Aktualisierungscontroller geeignet ist eine Reihe interner Aktualisierungssteuersignale auszugeben, und jede der Reihe der internen Aktualisierungssteuersignale geeignet ist, um eine Speicheraktualisierung verschiedener Teile des Speicherchipstapels durchzuführen.
Gemäß einer weiteren Ausführungsform umfasst ein Halbleitergehäuse eine Gehäuseschnittstelle, einen Stapel Halbleiterchips, eine Vielzahl an Stapeln Substratdurchgangskontakten und eine Schnittstellenschaltung. Die Gehäuseschnittstelle umfasst Gehäuseanschlüsse mit wenigstens einem Paar Anschlüssen. Jeder Stapel Substratdurchgangskontakte umfasst eine Vielzahl an Substratdurchgangskontakten der entsprechenden Halbleiterchips, wobei jeder Substratdurchgangskontakt elektrisch mit einem Substratdurchgangskontakt eines unmittelbar benachbarten Halbleiterchips verbunden ist. Die Schnittstellenschaltung umfasst: einen Eingang, der mit einem ersten Paar Anschlüsse verbunden ist, um ein Differentialsignal zu empfangen, das eine erste Information bereitstellt, und umfasst einen Ausgang, um zu wenigstens einem der Vielzahl an Stapeln Substratdurchgangskontakten ein Ausgangssignal mit der ersten Information in einem Einendsignalformat bereitzustellen; einen Adresspuffer, der mit einer Vielzahl Gehäuseanschlüssen verbunden ist, um eine externe Adresse zu empfangen; eine Adressübersetzungsschaltung, die verbunden ist, um von dem Adresspuffer eine externe Adresse zu empfangen, und mit einem Ausgang einer internen Adresse; einer Überwachungsschaltung, die geeignet ist, um eine Menge an Zugriffen auf wenigstens eine Speicherstelle des Speicherchipstapels zu überwachen und um ein entsprechendes Überwachungsergebnis bereitzustellen; und einen Aktualisierungscontroller der logisch mit einer Vielzahl der Gehäuseanschlüsse kommuniziert und geeignet ist, um ein externes Aktualisierungssteuersignal zu empfangen, wobei der Aktualisierungscontroller geeignet ist, eine Reihe interner Aktualisierungssteuersignale auszugeben, und jede der Reihe interner Aktualisierungssteuersignale geeignet ist, um eine Speicheraktualisierung verschiedener Teile des Speicherchipstapels zu veranlassen. Die Adressübersetzungsschaltung ist geeignet, um die externe Adresse in Antwort auf wenigstens das Überwachungsergebnis der Überwachungsschaltung in eine interne Adresse zu übersetzen.
Gemäß einer weiteren Ausführungsform wird ein Verfahren zum Aktualisieren eines Stapels Halbleiterchips in einem Halbleitergehäuse offenbart. Das Verfahren umfasst das Empfangen eines einzelnen externen Aktualisierungsbefehls, und in Antwort auf diesen einzelnen externen Aktualisierungsbefehl das serielle Aktualisieren erster und zweiter Chips des Stapels Halbleiterchips.
Figurenliste
Die im Folgenden beschriebenen beispielhaften Ausführungsformen sind anhand der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren besser zu verstehen.

1 zeigt ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform;
2a bis 2c zeigen die Struktur einer Schnittstellensteuerschaltung in der Halbleiterspeichervorrichtung aus 1 gemäß einer beispielhaften Ausführungsform;
3 zeigt ein Blockdiagramm einer Eingangs-/Ausgangsschnittstelleneinheit in der Schnittstellensteuerschaltung von 2 gemäß einer beispielhaften Ausführungsform;
4 zeigt eine Tabelle mit Beispielen für Durchgangselektroden in der Halbleiterspeichervorrichtung gemäß einer beispielhaften Ausführungsform gemäß einer Kombination eines ersten I/O-Typs und eines zweiten I/O-Typs wie er durch die interne I/O-Einheit und die externe I/O-Einheit von 3 gebildet wird;
5 zeigt ein detailliertes Blockdiagramm einer I/O-Schnittstelle aus 3 gemäß einer beispielhaften Ausführungsform;
6A bis 6C zeigen Beispiele einer gestapelten Struktur von Halbleiterspeicherchips wie sie in den 2a bis 2c gemäß einer beispielhaften Ausführungsform gezeigt sind;
7 und 8 zeigen Beispiele einer gestapelten Struktur von Chips mit Hauptspeicherchips gemäß einer beispielhaften Ausführungsform;
9 zeigt eine Struktur einer Schnittstellensteuerschaltung in der Halbleiterspeichervorrichtung aus 1 gemäß einer weiteren beispielhaften Ausführungsform;
10A bis 10C zeigen Beispiele einer gestapelten Struktur von Halbleiterspeicherchips wie in 9 gezeigt gemäß einer beispielhaften Ausführungsform;
11 zeigt den Fall wenn eine Halbleiterspeichervorrichtung eine Vielzahl von Schnittstellenchips wie in 9 gezeigt aufweist gemäß einer weiteren Ausführungsform;
12 und 13 zeigen verschiedene Formen von Schnittstellenchips aus 9 gemäß beispielhaften Ausführungsformen;
14 stellt den Fall dar, wenn die Schnittstellensteuerschaltung aus 1 in einem Pufferchip BC gemäß einer beispielhaften Ausführungsform beinhaltet ist;
15 zeigt ein Blockdiagramm eines Adresswandlers in der Schnittstellensteuerschaltung aus 1 gemäß einer beispielhaften Ausführungsform;
16 zeigt eine Halbleiterspeichervorrichtung die den Adresswandler aus 15 enthält gemäß einer beispielhaften Ausführungsform;
17A und 17B zeigen Wandelmethoden die bei dem Adresswandler aus 15 angewandt werden gemäß beispielhafter Ausführungsformen;
18 zeigt eine Wandelmethode die bei dem Adresswandler gemäß einer anderen Ausführungsform angewandt wird;
19 und 20 zeigen Blockdiagramme die Verfahren zur Erzeugung von Steuersignalen darstellen die gemäß beispielhafter Ausführungsformen an den Adresswandler aus 15 übertragen werden;
21 zeigt ein Blockdiagramm einer Schnittstellensteuerschaltung die die Adresswandler aus 15 enthält gemäß einer beispielhaften Ausführungsform;
22A und 22B zeigen Beispiele einer Chipadresse die in der in 19 dargestellten empfangenen Adresse enthalten ist gemäß beispielhafter Ausführungsformen;
23 und 24 zeigen Halbleiterspeichervorrichtungen die den Adresswandler aus 15 enthalten gemäß beispielhafter Ausführungsformen;
25A und 25B zeigen Beispiele der Halbleiterspeichervorrichtung aus 1 in der jeder der Halbleiterspeicherchips eine Vielzahl an Speicherbänken enthält gemäß beispielhafter Ausführungsformen;
26 zeigt ein Blockdiagramm eines Adresswandlers in der Halbleitervorrichtung nach 25A und 25B gemäß einer weiteren beispielhaften Ausführungsform;
27A und 27B zeigen Wandelmethoden die von dem Adresswandlers gemäß 26 gemäß einer weiteren beispielhaften Ausführungsform angewandt werden;
28 zeigt ein Blockdiagramm einer Schnittstellensteuerschaltung die den Adresswandler aus 26 gemäß einer weiteren beispielhaften Ausführungsform zeigt;
29A und 29B zeigen Arbeitsabläufe des Adresswandler auf 15 gemäß beispielhafter Ausführungsformen;
30 zeigt ein Blockdiagramm eines Adresswandler in der Vielzahl von Schnittstellensteuerschaltungen gemäß einer beispielhaften Ausführungsform;
31 zeigt ein Blockdiagramm eines Aktualisierungscontrollers in der Schnittstellensteuerschaltung aus 1 gemäß einer beispielhaften Ausführungsform;
32 zeigt ein Taktdiagramm dass die Arbeitsabläufe des Aktualisierungscontrollers von 31 gemäß einer beispielhaften Ausführungsform zeigt;
33 zeigt eine Halbleiterspeichervorrichtung die den Aktualisierungscontroller von 31 enthält gemäß einer weiteren beispielhaften Ausführungsform;
34 bis 37 zeigen Taktdiagramme die die Arbeitsabläufe des Aktualisierungscontrollers von 33 gemäß einer beispielhaften Ausführungsform zeigen;
38 zeigt eine Halbleiterspeichervorrichtung die den Aktualisierungscontroller aus 31 umfasst gemäß einer weiteren beispielhaften Ausführungsform;
39 zeigt ein Taktdiagramm das die Arbeitsabläufe des Aktualisierungscontrollers nach 38 gemäß einer weiteren beispielhaften Ausführungsform zeigt;
40 zeigt ein Blockdiagramm eines Aktualisierungscontrollers wie in 31 gezeigt in einer der Vielzahl von Schnittstellensteuerschaltungen gemäß beispielhafter Ausführungsformen;
41A bis 41C zeigen Blockdiagramme die Fälle darstellen in denen die Schnittstellensteuerschaltung gemäß 1 gemäß einer beispielhaften Ausführungsform wenigstens 2 Vorrichtungen aus einer I/O-Schnittstelle, einem Adresswandler und einem Aktualisierungscontroller enthält;
42 zeigt ein Blockdiagramm dass das in 41C gezeigte Gehäuse gemäß einer beispielhaften Ausführungsform genauer darstellt;
43A bis 43D zeigen verschiedene Beispiele von Halbleiterspeicherchips wie in 1 dargestellt gemäß einer beispielhaften Ausführungsform;
44 zeigt ein schematisches Blockdiagramm eines Halbleiterspeichermoduls das eine Vielzahl von Halbleiterspeichervorrichtungen gemäß 1 umfasst gemäß einer beispielhaften Ausführungsform;
45A bis 46B zeigen Beispiele von Halbleiterspeichermodulen gemäß 44 gemäß einer beispielhaften Ausführungsform;
47 bis 52 zeigen verschiedene Beispiele eines Halbleiterspeichersystems gemäß beispielhafter Ausführungsformen.

Detaillierte Beschreibung der Ausführungsformen
Die im Folgenden im Detail beschriebenen Ausführungsformen nehmen Bezug auf die beiliegenden Figuren. Gleiche Bezugszeichen bezeichnen in allen Figuren die gleichen Elemente. Die gezeigten Ausführungsformen können jedoch auf verschiedene Arten und Weisen verwirklicht werden und sind daher nicht auf die im Folgenden gezeigten Ausführungsformen beschränkt.
Es wird klar gestellt, dass wenn ein Element oder eine Schicht bezeichnet wird als „auf“, „verbunden mit“, „gekoppelt mit“, oder „benachbart zu“ einem anderen Element oder Schicht, dass es dann direkt „darauf, „verbunden“, „gekoppelt“, oder „benachbart zu“ dem anderen Element oder Schicht sein kann oder aber auch dazwischen liegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu wenn es heisst „direkt auf“, „direkt verbunden mit“, „direkt gekoppelt mit“, direkt benachbart zu" kein Element oder Schicht dazwischen liegen kann. Gleiche Bezugszeichen bezeichnen in der gesamten Beschreibung gleiche Elemente. Der im Folgenden benutze Ausdruck „und/oder“ umfasst jede und alle Kombinationen von einem oder mehrere der dazugehörend aufgeführten Ausdrücke.
Es wird klargestellt, dass obwohl die Ausdrücke erster, zweiter, dritter, etc. benutzt werden um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte zu beschreiben diese Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte nicht auf diese Ausdrücke beschränkt sind. Diese Ausdrücke werden allein deshalb genutzt um ein Element, Komponente, Region, Schicht oder Abschnitt von einem anderen Element, Komponente, Region, Schicht oder Abschnitt zu unterscheiden. Ein erstes Element, Komponente, Region, Schicht oder Abschnitt könnte daher auch als zweites Element, Komponente, Region, Schicht oder Abschnitt bezeichnet werden ohne von der Lehre der vorliegenden Erfindung abzuweichen.
Ausdrücke im räumlichen Bezug, wie zum Beispiel „darunter“, „unter“, „unten“, „über“, „darüber“ und ähnliche werden im Folgenden zu vereinfachten Beschreibung genutzt um die Beziehung eines Elements oder Charakteristik im Bezug auf ein anderes Element oder Charakteristik wie in den Figuren dargestellt zu beschreiben. Es soll klargestellt werden, dass die räumlich im Bezug stehenden Ausdrücke auch verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder während des Betriebs zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Beispielsweise, falls die Vorrichtung in den Figuren dargestellt ist, sind Elemente beschrieben als „unter“ oder „darunter“ und andere Elemente oder charakteristische Eigenschaften sind dann ausgerichtet als „drüber“ über den anderen Elementen oder Eigenschaften. Der Ausdruck „darunter“ kann daher beide Ausrichtungen von „darüber“ oder „darunter“ umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (z.B. 90 Grad gedreht oder entsprechend einer anderen Ausrichtung) und die räumliche Beschreibung ist dann entsprechend anzupassen.
Die im Folgenden genutzten Ausdrücke dienen dazu die speziellen Ausführungsformen zu beschreiben und es ist nicht beabsichtigt die vorliegende Erfindung hierdurch zu beschränken. Die im Folgenden genutzten Ausdrücke in Einzahl „ein“, „eine“ und „der“, „die“ sollen auch die Pluralformen mit umfassen es sei denn der Zusammenhang zeigt klar etwas anderes. Es wird außerdem klargestellt dass die in dieser Beschreibung genutzten Ausdrücke „umfasst“, „umfassend“, „enthält“ und/oder „enthaltend“ das Vorhandensein der genannten Eigenschaften, ganzer Zahlen, Schritte, Arbeitsabläufe, Elemente, und oder Komponenten bezeichnet, wobei hierdurch eine oder auch mehrere andere Eigenschaften, wie ganze Zahlen, Schritte, Arbeitsabläufe, Elemente, Komponenten und oder Gruppen davon nicht ausgeschlossen sind.
Die verschiedenen Ausführungsformen werden im Folgenden im Bezug auf Querschnitte und oder perspektivische Darstellungen beschrieben, welche schematische Darstellungen von idealisierten Ausführungsformen (und Zwischenstrukturen) sind. Demgemäß sind auch Änderungen der Formen als Ergebnis zum Beispiel verschiedener Herstellungstechniken und/oder Toleranzen zu erachten. Die gezeigten Ausführungsformen sind daher nicht auf die im vorliegenden dargestellten speziellen Formen von Regionen eingeschränkt sondern umfassen auch Abweichungen der Form beispielsweise aufgrund des Herstellungsverfahrens. Zum Beispiel kann ein Kanten- oder Eckgebiet mit dargestellten scharfen Kanten auch etwas gerundete oder gebogene Eigenschaften haben.
Genauso können als rund- oder kugelförmig dargestellte Elemente auch eine ovale Form oder gerade oder abgeflachte Abschnitte umfassen. Die in den Figuren dargestellte Gebiete sind daher schematisch und ihre Formen werden nur genutzt um die aktuelle Form eines Gebiets oder Elements einer Vorrichtung darzustellen und es ist nicht beabsichtigt den Umfang der dargestellten Ausführungsformen zu beschränken.
Falls nicht anders definiert haben alle im Folgenden benutzen Ausdrücke (inklusive technischer oder wissenschaftlicher Ausdrücke) die gleiche Bedeutung, wie sie im Allgemeinen von einem Fachmann auf dem Gebiet der Erfindung verstanden wird. Es soll außerdem klargestellt werden, dass die Ausdrücke, die von allgemein gebräuchlichen Wörterbüchern genutzt werden, so interpretiert werden, dass ihre Bedeutung der Bedeutung im Zusammenhang mit dem Stand der Technik entspricht und soll nicht derart interpretiert werden in einem idealisierten oder überformalen Sinn, es sei denn, es ist explizit im Folgenden so definiert.
1 zeigt ein Blockdiagramm innerhalb der Speichervorrichtung MD gemäß einer beispielhaften Ausführungsform. Wie in 1 gezeigt, umfasst die Halbleiterspeichervorrichtung MD eine gestapelte Struktur von Halbleiterspeicherchips MC. Jeder der Halbleiterspeicherchips MC kann ein flüchtiger oder nicht-flüchtiger Speicherchip sein. Insofern kann die Halbleiterspeichervorrichtung MD ein Halbleitergehäuse mit einer Vielzahl gestapelter Chips sein. Das Halbleitergehäuse kann auch ein Gehäusesubstrat (nicht gezeigt) umfassen, auf dem die gestapelten Chips angeordnet sind. Außerdem kann die Halbleiterspeichervorrichtung MD auch einen Verkapselungsstoff (nicht gezeigt) umfassen, der die gestapelten Chips bedeckt. Der Verkapselungsstoff kann beispielsweise aus einem Harz oder einem anderen isolierenden Material hergestellt sein, um die Komponenten des Gehäusesubstrats und die Speicherchips vor äußeren Einflüssen zu schützen.
In einer Ausführungsform umfasst jeder der Halbleiterspeicherchips MC ein Speichergebiet ARY zum Speichern von Daten DTA. Obwohl 1 zeigt, dass das Speichergebiet ARY an jedem der Halbleiterspeicherchips MCs in zwei Abschnitte unterteilt ist, ist die vorliegende Erfindung nicht hierauf beschränkt. Jede der Halbleiterspeicherchips MC kann auch ein nicht unterteiltes Speichergebiet umfassen oder ein Speichergebiet, das in mehr als zwei Abschnitte unterteilt ist.
In 1 steuert eine Schnittstellensteuerschaltung ICC den Austausch eines Signals SIG zwischen einer externen Schaltung, z.B. dem Speichercontroller MCC und den Halbleiterspeicherchips MC. Genauer gesagt steuert die Schnittstellensteuerschaltung ICC das Signal SIG, um übertragen zu werden oder um über eine interne Eingangs-/Ausgangseinheit IIO und den Halbleiterspeicherchips MC ausgegeben zu werden, und steuert das Signal SIG, um übertragen zu werden oder um von außen über eine externe Einheit EIO ausgegeben zu werden.
1 zeigt die interne I/O-Einheit IIO und die externe I/O-Einheit EIO durch Pfeile. Aber die interne I/O-Einheit IIO kann auch ein leitendes Material wie Durchgangselektroden sein und die externe I/O-Einheit EIO kann eine Schaltung, wie einen Datenbus umfassen. Insbesondere können die Durchgangselektroden Substratdurchgangslöcher sein (z.B. leitfähiges Material, das durch eine oder mehrere Chips oder Abschnitte von Chips, wie beispielsweise Chipsubstrate, hindurchgeht). In einer Ausführungsform, in der Chips Siliziumchips sind können die Substratdurchgangslöcher Siliziumdurchgangslöcher sein. Der im Folgenden benutzte Ausdruck „Substratdurchgangsloch“ kann sich auf ein einzelnes Loch, das durch einzelnen Chip durchgeht, beziehen oder kann auch eine Gruppe von Löchern bedeuten, die miteinander verbunden sind und durch einen Stapel von Chips hindurchgehen (z.B. einen Stapel von vertikal angeordneten Substratdurchgangslöchern). Genauso kann sich der Ausdruck „Durchgangselektrode“ auf eine Elektrode beziehen, die durch einen einzelnen Chip hindurchgeht oder durch einen Stapel von vertikal angeordneten Elektroden, die durch einen Stapel von Chips hindurchgehen.
In einigen Fällen gehen die Substratdurchgangslöcher komplett durch jeden der entsprechenden Chips in dem Chipstapel hindurch. In anderen Beispielen jedoch können eine oder mehrere Substratdurchgangslöcher nur durch einen oder mehrere der Chips hindurchgehen und dann einen Schaltkreis innerhalb des Chips kontaktieren. Der Schaltkreis ist elektrisch mit den Substratdurchgangslöchern verbunden und kann elektrisch mit einem Anschlusspad oder anderen elektrisch leitfähigen Elementen verbunden sein, die mit einem Substratdurchgangsloch des nächsten unmittelbar benachbarten Chips verbunden sind. Bestimmte Substratdurchgangslöcher können auch durch bestimmte Chips hindurchgehen, ohne den Schaltkreis in dem Chip elektrisch zu kontaktieren.
Gemäß einer Ausführungsform sind die gestapelten Chips vertikal angeordnet und jeder Chip hat die gleichen planaren Ausdehnungen. In dem Fall können auch die äußeren Kanten der Chips gegeneinander ausgerichtet sein. Außerdem können die Chips auch die gleiche Dicke aufweisen und können identische Chips sein. Der Stapel an Chips muss jedoch nicht Chips aufweisen, die alle die gleiche Ausdehnung haben und einige Chips in dem Stapel von Chips können auch kleinere Ausdehnungen als andere haben, oder können im Vergleich zu anderen lateral versetzt angeordnet sein, so dass die äußeren Kanten des Chips nicht miteinander übereinstimmen.
Die externe I/O-Einheit IIO kann ein Systemdatenbus sein, der mit einem externen Speichercontroller MCT verbunden ist. Das Signal SIG, das über die interne I/O-Einheit IIO oder die externe I/O-Einheit EIO übertragen wird, kann ein Adresssignal sein, das die Adresse Addr, das Datensignal, umfassend die Daten DTA, und/oder ein Befehlssignal, umfassend den Befehl CMD für den Betrieb der Halbleiterspeichervorrichtung MD, sein.
Gemäß einer Ausführungsform ist die Schnittstellensteuerschaltung ICC, die als Schnittstelle zwischen der gestapelten Struktur der Halbleiterchips MC, der internen I/O-Einheit IIO und der externen I/O-Einheit EIO wirkt, in der Halbleiterspeichervorrichtung MD angeordnet und kann in verschiedenen Formen, wie unten beschrieben, ausgeführt sein.
2a bis 2c zeigen Strukturen der Schnittstellensteuerschaltung ICC in der Halbleitervorrichtung MD aus 1 gemäß einer beispielhaften Ausführungsform. In Bezug auf 2a ist die Schnittstellensteuerschaltung ICC gemäß einer Ausführungsform der Halbleiterspeichervorrichtung MD in einem der Halbleiterspeicherchips angeordnet. Der Halbleiterspeicherchip, der die Schnittstellensteuerschaltung ICC enthält kann unter den Halbleiterspeicherchips als Hauptspeicherchip MAS bezeichnet werden. D.h. die Halbleiterspeicherchips der Halbleiterspeichervorrichtung MD aus 2a bestehen aus dem Hauptspeicherchip MAS, der die Schnittstellensteuerschaltung ICC umfasst, welche einen oder mehrere Puffer und einen Speicherbereich (nicht gezeigt) enthält, und einer Vielzahl von Nebenspeicherchips SLA, die keine Schnittstellenschaltung ICC enthalten und die einen Speicherbereich (nicht gezeigt) enthalten. Die Schnittstellenspeicherschaltung ICC kann ein Teil eines Chips sein, in Bezug auf einen Schnittstellensteuerchip, der entweder Speicherbereiche umfasst oder der keinen Speicherbereich umfasst und der Schnittstellensteuerchip kann auch zusätzliche Logikabschnitte umfassen oder kann keine Logikabschnitte umfassen. Der Schnittstellensteuerchip kann bestimmte externe Signale von dem internen Schaltkreis des Stapels an Halbleiterspeicherchips entkoppeln, indem sie durch Puffer, Logikschaltung oder andere Prozessschaltkreise durchgeführt werden, kann aber auch bestimmte externe Signale direkt zu den internen Chips (z.B. bestimmte Powersignale) durchführen, ohne solche Signale zu entkoppeln.
Wie oben beschrieben kann die interne I/O-Einheit IIO den Durchgangselektroden (z.B. Substratdurchgangslöcher oder allgemeiner Siliziumdurchgangslöcher) als „TSV“ bezeichnet sein, um die Schnittstellensteuerschaltung ICC mit den Nebenspeicherchips LA elektrisch zu verbinden. Die Durchgangselektroden TSV der internen I/O-Einheit IIO können angeordnet sein um die Adresse Addr, die Daten DTA oder den Befehl CMD entsprechend zu empfangen. In einer Ausführungsform, da die Schnittstellensteuerschaltung ICC in dem Hauptspeicherchip MAS beinhaltet ist, verbindet die interne I/O-Einheit IIO die Schnittstellensteuerschaltung ICC mit dem Hauptspeicherchip MAS über ein internes elektrisches Kabel (nicht gezeigt). Bezugnehmend auf 2a, wie es ebenfalls in anderen Figuren dargestellt ist, sind die Halbleiterspeicherchips voneinander entfernt dargestellt, um die Durchgangselektroden TSV für die elektrische Verbindung der Halbleiterspeicherchips untereinander darzustellen. In Wirklichkeit sind die Halbleiterspeicherchips in der Halbleiterspeichervorrichtung MD derart angeordnet, dass benachbarte Halbleiterspeicherchips über eine Zwischenschicht verbunden sind.
Zum Beispiel, Bezug nehmend auf die 2b und 2c, kann jeder Halbleiterspeicherchip in dem Stapel ein Substrat (SUB) enthalten und jeder Halbleiterspeicherchip in dem Stapel kann von dem nächsten Halbleiterchip in dem Stapel durch eine Zwischenschicht (IL) getrennt sein. Die Zwischenschicht kann beispielsweise eine Isolationsschicht (IL) umfassen, um den Speicherchip elektrisch von dem nächsten benachbarten Speicherchipstapel zu trennen oder kann aber auch ein Haftmaterial oder ein anderes Material sein.
Die Halbleiterspeichervorrichtung MD kann die Durchgangselektroden TSV als stapelförmig angeordnete Substratdurchgangslöcher enthalten, wobei jedes der Substratdurchgangslöcher durch den entsprechenden Chip hindurchgeht. Z.B., wie in 2b und 2c gezeigt, gehen die einzelnen Substratdurchgangslöcher iTSV jeweils durch den entsprechenden Chip in dem Stapel hindurch (z.B. iTSV1 geht durch SUB1, iTSV2 geht durch SUB2 hindurch, usw.). Die einzelnen Substratdurchgangslöcher können vertikal zueinander angeordnet sein, um einen Stapel von Substratdurchgangslöchem zu bilden, die elektrisch miteinander verbunden sind. Z.B. kontaktiert in der Ausführungsform gemäß 2b jedes der einzelnen Substratdurchgangslöcher (iTSV1, iTSV2, iTSV3) ein entsprechendes leitfähiges Pad (Pad1, Pad2, Pad3), das einen leitfähigen Ball oder Kugel kontaktiert, die mit einem speziellen Substratdurchgangsloch des nächsten benachbarten Halbleiterchips verbunden ist. Jedes Pad kann auf einer aktiven Oberfläche eines Chips angeordnet sein und kann die Schaltung des Chips kontaktieren. In der in 2c gezeigten Ausführungsform umfasst jeder Chip ein Substratdurchgangsloch, das elektrisch ein Substratdurchgangsloch des nächsten benachbarten Chips kontaktiert, um einen Stapel von Substratdurchgangslöchern zu bilden, die ein einzelnes durchgehendes Substratdurchgangsloch bilden, das durch den Stapel der Chips hindurchgeht. In dieser Ausführungsform, wie in 2c gezeigt, kann jeder Chip ein Pad umfassen, das das einzelne Substratdurchgangsloch umgibt und elektrisch kontaktiert und das auf einer aktiven Oberfläche des Chips angeordnet ist. Das Pad kann die Schaltung auf dem Chip kontaktieren. Die Ausführungsformen sind nicht auf die in den 2b und 2c gezeigten Ausführungsformen beschränkt, sondern umfassen auch andere Ausführungsformen gestapelter Chips mit entsprechenden Durchgangslöchern.
Obwohl in den 2a bis 2c nicht gezeigt, können die Halbleiterspeicherchips, die voneinander entfernt angeordnet sind, von einer Zwischenschicht gestützt werden (nicht gezeigt).
Wenn die interne I/O-Einheit IIO die Durchgangselektroden TSV in der Halbleiterspeichervorrichtung MD mit hoch integrierten Halbleiterspeicherchips, wie in den 2a bis 2c gezeigt, enthält, wird zur Übertragung mit hoher Bandbreite eine hohe Anzahl von Durchgangselektroden TSV benötigt. In diesem Fall kann sich die Chipgröße über das gewünschte Maß hinaus vergrößern.
Zur Übertragung mit hoher Bandbreite stellt die Halbleiterspeichervorrichtung MD gemäß einer vorteilhaften Ausführungsform eine Schnittstelle bereit, die für die gestapelte Struktur von Halbleiterspeicherchips optimiert ist. Hierfür ist in der Halbleiterspeichervorrichtung MD ein I/O-Typ durch die interne I/O-Einheit IIO ausgebildet und ein I/O-Typ durch die externe I/O-Einheit EIO ausgebildet, die auf verschiedenen Art und Weise kombiniert werden können, wie es weiter unten im Detail beschrieben wird.
3 zeigt ein Blockdiagramm einer I/O-Schnittstellenschaltung IU in der Schnittstellensteuerschaltung ICC von 1 gemäß einer beispielhaften Ausführungsform. Bezugnehmend auf 3 umfasst die Schnittstellensteuerschaltung ICC die I/O-Schnittstelleneinheit IU, welche eine Schnittstelle zwischen einer internen I/O-Einheit IIO zum Empfangen/Übertragen eines Signals gemäß eines ersten I/O-Typs und einer externen I/O-Einheit EIO zum Empfangen/Übertragen eines Signals eines zweiten I/O-Typs. Die I/O-Schnittstelleneinheit IU bildet die Schnittstelle basierend auf der Kombination eines ersten I/O-Typs von IIO und eines zweiten I/O-Typs von EIO gemäß der Tabelle in 4.
4 zeigt eine Tabelle mit Beispielen einer Anzahl von Durchgangselektroden in der Halbleiterspeichervorrichtung MD gemäß einer Kombination eines ersten I/O-Typs und eines zweiten I/O-Typs, wie es von der internen I/O-Einheit IIO und der externen I/O-Einheit EIO verwendet wird.
Bezugnehmend auf die 3 und 4 wird in dem ersten I/O-Typ die Anzahl der Durchlasselektroden, die in der internen I/O-Einheit IIO enthalten ist, entsprechend der von der Halbleiterspeichervorrichtung MD benötigten Bandbreite ermittelt. Die externe I/O-Einheit EIO empfängt/überträgt gemäß einer Ausführungsform der Erfindung ein Signal entsprechend eines von verschiedenen I/O-Typen inklusive dem Differential-I/O-Typ. Gemäß einer Ausführungsform wird angenommen, dass die externe I/O-Einheit EIO gemäß dem Differential-I/O-Typ betrieben wird und insbesondere gemäß eines X32-Differential-I/O-Typs, so dass die Halbleiterspeichervorrichtung MD eine höhere Datenübertragungsrate erreicht. Wenn die externe I/O-Einheit EIO der Halbleiterspeichervorrichtung MD ein Signal gemäß einem ein-endigen I/O-Typ überträgt und empfängt, wird die Anzahl der benötigten Durchgangselektroden gemäß einer der folgenden Bedingungen ermittelt. Wenn der zweite I/O-Typ der ein-endige I/O-Typ ist, sollte gemäß einer Ausführungsform die Anzahl der Pins (nicht gezeigt) zweimal größer sein als wenn der zweite I/O-Typ der Differential-I/O-Typ ist, so dass die Halbleiterspeichervorrichtung MD von der externen I/O-Einheit EIO ein Signal empfängt.
Der erste I/O-Typ kann einer von verschiedenen I/O-Typen aus Tabelle gemäß 4 sein. Z.B. kann der erste I/O-Typ ein ein-endiger I/O-Typ sein, in dem ein Signal über die interne I/O-Einheit IIO übertragen wird. In diesem Fall wird angenommen, dass die Halbleiterspeichervorrichtung eine Bandbreite von 160 GB/Sek. für eine 200 MHz Taktfrequenz benötigt. Diese Annahme wird auch auf andere Ausführungsbeispiele angewandt.
Wenn der erste I/O-Typ ein ein-endiger I/O-Typ ist und der zweite I/O-Typ ist der Differential-I/O-Typ, benötigt die Halbleiterspeichervorrichtung MD 6400 Durchgangselektroden, die bei einer Datenübertragungsrate von 200 Mbps arbeiten (Fall 1). D.h., wenn der erste I/O-Typ ein einendiger I/O-Typ ist, sollte das Produkt aus der Anzahl der benötigten Durchgangselektroden und der Datenrate jeder der Durchgangselektroden der von der Halbleiterspeichervorrichtung MD benötigten Bandbreite entsprechen.
In diesem Fall variiert die Anzahl der Durchgangselektroden gemäß der Datenraten der Durchgangselektroden genauso wie die Bandbreite. Z.B., wenn die Datenrate der Durchgangselektroden der Halbleiterspeichervorrichtung MD sich verdoppelt, z.B. 400 Mbps, werden 3200 Elektroden für die Halbleiterspeichervorrichtung MD benötigt, um eine Bandbreite von 160 GB/Sek. zu erhalten (Fall 2). Die Datenrate jeder der Durchgangselektroden kann angepasst werden, indem die Burstlänge des über jede der Durchgangselektroden übertragenen/empfangenen Datensignals verändert wird. Mit anderen Worten, ein Vergleich von Fall 1 und Fall 2 ergibt, dass sich die Datenrate der Durchgangselektroden ebenso verdoppelt, wenn sich die Burstlänge der Daten verdoppelt.
D.h., wenn die Burstlänge der Daten auf „4“ gesetzt wird, benötigt die Halbleiterspeichervorrichtung MD 1600 Durchgangselektroden über eine Datenrate von 800 Mbps unter den gleichen Voraussetzungen arbeiten (Fall 3).
Demgemäß, wenn der I/O-Typ ein einendiger I/O-Typ ist und der zweite I/O-Typ ein Differential-I/O-Typ, kann die I/O-Schnittstelleneinheit IU aus 3 die in 5 dargestellte Struktur aufweisen.
In Bezug auf 5 kann die I/O-Schnittstelleneinheit IU einen Seriell-Parallel-Wandler aufweisen, der ein externes Signal SIG1 empfängt, das aus X-Bits besteht (X entspricht hierbei einer ganzen Zahl gleich oder größer als 2), über eine externe I/O-Einheit EIO gemäß dem Differential-I/O-Typ und wandelt das externe Signal SIG1 in einen paralleles Signal SIG2, und ein Treiber TSVW, der das parallele Signal SIG2, das über den Seriell-Parallel-Wandler DSER empfangen wurde, zu den Durchgangselektroden liefert. Wie oben beschrieben, falls das von der externen I/O-Einheit EIO empfangene Signal SIG1 gemäß dem Differential-I/O-Typ ein 32-Bit-Signal ist, d.h., wenn X gleich 32 ist, dann ist das parallele Signal SIG2 ein XxBL-Bits-Signal.
Die I/O-Schnittstelleneinheit IU kann außerdem einen Empfänger TSVR umfassen, der ein internes Signal SIG3 über die interne I/O-Einheit IIO gemäß einem ein-endigen I/O-Typ empfängt, und einen Reihenwandler SWR, der das interne Signal SIG3, empfangen von dem Empfänger TSVR, in ein serielles Signal SIG4 wandelt und das serielle Signal SIG4 über die externe I/O-Einheit EIO überträgt.
Mit Bezug auf 4 wird der Fall beschrieben, wenn der erste I/O-Typ ein Multilevel-I/O-Typ ist. Multilevelsignale sind Signale, die drei oder mehr Bitzustände darstellen und als solche übersetzt werden (z.B. ein Typ von Multilevelsignal kann die vier Zustände 00, 01, 10 und 11 entsprechend vier verschiedener Spannungslevel entsprechen), während Einzellevelsignale nur zwei Bitzustände (z.B. 1 oder 0) darstellen können. Wenn ein Multilevel-I/O-Typ-Signal über die interne I/O-Einheit IIO übertragen und empfangen wurde, benötigt die Halbleiterspeichervorrichtung MD insbesondere bei der 4-Level-Methode 3200 Durchgangselektroden, die bei einer Datenrate von 400 Mbps betrieben werden (Fall 4). D.h., wenn der erste I/O-Typ ein Multilevel-I/O-Typ ist, sollte das Produkt aus der Anzahl benötigter Durchgangselektroden und der Datenrate jeder der Durchgangselektroden der benötigten Bandbreite der Halbleiterspeichervorrichtung MD entsprechen.
Wenn jedoch beim Multilevel-I/O-Typ die Burstlänge der Daten auf 2 gesetzt wurde, benötigt die Halbleiterspeichervorrichtung MD 1600 Durchgangselektroden, die bei einer Datenrate von 800 Mbps unter den gleichen Bedingungen arbeiten (Fall 5). Wenn die Burstlänge der Daten auf 4 gesetzt wird, benötigt die Halbleiterspeichervorrichtung MD ebenso 1600 Durchgangselektroden, die bei einer Datenrate von 800 Mbps unter den gleichen Bedingungen betrieben werden (Fall 6).
Wenn schließlich die interne I/O-Einheit IIO entsprechend dem Differential-I/O-Typ betrieben wird, benötigt die Halbleiterspeichervorrichtung MD 12.800 Durchgangselektroden, die bei einer Datenrate von 200 Mbps betrieben werden (Fall 7). D.h., wenn der erste I/O-Typ ein Differential-I/O-Typ ist, sollte das Produkt der doppelt so vielen benötigten Durchgangselektroden und der Datenrate jeder der Durchgangselektroden die Bandbreite ergeben, die von der Halbleiterspeichervorrichtung MD benötigt wird.
Wird die Burstlänge der Daten jedoch auf 2 gesetzt, wenn die interne I/O-Einheit IIO als Differential-I/O-Typ betrieben wird, benötigt die Halbleiterspeichervorrichtung MD 6400 Durchgangselektroden, die bei einer Datenrate von 400 Mbps (Fall 8) betrieben werden. Wenn die Burstlänge der Daten auf 4 gesetzt wird, benötigt die Halbleiterspeichervorrichtung MD 3200 Durchgangselektroden, die bei einer Datenrate von 800 Mbps unter den gleichen Bedingungen betrieben werden (Fall 9).
Verschiedene Kombinationen von I/O-Typen, wie sie von der internen I/O-Einheit IIO und der externen I/O-Einheit EIO der Halbleiterspeichervorrichtung gemäß verschiedener Ausführungsformen genutzt werden, wurden oben beschrieben. Wie oben beschrieben, kann die Halbleiterspeichervorrichtung die I/O-Typen, die von der internen I/O-Einheit und der externen I/O-Einheit genutzt werden, entsprechend bestimmen, basierend auf der Anzahl der benötigten Durchgangselektroden. Die Halbleiterspeichervorrichtung kann die I/O-Typen, die von der internen I/O-Einheit und der externen I/O-Einheit genutzt werden, auch auf Basis der Datenrate jeder der Durchgangselektroden bestimmen. Das erfinderische Konzept ist jedoch nicht auf die oben genannte Beschreibung beschränkt. Gemäß einer weiteren Ausführungsform ist eine Schnittstellensteuerschaltung derart konfiguriert, dass nur bestimmte Signaltypen, wie beispielsweise Datensignale zwischen den verschiedenen I/O-Typen konvertiert werden (z.B. von Differential- zu einendig), während andere Signaltypen, z.B. Adress- oder Steuersignale oder Leistungsverbindungen, nicht zwischen den verschiedenen I/O-Typen konvertiert werden. D.h. gemäß einer Ausführungsform werden nur Datensignale zwischen den verschiedenen I/O-Typen von der Schnittstellensteuerschaltung ICC konvertiert.
Eine I/O-Schnittstelleneinheit IU der Halbleiterspeichervorrichtung kann die Schnittstelle für verschiedene I/O-Protokolle bereitstellen, um eine optimierte Schnittstelle für eine Stapelstruktur von Halbleiterspeicherchips zu bilden, die für eine hohe Bandbreite arbeitet.
Nochmals Bezugnehmend auf 2a ist die Anzahl der Nebenspeicherchips SLA der Halbleiterspeichervorrichtung MD nicht begrenzt. Z.B. kann die Halbleiterspeichervorrichtung MD auch drei Nebenspeicherchips SLA1 bis SLA3 umfassen, in denen das Übertragen und Empfangen eines Signals über die Schnittstellensteuerschaltung ICC in einem Hauptspeicherchip MAS gesteuert wird, wie es in 6A dargestellt ist. Alternativ dazu kann die Halbleiterspeichervorrichtung MD auch sieben Nebenspeicherchips SLA1 bis SLA7 umfassen, wie es in 6B dargestellt ist, oder 15 Nebenspeicherchips SLA1 bis SLA15, wie es in 6C dargestellt ist.
Die Schnittstellensteuerschaltung ICC in dem Hauptspeicherchip MAS kann über die Durchgangselektroden TSV aus 2a mit den entsprechenden Nebenspeicherchips SLA ein Signal austauschen, wobei die Durchgangselektroden TSV mit den Nebenspeicherchips SLA verbunden sind. Alle Durchgangselektroden TSV können durch alle Nebenchips hindurchgehen oder gemäß einiger Ausführungsformen können auch einige oder keine der Durchgangselektroden durch die Nebenchips hindurchgehen, und einige oder alle können auch nur durch eine Untergruppe von Nebenchips hindurchgehen. Die
6A bis 6C zeigen Fälle, in welchen eine Halbleiterspeichervorrichtung einen Hauptspeicherchip umfasst, wobei das erfinderische Konzept nicht hierauf beschränkt ist. Gemäß anderer Ausführungsformen kann die Halbleiterspeichervorrichtung MD aus 2a auch eine Vielzahl von Hauptspeicherchips umfassen. Die 7 und 8 zeigen Fälle, in denen eine Halbleiterspeichervorrichtung MD eine Vielzahl von Hauptspeicherchips umfasst.
Bezugnehmend auf 7 kann die Halbleiterspeichervorrichtung MD zwei Hauptspeicherchips umfassen, z.B. einen ersten Halbleiterchip MAS1 und einen zweiten Hauptspeicherchip MAS2. Der erste Hauptspeicherchip MAS1 kann eine erste Schnittstellensteuereinheit ICC1 umfassen, die die Eingangsdaten und die Ausgangsdaten von dem ersten Hauptspeicherchip MAS1 und den ersten bis dritten Nebenspeicherchips SLA1, SLA2 und SLA3 steuert. Genauso kann der zweite Hauptspeicherchip MAS2 eine zweite Schnittstellensteuereinheit ICC2 umfassen, die den Eingang der Daten zu und den Ausgang der Daten von dem zweiten Hauptspeicherchip MAS2 und der vierten bis sechsten Nebenspeicherchips SLA4, SLA5 und SLA6 steuert.
Der zweite Hauptspeicherchip MAS2 kann auf dem dritten Nebenspeicherchip SLA3 angeordnet sein, der von den Nebenspeicherchips SLA1 bis SLA3 am weitesten von dem ersten Hauptspeicherchip MAS 1 entfernt ist, und in welchem der Eingang und der Ausgang von Daten durch die erste Schnittstellensteuerschaltung ICC1 gesteuert wird. Der zweite Hauptspeicherchip MAS2 kann mit dem ersten Hauptspeicherchip MAS1 über eine Übertragungsdurchgangselektrode TRA auf dem Substrat SUB (z.B. ein Gehäusesubstrat, nicht gezeigt in 7) verbunden sein, um ein Signal mit der externen Schaltung MCT in 1 über die externe I/O-Einheit EIO in 1 auszutauschen.
In Bezug auf 8 kann die Halbleiterspeichervorrichtung MD beispielsweise vier Hauptchips MAS1 bis MAS4, anders als in 7 gezeigt, umfassen. Ebenfalls anders als in 7 können die vier Nebenspeicherchips SLA1 bis SLA4 vier Schnittstellenschaltungen ICC1 bis ICC4 entsprechen, welche in den Hauptspeicherchips MAS1 bis MAS4 in 8 enthalten sind. In der Halbleiterspeichervorrichtung MD können die Hauptchip MAS 1 bis MAS4 individuell auf dem Substrat SUB montiert sein und über Drahtverbindungen WW elektrisch verbunden sein.
Wenn eine Halbleiterspeichervorrichtung eine Vielzahl von Hauptspeicherchips enthält, müssen den Hauptspeicherchips verschiedene Kennungen zugewiesen werden, so dass nur ein Hauptspeicherchip, dem eine bestimmte Kennung zugewiesen wurde, zu einer bestimmten Zeit betrieben werden kann, wodurch verhindert wird, dass mehrere Hauptspeicherchips gleichzeitig aktiviert sind. So eine Steuerung wird durch den Speichercontroller MCT in 1 durchgeführt.
Auch wenn der Fall beschrieben wurde, in dem eine Schnittstellensteuereinheit ICC, wie in 1 beschrieben, in einem Hauptspeicherchip in einer Stapelstruktur von Halbleiterspeicherchips beschrieben wurde, ist die Erfindung nicht hierauf beschränkt.
Z.B., Bezug nehmend auf 9, kann die Schnittstellensteuereinheit ICC auch in einem Schnittstellenchip IC getrennt von der Stapelstruktur aus Halbleiterspeicherchips MCS angeordnet sein. Der Schnittstellenchip IC kann auf dem Substrat SUB in 8 montiert sein und mit den Halbleiterspeicherchips MC über eine Vielzahl von Durchgangselektroden TSV ein Signal austauschen.
Die Anzahl der Halbleiterspeicherchips in der Halbleiterspeichervorrichtung MD in 9 ist jedenfalls nicht auf diese Anzahl beschränkt. Z.B. kann die Halbleiterspeichervorrichtung MD vier Halbleiterspeicherchips MC1 bis MC4, wie in 10A dargestellt, umfassen, kann aber auch acht Halbleiterspeicherchips MC1 bis MC8, wie in 10B dargestellt, umfassen, oder kann auch 16 Halbleiterspeicherchips MC1 bis MC16, wie in 10C dargestellt, umfassen, oder kann eine andere Zahl an Halbleiterspeicherchips umfassen.
9 zeigt den Fall, in dem die Halbleiterspeichervorrichtung MD einen Schnittstellenchip IC umfasst, wobei das erfinderische Konzept nicht hierauf beschränkt ist und die Halbleiterspeichervorrichtung auch eine Vielzahl von Schnittstellenchips umfassen kann. 11 zeigt eine Halbleiterspeichervorrichtung MD, die beispielsweise zwei Schnittstellenchips IC1 und IC2 umfasst.
Bezug nehmend auf 11 kann der zweite Schnittstellenchip IC2 auf einem Halbleiterspeicherchip MC2 angeordnet sein, in welchem der Eingang und der Ausgang eines Signals durch den ersten Schnittstellenchip IC1 gesteuert wird. In diesem Fall ist der zweite Schnittstellenchip IC2 mit dem ersten Schnittstellenchip IC1 über die Übertragungsdurchgangselektrode TRA auf dem Substrat (nicht gezeigt) verbunden, um ein Signal mit der externen Schaltung über die externe I/O-Einheit EIO auszutauschen.
Nochmals Bezug nehmend auf 9 hat der Schnittstellenchip IC, wie in 9 gezeigt, die gleiche Größe wie der Halbleiterspeicherchip MC, kann aber auch kleiner als die Halbleiterchips MC sein, wie in 12 dargestellt. Z.B. kann der Schnittstellenchip IC in einer Ausführungsform auch keinen Speicherbereich ARY aus 1 in dem Halbleiterspeicherchip enthalten. Aber selbst wenn der Schnittstellenchip IC kleiner als die Halbleiterspeicherchips MC ist, müssen die Halbleiterspeicherchips MC stabil auf dem Schnittstellenchip IC angeordnet sein.
Diesbezüglich kann in Bezug auf 13 die Halbleiterspeichervorrichtung MD ein Füllmaterial FL zwischen dem Substrat SUB und einem ersten Halbleiterspeicherchip MC1 nahe dem Schnittstellenchip aufweisen. Das Füllmaterial FL kann ein organisches Material sein, wie beispielsweise ein Polymer, und kann auf dem gleichen Niveau wie der Schnittstellenchip IC angeordnet sein und benachbart zur Seitenoberfläche des Schnittstellenchips IC. Gemäß einer Ausführungsform umgibt das Füllmaterial FL den Schnittstellenchip IC auf allen Seiten. Das Füllmaterial kann ebenso als Wärmeverteiler dienen und kann beispielsweise eine oder mehrere Lötkugeln oder Metallzylinder enthalten, um das Verteilen der Wärme von der Halbleiterspeichervorrichtung zu unterstützen.
14 zeigt den Fall in dem die Schnittstellensteuerschaltung ICC aus 1 in dem Pufferchip BC umfasst ist gemäß einer beispielhaften Ausführungsform. Bezug nehmend auf 14 kann die Schnittstellensteuerschaltung ICC gemäß einer Ausführungsform einer Halbleiterspeichervorrichtung MD in dem Pufferchip BC angeordnet sein, der separat von der Stapelstruktur der Halbleiterspeicherchips MC angeordnet ist, wobei Pufferdaten über eine interne I/O-Einheit IIO oder eine externe I/O-Einheit EIO übertragen oder empfangen werden. Die Halbleiterspeichervorrichtung MD von 14 hat die gleiche Struktur wie in einer der 9 bis 13 dargestellt.
Die in den 2 bis 14 gezeigten Schnittstellensteuerschaltungen können eine Schnittstelle zwischen einer internen I/O-Einheit und einer externen I/O-Einheit, die ein Signal gemäß einem ersten I/O-Typ und einem zweiten I/O-Typ übertragen oder empfangen, sind aber nicht hierauf beschränkt.
Eine Schnittstellensteuerschaltung einer Halbleiterspeichervorrichtung gemäß einer weiteren Ausführungsform kann die Struktur und die Funktion haben, um zu verhindern, dass die Leistung eines Halbleiterspeicherchips durch übermäßigen Zugriff der Halbleiterspeicherstapelstruktur untereinander verschlechtert wird oder um ein Koppelphänomen zu verhindern oder um das Auftreten eines Fehlers zwischen der Halbleiterspeicherchipstapelstruktur, wie weiter unten beschrieben, zu verhindern.
15 zeigt ein Blockdiagramm eines Adresswandlers AS in der Schnittstellensteuerschaltung ICC aus 1 gemäß einer beispielhaften Ausführungsform.
Wenn eine Halbleiterspeichervorrichtung MD, wie in 1 gezeigt, eine Stapelstruktur von Halbleiterspeicherchips MC enthält und ein bestimmter Halbleiterspeicherchip MC oder eine bestimmte Region eines Halbleiterchips (z.B. eine Speicherbank, ein Speicherblock, eine bestimmte Wortleitung oder eine Gruppe von Wortleitungen) öfter als andere Halbleiterspeicherchips MC oder Gebiete angesteuert werden, wird lediglich die Leistung für nur genau diesen speziellen Halbleiterspeicherchip oder -gebiet aufgrund von Überhitzung oder übermäßigem Gebrauch verschlechtert. Die Verschlechterung der Leistung aller oder eines Teils der Halbleiterspeicherchips kann generell die Zuverlässigkeit der Halbleiterspeichervorrichtung MD verschlechtern. Um dies zu verhindern enthält eine Halbleiterspeichervorrichtung MD einer weiteren Ausführungsform einen Adresswandler AS, der eine Chipadresse MCaddr entsprechend der Kennzeichnung des Halbleiterspeicherchips auf den zugegriffen werden soll überwacht, diese Chipadresse MCaddr des Halbleiterspeicherchips umwandelt (z.B. die Chipadresse in eine andere Chipadresse übersetzt) und die Chipadresse MCaddr eines anderen Halbleiterspeicherchips ausgibt, wenn der Halbleiterspeicherchip öfter angesteuert wurde als andere Halbleiterspeicherchips. Der Adresswandler AS ist nicht darauf beschränkt Chipadressen auszutauschen, sondern kann zusätzlich zum Wandeln der Adressen von verschiedenen Chips aus einem Stapel von Chips (z.B. den Chipadressen) auch Adressen von Chipabschnitten wandeln, so wie beispielsweise individuelle Chipbänke innerhalb der Chips.
Gemäß einer Ausführungsform wird angenommen, dass die Stapelstruktur der Halbleiterspeicherchips MC einen Speicherbereich mit gleicher Größe und Struktur aufweisen. D.h., wenn die Chipadresse verändert wird, kann der gleiche Speicherbereich eines anderen Speicherchips entsprechend der Adresse angesteuert werden.
16 zeigt eine Halbleiterspeichervorrichtung, die den Adresswandler AS gemäß 15 enthält gemäß einer weiteren beispielhaften Ausführungsform. Bezug nehmend auf 16 umfasst der Adresswandler AS aus 15 eine Schnittstellensteuerschaltung ICC in dem Hauptspeicherchip MAS, wie in 3 gezeigt. Wie in 16 gezeigt, werden Chipadressen MCaddrs mit verschiedenen Werten einer Vielzahl von Halbleiterspeicherchips entsprechend zugewiesen. Z.B. kann die Chipadresse MCaddr des Hauptspeicherchips MAS „1“ sein und die Chipadresse MCaddr des ersten Nebenspeicherchips SLA1 kann „2“ sein.
Der Adresswandler AS kann die Chipadressen MCaddrs, die entsprechend der Vielzahl von Halbleiterspeicherchips verschiedene Werte aufweisen, umwandeln und als Antwort auf das Kontrollsignal XCON geänderte Chipadressen MCaddrs' ausgeben. Gemäß einer Ausführungsform kann der Controller den freien Speicher in den verschiedenen Chips überwachen, und wenn der Controller ermittelt, dass ein Bereich eines ersten Chip (z.B. eine Bank, ein Block oder eine Wortleitung) übermäßig genutzt wird und aber die gleiche Region eines zweiten Chips zugänglich ist (z.B. wenn keine Daten darin gespeichert sind) kann der Controller die Chipadressen MCaddrs in den Chipadressen MCaddrs' ändern und die Daten in dem Bereich des ersten Chip können in dem Bereich in dem zweiten Chip geschrieben werden, so dass während nachfolgender Zugriffe bevorzugt der zweite Chip als der erste Chip angesteuert wird, wodurch die Benutzung des übermäßig genutzten Gebiets des ersten Chips reduziert wird. Obwohl die Adressänderungen wie oben beschrieben Änderungen von Chipadressen sind, können auch andere Adressen, wie beispielsweise Speicherbankadressen, zwischen verschiedenen Chips oder innerhalb des gleichen Chips genauso verändert werden.
Gemäß einer weiteren Ausführungsform kann anstelle des Überwachens des freien Speichergebiets, wenn ein Bereich eines ersten Chips als übermäßig genutzt ermittelt wird, selbst wenn in dem gleichen Gebiet eines zweiten Chips Daten gespeichert sind, ein drittes Gebiet eines der Chips oder eines dritten Chips als vorübergehender Speicher genutzt werden (z.B. als Puffer), so dass die Daten, die in dem zweiten Chip gespeichert sind, in dem Puffer gespeichert werden und die Daten von dem ersten Chip in den zweiten Chip übertragen werden und Daten aus dem Puffer in den ersten Chip übertragen werden und dann die Chipadressen MCaddrs umgewandelt werden, um die geänderten Chipadressen MCaddrs' auszugeben, so dass die beiden Speichergebiete ausgetauscht werden, wenn auf den Speicher nacheinander zugegriffen wird.
Obwohl nicht in 16 der anderen Figuren dargestellt, kann die Schnittstellensteuerschaltung ICC eine Chipadresse MCaddr', die von dem Adresswandler AS empfangen wurde, über die Elektrode CST aus der Vielzahl der Durchgangselektroden TSV an eine Chipauswahl übertragen. Die Chipadresse MCaddr' kann auch mit anderen Mitteln zu dem Hauptspeicherchip MAS, welcher die Schnittstellensteuerschaltung ICC übertragen werden, beispielsweise mit einer internen Leitung (nicht gezeigt) in dem Hauptspeicherchip MSA. 16 zeigt, dass die Chipauswahldurchgangselektrode SST die äußerst linke Durchgangselektrode aus der Vielzahl der Durchgangselektroden ist, dies ist jedoch nicht darauf beschränkt.
16 zeigt, dass nur eine Chipauswahldurchgangselektrode SSC durch den Chipstapel hindurch geht und in der Halbleiterspeicheranordnung MD enthalten ist, jedoch ist die Anzahl der Chipauswahldurchgangselektroden CST, die durch den Chipstapel hindurch gehen, nicht hierauf beschränkt und kann entsprechend der Anzahl der Bits der Chipadressen MCaddr ausgewählt werden.
Der Adresswandler AS gemäß einer beispielhaften Ausführungsform kann die Chipadresse in eine von verschiedenen Formen ändern, wie es oben im Hinblick auf 17 und 18 beschrieben wurde.
Die 17A und 17B zeigen Wandelmethoden, die von dem Adresswandler AS aus 15 gemäß bestimmter Ausführungsformen durchgeführt werden. Bezugnehmend auf 17A, wenn der Adresswandler AS kein Wandeln durchführt, gibt der Adresswandler AS eine Chipadresse MCaddr' aus, mit dem gleichem Wert, die die Eingangschipadresse MCaddr ist. Falls beispielsweise die Chipadresse MCaddr des ersten Speicherchips ‚1‘ ist, dann ist die Chipadresse MCaddr' des ersten Speicherchips wie sie von dem Adresswandler AS ausgegeben wird, auch ‚1‘.
Bezugnehmend auf 17B kann der Adresswandler AS als Antwort auf ein Steuersignal XCON eine Chipadresse MCaddr umwandeln und eine andere Chipadresse MCaddr' ausgeben, wie es mit einer gepunkteten Linie gezeigt ist. Beispielsweise kann der Adresswandler AS die Chipadresse MCaddr (‚4‘) eines vierten Speicherchips umwandeln und eine Chipadresse MCaddr' (‚3‘) eines dritten Speicherchips ausgeben, und kann die Chipadresse MCaddr (‚3‘) des dritten Speicherchips umwandeln und die Chipadresse MCaddr' (‚4‘) des vierten Speicherchips ausgeben. Der Adresswandler AS kann auch die Chipadresse MCaddr (‚n-1‘) eines (n-1)ten Speicherchips umwandeln und die Chipadresse MCaddr' (‚n‘) eines (n)ten Speicherchips ausgeben und kann die Chipadresse MCaddr (‚n‘) des (n)ten Speicherchips umwandeln und die Chipadresse MCaddr' (‚n-1‘) des (n-1)ten Speicherchips ausgeben. Das heißt gemäß dieser Ausführungsform kann der Adresswandler AS zwischen einer geraden und einer ungeraden Chipadresse in Antwort auf das Steuersignal XCON umwandeln, das Verfahren ist aber nicht hierauf beschränkt.
18 zeigt ein Scrambling-Verfahren, das gemäß einer weiteren Ausführungsform an dem Adresswandler AS in 15 ausgeführt werden kann. Bezugnehmend auf 18 kann der Adresswandler AS die Chipadresse MCaddr (‚4‘) eines 4ten Speicherchips umwandeln und die Chipadresse MCaddr' (‚2‘) eines 2ten Speicherchips ausgeben und die Chipadresse MCaddr (‚2‘) eines zweiten Speicherchips umwandeln und die Chipadresse MCaccr' (‚4‘) des 4ten Speicherchips ausgeben, wie durch die gepunktete Linie dargestellt. Außerdem können Adresswandler gemäß weiterer Ausführungsformen das Wandeln gemäß einer oder anderer verschiedener Methoden durchführen. Zum Beispiel kann das Wandeln nicht ausschließlich zwei Eingangschipadressen MCaddr ändern, so dass die entsprechende Ausgangschipadresse MCaddr' gegeneinander ausgetauscht wird. Vielmehr können auch drei oder mehrere Eingangsadressen umgewandelt werden, um drei oder mehr verschiedene Ausgangsadressen auf verschiedene Art und Weisen zu ergeben.
Gemäß der oben beschriebenen Ausführungsform wird das Adresswandeln gemäß dem Steuersignal XCON durchgeführt. In einer Ausführungsform wird das Kontrollsignal XCON zum Steuern eines Adresswandlers AS mit Hilfe eines Zählers CT in der Schnittstellensteuerschaltung ICC, wie in den 19 oder 20 gezeigt, erzeugt.
Unter Bezugnahme auf 19, wenn der Speichercontroller MCT außerhalb der Halbleiterspeichervorrichtung MD eine Adresse Addr an die Halbleiterspeichervorrichtung MD überträgt, überträgt der Speichercontroller MCT einen Zählbefehl CMD_CU an den Zähler CT in der Schnittstellensteuerschaltung ICC. Das heißt, der Speichercontroller MCT überwacht eine oder mehrere der Chipadressen, die übertragen werden sollen. Wenn das Zählkommando CMD_CU in den Zähler CT für eine spezielle Adresse, eine vorher festgelegte Anzahl oft oder öfter eingegeben wird, erzeugt der Zähler CT ein Steuersignal XCON und überträgt dieses an einen Adresswandler AS. Das Steuersignal XCON weist den Adresswandler AS an, die Adresse in eine davon verschiedenen Adresse (zum Beispiel kann ein Adressaustausch mit einem anderen Chip durchgeführt werden, sowie beispielsweise ein Chip an einer Adresse mit einer niedrigen Zahl bei dem Zähler CT) zu wandeln.
Andererseits in Bezug auf die 20 kann die Adresse Addr auch direkt dem Zähler CT in der Schnittstellensteuerschaltung ICC zugeführt werden. Ganz allgemein kann der Zähler CT die Adresse Addr genauso wie andere Adressen überwachen und ein Steuersignal XCON erzeugen und das Steuersignal XCON an einen Adresswandler AS übertragen, wenn die Adresse ADR eine vorher festgelegte Anzahl oder öfter in den Zähler CT eingegeben wurde.
Das in Bezug auf 19 und 20 oben beschriebene Zählen kann eine Adresse gemäß verschiedener Prozesstypen zählen. Insbesondere gemäß einer Ausführungsform, kann das Zählen auf einem Speicherzugriff basieren, der typischerweise bei einer erhöhten Temperatur, verursacht durch die Halbleiterspeichervorrichtung auftritt. Zum Beispiel kann die ICC die Anzahl der Zählungen auf die Häufigkeit der Zugriffe (zum Beispiel Zählungen pro Einheitszeit) auf Speicherstellen der Speicherchips des Speicherchipstapels stützen. Alternativ dazu kann die ICC die Anzahl der Zählungen auch auf eine Anzahl sequentieller Schreibzugriffe oder Zugriffe auf wenigstens eine Speicherstelle (zum Beispiel in dem Fall, dass ein Schreiben/Zugriffe auf die gleiche Speicherstelle nacheinander wiederholt stattfinden) stützen. Es können auch andere Zählerarten genutzt werden. Außerdem können Zählungen auch basierend auf den akkumulierten Zugriffen auf einen speziellen Halbleiterspeicherchip gestützt werden oder auf eine spezielle Speicherbank eines speziellen Halbleiterspeicherchips.
Gemäß einer weiteren Ausführungsform kann das Steuersignal (XCON) auch Informationen über das Wandel-Verfahren zusammen mit der Information, ob das Wandeln durchgeführt wurde, enthalten. Zum Beispiel kann das Steuersignal XCON anzeigen, ob das Wandel-Verfahren wie in 17B gezeigt oder das Wandel-Verfahren aus 18 genutzt wurde, um ein Wandeln durchzuführen.
Gemäß einer weiteren Ausführungsform umfassen die in 19 und 20 dargestellten Zähler CT einen Speicherbereich STR, zum Beispiel eine Antifuse, eine E-Fuse, oder eine nichtflüchtige Speichervorrichtung, und speichern ein Zählergebnis für verschiedene Adressen hierin, so dass das Zählergebnis auch behalten wird, selbst wenn die Spannungsversorgung der Halbleiterspeichervorrichtung unterbrochen wird. Gemäß einer anderen Ausführungsform wird der bestehende Schaltkreis zum Re-Routen von Schreibzugriffen in Adressen, die fehlerhaft wurden, können genutzt werden, um das Wandeln, basierend auf den Zählungen und dem Steuersignal XCON, wie oben beschrieben.
Wie in 15 beschrieben, empfängt der Adresswandler AS eine Chipadresse. Zusätzlich kann die Schnittstellensteuerschaltung ICC, die den Adresswandler AS enthält außerdem einen Decoder DE zum Dekodieren einer externen Adresse Addr, wie sie von der externen I/O-Einheit EIO in 1 empfangen wurde, enthalten, wie in 21 dargestellt. In Bezug auf 21 kann eine Speicheradresse Addr beispielsweise auch vorher festgelegte Bits als externe, Typadressbits MCaddr (zum Beispiel in einer Adresse mit den Bits [m:0], die Most-Significant-Bits [m:m-i], trennen die Bits der externen Chipadresse MCaddr enthalten), und die verbleibenden Bits als interne Adresse Addr' [m-i-1:0] (m bedeutet hierbei eine natürliche Zahl, und i bezeichnet eine natürliche Zahl gleich oder weniger als m). Die ICC kann externe Chipadressbits [m:m-i] extrahieren und diese Bits an einen Wandler AS übertragen. Der Wandler AS kann dann die externen Chipadressbits gemäß der oben beschriebenen Ausführungsformen wandeln und die gewandelten Chipadressen MCaddr' ausgeben. Diese Adresse wird in einen Decoder DE eingegeben, um den Chip für den Zugriff auszuwählen. Außerdem können die internen Adressbits Addr' durch den ICC durchgeführt werden, ohne gewandelt zu werden. Die dekodierten Typadressbits und die internen Adressbits können dann an die Memory-Chips gesandt werden und genutzt werden, um auf die Chips zuzugreifen. Obwohl oben Chipadressen beschrieben wurden, können auch andere Adressen wie Bankadressen oder Kombinationen von Chipadressen und Bankadressen als Alternative genutzt werden.
Die 22A und 22B zeigen Beispiele von Chipadressen MCaddr, die in den Adressen Addr, wie in 19 dargestellt, enthalten sind, gemäß spezieller Ausführungsformen. Bezugnehmend auf 22A, kann die Chipadresse MCaddr von jeder der gestapelten Strukturen der vier Halbleiterspeicherchips MC über die zwei Most-Significant-Bits der Adresse Addr ausgedrückt werden. Zum Beispiel kann die Chipadresse MCaddr1 des ersten Speicherchips MC1 ‚00‘ sein, was den zwei Most-Significant-Bits Addr [m:m-1] der Adresse Addr entspricht und die Chipadresse MCaddr2 des zweiten Speicherchips MC2 kann ‚01‘ sein, was den zwei Most-Significant-Bits Addr [m:m-1] der Adresse Addr entspricht. Genauso kann die Chipadresse MCaddr3 eines dritten Speicherchips MC3 ‚10‘ sein, was den zwei Most-Siginificant-Bits Addr [m:m-1] der Adresse Addr entspricht und die Chipadresse MCaddr4 eines vierten Speicherchips MC4 kann ‚11‘ sein, was den zwei Most-Significant-Bits Addr [m:m-1] der Adresse Addr entspricht.
In Bezug auf 22B kann die Adresse MCaddr einer jeden gestapelten Struktur von acht Halbleiterspeicherchips MC über drei Most-Significant-Bits der Adresse Addr ausgeführt werden. Z.B. kann eine Adresse MCaddr1 eines ersten Speicherchips MC1 „000“ sein, was den drei Most-Significant-Bits Addr [m:m-2] der Adresse Addr entspricht und die Chipadresse MCaddr2 eines zweiten Speicherchips MC2 kann „001“ sein, was den drei Most-Significant-Bits Addr [m:m-2] der Adresse Addr entspricht. Eine Chipadresse MCaddr3 eines dritten Speicherchips MC3 kann „010“ sein, was den drei Most-Significant-Bits Addr [m:m-1] der Adresse Addr entspricht, und eine Chipadresse MCaddr4 eines vierten Speicherchips MC4 kann „011“ sein, was den drei Most-Significant-Bits der Adresse [m:m-2] der Adresse Addr entspricht. Genauso können die Chipadressen MCaddr5 eines fünften Speicherchips MC5, eine sechste Chipadresse MCaddr6 eines sechsten Speicherchips MC6, eine Chipadresse MCaddr7 eines siebten Speicherchips MC7 und eine Chipadresse MCaddr8 eines achten Speicherchips MC8 „100“, „101“, „110“ und „111“ sein, was den drei Most-Significant-Bits Addr [m:m-1] der Adressen Addr entspricht.
Die 23 und 24 zeigen Halbleiterspeichervorrichtungen MD, die den Adresswandler AS aus 15 gemäß einer weiteren beispielhaften Ausführungsform enthalten. Bezug nehmend auf 23 kann der Adresswandler AS eine Schnittstellensteuerschaltung ICC umfassen in dem Schnittstellenchip IC, wie in 9 dargestellt. Bezug nehmend auf 24 kann der Adresswandler AS in dem Pufferchip BC eine Schnittstellenschaltung ICC enthalten, wie in 14 dargestellt.
Beide Adresswandler AS in dem Schnittstellenchip IC von 23 und dem Pufferchip BC von 24 können die gleiche Struktur und Funktion wie der Adresswandler AS in dem Hauptspeicherchip MAS aufweisen. Ist der Adresswandler AS doch in einem Schnittstellenchip IC oder einem Pufferchip BC anders als in dem Hauptspeicherchip MAS angeordnet, werden die Chipadressen MCaddrs aller Halbleiterspeicherchips zu einer Chipauswahlelektrode CSC, die durch den Chipstapel hindurchgeht, übertragen.
Wie oben beschrieben, kann die Halbleiterspeichervorrichtung gemäß einer der beispielhaften Ausführungsformen das Auftreten eines Fehlers verhindern wenn auf einen Halbleiterspeicherchip aus der Stapelstruktur Halbleiterspeicherchips übermäßig oft zugegriffen wurde indem die Chipadressen der Halbleiterspeicherchips gewandelt werden. Außerdem kann die Halbleiterspeichervorrichtung eine Speicherbank vor übermäßigen Zugriff schützen, indem die Bankadressen der Speicherbänke getauscht werden, wie weiter unten mit Bezug auf 25 oder andere Figuren beschrieben.
25A und 25B zeigen Beispiele von Halbleiterspeichervorrichtungen MD in 1, in welcher jeder der Halbleiterspeicherchips eine Vielzahl von Speicherbänken enthält gemäß bestimmter beispielhafter Ausführungsformen. Bezug nehmend auf 25A umfasst jede der gestapelten Strukturen von Halbleiterspeicherchips MC1, MC2, MC3, ... bis MCn zwei Speicherbänke. Z.B. kann ein erster Speicherchip MC1 eine erste Speicherbank BK1 und eine zweite Speicherbank BK2 enthalten und ein zweiter Speicherchip MC2 kann eine dritte Speicherbank BK3 und eine vierte Speicherbank BK4 enthalten, jedoch ist das erfinderische Konzept nicht auf diese Ausführungsformen beschränkt. Eine Halbleiterspeichervorrichtung gemäß einer weiteren Ausführungsform kann auch vier oder mehr Speicherbänke für jeden der Halbleiterspeicherchips, wie sie in 25B gezeigt sind, enthalten.
26 zeigt ein Blockdiagramm eines Adresswandlers AS in der Halbleiterspeichervorrichtung MD aus 25A oder 25B gemäß einer weiteren beispielhaften Ausführungsform. Bezug nehmend auf die 25 und 26 führt der Adresswandler AS ein Wandeln einer Chipadresse MCaddr und/oder einer Speicherbankadresse BAaddr durch. Mit anderen Worten führt der Adresswandler AS ein Wandeln der Speicherbankadressen BAaddr, wie oben beschrieben, durch, um eine Leistungsabnahme der Speicherbank zu verhindern, welche verursacht würde, wenn auf die Speicherbank übermäßig zugegriffen würde.
Z.B. führt der Adresswandler AS, wie in 27A dargestellt, einen Ablauf aus, wenn das Wandeln nicht notwendig ist, und führt das Wandeln aus in Antwort auf ein Steuersignal XCN, wie in 27B dargestellt, wenn ein Wandeln notwendig ist. D.h., der Adresswandler AS wandelt die Bankadresse BAaddr („3“) einer dritten Bank und gibt eine Bankadresse BAaddr' („2“) einer zweiten Bank aus, und wandelt die Bankadresse BAaddr' („2“) einer zweiten Bank und gibt die Bankadresse BAaddr' („3“) einer dritten Bank aus.
Wenn der Adresswandler gemäß einer weiteren Ausführungsform das Wandeln einer der Adressen MCaddr und/oder der Bankadresse BAaddr, wie in 27A gezeigt, durchführt, dann wird die Chipadresse MCaddr und/oder die Bankadresse BAaddr in den Adresswandler AS in 26, wie in 28 dargestellt, eingegeben.
Der Adresswandler gemäß einer weiteren beispielhaften Ausführungsform kann eine Adresse eines ersten Speicherbereichs A umwandeln und die Adresse eines anderen Speicherbereichs B aus den Speicherbereichen der gestapelten Struktur Halbleiterspeicherchips ausgeben, wie in den 29A und 29B gezeigt. In diesem Fall kann der erste Speicherbereich A und der zweite Speicherbereich B in verschiedenen Halbleiterspeicherchips (siehe 29A) angeordnet sein oder kann in dem gleichen Halbleiterspeicherchip angeordnet sein (siehe 29B). Die Speichergebiete können Wortleitungen, Gruppen von Wortleitungen, Blöcke etc. sein.
30 zeigt gemäß einer weiteren Ausführungsform ein Blockdiagramm eines beispielhaften Adresswandlers angeordnet in einem der Vielzahl von Steuerschaltungen, wie in 7 oder 10 gezeigt. Bezugnehmend auf 30 können die Adresswandler AS1 und AS2 in der Vielzahl der Schnittstellensteuerschaltungen ICC1 und ICC2 entsprechend angeordnet sein. Bezugnehmend auf 30, wenn die Adresse Addr von außen in den ersten Adresswandler AS1 eingegeben wurde, kann der erste Adresswandler AS1 Adressen der Halbleiterspeichervorrichtung umwandeln, wobei die Schnittstellenfunktion von der ersten Schnittstellensteuerschaltung ICC1 gesteuert wird. Wenn die Adresse Addr in dem zweiten Adresswandler AS2 von außen eingegeben wird, wandelt der Adresswandler AS2 die Adressen der Halbleiterspeichervorrichtung, wobei die Schnittstellenfunktion von der zweiten Schnittstellenkontrollschaltung ICC2 gesteuert wird.
Wie oben beschrieben, findet ein Adresswandler gemäß bestimmter Ausführungsformen, dass übermäßig auf einen speziellen Halbleiterspeicherchip, Speicherbank oder Speichergebiet aus der gestapelten Struktur Halbleiterspeicherchips, Speicherbänke oder Speichergebiete zugegriffen wird, indem die empfangenen Adressen gewandelt werden. Die hier beschriebene Adressübersetzung kann jedoch auch in Systemen genutzt werden, die keinen Chipstapel enthalten oder die keine Substratdurchgangslöcher enthalten. Beispielsweise kann die Adressübersetzung wie oben beschrieben in einer Halbleiterspeichervorrichtung genutzt werden, die einen Stapel von Chips umfasst, die über Drahtverbindungen miteinander verbunden sind oder durch eine Vielzahl von Chips auf einer Leiterplatte oder einem Substrat aber nicht in gestapelter Konfiguration. Außerdem kann die Adressübersetzung innerhalb eines einzelnen Chips auftreten zwischen verschiedenen Speicherbänken oder verschiedenen Speicherbereichen innerhalb des einzelnen Chips. Nichts desto trotz ist die Übersetzungsmethode dennoch insbesondere nützlich bei gestapelten Chipgehäusen, um das übermäßige Nutzen einzelner Chips oder einzelner Speicherbänke oder Speichergebiete zu vermeiden, welches das gesamte Gehäuse oder Chipstapel fehlerhaft oder inoperabel machen würde.
31 zeigt ein Blockdiagramm eines Aktualisierungscontrollers RC in der Schnittstellensteuerschaltung ICC von 1 gemäß einer beispielhaften Ausführungsform. In einer Ausführungsform kann die gestapelte Struktur Halbleiterspeicherchips MC in 1 Dynamische-Zugriffsspeicherchip (DRAM) entsprechen. In diesem Fall müssen die Speicherchips immer wieder aktualisiert werden. Es können jedoch Störungen auftreten, wenn die gestapelte Struktur von Halbleiterspeicherchips MC gleichzeitig aktualisiert werden. Um solche Störungen zu reduzieren umfasst die Schnittstellensteuerschaltung ICC gemäß einer Ausführungsform einen Aktualisierungscontroller RC, der die Halbleiterchips der gestapelten Struktur MC zu verschiedenen Zeitpunkten in Antwort auf einen Aktualisierungsbefehl CMD_REFR aktualisiert.
Bezugnehmend auf 32 erzeugt der Aktualisierungscontroller RC gemäß einer Ausführungsform, wenn der Aktualisierungsbefehl CMD_REFR eingegeben wird, um den Controller RC 31 zu aktualisieren, ein Aktualisierungssignal XREFR bestehend aus nacheinander erzeugten Pulssignalen, und einem Chipauswahlsignal CSEL, das den Halbleiterspeicherchip MCa, MCb, ... MCe für eine Pulsdauer Tref1, Tref2, ... oder Tref2ⁱ⁺¹ eines entsprechenden Signals eines Aktualisierungssignals XRefr aktiviert, zum Beispiel für eine Zeitdauer einer steigenden Flanke eines entsprechenden Pulssignals bis zur steigenden Flanke eines nächsten Pulssignals. Hier bezeichnen a, b und c natürliche Zahlen, die kleiner oder gleich der Anzahl der Halbleiterspeicherchips in gestapelter Struktur sind.
Beispielhafte Aktualisierungscontroller gemäß verschiedener Ausführungsformen werden nun im Detail unter Bezugnahme auf die beiliegenden Figuren beschrieben.
Bezugnehmend auf 33 kann die Halbleiterspeichervorrichtung gemäß einer weiteren Ausführungsform einen Hauptspeicherchip MAS mit einer Schnittstellensteuerschaltung ICC und drei Nebenspeicherchips SLA1 bis SLA3 umfassen. Wie oben beschrieben, erzeugt der Aktualisierungscontroller RC, wenn ein Aktualisierungsbefehl CMD-Refr wie in 33 gemäß einer Ausführungsform an einen Aktualisierungscontroller geschickt wird, ein Aktualisierungssignal XRefr bestehend aus Signalen, die nacheinander erzeugt wurden, und einem Chipauswahlverfahren CSEL, das den Halbleiterchip für eine Pulsdauer eines entsprechenden Signals des Aktualisierungssignals XRefr aktiviert.
In diesem Fall wird das Aktualisierungssignal XRefr zu einer Befehlsdurchgangselektrode CMT übertragen, die durch den Chipstapel hindurchreicht und einen Befehl überträgt, und das Chipauswahlsignal CSEL wird über eine Auswahlvorrichtung MUX an eine Chipauswahldurchgangselektrode CST übertragen, die durch den Chipstapel hindurchreicht und die Chipadresse MCaddrs überträgt. Gemäß einer Ausführungsform ist die Schnittstellensteuerschaltung ICC in dem Hauptspeicherchip MAS enthalten, wie in 33 dargestellt, das Chipauswahlsignal CSEL für den Hauptspeicherchip MAS kann über eine interne Drahtverbindung (nicht gezeigt) übertragen werden.
Gemäß einer Ausführungsform ist die Auswahlvorrichtung MUX in der Schnittstellensteuerschaltung ICC enthalten. Beim Durchführen der Aktualisierung empfängt die Auswahlvorrichtung MUX das Chipauswahlsignal CSEL von der Aktualisierungssteuereinrichtung RC und überträgt es an die Chipauswahldurchgangselektrode CST. Die Halbleiterspeichervorrichtung gemäß dem Chipauswahlsignal CSEL wird dann aus der Auswahl an Halbleiterspeicherchips MAS, SLA1, SLA2, SLA3 aktiviert, welches über die Chipauswahldurchgangselektrode CST das Chipauswahlsignal CSEL empfängt. Wenn die Aktualisierung nicht durchgeführt wird, überträgt die Auswahlvorrichtung MUX die Chipadresse MCaddr an die Chipauswahldurchgangselektrode CST.
Obwohl in 33 nicht gezeigt, kann die Schnittstellensteuerschaltung ICC auch außerdem eine Decodierungseinrichtung, wie die Decodierungseinrichtung DE in 21, umfassen, welche die gewandelte Chipadresse verschlüsselt.
Wenn der Aktualisierungsbefehl CMD_Refr an den Aktualisierungscontroller RC in 33 ausgegeben wird, dann gibt der Aktualisierungscontroller RC ein Aktualisierungssignal XRefr, wie in 34 gezeigt, aus, welches aus Pulssignalen besteht, die die selbe Pulslänge Tref und Anzahl aufweisen, wie die Anzahl von Halbleiterspeicherchips MAS, SLA1, SLA2 und SLA3. Entsprechend dem Aktualisierungssignal XRefr werden dann eine Vielzahl von Chipauswahlsignalen CSDL entsprechend der Stapelstruktur der vier Halbleiterspeicherchips MAS, SLA1, SLA2 und SLA3 nacheinander entsprechend erzeugt.
Jedes der Chipauswahlsignale CSEL kann ein 2-Bit-Signal sein. Falls den vier Halbleiterspeicherchips MAS, SLA1, SLA2 und SLA3 Chipidentifikatoren (Chipadressen) zugewiesen sind, z.B. „00“, „01“, „10“ und „11“, wie beispielsweise in 22A gezeigt, dann werden auch den Chipauswahlsignalen CSEL entsprechend „00“, „01“, „10“ und „11“, wie in 34, entsprechend zugeordnet.
Gemäß einer weiteren Ausführungsform kann, wenn den Aktualisierungsbefehl CMC Refr einen Aktualisierungscontroller RC in 33 ausgegeben wurde, der Aktualisierungscontroller RC ein Aktualisierungssignal XRefr ausgeben, wie beispielsweise in 35 gezeigt, welches aus zwei Pulssignalen besteht, die die gleiche Pulsdauer Tref und Anzahl aufweisen, je nachdem was kleiner ist als die Anzahl der Halbleiterspeicherchips MAS, SLA1, SLA2 und SLA3. In diesem Fall werden zwei Chipauswahlsignale CSEL entsprechend der beiden Pulssignale des Aktualisierungssignals XRefr erzeugt. D.h., der Aktualisierungscontroller RC kann zwei Halbleiterspeicherchips gleichzeitig aktualisieren und kann dann die anderen beiden Halbleiterspeicherchips gleichzeitig nach den ersten zwei aktualisieren. In diesem Fall, wenn die vier Halbleiterspeicherchips MAS, SLA1, SLA2 und SLA3 drei Chipidentifikatoren (Chipadressen) z.B. 00, 01, 10 und 11, wie in 22A gezeigt, zugewiesen sind, dann entsprechen die Chipauswahlsignale CSEL dem Hauptspeicherchip MAS und dem zweiten Nebenspeicherchip SLA z.B. 0 und das Chipauswahlsignal entsprechend dem ersten Nebenspeicherchip SLA1 und dem dritten Nebenspeicherchip SLA3 beispielsweise 1, wie in 35 dargestellt.
Bezugnehmend auf die 34 und 35 besteht das Aktualisierungssignal XRefr aus Pulssignalen mit der gleichen Pulsdauer TRef, wobei die Erfindung jedoch nicht hierauf beschränkt ist. Beispielsweise bezugnehmend auf 36 könnte insbesondere ein Halbleiterspeicherchip, z.B. ein Halbleiterspeicherchip gemäß dem Chipauswahlsignal CSEL, das 10 ist, für eine andere Zeitspanne als die anderen Halbleiterspeicherchips aktualisiert werden. Beispielsweise könnte ein Halbleiterspeicherchip, dessen Leistung schon mehr abgefallen ist als die anderen Halbleiterspeichervorrichtungen, für eine längere Zeitdauer aktualisiert werden, als die anderen Halbleiterspeicherchips.
Bezugnehmend auf die Beispiele von 34 und 35 werden die Halbleiterspeicherchips MAS, SLA1, SLA2 und SLA3 individuell oder gleichzeitig in der Reihenfolge aktualisiert, in der sie übereinander gestapelt sind, jedoch ist die Erfindung nicht darauf beschränkt und die Aktualisierung kann auch zufällig oder unabhängig von der Reihenfolge, wie in 37 dargestellt, aktualisiert werden. Bezugnehmend auf 37, falls den Halbleiterspeicherchips MAS, SLA1, SLA2 und SLA3 Chipidentifikatoren (Chipadressen) z.B. 00, 01, 10 und 11, wie in 22A dargestellt, zugewiesen sind und den Chipauswahlsignalen CSEL Werte von 00, 11, 10 und 01 entsprechend zugewiesen wurden, können die Halbleiterspeicherchips MAS, SLA3, SLA2 und SLA1 in dieser Reihenfolge aktualisiert werden.
38 zeigt eine Halbleiterspeichervorrichtung MD, die den Aktualisierungscontroller aus 31 enthält, gemäß einer weiteren Ausführungsform. Gemäß einer Ausführungsform entspricht die Halbleiterspeichervorrichtung der aus 38 der Halbleiterspeichervorrichtung MD aus 33 mit Ausnahme der Anzahl Nebenhalbleiterspeicherchips. Bezugnehmend auf 38 umfasst die Halbleiterspeichervorrichtung MD einen Hauptspeicherchip MAS und sieben Nebenspeicherchips SLA1 bis SLA7. In dieser Ausführungsform ist der Aufbau und der Betrieb der Schnittstellensteuerschaltung ICC, die den Aktualisierungscontroller RC umfasst, die gleiche, wie wenn die Halbleiterspeichervorrichtung MD nur drei Nebenspeicherchips SLA1 bis SLA3 enthält, mit Ausnahme der Anzahl der Pulssignale, die erzeugt werden und der Anzahl der Halbleiterspeicherchips, die gemäß dem einen Aktualisierungsbefehl aktualisiert werden. Wie beispielsweise in 39 dargestellt, wenn ein Aktualisierungsbefehl CMD_Refr an den Aktualisierungscontroller RC ausgegeben wird, gibt der Aktualisierungscontroller RC ein Aktualisierungssignal XRefr, bestehend aus Pulssignalen, die die gleiche Pulsdauer Tref und Anzahl haben, die der Anzahl der Halbleiterspeicherchips entspricht aus. Auch das Chipauswahlsignal CSEL entsprechend der acht Halbleiterspeicherchips MAS und SLA1 bis SLA7, sind gemäß dem Aktualisierungssignal XRefr nacheinander erzeugt. In diesem Fall sind in acht Halbleiterspeicherchips MAS und SLA1 bis SLA3 entsprechend Chipidentifikatoren (Chipadressen) zugeordnet, wie beispielsweise in 22B gezeigt.
Wie in den 32 bis 39 dargestellt, kann jeder Chip einen Aktualisierungsbefehl empfangen und kann im Vergleich so mit anderen Chips der Reihe nach aktualisiert werden. Z.B. in dem Fall, in dem die Chips gemäß ihrer Adressbits identifiziert werden (eine Chip-ID z.B. ist in Verbindung mit 34 und 35 gezeigt) empfangen bestimmte Chips die Aktualisierungsbefehle und fangen an und beenden die Aktualisierungsprozedur vor den anderen Chips. Die Reihenfolge der Aktualisierung kann der Reihenfolge entsprechen, wie die Chips adressiert sind (z.B. 00, dann 01, dann 10 und dann 11), kann aber auch in anderer Reihenfolge durchgeführt werden. Die Chips können auch gleichzeitig aktualisiert werden (indem der Aktualisierungsbefehl und die Aktualisierung zur gleichen Zeit empfangen und durchgeführt wird), auch wenn die Chips die Aktualisierungsbefehle in der Reihe nach bekommen und die Aktualisierung separat durchgeführt wird, können gemäß einiger Ausführungsformen die Aktualisierungsbefehle in wenigstens einigen der verschiedenen Chips empfangen werden, bevor ein vorangehender Chip seine Aktualisierungsprozedur beendet hat. Eine Vielzahl von Chips kann auch zur gleichen Zeit aktualisiert werden, selbst wenn sie den Aktualisierungsbefehl nicht gleichzeitig bekommen oder sie nicht gleichzeitig die Aktualisierung beginnen.
Die Reihenfolge zur Aktualisierung der Halbleiterspeicherchips kann unterschiedliche Muster aufweisen. Z.B., wie oben beschrieben, kann die Reihenfolge von einem der verschiedenen Chips zugeordneten Chipidentifikator abhängen. In anderen Fällen kann dem Chip mittels eines Mode-Register-Set (MRS) eine Steuerreihenfolge zugewiesen sein, so dass das Register die Reihenfolge, in der die Chips aktualisiert werden, steuert. Gemäß einer anderen Ausführungsform kann die Aktualisierung basierend auf Speicherbänken innerhalb des Halbleiterspeicherchips ermittelt werden.
Auch wenn oben ein Aktualisierungscontroller eine Schnittstellensteuerschaltung in einem Hauptspeicherchip in einer Halbleiterspeichervorrichtung mit nur einem Hauptspeicherchip gemäß einer Ausführungsform beschrieben wurde, ist das erfinderische Konzept nicht hierauf beschränkt. Ein Aktualisierungscontroller gemäß einer Ausführungsform der Erfindung kann ebenso in der Schnittstellensteuerschaltung ICC in einem Schnittstellenchip oder einem Pufferchip angeordnet sein. Ebenso, wie beispielsweise in 25 dargestellt, können die Speicherbänke der Reihe nach oder in zufälliger Reihenfolge aktualisiert werden, wenn jede der Stapelstrukturen mit Halbleiterspeicherchips eine Vielzahl an Speicherbänken umfasst.
Gemäß einer Ausführungsform, falls eine Vielzahl Schnittstellensteuerschaltungen ICC1 und ICC2, wie in 40 dargestellt, vorhanden ist, können die Aktualisierungscontroller in den entsprechenden Schnittstellensteuerschaltungen ICC1 und ICC2 angeordnet sein. Z.B. kann die erste Schnittstellensteuerschaltung ICC1 einen ersten Aktualisierungscontroller RC1 umfassen und die zweite Schnittstellensteuerschaltung ICC2 kann einen zweiten Aktualisierungscontroller RC2 umfassen. Der erste Aktualisierungscontroller RC1 kann einen Aktualisierungsbefehl CMD_Refr empfangen und ein Aktualisierungssignal XRefr1 erzeugen und ein Chipauswahlsignal CSEL1 erzeugen für die Halbleiterspeicherchips, die über die erste Schnittstellensteuerschaltung ICC1 gekoppelt sind. Genauso kann der zweite Aktualisierungscontroller RC2 den Aktualisierungsbefehl CMD-Refr empfangen und ein Aktualisierungssignal XRefr2 und ein Chipauswahlsignal CSEL2 für die Halbleiterspeicherchips, die über die zweite Schnittstellensteuerschaltung ICC2 gekoppelt sind, erzeugen.
Wie oben beschrieben, kann ein Aktualisierungscontroller gemäß einer beispielhaften Ausführungsform eine Vielzahl von Halbleiterspeicherchips der Reihe nach oder zufälliger Reihenfolge aktualisieren, wodurch Störungen, die verursacht werden, wenn alle vier Halbleiterspeicherchips gleichzeitig aktualisiert werden, verhindert werden.
Die 41A bis 41C zeigen Blockdiagramme von Beispielen, wenn die Schnittstellensteuerschaltung, wie ICC1 in 1 wenigstens zwei Vorrichtungen aus einer I/O-Schnittstelleneinheit IU, einem Adresswandler AS, und einem Aktualisierungscontroller RC gemäß weiterer Ausführungsformen enthält. Insbesondere zeigt 41A den Fall, in dem die Schnittstellensteuerschaltung ICC von 1 die I/O-Schnittstelleneinheit IU und den Adresswandler AS umfasst. 41B zeigt den Fall, in dem die Schnittstellensteuerschaltung ICC in 1 die I/O-Schnittstelleneinheit IU und den Aktualisierungscontroller RC enthält. 41C zeigt den Fall, in dem die Schnittstellensteuerschaltung ICC von 1 alle aus I/O-Schnittstelleneinheit IU, Adresswandler AS und Aktualisierungscontroller RC enthält. Ohne vom erfinderischen Gedanken der offenbarten Ausführungsformen abzuweichen, sind auch andere Kombinationen oder Konfigurationen möglich.
42 zeigt ein Blockdiagramm, das insbesondere die Schnittstellensteuerschaltung ICC aus 41C gemäß einer beispielhaften Ausführungsform zeigt. In 42 ist ein Halbleiterspeicherchip MC und eine entsprechende Schnittstellensteuerschaltung ICC dargestellt. Der Halbleiterspeicherchip MC umfasst einen Kern entsprechend dem Speicherbereich ARY aus 1, z.B. einen DRAM-Kern, einem Reihen-Decoder ROWDEC und einen Spalten-Decoder COLDEC, welcher die Adresse Addr decodiert und eine Speicherzelle gemäß der Adresse Addr aktiviert, einen Sensor IOSA, welcher die Daten, die von dem Kern ausgelesen werden, erkennt, und einen I/O-Treiber IODRV über den Daten empfangen oder ausgegeben werden.
Die Schnittstellensteuerschaltung ICC aus 41C umfasst die I/O-Schnittstelleneinheit IU, den Adresswandler AS und den Aktualisierungscontroller RC. Die I/O-Schnittstelleneinheit IU empfängt die Daten SIG1 von einer externen Vorrichtung über Daten-I/O-Einheiten DQ und überträgt Daten SIG4 zu der externen Vorrichtung über eine Daten-I/O-Einheit DQS (DQ und DQS können verschiedene Signale sein). Die Schnittstellensteuerschaltung ICC umfasst außerdem eine Takteinheit CLK, welche ein Taktsignal CLK an die anderen Schaltkreise der Schnittstellensteuerschaltung ICC überträgt und einen Befehlsdecodierer CMDDEC, der den Befehl CMD decodiert.
43A bis 43D zeigen verschiedene Beispiele für Halbleiterspeicherchips MD wie in 1 gezeigt gemäß weiterer Ausführungsformen. Eine Halbleiterspeichervorrichtung MD gemäß weiterer Ausführungsformen können flüchtige oder nicht-flüchtige Speicher als Halbleiterspeicherchips umfassen. Zum Beispiel kann eine Halbleiterspeichervorrichtung MD gemäß einer Ausführungsform Halbleiterspeicherchips umfassen, welche DRAMs entsprechen (43A) oder können auch Halbleiterspeicherchips umfassen, welche Phasenwechselzufallszugriffsspeichern (PRAMs) entsprechen ( 43B), oder können auch Halbleiterspeicherchips umfassen, welche Widerstandszufallszugriffspeicher (RRAM) (43C) entsprechen. Eine Halbleiterspeichervorrichtung MD gemäß weiterer bestimmter Ausführungsformen kann auch Halbleiterspeicherchips verschiedener Halbleiterspeichertypen umfassen (43D).
44 zeigt gemäß einer weiteren Ausführungsform ein schematisches Blockdiagramm eines Halbleiterspeichermoduls MU, das eine Vielzahl von Halbleiterspeichervorrichtungen, wie in 1 gezeigt, umfasst. Bezugnehmend auf 44 umfasst das Halbleiterspeichermodul MU x Halbleiterspeichervorrichtungen MD1, ... bis MDx, (x bedeutet eine ganze Zahl gleich oder größer als ‚2‘). Wenn jede der x-Halbleiterspeichervorrichtungen MD1, ... bis MDx des Halbleiterspeichermoduls MU aus 44 eine Schnittstellensteuerschaltung gemäß einer Ausführungsform in dem Hauptspeicherchip umfasst, hat das Halbleiterspeichermodul MU die in den 45A oder 45B beispielhaft dargestellte Struktur. Insbesondere, wenn das Halbleiterspeichermodul MU zwei Halbleiterspeichervorrichtungen umfasst, kann das Halbleiterspeichermodul MU die in 45A gezeigte Struktur aufweisen. Bezugnehmend auf 45A, umfasst jede der Halbleitervorrichtungen MD1 und MD2 einen Hauptspeicherchip und drei Nebenchips. Insbesondere kann die erste Halbleiterspeichervorrichtung MD1 drei Nebenspeicherchips SLA1 bis SLA3 aufweisen, welche über eine erste Schnittstellensteuerschaltung ICC1 in einem ersten Hauptspeicherchip MAS1 die Übertragung und den Empfang eines Signals steuern. Genauso kann die zweite Halbleiterspeichervorrichtung MD2 drei Nebenspeicherchips SLA4 bis SLA6 aufweisen, welche über eine zweite Schnittstellensteuerschaltung ICC2 in den zweiten Hauptspeicherchip MAS2 die Übertragung und den Empfang eines Signals zu steuern.
Wenn das Halbleiterspeichermodul MU in 44 vier Halbleiterspeichervorrichtungen MD1 bis MD4 umfasst, kann das Halbleiterspeichermodul MU die in 45B gezeigte Struktur aufweisen. Insbesondere können die vier Halbleiterspeichervorrichtungen MD1 bis MD4 Hauptspeicherchips MAS1 bis MAS4 umfassen, entsprechend der Schnittstellensteuerschaltungen ICC1 bis ICC4.
Das erfinderische Konzept ist jedoch nicht auf die Ausführungsformen, wie in den 45A bis 45B gezeigt, beschränkt, und ein Fachmann kann auch andere Halbleiterspeichermodule gemäß anderer Ausführungsformen ableiten, in welchen die Halbleiterspeichervorrichtungen zwei oder mehr Hauptspeicherchips und weniger oder mehr als vier Nebenspeicherchips, anders als in den 45A und 45B gezeigt, aufweisen, wie für die Halbleiterspeichervorrichtungen der oben beschriebenen Ausführungsformen beschrieben.
Gemäß einer Ausführungsform, falls jede der Halbleiterspeichervorrichtungen in dem Halbleiterspeichermodul MU aus 44 eine Schnittstellensteuerschaltung in einem Schnittstellenchip separat von dem entsprechenden Halbleiterspeicherchip aufweist, hat das Halbleiterspeichermodul MU die in den 46A oder 46B gezeigte Struktur. Insbesondere hat das Halbleiterspeichermodul MU die in 46A gezeigte Struktur, falls zwei Halbleiterspeichervorrichtungen darin enthalten sind, und hat die in 46B gezeigte Struktur in vier Halbleiterspeichervorrichtungen, die darin enthalten sind. Ein Fachmann kann die Halbleiterspeichermodule, wie in den 46A und 46B gezeigt, von den oben beschriebenen Halbleiterspeichermodul MU wie in 45 gezeigt, ableiten. Dementsprechend werden die Halbleiterspeichermodule, wie in den 46A und 46B gezeigt, im folgenden nicht beschrieben.
Die 47 bis 52 zeigen verschiedene Beispiele eines Halbleiterspeichersystems gemäß weiterer Ausführungsformen. Bezugnehmend auf die 47 bis 52, umfasst jedes Halbleiterspeichersystem MS eine Vielzahl an Halbleiterspeichermodulen MU1 bis MUk auf einer Platine BD, und einen Speicherkontroller MCT. Gemäß einer Ausführungsform können die Halbleiterspeichermodule MU1 bis MUk identisch dem Halbleiterspeichermodul MU aus 44 sein und der Speicherkontroller MCT kann identisch zu dem Speicherkontroller MCT aus 1 sein.
Jeder der Speicherkontroller MCT aus den 47 und 48 kann eine I/O-Schnittstelleneinheit IU umfassen, die eine Schnittstelle zwischen den Halbleiterspeichermodulen MU1 bis MUk und einer externen Schaltung, zum Beispiel einen Prozessor bildet. Insbesondere kann in dem Halbleiterspeichersystem MS aus 48 jedes der Halbleiterspeichermodule MU1 bis MUk auch eine I/O-Schnittstelleneinheit IU umfassen, welche eine Schnittstelle zwischen den Halbleiterspeichervorrichtungen, wie in 44 gezeigt, und dem Speicherkontroller MCT bildet.
Jeder der Speicherkontroller MCT aus den 49 und 50 kann einen Adresswandler AS umfassen, der die Moduladressen MDaddr zum Identifizieren einer Halbleiterspeichervorrichtung scrambelt (Umwandlung der Moduladressen MDaddr in eine andere Moduladresse MDaddr'), um zu verhindern, dass in Antwort auf das zweite Steuersignal XCON auf ein bestimmtes Halbleiterspeichermodul aus den Halbleiterspeichermodulen MU1 bis MUk übermäßig oft zugegriffen wird. Insbesondere umfasst in dem Halbleiterspeichersystem MS aus 50 jedes der Halbleiterspeichermodule MU1 bis MUk auch einen Adresswandler AS, der die Adressen der Halbleiterspeichervorrichtungen wie in 44 gezeigt, wandelt, um zu verhindern, dass auf eine spezielle Halbleiterspeichervorrichtung aus allen Halbleiterspeichervorrichtungen übermäßig oft zugegriffen wird.
Jeder der Speicherkontroller MCT aus den 51 und 52 kann einen Aktualisierungskontroller RC umfassen, der die Halbleiterspeichervorrichtungen, wie in den 44 gezeigt, der Reihe nach oder in zufälliger Reihenfolge aktualisiert, indem ein Modulauswahlsignal MSEL zum Identifizieren der Halbleiterspeichermodule MU1 bis MUk erzeugt wird.
Die Arbeitsweise der I/O-Schnittstelleneinheit EU des Adresswandlers AS und des Aktualisierungskontrollers RC, wie in den 47 bis 52 gezeigt, ist gleich der der I/O-Schnittstelleneinheit IU von 3 des Adresswandler AS von 15 und des entsprechenden Aktualisierungskontrollers RC in 31. Außerdem, obwohl nicht gezeigt, kann der Speicherkontroller des Halbleiterspeichersystems gemäß einer Ausführungsform eine Schnittstellensteuerschaltung ICC aufweisen, die sowohl die I/O-Schnittstelleneinheit IU, als auch den Adresswandler AS und den Aktualisierungskontroller RC, wie beispielhaft in 42 gezeigt, enthält.

Claims

Ein Halbleitergehäuse umfassend: eine Gehäuseschnittstelle mit wenigstens einem ersten Paar Anschlüssen, einen Stapel Halbleiterchips (MC); eine Vielzahl von Stapeln Substratdurchgangslöchern (TSV), wobei jeder Stapel Substratdurchgangslöcher eine der Zahl der Halbleiterchips (MC) entsprechende Anzahl an Substratdurchgangslöchern (TSV) aufweist, und jedes Substratdurchgangsloch (TSV) elektrisch mit einem Substratdurchgangsloch (TSV) eines unmittelbar benachbarten Halbleiterchips (MC) verbunden ist; und eine Schnittstellenschaltung (ICC) mit einem Eingang, der mit dem ersten Paar Anschlüssen verbunden ist, um ein Differenzsignal zur Bereitstellung einer ersten Information zu empfangen, und mit einem Ausgang um für wenigstens eines der Vielzahl von Stapeln Substratdurchgangslöchern (TSV) ein Ausgangssignal, das die erste Information im Format eines ein-endigen Signals enthält, bereitzustellen, wobei die Schnittstellenschaltung (ICC) geeignet ist, das Differenzsignal als Multilevelsignal zu erkennen und das einendige Signal, basierend auf dem erkannten Multilevelsignal, auszugeben.
Halbleitergehäuse nach Anspruch 1, wobei die Schnittstellenschaltung (ICC) einen Eingangspuffer enthält, der den Eingang und den Ausgang umfasst.
Halbleitergehäuse nach Anspruch 1, wobei die Schnittstellenschaltung (ICC) geeignet ist, um das Ausgangssignal als einendiges Signal für wenigstens zwei der Vielzahl von Stapeln Substratdurchgangslöchern (TSV) bereitzustellen.
Halbleitergehäuse nach Anspruch 1, wobei die Schnittstellenschaltung (ICC) geeignet ist, das Ausgangssignal als einendiges Signal nur für einen Stapel der Substratdurchgangslöcher (TSV) bereitzustellen.
Halbleitergehäuse nach Anspruch 1, wobei die Schnittstellenschaltung (ICC) geeignet ist, von dem ersten Paar Anschlüsse Daten mit einer ersten Frequenz zu empfangen und Daten mit einer zweiten Frequenz kleiner als die erste Frequenz auszugeben.
Halbleitergehäuse nach Anspruch 5, wobei die Schnittstellenschaltung (ICC) einen seriell Parallel-Wandler (DSER) umfasst, um von den Paar-Anschlüssen erste Daten als mehrere Reihenpakete zu empfangen und die ersten Daten parallel an wenigstens zwei der Vielzahl von Stapeln Substratdurchgangslöchern (TSV) auszugeben.
Halbleitergehäuse nach Anspruch 6, wobei die erste Frequenz ein Vielfaches von 2ⁿ der zweiten Frequenz ist, wobei n eine ganze Zahl ist.
Halbleitergehäuse nach Anspruch 1, wobei die Schnittstellenschaltung (ICC) Teil eines der Halbleiterchips (MC) ist, die den Halbleiterchipstapel bilden.
Halbleitergehäuse nach Anspruch 8, wobei das Gehäuse nur zwei Halbleiterchips (MC) umfasst.
Halbleitergehäuse nach Anspruch 1, weiterhin umfassend: ein Gehäusesubstrat, auf dem der Stapel Halbleiterchips (MC) angeordnet ist, wobei die Schnittstellenschaltung (ICC) Teil des Gehäusesubstrats ist.
Halbleitergehäuse nach Anspruch 1, wobei wenigstens ein Stapel der Vielzahl von Stapeln der Substratdurchgangslöcher (TSV) durch den gesamten Stapel an Halbleiterchips (MC) hindurchgeht.
Halbleitergehäuse nach Anspruch 1, weiterhin umfassend: einen oder mehrere einzelne Anschlüsse in der Gehäuseschnittstelle, wobei der eine oder mehr einzelne Anschlüsse mit einem Eingang verbunden ist, um eines oder mehrere entsprechende ein-endige Eingangssignale zu empfangen, wobei das Differenzsignal ein Datensignal ist, und das eine oder mehrere entsprechende ein-endige Eingangssignale keine Datensignale sind.
Halbleitergehäuse nach Anspruch 1, weiterhin umfassend: einen nicht-leitfähigen Verkapselungsstoff, der das obere Ende und Seitenabschnitte des Stapels mit Halbleiterchips (MC) bedeckt.
Halbleitergehäuse, umfassend: eine Gehäuseschnittstelle mit wenigstens einem ersten Paar Anschlüsse, einem Stapel von Halbleiterchips (MC); eine Vielzahl von Stapeln Substratdurchgangslöchern (TSV), jeder Stapel der Substratdurchgangslöcher (TSV) umfasst entsprechend der Anzahl Halbleiterchips (MC) eine Vielzahl Substratdurchgangslöcher (TSV), jedes Substratdurchgangsloch (TSV) ist elektrisch mit einem Substratdurchgangsloch (TSV) eines unmittelbar benachbarten Halbleiterchips (MC) verbunden; und eine Schnittstellenschaltung (ICC) mit einem Eingang, der mit dem ersten Paar Anschlüsse verbunden ist, um ein Differentialeingangssignal zu empfangen, das eine erste Information bereitstellt, und einem Ausgang, um ein Differentialausgangssignal, das die erste Information im Differentialsignalformat an wenigstens einen der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) ausgibt, wobei die Schnittstellenschaltung (ICC) geeignet ist, das Differentialeingangssignal als Multilevelsignal zu erkennen, und das Differentialausgangssignal basierend auf dem erkannten Multilevelsignal auszugeben.
Halbleitergehäuse nach Anspruch 14, wobei die Schnittstellenschaltung (ICC) einen Eingangspuffer mit Eingang und Ausgang umfasst.
Halbleitergehäuse nach Anspruch 14, wobei die Schnittstellenschaltung (ICC) geeignet ist, um ein Differentialausgangssignal als Differentialsignal an wenigstens zwei der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) auszugeben.
Halbleitergehäuse nach Anspruch 14, wobei die Schnittstellenschaltung (ICC) geeignet ist, das Differentialausgangssignal als Differentialsignal zu nur einem Stapel der Substratdurchgangslöcher auszugeben.
Halbleitergehäuse nach Anspruch 14, wobei die Schnittstellenschaltung (ICC) geeignet ist, Daten mit einer ersten Frequenz von dem ersten Paar Anschlüssen zu empfangen und Daten mit einer zweiten Frequenz, die niedriger ist als die erste Frequenz, auszugeben.
Halbleitergehäuse nach Anspruch 18, wobei die Schnittstellenschaltung (ICC) einen seriell Parallel-Wandler (DSER) enthält, um von dem Paar Anschlüssen die ersten Daten als mehrere Reihen Pakete zu empfangen und die ersten Daten parallel an wenigstens zwei der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) auszugeben.
Halbleitergehäuse nach Anspruch 19, wobei die erste Frequenz ein Vielfaches von 2ⁿ der zweiten Frequenz ist und wobei n eine ganze Zahl ist.
Halbleitergehäuse nach Anspruch 14, wobei die Schnittstellenschaltung (ICC) ein Teil eines der Halbleiterchips (MC) ist, die den Stapel von Halbleiterchips (MC) bilden.
Halbleitergehäuse nach Anspruch 21, wobei das Gehäuse nur zwei Halbleiterchips (MC) umfasst.
Halbleitergehäuse nach Anspruch 14, weiterhin umfassend: ein Gehäusesubstrat, auf dem der Stapel Halbleiterchips (MC) angeordnet ist, wobei die Schnittstellenschaltung (ICC) Teil des Gehäusesubstrats ist.
Halbleitergehäuse nach Anspruch 14, wobei wenigstens ein Stapel der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) durch den gesamten Stapel Halbleiterchips (MC) hindurchreicht.
Halbleitergehäuse nach Anspruch 14, weiterhin umfassend: einen oder mehr einzelne Anschlüsse in der Gehäuseschnittstelle, wobei die einen oder mehr einzelnen Anschlüsse mit einem Eingang verbunden sind, um ein oder mehr entsprechende ein-endige Eingangssignale zu empfangen, wobei das Differentialeingangssignal ein Datensignal ist, und die ein oder mehr entsprechenden einendigen Eingangssignale keine Datensignale sind.
Halbleitergehäuse nach Anspruch 14, weiterhin umfassend: einen nicht-leitfähigen Verkapselungsstoff, der das obere Ende und Seitenabschnitte des Stapels Halbleiterchips (MC) bedeckt.
Halbleitergehäuse umfassend: eine Gehäuseschnittstelle mit wenigstens einem ersten Paar Anschlüssen, einen Stapel Halbleiterchips (MC); eine Vielzahl von Stapeln von Substratdurchgangslöchern (TSV), jeder Stapel von Substratdurchgangslöchern (TSV) umfasst entsprechend der Anzahl Halbleiterchips (MC) mehrere Substratdurchgangslöcher, jedes Substratdurchgangsloch (TSV) ist elektrisch mit einem Substratdurchgangsloch eines unmittelbar benachbarten Halbleiterchips (MC) verbunden; und eine Schnittstellenschaltung (ICC) mit einem Eingang, der mit dem ersten Paar Anschlüssen verbunden ist, um ein Differentialeingangssignal zu empfangen und eine erste Information bereitzustellen, und mit einem Ausgang, um ein Ausgangssignal, das die erste Information an wenigstens einen der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) bereitstellt, wobei die Schnittstellenschaltung (ICC) geeignet ist, das Differentialeingangssignal als ein Multilevelsignal zu erkennen, und das Ausgangssignal basierend auf dem erkannten Multilevelsignal bereitstellt.
Halbleitergehäuse nach Anspruch 27, wobei die Schnittstellenschaltung (ICC) einen Eingangspuffer mit Eingang und Ausgang umfasst.
Halbleitergehäuse nach Anspruch 27, wobei die Schnittstellenschaltung (ICC) geeignet ist, ein Ausgangssignal als ein-endiges Signal an wenigstens zwei der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) bereitzustellen.
Halbleitergehäuse nach Anspruch 27, wobei die Schnittstellenschaltung (ICC) geeignet ist, um das Ausgangssignal als ein-endiges Signal an nur einen Stapel der Substratdurchgangslöcher (TSV) auszugeben.
Halbleitergehäuse nach Anspruch 27, wobei die Schnittstellenschaltung (ICC) geeignet ist, das Ausgangssignal als Differentialsignal an wenigstens zwei der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) bereitzustellen.
Halbleitergehäuse nach Anspruch 27, wobei die Schnittstellenschaltung (ICC) geeignet ist, um Daten von dem ersten Paar Anschlüssen mit einer ersten Frequenz zu empfangen und Daten mit einer zweiten Frequenz kleiner als die erste Frequenz auszugeben.
Halbleitergehäuse nach Anspruch 32, wobei die Schnittstellenschaltung (ICC) einen Seriell-Parallel-Wandler (DSER) umfasst, um die ersten Daten als mehrere Reihenpakete von dem Paar Anschlüssen zu empfangen und um die ersten Daten parallel an wenigstens zwei der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) auszugeben.
Halbleitergehäuse nach Anspruch 33, wobei die erste Frequenz ein Vielfaches von 2ⁿ der zweiten Frequenz ist, wobei n eine ganze Zahl ist.
Halbleitergehäuse nach Anspruch 27, wobei die Schnittstellenschaltung (ICC) Teil eines der Halbleiterchips (MC) ist, die den Stapel aus Halbleiterchips (MC) bildet.
Halbleitergehäuse nach Anspruch 35, wobei das Gehäuse wenigstens zwei Halbleiterchips (MC) umfasst.
Halbleitergehäuse nach Anspruch 27, weiterhin umfassend: ein Gehäusesubstrat, auf dem der Stapel Halbleiterchips (MC) angeordnet ist, wobei die Schnittstellenschaltung (ICC) Teil des Gehäusesubstrats ist.
Halbleitergehäuse nach Anspruch 27, wobei wenigstens einer der Stapel der Vielzahl von Stapeln der Substratdurchgangslöcher (TSV) durch den gesamten Stapel der Halbleiterchips (MC) hindurchreicht.
Halbleitergehäuse nach Anspruch 27, weiterhin umfassend: einen oder mehrere einzelne Anschlüsse in der Gehäuseschnittstelle, wobei der eine oder mehrere einzelne Anschluss mit einem Eingang verbunden ist, um ein oder mehrere entsprechende einendige Eingangssignale zu empfangen, wobei das Differentialeingangssignal ein Datensignal ist, und das eine oder mehrere entsprechende einendige Eingangssignal keine Datensignale sind.
Halbleitergehäuse nach Anspruch 27, weiterhin umfassend: einen nicht-leitfähigen Verkapselungsstoff, der ein oberes Ende und Seitenabschnitte des Stapels des Stapels Halbleiterchips (MC) bedeckt.
Halbleitergehäuse umfassend: mit einem Adressbus verbindbare Gehäuseanschlüsse; einen Stapel Speicherchips; eine Schnittstellenschaltung (ICC) umfassend: einen Adresspuffer, welcher mit den Gehäuseanschlüssen verbunden ist, um eine externe Adresse zu empfangen, eine Adressübersetzungsschaltung, die verbunden ist, um von dem Adresspuffer die externe Adresse zu empfangen und welche einen Ausgang einer internen Adresse umfasst, und eine Überwachungsschaltung geeignet um eine Menge von Zugriffsoperationen auf wenigstens einen Speicherbereich des Stapels an Speicherchips zu überwachen und ein entsprechendes Überwachungsergebnis bereitzustellen; und eine Vielzahl von Stapeln von Substratdurchgangslöchern (TSV), wobei jeder Stapel Substratdurchgangslöcher (TSV) eine der Anzahl Speicherchips auf dem Stapel entsprechenden Vielzahl Substratdurchgangslöcher (TSV) umfasst, und jedes Substratdurchgangsloch (TSV) elektrisch mit einem Substratdurchgangsloch (TSV) des unmittelbar benachbarten Speicherchips verbunden ist und jeder Stapel Substratdurchgangslöcher (TSV) verbunden ist, um am Ausgang der Adressübersetzungsschaltung die interne Adresse zu empfangen; wobei die Adressübersetzungsschaltung geeignet ist, um die externe Adresse in Erwiderung auf wenigstens das Überwachungsergebnis der Überwachungsschaltung in eine interne Adresse zu übersetzen.
Halbleitergehäuse nach Anspruch 41, wobei der Stapel von Speicherchips einen Stapel flüchtiger Speicherchips umfasst und wobei die Überwachungsschaltung die Frequenz überwacht, mit der in die Speichergebiete der flüchtigen Speicherchips des Stapels Speicherchips geschrieben wird.
Halbleitergehäuse nach Anspruch 42, wobei die flüchtigen Speicherchips DRAM-Chips umfassen.
Halbleitergehäuse nach Anspruch 41, wobei die Überwachungsschaltung die Häufigkeit der Zugriffe auf Speichergebiete der Speicherchips des Stapels von Speicherchips überwacht.
Halbleitergehäuse nach Anspruch 41, wobei die Überwachungsschaltung die Anzahl des sequentiellen Schreibens in wenigstens ein Speichergebiet zählt.
Halbleitergehäuse umfassend: Gehäuseanschlüsse; einen Stapel von Speicherchips; eine Schnittstellenschaltung (ICC) umfassend: einen Adresspuffer, der mit den Gehäuseanschlüssen verbunden ist, um eine externe Adresse zu empfangen, und eine Adressübersetzungsschaltung, die verbunden ist, um eine externe Adresse von dem Adresspuffer zu empfangen und die einen Ausgang aufweist, der eine interne Adresse ausgibt; eine Vielzahl von Stapeln aus Substratdurchgangslöchern (TSV), wobei jeder Stapel von Substratdurchgangslöchern (TSV), der Anzahl der Speicherchips entsprechend eine Vielzahl von Substratdurchgangslöchern (TSV) aufweist, wobei jedes Substratdurchgangsloch elektrisch mit einem Substratdurchgangsloch eines unmittelbar benachbarten Speicherchips verbunden ist, und jeder Stapel der Vielzahl von Stapeln Substratdurchgangslöcher verbunden ist, um eine interne Adresse am Ausgang der Adressübersetzungsschaltung zu empfangen; und die Schnittstellenschaltung (ICC) umfasst einen Aktualisierungscontroller in logischer Verbindung mit den Gehäuseanschlüssen und ist geeignet, um ein externes Aktivierungssteuersignal zu empfangen, der Aktualisierungscontroller ist geeignet, um eine Reihe von internen Aktualisierungssteuersignalen auszugeben, wobei jedes der Reihe interner Aktualisierungssteuersignale geeignet ist, um eine Speicheraktualisierung von verschiedenen Teilen des Stapels der Speicherchips zu veranlassen.
Halbleitergehäuse nach Anspruch 46, wobei jeder unterschiedliche Teil des Stapels Halbleiterchips (MC) einen einzelnen Speicherchip umfasst.
Halbleitergehäuse nach Anspruch 46, wobei jeder der unterschiedlichen Teile des Stapels von Halbleiterchips (MC) eine Vielzahl an Halbleiterchips (MC) umfasst.
Halbleitergehäuse nach Anspruch 46, wobei jedes interne Aktualisierungssteuersignal einem Aktualisierungscode entspricht.
Halbleitergehäuse nach Anspruch 46, wobei jedes interne Aktualisierungssteuersignal einem Aktualisierungscode und einer Chipadresse entspricht.
Halbleitergehäuse nach Anspruch 46, wobei der Stapel Speicherchips entweder einen Stapel von PRAM-Chips und/oder einen Stapel DRAM-Chips und/oder einen Stapel von RRAM-Chips umfasst.
Halbleitergehäuse nach Anspruch 46, wobei der Stapel Speicherchips nur direkt übereinander gestapelte DRAM-Chips umfasst.
Halbleitergehäuse umfassend: eine Gehäuseschnittstelle mit Gehäuseanschlüssen mit wenigstens einem ersten Paar Anschlüssen, einem Stapel Speicherchips; eine Vielzahl von Stapeln von Substratdurchgangslöchern (TSV), wobei jeder Stapel von Substratdurchgangslöchern (TSV) eine Vielzahl Substratdurchgangslöcher entsprechend der Anzahl Speicherchips umfasst, und jedes Substratdurchgangsloch elektrisch mit dem Substratdurchgangsloch eines unmittelbar benachbarten Speicherchips verbunden ist; und eine Schnittstellenschaltung (ICC) umfassend: einen Eingang, der mit dem ersten Paar Anschlüssen verbunden ist, um ein Differenzsignal zu empfangen, das eine erste Information bereitstellt und die einen Ausgang umfasst, um ein Ausgangssignal gemäß der ersten Information als ein-endiges Signal zu wenigstens einem der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) auszugeben, einen Adresspuffer verbunden mit der Vielzahl von Gehäuseanschlüssen, um eine externe Adresse zu empfangen, eine Adressübersetzungsschaltung verbunden um die externe Adresse von dem Adresspuffer zu empfangen, und welche einen Ausgang für die interne Adresse aufweist, eine Überwachungsschaltung, geeignet um die Menge an Zugriffen auf wenigstens ein Speichergebiet des Stapels von Speicherchips zu überwachen und um ein entsprechendes Überwachungsergebnis bereitzustellen, und einen Aktualisierungscontroller in logischer Verbindung mit einer Vielzahl der Gehäuseanschlüsse und geeignet, um ein externes Aktualisierungssteuersignal zu empfangen, wobei der Aktualisierungscontroller geeignet ist, um eine Reihe interner Aktualisierungssteuersignale auszugeben, und jedes der Reihe der internen Aktualisierungssteuersignale geeignet ist eine Speicheraktualisierung der verschiedenen Teile des Stapels der Speicherchips zu veranlassen, wobei die Adressübersetzungsschaltung geeignet ist, die externe Adresse in eine interne Adresse in Erwiderung auf wenigstens das Überwachungsergebnis der Überwachungsschaltung zu übersetzen.
Halbleitergehäuse nach Anspruch 53, wobei die Schnittstellenschaltung (ICC) geeignet ist, um ein Ausgangssignal als ein-endiges Signal für wenigstens zwei der Vielzahl von Stapeln von Substratdurchgangslöchern (TSV) bereitzustellen.
Halbleitergehäuse nach Anspruch 53, wobei die Schnittstellenschaltung (ICC) geeignet ist, um das Ausgangssignal als ein-endiges Signal für wenigstens einen Stapel der Substratdurchgangslöcher bereitzustellen.
Halbleitergehäuse nach Anspruch 53, wobei die Schnittstellenschaltung (ICC) geeignet ist das Differentialsignal als Multilevelsignal zu erkennen und das einendige Signal basierend auf dem erkannten Multilevelsignal auszugeben.
Halbleitergehäuse nach Anspruch 53, wobei der Stapel Speicherchips einen Stapel flüchtiger Speicherchips umfasst und wobei die Überwachungsschaltung die Frequenz des Schreibens in Speichergebiete der flüchtigen Speicherchips des Stapels von Speicherchips überwacht.
Halbleitergehäuse nach Anspruch 53, wobei die Überwachungsschaltung die Häufigkeit der Zugriffe auf Speicherbereiche der Speicherchips des Stapels von Speicherchips überwacht.
Halbleitergehäuse nach Anspruch 53, wobei jeder unterschiedliche Bereich des Stapels von Speicherchips einen einzelnen Speicherchip umfasst.
Halbleitergehäuse nach Anspruch 53, wobei jeder unterschiedliche Teil des Stapels von Speicherchips eine Vielzahl Speicherchips umfasst.