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Diese
Anmeldung nimmt gemäß 35 U.S.C. § 119 die
Priorität
der koreanischen Patentanmeldung Nr. 2005-71198, eingereicht am
4. August 2005, deren Inhalt hierin durch Bezugnahme in seiner Gesamtheit
aufgenommen ist, in Anspruch.
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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Exemplarische
Ausführungsbeispiele
der vorliegenden Erfindung beziehen sich allgemein auf ein Speichermodul
und Verfahren desselben, und insbesondere auf ein Speichermodul
und ein Verfahren zum Testen des Speichermoduls.
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Speicherchips,
wie z. B. Chips eines dynamischen Direktzugriffsspeichers (DRAM-;
DRAM = Dynamic Random-Access Memory), können in einem Computersystem
in der Form von Speichermodulen eingebaut sein. Jedes Speichermodul
kann eine Mehrzahl der Speicherchips, die an einer gedruckten Schaltungsplatine
(PCB; PCB = Printed Circuit Boards) angebracht sind, aufweisen.
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Speichermodule
können
typischerweise entweder ein klassifiziertes einreihiges Speichermodul (SIMM;
SIMM = Single Inline Memory Module) oder ein zweireihiges Speichermodul
(DIMM; DIMM = Dual Inline Memory Module) sein. Speicherchips können bei
dem SIMM an einer Seite einer PCB angebracht sein, und Speicherchips können bei
dem DIMM an beiden Seiten einer PCB angebracht sein. Da die DIMM
mehr Speicherchips als die SIMMs aufweisen können, kann ein DIMM relativ
effizienter als ein SIMM sein (z. B. ein höheres Speicherkapazität-pro-belegter-Raum-Verhältnis aufweisen).
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Ein
vollständig
gepuffertes DIMM (FBDIMM; FB = Fully Buffered) kann ein Typ eines
DIMM sein, der bei Operationen mit höheren Geschwindigkeiten, die
gemäß Paketprotokollen
in Betrieb sind, und typischerweise höheren Speicherkapazitäten verwendet wird.
Im Gegensatz zu anderen DIMM kann das FBDIMM einen Hub bzw. eine
zentrale Einrichtung zum Umwandeln einer seriellen Paketschnittstelle
in eine DRAM-Schnittstelle
aufweisen.
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Eine
zentrale Einrichtung kann sich auf einen fortschrittlichen Speicherpuffer(AMB-;
AMB = Advanced Memory Buffer) Chip beziehen, der ein Paket mit einer
höheren
Geschwindigkeit, das von einem Host bzw. Hauptrechner, wie z. B.
einem Mikroprozessor, angelegt ist, in einen Speicherbefehl umwandeln kann.
Der Hauptrechner kann als eine Schnittstelle für gesendete und/oder empfangene
Signale dienen.
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1 ist ein Blockdiagramm,
das eine Konfiguration eines Speichersystems, das ein herkömmliches
FBDIMM aufweist, darstellt.
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Bezug
nehmend auf 1 kann das
Speichersystem einen Host bzw. Hauptrechner 10 und eine
Mehrzahl von Speichermodulen 20 und 30, die in
eine Daisy-Chain bzw. Verkettung geschaltet sind, aufweisen. Um
die Beschreibung von 1 zu
vereinfachen, sind ein erstes und ein zweites Speichermodul 20 und 30 in 1 dargestellt, während es
offensichtlich ist, dass das Speichersystem von 1 zusätzliche
Speichermodule (nicht gezeigt) aufweisen kann (es können z.
B. bis zu acht Speichermodule mit dem Speichersystem von 1 verbunden sein).
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Bezug
nehmend auf 1 können die
Speichermodule 20 und 30 Hubs bzw. zentrale Einrichtungen 21 bzw. 31 und
eine Mehrzahl von Speicherchips 22 bis 29 bzw. 32 bis 39 aufweisen.
Wie in 1 gezeigt ist,
können
acht der Speicherchips (d. h. die Speicherchips 22 bis 29 und 32 bis 39)
pro Speichermodul (d. h. die Speichermodule 20 und 30)
verbunden sein. Bei einem Beispiel können eine Gesamtmenge von neun
Speicherchips (z. B. die acht dargestellten Speicherchips 22 bis 29 oder 32 bis 39 plus einem
zusätzlichen
Speicherchip, der einen Fehlerkorrekturcode (ECC; ECC = Error Correction
Code)) durchführt,
pro Speichermodul verbunden sein.
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Bezug
nehmend auf 1 kann der
Hauptrechner 10 ein nach Süden gehendes SB- (SB = Southbound-)
Paket mit einer höheren
Geschwindigkeit zu der Mehrzahl der Speichermodule 20 und 30 durch
die Verkettung senden. Das nach Süden gehende Paket kann Informationen,
wie z. B. eine Adresse ADD, einen Speicherbefehl CMD und Schreibdaten
Wdata aufweisen. Das nach Süden
gehende Paket kann zu der ersten zentralen Einrichtung 21 des
ersten Speichermoduls 20 gesendet werden. Das nach Süden gehende
Paket kann alternativ die erste zentrale Einrichtung 21 umgehen,
um zu der zweiten zentralen Einrichtung 31 direkt gesendet
zu werden.
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Bezug
nehmend auf 1 kann das
nach Süden
gehende Paket einen DIMM-Erkennungscode aufweisen.
Jedes der Speichermodule 20 und 30 kann den DIMM-Erkennungscode des
nach Süden gehenden
Pakets identifizieren, um Informationen (z. B. Informationen, die
zu einem oder mehreren der Speichermodule 20 und/oder 30 adressiert
sind), die in dem nach Süden
gehenden Paket umfasst sind, selektiv zu verarbeiten.
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Das
erste Speichermodul 20 kann beispielsweise Informationen,
die in dem nach Süden
gehenden Paket (z. B. Informationen, die zu einem oder mehreren
der Speicherchips 22 bis 29 zu senden sind) umfasst
sind, extrahieren, wenn der DIMM-Erkennungscode, der in dem nach
Süden gehenden Paket
umfasst ist, einen DIMM-Erkennungscode, der in dem ersten Speichermodul 20 umfasst
ist, identifiziert. Das erste Speichermodul 20 kann alternativ
das empfangene, nach Süden
gehende Paket umleiten und kann stattdessen das empfangene, nach
Süden gehende
Paket zu dem zweiten Speichermodul 30 übertragen, ohne Informationen
zu extrahieren, wenn der DIMM-Erken nungscode, der in dem nach Süden gehenden
Paket umfasst ist, einen DIMM-Erkennungscode, der in dem ersten
Speichermodul 20 umfasst ist, nicht identifiziert.
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Bezug
nehmend auf 1 kann die
erste zentrale Einrichtung 21 des ersten Speichermoduls 20 das
empfangene, nach Süden
gehende Paket verarbeiten, um eine Mehrzahl von Signalen, wie z.
B. ein Daten-Eingangs/Ausgangs-DQ, eine Adresse/einen Befehl ADDR/CMD
und einen Speichertakt CLK, zu den Speicherchips 22 bis 29 zu
senden. Jede der zentralen Einrichtungen 21 und 31 kann
zusätzlich mit
einem Systemverwaltungsbus (SMBUS; SMBUS = System Management Bus)
verbunden sein, um ein Betriebssteuersignal zu empfangen.
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Bezug
nehmend auf 1 kann das
im Vorhergehenden beschriebene, nach Süden gehende Paket in ein Nach-Süden-gehend-Empfangstor
SRx von jeder der zentralen Einrichtungen 21 und 31 eingespeist
werden und kann durch ein Nach-Süden-gehend-Sendetor STx ausgegeben
werden. Das ausgegebene, nach Süden
gehende Paket kann zu einem Nach-Süden-gehend-Empfangstor SRx
der zweiten zentralen Einrichtung 31 des zweiten Speichermoduls 30 übertragen
werden und kann durch ein Nach-Südengehend-Sendetor
STx der zweiten zentralen Einrichtung ausgegeben werden. Während eines
einzigen Zyklus eines Bezugstaktes (der z. B. durch eine getrennte
Sendeleitung gesendet wird) kann das nach Süden gehende Paket zu allen
zentralen Einrichtungen (z. B. den zentralen Einrichtungen 21, 31,
etc.) des Speichersystems gesendet werden.
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Bezug
nehmend auf 1 kann das
Speichersystem Daten zu jedem der Speichermodule 20 und 30 sequenziell
schreiben. Nachdem, mit anderen Worten, eine Schreiboperation von
Daten zu dem ersten Speichermodul 20 beendet ist, kann
eine Schreiboperation von Daten zu dem zweiten Speichermodul 30 eingeleitet
werden, wodurch eine "sequenzielle" Datenschreiboperation
(z. B. nicht gleichzeitige Schreiboperationen) erzeugt wird.
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Bezug
nehmend auf 1 kann auf
das nach Süden
gehende Paket, das von dem Host bzw. Hauptrechner zu dem ersten
Speichermodul 20 gesendet wird, als ein primä res nach
Süden gehendes Paket
Bezug genommen werden, und auf das nach Süden gehende Paket, das von
dem ersten Speichermodul 20 zu einem untergeordneten Speichermodul,
wie z. B. dem zweiten Speichermodul 30, gesendet wird,
kann als ein sekundäres
nach Süden
gehendes Paket Bezug genommen werden.
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Bezug
nehmend auf 1 können Daten, die
aus den Speicherchips 22 bis 29 und 32 bis 39 ausgegeben
werden, zu dem Hauptrechner 10 durch die Daisy-Chain bzw.
Verkettung gesendet werden. Die Ausgangsdaten können als ein Paket gesendet werden,
und auf dieselben kann als ein nach Norden gehendes NB-Paket Bezug
genommen werden. Lesedaten, die von den Speicherchips 22 bis 29 zu
der zentralen Einrichtung 21 gesendet werden, können in der
zentralen Einrichtung 21 paketiert werden und können durch
ein Nach-Norden-gehend-Sendetor NTx ausgegeben werden. Ein ausgegebenes Schreibdatenpaket
kann zusätzlich
durch ein Nach-Norden-gehend-Empfangstor NRx eines benachbarten
Speichermoduls empfangen werden und kann dann zu dem Hauptrechner
durch ein sequenzielles Sendeverfahren gesendet werden.
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Bezug
nehmend auf 1 kann auf
das nach Norden gehende Paket, das von dem ersten Speichermodul 20 zu
dem Hauptrechner 10 gesendet wird, als ein primäres nach
Norden gehendes Paket Bezug genommen werden und auf das nach Norden
gehende Paket, das von dem untergeordneten Speichermodul (z. B.
wie dem zweiten Speichermodul 30) zu dem ersten Speichermodul 20 gesendet wird,
kann als ein sekundäres
nach Norden gehendes Paket Bezug genommen werden.
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Bezug
nehmend auf 1 kann eine
Laufzeitverzögerung
bzw. Ausbreitungsverzögerung
des nach Süden
gehenden Pakets und des nach Norden gehenden Pakets zwischen dem
Hauptrechner 10 und den zentralen Einrichtungen 21/31 niedriger
als eine Laufzeitverzögerung
des nach Süden
gehenden/nach Norden gehenden Pakets zwischen den zentralen Einrichtungen 21/31 und
den Speicherchips 22 bis 29 und/oder 32 bis 39 (beispielsweise
bis zu sechsmal schneller) sein. Eine Schnittstelle zwischen dem
Hauptrechner 10 und den zentralen Einrichtungen 21/31 kann
daher schneller als eine Schnitt stelle zwischen den zentralen Einrichtungen 21/31 und
den Speicherchips 22 bis 29 und/oder 32 bis 39 sein.
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Wenn
daher das erste und/oder das zweite Speichermodul 20/30 getestet
werden, kann eine Testausrüstung
mit höherer
Geschwindigkeit mit der Schnittstelle mit höherer Geschwindigkeit zwischen dem
Hauptrechner 10 und der zentralen Einrichtung 21/31 verbunden
sein. Wenn jedoch die Testausrüstung
mit höherer
Geschwindigkeit einen Defekt bei einem getesteten Speichermodul
erfasst, kann es schwierig sein, zu bestimmen, ob der Defekt in
einer der zentralen Einrichtungen 21/31 oder innerhalb
der Speicherchips 22 bis 29 und/oder 32 bis 39 aufgetreten
ist.
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Eine
Entwurf-zum-Test- (DFT-; DFT = Design-For-Test) Funktion kann innerhalb
einer -zentralen Einrichtung eines Speichermoduls eingesetzt werden.
Die DFT-Funktion kann ein Modus zum Erleichtern eines Tests des
Speichermoduls (z. B. eines FBDIMM) sein. Die DFT-Funktion kann
einer Zahl von Modi, wie z. B. einem eingebauten Zwischenverbindungs-Selbsttest-
(IBIST-; IBIST = Interconnect Built-in Self-Test) Modus, einem Software-implementierten
Speicher-Selbsttest- (MSIST-; MSIST = Memory Software Implemented
Self-Test) Modus, einem transparenten Modus etc., entsprechen. Bei
dem transparenten Modus kann die zentrale Einrichtung während des
Tests des Speichermoduls umgangen werden. Wie hierin verwendet,
kann die zentrale Einrichtung in dem Sinn "umgangen" werden, dass ein Schnittstellenblock
für eine
höhere
Geschwindigkeit der zentralen Einrichtung während des Tests umgangen werden
kann, während
die zentrale Einrichtung von einem äußeren Gesichtspunkt physisch
nicht umgangen werden kann.
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Bei
dem transparenten Modus können
Funktionen von Stiften für
eine höhere
Geschwindigkeit, die in dem Nach-Süden-gehend-Sendetor STx, dem Nach-Süden-gehend-Empfangstor SRs,
dem Nach-Norden-gehend-Sendetor NTx und dem Nach-Nordengehend-Empfangstor
NRx für
die Sendung und den Empfang des nach Süden gehenden Pakets und des
nach Norden gehenden Pakets umfasst sind, durch Funktionen von Stiften
zum direkten Zugreifen auf den Speicher ersetzt werden.
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2 ist eine Tabelle, die
eine Zahl von Kanälen
des herkömmlichen
FBDIMM für
die Sendung und den Empfang eines Signals mit höherer Geschwindigkeit darstellt.
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Wie
in der Tabelle von 2 gezeigt
ist, kann das Speichermodul (d. h. das FBDIMM) 96 Kanäle aufweisen.
Die 96 Kanäle
können
48 Sendekanäle
und 48 Empfangskanäle
umfassen. Die 48 Empfangs-/Sendekanäle können jeweils 24 negative Kanäle und 24
positive Kanäle
aufweisen. Das Nach-Süden-gehend-Empfangstor
SRx kann 20 Kanäle
(d. h. 10 positive Kanäle
und 10 negative Kanäle)
umfassen. Das Nach-Süden-gehend-Sendetor STx
kann ebenfalls 20 Kanäle
(d. h. 10 positive Kanäle
und 10 negative Kanäle)
umfassen. Das Nach-Norden-gehend-Empfangstor NRx kann 28 Kanäle (d. h.
14 positive Kanäle
und 14 negative Kanäle)
umfassen. Das Nach-Nordengehend-Sendetor NTx kann 28 Kanäle (d. h.
14 positive Kanäle
und 14 negative Kanäle)
umfassen.
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Bezug
nehmend auf 2 können die
Signalkanäle
für eine
höhere
Geschwindigkeit als Kanäle
für den
Speichertest bei dem transparenten Modus verwendet werden. D. h.,
die Signalstifte für
eine höhere
Geschwindigkeit können
auf Speicherstifte während
des Speichertests abgebildet sein.
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3 ist eine Tabelle, die
Stiftabbildungen von DRAM-Signalen und Signalen mit höherer Geschwindigkeit
zeigt, die mit den herkömmlichen Joint-Electron-Device-Engineering-Council-
(JEDEC-) Standards übereinstimmen.
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Bezug
nehmend auf die Tabelle von 3 können Signale
mit höherer
Geschwindigkeit konfiguriert sein, um DRAM-Signalen bei dem transparenten
Modus zu entsprechen. Hier kann sich SN*P auf ein positives, sekundäres, nach
Norden gehendes Signal beziehen, und SN*N kann sich auf ein negatives,
sekundäres,
nach Norden gehenden Signal beziehen. PS*P kann sich auf ein positives,
primäres; nach
Süden gehendes
Signal beziehen, und PS*N kann sich auf ein negatives, primäres, nach
Süden gehendes
Signal beziehen. SS*P kann sich auf ein positives, sekundäres, nach
Süden gehendes Signal beziehen,
und PN*P kann sich auf ein positives, primäres, nach Norden gehendes Signal
beziehen. Wie im Vorhergehenden verwendet, kann sich "*" auf eine Zahl von Kanälen minus
eins beziehen, derart, dass "*" eine Ganzzahl ist,
die größer als
oder gleich null ist.
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Bezug
nehmend auf 3 kann der
Empfangskanal des Signals höherer
Geschwindigkeit als ein Eingangskanal eines Speichers verwendet
werden, und der Sendekanal des Signals höherer Geschwindigkeit kann
als ein Ausgangskanal eines Speichers verwendet werden. Da das DQ
in den AMB der zentralen Einrichtung durch unterschiedliche Eingangs-
und Ausgangswege bei dem transparenten Modus eingegeben werden kann
und ein Differenzausgangspuffer (z. B. zur Datenausgabe) gemeinsam
verwendet werden kann, kann die Zahl von Kanälen, die für die Ausgabe der Daten verwendet werden
kann, auf die der positiven Kanäle
(d. h. 24) begrenzt sein.
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Da
jedoch ein Eingang/Ausgang (IO) des FBDIMM 72 DQ-Stifte (z. B. 8
DQ-Stifte pro Speicherchip × 9 Speicherchips)
und 18 Daten-IO-Strobe- bzw. Auftast-DQS-Stifte (z. B. bis zu 2 DQS-Stifte pro Speicherchip × 9 Speicherchips)
umfassen kann, kann der gesamte IO unfähig sein, die 72 DQ-Stifte und
18 DQS-Stifte durch die 24 Kanäle
gleichzeitig zu testen.
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Daher
kann der Daten-IO unter Verwendung des SMBUS bei dem transparenten
Modus ausgewählt
werden. Der IO des zu testenden Speichermoduls kann daher unter
Verwendung des SMBUS vor dem Test ausgewählt werden, und eine DRAM-Zelle kann
dann nach dem Durchführen
einer Hochfahrfolge des entsprechenden DRAM getestet werden.
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4 ist ein Flussdiagramm,
das ein Testverfahren für
einen transparenten Modus unter Verwendung eines herkömmlichen
SMBUS darstellt. 4 stellt
insbesondere einen Test für
einen transparenten Modus dar, der 72 DQ-Stifte eines Speichermoduls
testet.
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Bezug
nehmend auf 4 kann eine
erste zu testende DQ-Gruppe G1 (z. B. DG0 bis DG23) unter Verwendung
des SMBUS (bei S1) ausgewählt werden,
eine Initialisierung des DRAM kann (bei S2) durchgeführt werden,
und ein Test der entsprechenden ersten Gruppe kann (bei S3) ausgeführt werden. Eine
zweite DQ-Gruppe G2 (z. B. DQ24 bis DQ47) kann danach (bei S4) ausgewählt werden,
die Initialisierung des DRAM kann (bei S5) durchgeführt werden,
und ein Test der entsprechenden zweiten Gruppe kann (bei S6) ausgeführt werden.
Eine dritte DQ-Gruppe G3 (z. B. DQ48 bis DQ71) kann dann (bei S7)
ausgewählt
werden, die Initialisierung des DRAM kann (bei S8) durchgeführt werden,
und ein Test der entsprechenden dritten Gruppe kann (bei S9) ausgeführt werden.
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Wie
in 4 gezeigt ist, kann
entsprechend, wenn ein herkömmlicher
Speichermodultest unter Verwendung des transparenten Modus durchgeführt wird,
eine Mehrzahl von Tests (z. B. drei Tests bei dem Verfahren von 4) durchgeführt werden, selbst
wenn lediglich eine der Mehrzahl von auswählbaren DQ-Gruppen für einen
Speichertest zeitlich geplant ist. Eine Testzeit für Speicherstifte
kann daher aufgrund der mehreren Tests verlängert sein, wodurch eine Effizienz
der herkömmlichen
Transparentmodus-Speichertests reduziert sein kann.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Ein
exemplarisches Ausführungsbeispiel
der vorliegenden Erfindung ist auf ein Speichermodul gerichtet,
das eine Mehrzahl von Speicherchips und eine zentrale Einrichtung,
die ein Testsignal an die Mehrzahl von Speicherchips, die in dem
Speichermodul umfasst sind, anlegt, Ausgangsdaten von der Mehrzahl
von Speicherchips ansprechend auf das angelegte Testsignal empfängt, die
Ausgangsdaten in eine Mehrzahl von Gruppen teilt, mindestens eine der
Mehrzahl von Gruppen ansprechend auf ein Ausgangsgruppen-Auswahlsignal
auswählt
und die mindestens eine ausgewählte
Gruppe ausgibt, umfasst.
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Ein
weiteres exemplarisches Ausführungsbeispiel
der vorliegenden Erfindung ist auf ein Verfahren zum Testen eines
Speichermoduls gerichtet, das das Anlegen eines Testsignals an eine
Mehrzahl von Speicherchips, die in dem Speichermodul umfasst sind,
das Empfangen von Ausgangsdaten von der Mehrzahl von Speicherchips
ansprechend auf das angelegte Testsignal, das Teilen der Ausgangsdaten in
eine Mehrzahl von Gruppen, das Auswählen von mindestens einer der
Mehrzahl von Gruppen ansprechend auf ein Ausgangsgruppen-Auswahlsignal
und das Ausgeben der mindestens einen ausgewählten Gruppe aufweist.
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Ein
weiteres exemplarisches Ausführungsbeispiel
der vorliegenden Erfindung ist auf ein Speichermodul gerichtet,
bei dem eine zu testende Ausgangsdatengruppe während eines Tests unter Verwendung
eines transparenten Modus effizient ausgewählt wird.
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Exemplarische
Ausführungsbeispiele
der vorliegenden Erfindung liefern zusätzlich ein Verfahren zum Testen
eines Speichermoduls, bei dem ein Test unter Verwendung des Speichermoduls
effizient ausgeführt
werden kann.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
beigefügten
Zeichnungen sind umfasst, um ein weiteres Verständnis der Erfindung zu liefern, und
sind in dieser Beschreibung aufgenommen und bilden einen Teil derselben.
Die Zeichnungen stellen exemplarische Ausführungsbeispiele der vorliegenden
Erfindung dar und dienen zusammen mit der Beschreibung dazu, Prinzipien
der vorliegenden Erfindung zu erklären.
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1 ist
ein Blockdiagramm, das eine Konfiguration eines Speichersystems,
das ein herkömmliches,
vollständig
gepuffertes DIMM (FBDIMM) umfasst, darstellt.
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2 ist
eine Tabelle, die eine Zahl von Kanälen des herkömmlichen
FBDIMM zur Sendung und zum Empfang eines Signals mit höherer Geschwindigkeit
darstellt.
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3 ist
eine Tabelle, die Stiftabbildungen von DRAM-Signalen und Signalen
höherer
Geschwindigkeit, die mit den herkömmlichen Joint-Electron-Device-Engineering-Council-
(JEDEC-) Standards übereinstimmen,
zeigt.
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4 ist
ein Flussdiagramm, das ein Transparentmodus-Testverfahren unter
Verwendung eines herkömmlichen
Systemverwaltungsbusses (SMBUS) darstellt.
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5 ist
ein Blockdiagramm, das eine Konfiguration eines Speichermoduls gemäß einem
exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung darstellt.
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6 ist
ein Flussdiagramm, das ein Verfahren zum Testen eines Speichermoduls
gemäß einem weiteren
exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung darstellt.
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7 ist
eine Tabelle, die eine Ausgangsgruppe, die gemäß einem Ausgangsgruppen-Auswahlsignal
gemäß einem
weiteren exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung ausgewählt wird, darstellt.
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8 ist
eine Tabelle, die eine Ausgangsgruppe, die gemäß einem Ausgangsgruppen-Auswahlsignal,
das von einer äußeren Vorrichtung
empfangen wird, gemäß einem
weiteren exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung, ausgewählt wird, darstellt.
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9 ist
eine Tabelle, die DQS-Signale, die unter Verwendung eines SMBUS
gemäß einem
weiteren exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung getestet werden, darstellt.
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10 ist
ein Zeitdiagramm von Signalen während
eines Speichertests, der gemäß den exemplarischen
Ausführungsbeispielen
von 8 und 9 durchgeführt wird.
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DETAILLIERTE BESCHREIBUNG
VON EXEMPLARISCHEN
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AUSFÜHRUNGSBEISPIELEN DER VORLIEGENDEN
ERFINDUNG
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Im
Folgenden sind exemplarische Ausführungsbeispiele der vorliegenden
Erfindung detailliert unter Bezugnahme auf die beigefügten Zeichnungen erklärt.
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Es
ist offensichtlich, dass, obwohl die Ausdrücke erste(r, s), zweite(r,
s), etc. hierin verwendet werden können, um verschiedene Elemente
zu beschreiben, diese Elemente durch diese Ausdrücke nicht begrenzt sein sollen.
Diese Ausdrücke
werden verwendet, um ein Element von einem anderen zu unterscheiden.
Ein erstes Element könnte
beispielsweise als ein zweites Element bezeichnet werden, und ähnlicherweise
könnte
ein zweites Element als ein erstes Element bezeichnet werden, ohne
von dem Schutzbereich von exemplarischen Ausführungsbeispielen der vorliegenden
Erfindung abzuweichen. Wie hierin verwendet, umfasst der Ausdruck "und/oder" jede und alle Kombinationen
von einem oder mehreren der zugeordneten aufgelisteten Gegenstände.
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Es
ist offensichtlich, dass, wenn auf ein Element als "verbunden" oder "gekoppelt" mit einem anderen
Element Bezug genommen wird, dasselbe mit dem anderen Element direkt
verbunden oder gekoppelt sein kann oder dazwischen liegende Elemente vorhanden
sein können.
Wenn im Gegensatz dazu auf ein Element als "direkt verbunden" oder "direkt gekoppelt" mit einem anderen Element Bezug genommen
wird, sind keine dazwischen liegenden Elemente vorhanden. Andere
Wörter,
die verwendet werden, um die Beziehung zwischen Elementen zu beschreiben,
sollten auf eine ähnliche
Art (z. B. "zwischen" gegen "direkt zwischen", "benachbart" gegen "direkt benachbart" etc.) interpretiert
werden.
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Die
hierin verwendete Terminologie dient dem Zweck des Beschreibens
von besonderen exemplarischen Ausführungsbeispielen und soll nicht die
Erfindung begrenzen. Wie hierin verwendet, sollen die Singularformen "eine(r, s)" und "der, die, das" ebenso die Pluralformen
umfassen, es sei denn, dass es der Zusammenhang klar anders zeigt.
Es ist ferner offensichtlich, dass die Ausdrücke "weist auf", "aufweisend", "umfasst" und/oder "umfassend", wenn dieselben
hierin verwendet werden, die Anwesenheit von genannten Merkmalen,
Ganzzahlen, Schritten, Operationen, Elementen und/oder Komponenten
spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung von
einem oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Operationen, Elementen,
Komponenten und/oder Gruppen derselben ausschließen.
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Es
sei denn, dass es anders definiert ist, besitzen alle Ausdrücke (umfassend
technische und wissenschaftliche Ausdrücke), die hierin verwendet werden,
die gleiche Bedeutung, wie sie durch Fachleute, die diese Erfindung
betrifft, allgemein verstanden wird. Es ist ferner offensichtlich,
dass Ausdrücke, wie
z. B. dieselben, die in allgemein verwendeten Wörterbüchern definiert sind, als eine
Bedeutung aufweisend interpretiert werden sollten, die mit der Bedeutung
derselben in dem Zusammenhang mit der relevanten Technik konsistent
ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert
werden, es sei denn, dass es ausdrücklich hierin so definiert
ist.
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5 ist
ein Blockdiagramm, das eine Konfiguration eines Speichermoduls 1000
gemäß einem exemplarischen
Ausführungsbeispiel
der vorliegenden Erfindung darstellt.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 sind strukturelle Komponenten, die einen "Normalmodus"-Betrieb des Speichermoduls 1000
(z. B. allgemeine Daten-Lese/Schreib-Operationen unter Verwendung
des nach Süden
gehenden Pakets höherer
Geschwindigkeit und des nach Norden gehenden Pakets höherer Geschwindigkeit)
erleichtern, der Kürze
und der Einfachheit der Beschreibung von exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung wegen weggelassen. Der "normale Modus" des Betriebs ist
detaillierter im Vorhergehenden hinsichtlich der herkömmlichen 1 und 2 beschrieben.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann das Speichermodul 1000 eine zentrale
Einrichtung 100 und eine Mehrzahl von dynamischen Direktzugriffsspeichern
(DRAM) 200 umfassen. Bei einem Beispiel kann das Speichermodul 1000
ein vollständig
gepuffertes DIMM (FBDIMM) umfassen.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die Mehrzahl der DRAM 200 8 DRAM
für eine
Datenspeicherung und einen DRAM für einen Fehlerkorrekturcode
(ECC), wobei eine Gesamtmenge von 9 DRAM darin umfasst ist, umfassen.
Es ist offensichtlich, dass andere exemplarische Ausführungsbeispiele
der vorliegenden Erfindung skaliert sein können, um jede Zahl von DRAM
mit jeder Zahl von zugeordneten ECC DRAM zu umfassen. Zurückkehrend
zu dem exemplarischen Ausführungsbeispiel
von 5 kann jedes der Mehrzahl von DRAM 200 8
DQ-Stifte und 2 DQS-Stifte
umfassen. Die Mehrzahl der DRAM 200, die in dem Speichermodul
1000 umfasst ist, kann daher eine Gesamtmenge von 72 DQ-Stiften
und 18 DQS-Stiften aufweisen. Es ist wiederum offensichtlich, dass
andere exemplarische Ausführungsbeispiele
der vorliegenden Erfindung DRAM mit einer anderen Zahl von zugeordneten
Stiften (z. B. DQ-Stiften und/oder DQS-Stiften) umfassen können.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die zentrale Einrichtung 100 eine
Signaleingabeeinheit 110, eine Ausgangsgruppen-Auswahleinheit 120 und
eine Signalausgabeeinheit 130 umfassen. Bei einem Beispiel
kann die zentrale Einrichtung durch einen fortschrittlichen Speicherpuffer-
(AMB-) Chip ausgeführt
sein. Die Signaleingabeeinheit 110 kann ein Testsignal
durch einen Eingangskanal für
eine höhere
Geschwindigkeit empfangen. Die Signaleingabeeinheit 110 kann
das empfangene Testsignal an die Mehrzahl der DRAM 200 anlegen.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die Signaleingabeeinheit 110 eine
erste Signaleingabeeinheit 111 zum Empfangen eines Befehlssignals
CMD zum Zuweisen eines Befehls und einer Adresse, eines Adresssignals
ADD und eines Taktsignals CLK (z. B. um zu den entsprechenden DRAM 200 geliefert
zu werden) umfassen. Die Signaleingabeeinheit 110 kann
ferner eine zweite Signaleingabeeinheit 114 zum Empfangen
eines DQ-Testsignals DQ_In und eines DQS-Testsignals DQSD_In außen, um
zu den entsprechenden DRAM 200 geliefert zu werden, umfassen.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die erste Signaleingabeeinheit 111 einen
ersten Puffer 112 zum Empfangen und Puffern des Befehlssignals
CMD und des Adresssignals ADD umfassen. Die erste Signaleingabeeinheit 111 kann
konfiguriert sein, um die gepufferten Signale zu den DRAM 200 zu
liefern. Die erste Signaleingabeeinheit 111 kann ferner
einen zweiten Puffer 113 zum Empfangen und Puffern des
Taktsignals CLK umfassen. Das gepufferte Taktsignal CLK kann zu
den DRAM 200 geliefert werden.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die zweite Signaleingabeeinheit 114 einen
dritten Puffer 115 zum Empfangen und Puffern des DQS-Testsignals
DQS_In (z. B. 18 Bit umfassend) und Liefern des gepufferten Testsignals zu
den DRAM 200 umfassen. Die zweite Signaleingabeeinheit 114 kann
ferner einen Demultiplexer zum Empfangen und dann Demultiplexieren
des DQ-Testsignals (beispielsweise 8 Bit umfassend) zu einem Testdatensignal
(beispielsweise 72 Bit umfassend) und einen vierten Puffer 117 zum
Liefern des Testdatensignals (beispielsweise 72 Bit umfassend), das
durch den Demultiplexer zu den DRAM 200 ausgegeben wird,
umfassen.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die Ausgangsgruppen-Auswahleinheit 120 Ausgangsdaten,
die durch die DRAM 200 ausgegeben werden, empfangen. Die
Ausgangsdaten, die durch die Ausgangsgruppen-Auswahleinheit 120 empfangen
werden, können
das DQ-Signal (beispielsweise 72 Bit umfassend) und das DQS-Signal
(beispielsweise 18 Bit umfassend) ansprechend auf das Testsignal,
das durch die Signaleingabeeinheit 110 angelegt wird, umfassen.
Die Ausgangsgruppen- Auswahleinheit
kann eine auszugebende Ausgangsdatengruppe basierend auf einer Mehrzahl
von Ausgangsgruppen-Auswahlsignalen DQSEL0 und DQSEL1 auswählen. Bei
einem Beispiel können
die Ausgangsdaten in vier Gruppen (auf die beispielsweise durch
die zwei Bits der Ausgangsgruppen-Auswahlsignale DQSEL0 und DQSEL1
dadurch Bezug genommen werden kann) geteilt sein.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 können
die Ausgangsgruppen-Auswahlsignale DQSEL0 und DQSEL1 Signale sein,
die von einem äußeren Benutzer
(z. B. über
eine Testausrüstung)
empfangen werden. Bei einem Beispiel können die Ausgangsgruppen-Auswahlsignale DQSEL0
und DQSEL1 gemeinsam ein Signal von 2 Bit bilden, derart, dass basierend
auf den 2-Bit-Ausgangsgruppen-Auswahlsignalen DQSEL0 und DQSEL1
das eingegebene DQ-Signal (beispielsweise 72 Bit umfassend) und
das DQS-Signal (beispielsweise 18 Bit umfassend) in vier Gruppen
geteilt sein können.
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Wenn
beispielsweise das erste Ausgangsgruppen-Auswahlsignal DQSEL0 auf
einen ersten logischen Pegel (z. B. einen niedrigeren logischen
Pegel oder eine logische "0") eingestellt ist
und das zweite Ausgangsgruppen-Auswahlsignal DQSEL1 ebenfalls auf
den zweiten logischen Pegel eingestellt ist, können die DQS-Signale (beispielsweise
18 Bit umfassend), die einer ersten Gruppe (z. B. DQS0 bis DQS17)
entsprechen können,
ausgewählt
sein. Bei einem weiteren Beispiel, kann, wenn das erste Ausgangsgruppen-Auswahlsignal
DQSEL0 auf einen zweiten logischen Pegel (z. B. einen höheren logischen
Pegel oder eine logische "1 ") eingestellt ist, und
das zweite Ausgangsgruppen-Auswahlsignal DQSEL1
auf den ersten logischen Pegel eingestellt ist, eine zweite Gruppe
(z. B. DQ0 bis DQ23) des eingegebenen DQ-Signals (z. B. 72 Bit umfassend)
ausgewählt
sein. Bei einem weiteren Beispiel kann, wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0
auf den ersten logischen Pegel eingestellt ist und das zweite Ausgangsgruppen-Auswahlsignal DQSEL1
auf einen zweiten logischen Pegel (z. B. einen höheren logischen Pegel oder
logisch "1 ") eingestellt ist,
eine dritte Gruppe (DQ24 bis DQ47) des eingegebenen DQ-Signals (z.
B. 72 Bit umfassend) ausgewählt
sein. Bei einem weiteren Beispiel kann, wenn das erste Ausgangsgruppen-Auswahlsig nal DQSEL0
und das zweite Ausgangsgruppen-Auswahlsignal DQSEL1 beide auf den
zweiten logischen Pegel eingestellt sind, eine vierte Gruppe (z.
B. DQ48 bis DQ71) des eingespeisten DQ-Signals (z. B. 72 Bit umfassend)
ausgewählt
sein. Da dementsprechend jede der vier Gruppen mehr als ein Bitschwelle
(z. B. 24 Bit) umfassen kann, kann ein Ausgangssignal des gesamten
Signals durch Verwenden einer Schwellenzahl von Kanälen (z.
B. 24 Kanälen),
die den Ausgangskanälen
des Speichermoduls 1000 entsprechen, erreicht werden.
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Wie
im Vorhergehenden in dem Hintergrundabschnitt der Erfindung beschrieben
ist, kann, wenn das FBDIMM einem Test bei dem transparenten Modus
unterzogen ist, dann das ausgegebene DQ des Speichers nicht gleichzeitig
ausgegeben werden (z. B. bei einem einzigen Taktzyklus), da die Zahl
von Ausgangskanälen
der zentralen Einrichtung eine erste Zahl (z. B. 24) aufweisen kann,
während die
zu testenden DQ-Stifte eine höhere,
zweite Zahl (z. B. 72) aufweisen können. Die herkömmliche
Technik erfordert daher zahlreiche Testiterationen oder Testzyklen,
bevor die zweite Zahl von DQ-Stiften getestet werden kann. Bei dem
Beispiel von 5 kann jedoch die Ausgangs-DQ-Gruppe "on-the-fly" bzw. "fliegend" basierend auf dem
ersten Ausgangsgruppen-Auswahlsignal DQSEL0 und dem zweiten Ausgangsgruppen-Auswahlsignal
DQSEL1 ausgewählt werden,
wodurch eine Testzeit bei dem transparenten Modus reduziert ist.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die erste Ausgangsgruppen-Auswahleinheit 120 einem
SMBUS 300 zugeordnet sein, der mit einem äußeren Hauptrechner (nicht
gezeigt) verbunden ist. Das Befehlssignal. CMD, das Adresssignal
ADD, das Taktsignal CLK, das DQ-Testsignal DQ_In, das DQS-Testsignal DQS_In,
das erste Ausgangsgruppen-Auswahlsignal DQSEL0 und das zweite Ausgangsgruppen-Auswahlsignal
DQSEL1, die durch die Signaleingabeeinheit 110 bzw. die
Ausgangsgruppen-Auswahleinheit 120 empfangen werden, können unter
Verwendung einer gegebenen Zahl von Eingangskanälen (z. B. 48 Eingangskanälen) für eine Kommunikation
des Signals höherer
Geschwindigkeit bei dem normalen Modus eingegeben werden. Bei einem
Beispiel können die
10 positiven Kanäle
und die 10 negativen Kanäle des
Nach-Süden-gehend-Empfangstors
SRx und die 14 positiven Kanäle
und die 14 negativen Kanäle
des Nach-Norden-gehend-Empfangstors NRx als die 48 Eingangskanäle verwendet
werden.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die Signalausgabeeinheit 130 ein
Ausgangssignal DQ_Out ausgeben, wobei das Ausgangssignal DQ_Out
von der DQ-Gruppe und/oder der DQS-Gruppe, die durch die Ausgangsgruppen-Auswahleinheit 120 ausgewählt ist,
empfangen wird. Die Signalausgabeeinheit 130 kann einen fünften Puffer 131,
der das Signal, das von der DQ-Gruppe und/oder der DQS-Gruppe, die durch
die Ausgangsgruppen-Auswahleinheit 120 ausgewählt sind,
empfangen wird, puffern kann, umfassen. Der fünfte Puffer 131 kann
dann das Ausgangssignal DQ_Out und/oder das Ausgangssignal DQS_Out ausgeben.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 kann die Signalausgabeeinheit 130 beispielsweise 24 Ausgangskanäle für die Kommunikation
des Signals höherer
Geschwindigkeit (z. B. die 10 positiven Kanäle des Nach-Süden-gehend-Sendetors
STx und die 14 positiven Kanäle
des Nach-Norden-gehend-Sendetors NTx umfassend) bei dem normalen
Modus umfassen. Bei einem Beispiel können entsprechend die Ausgangssignale durch
24 Kanäle
ausgegeben werden.
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6 ist
ein Flussdiagramm, das ein Verfahren zum Testen des Speichermoduls
1000 gemäß einem
weiteren exemplarischen Ausführungsbeispiel der
vorliegenden Erfindung darstellt.
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Bei
den exemplarischen Ausführungsbeispielen
von 5 und 6 kann das Speichermodul 1000
zu dem transparenten Modus geschaltet werden, und das Testsignal(z.
B. das Befehlssignal CMD, das Adresssignal ADD, das Taktsignal CLK, das
DQ-Testsignal DQ_In
und das DQS-Testsignal DQS_In) kann (beispielsweise von einer äußeren Quelle) über die
48 Eingangskanäle,
die an die DRAM 200, die in dem Speichermodul 1000 umfasst sind,
anzulegen sind, (bei S10) empfangen werden.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 und 6 kann das DQS-Testsignal DQS_In
ein 18-Bit-Signal umfassen, und das Testsignal DQ_In kann ein 8-Bit-Signal
umfassen. Das eingegebene Testsignal DQ_In kann in 72 Bits demultiplexiert
werden und dann an die DRAM 200 angelegt werden.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 und 6 können das DQ-Signal und das
DQS-Signal von dem DRAM 200 ansprechend auf das eingegebene
Testsignal (bei S11) ausgegeben werden. Die Ausgangsdaten von dem DRAM 200 (z.
B. das DQ-Signal und das DQS-Signal) können in vier Gruppen (z. B.
jeweils eine gegebene Zahl von Bits umfassend) (bei S12) geteilt
werden, und eine der vier Gruppen kann basierend auf den Ausgangsgruppen-Auswahlsignalen
DQSEL0 und DQSEL1 (die beispielsweise von einer äußeren Quelle empfangen werden)
(bei S13) ausgewählt werden.
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Bei
dem exemplarischen Ausführungsbeispiel
von 5 und 6 können die Ausgangsgruppen-Auswahlsignale
DQSEL0 und DQSEL1 ein 2-Bit-Signal sein. D. h., die Ausgangsgruppen-Auswahlsignale
DQSEL0 und DQSEL1 können
das erste Ausgangsgruppen-Auswahlsignal DQSEL0 als ein erstes Bit
und das zweite Ausgangsgruppen-Auswahlsignal DQSEL1 als ein zweites
Bit umfassen. Wie im Vorhergehenden erörtert ist, können die
vier Gruppen des eingegebenen DQ-Signals (z. B. 72 Bit umfassend)
und des DQS-Signals (beispielsweise 18 Bit umfassend) "fliegend" bzw. "on-thefly" ausgewählt werden.
Es ist gut bekannt, wie eine Zwei-Bit-Zahl zwischen vier unterschiedlichen
Auswahlen (z. B. "00", "01 ", "10" und "11 ") auswählen kann.
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7 ist
eine Tabelle, die eine Ausgangsgruppe, die gemäß einem Ausgangsgruppen-Auswahlsignal
ausgewählt
ist, gemäß einem
weiteren exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung darstellt.
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Bei
dem exemplarischen Ausführungsbeispiel
von 7 kann, wenn das erste Ausgangsgruppen-Auswahlsignal
DQSEL0 auf den ersten logischen Pegel (z. B. einen niedrigeren logischen
Pegel oder einen logischen Pegel "0")
eingestellt ist) und die zweiten Ausgangsgruppen-Auswahlsignale DQSEL1
ebenfalls auf den zweiten logi- schen Pegel eingestellt sind, eine
erste Gruppe (z. B. das DQS-Signal, das 18 Bit umfasst, wie z. B.
DQS0 bis DQS 17) ausgewählt
sein. Bei einem weiteren Beispiel kann, wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0
auf den zweiten logischen Pegel (z. B. einen höheren logischen Pegel oder "1 ") eingestellt ist und
die zweiten Ausgangsgruppen-Auswahlsignale DQSEL1 auf den ersten
logischen Pegel eingestellt sind, eine zweite Gruppe (z. B. DQ0
bis DQ23 des eingegebenen DQ-Signals, das 72 Bit umfasst) ausgewählt sein.
Bei einem weiteren Beispiel kann, wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0
auf den ersten logischen Pegel (z. B. einen niedrigeren logischen
Pegel oder eine logische "0") eingestellt ist
und die zweiten Ausgangsgruppen-Auswahlsignale DQSEL1 auf den zweiten
logischen Pegel eingestellt sind, eine dritte Gruppe (z. B. DQ24
bis DQ47 des eingegebenen DQ-Signals, das 72 Bit umfasst) ausgewählt sein.
Bei einem weiteren Beispiel kann, wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0
auf den zweiten logischen Pegel eingestellt ist und die zweiten
Ausgangsgruppen-Auswahlsignale DQSEL1 ebenfalls auf den zweiten
logischen Pegel eingestellt sind, eine vierte Gruppe (z. B. DQ48
bis DQ71 des eingegebenen DQ-Signals,
das 72 Bit umfasst) ausgewählt sein.
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Bei
dem exemplarischen Ausführungsbeispiel
von 7 kann die Ausgangsgruppe durch die Ausgangsauswahl
(bei S13) ausgewählt
werden, und das Ausgangs-DQ-Signal
DQ_Out oder das Ausgangs-DQS-Signal DQS_Out kann aus der ausgewählten DQ-Gruppe
oder DQS-Gruppe (bei S14) ausgegeben werden. Ein Fehler beim Testen
kann basierend auf dem Ausgangs-DQ-Signal DQ_Out oder dem Ausgangs-DQS-Signal DQS_Out
(z. B. durch Vergleichen des Werts, der aus den DRAM 200 ausgegeben
wird, mit einem bekannten Testwert) bestimmt werden.
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8 ist
eine Tabelle, die eine Ausgangsgruppenauswahl basierend auf den
Ausgangsgruppen-Auswahlsignalen gemäß einem weiteren exemplarischen
Ausführungsbeispiel
der vorliegenden Erfindung darstellt.
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Bei
dem exemplarischen Ausführungsbeispiel
von 8 kann, wenn ein zweites Ausgangsgruppen-Auswahlsignal
DQSEL1 und ein erstes Ausgangsgruppen-Auswahlsignal DQSEL0 auf einen ersten
bzw. zweiten logischen Pegel (z. B. "01")
bzw. zweiten und ersten logischen Pegeln (z. B. "10")
bzw. zweite logische Pegel (z. B. "11")
eingestellt sind, dann das exemplarische Ausführungsbeispiel von 8 äquivalent
zu den im Vorhergehenden beschriebenen exemplarischen Ausführungsbeispielen hinsichtlich
der Gruppenauswahlen funktionieren.
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Bei
dem exemplarischen Ausführungsbeispiel
von 8 können,
wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0 auf dem zweiten
logischen Pegel (z. B. einen höheren
logischen Pegel oder logisch "1") eingestellt ist,
und die zweiten Ausgangsgruppen-Auswahlsignale DQSEL1 auf den ersten
logischen Pegel (z. B. einen niedrigeren logischen Pegel oder eine
logische "0") eingestellt sind, DQ0
bis DQ23 des eingegebenen DQ-Signals (z. B. 72 Bit umfassend) ausgewählt sein.
Bei einem weiteren Beispiel können,
wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0 auf den ersten
logischen Pegel eingestellt ist und das zweite Ausgangsgruppen-Auswahlsignal
DQSEL1 auf den zweiten logischen Pegel eingestellt ist, DQ24 bis
DQ47 des eingegebenen DQ-Signals ausgewählt sein. Bei einem weiteren
Beispiel können,
wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0 auf den zweiten
logischen Pegel eingestellt ist und die zweiten Ausgangsgruppen-Auswahlsignale
DQSEL1 ebenfalls auf den zweiten logischen Pegel eingestellt sind, DQ48
bis DQ71 des eingegebenen DQ-Signals von 72 Bit ausgewählt sein.
Eine Gesamtheit der DQ-Gruppe, die aus den DRAM 200 ausgelesen
ist, kann daher durch 24 Kanäle
ausgegeben werden.
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Ein
Verarbeiten des DQS-Signals kann jedoch durch eine Zahl von Faktoren,
wie z. B. eine unzureichende Kapazität eines Ausgangspuffers, verkompliziert
sein. Die DQ-Signale,
die aus den DRAM 200 ausgegeben werden, können daher
in drei Gruppen (wie z. B. im Vorhergehenden beschrieben) geteilt
sein, und die DQS-Signale, nämlich
DQS0 bis DQS7, können
durch den SMBUS (z. B. in 5 dargestellt)
(z. B. ähnlich
zu dem Testen von Speichern unter Verwendung des herkömmlichen
transparenten Modus) getestet werden.
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9 ist
eine Tabelle, die DQS-Signale, die unter Verwendung eines SMBUS
getestet werden, gemäß einem
weiteren exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung darstellt.
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Bei
den exemplarischen Ausführungsbeispielen
von 8 und 9 kann, wenn das erste Ausgangsgruppen-Auswahlsignal
DQSEL0 und die zweiten Ausgangsgruppen-Auswahlsignale DQSEL1 jeweils auf den
ersten logischen Pegel (z. B. einen niedrigeren logischen Pegel
oder eine logische "0") eingestellt sind,
auf den SMBUS zugegriffen werden, um vier der DQS-Signale gemäß einem
Code von Bits (z. B. 4 Bits), die in einem Register eingestellt sind,
gleichzeitig zu testen. Im Gegensatz zu dem DQ-Test können daher
mehrere Tests verwendet werden, da die DQ-Gruppe nicht "fliegend" ausgewählt werden
kann.
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10 ist
ein Zeitdiagramm von Signalen während
eines gemäß den exemplarischen
Ausführungsbeispielen
von 8 und 9 durchgeführten Speichertests.
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Bei
dem exemplarischen Ausführungsbeispiel
von 10 können,
wenn ein Befehlssignal CMD, das einen Befehl umfasst, um Daten des DRAM 200 zu
lesen (RD), in einem Zustand empfangen wird, bei dem ein Tatsignal
CLK eingegeben wird, die Daten der DQ-Gruppen, die durch das Ausgangsgruppen-Auswahlsignal
ausgewählt
sind, ausgegeben werden. Wie in 10 gezeigt
ist, kann eine Bedingung, bei der das erste Ausgangsgruppen-Auswahlsignal
DQSEL0 und die zweiten Ausgangsgruppen-Auswahlsignale DQSEL1 beide
auf den ersten logischen Pegel (z. B. einen niedrigeren logischen
Pegel oder eine logische "0") eingestellt sind,
nicht dargestellt sein (z. B. da solche Zustände unter "Don't-Care"- bzw. "Egal"-Zuständen des
Zeitdiagramms umfasst werden können).
Bei einem weiteren Beispiel kann, wenn das erste Ausgangsgruppen-Auswahlsignal
DQSEL0 auf den ersten logischen Pegel eingestellt ist und die zweiten
Ausgangsgruppen-Auswahlsignale DQSEL1 auf den zweiten logischen
Pegel (z. B. einen höheren
logischen Pegel oder eine logische "1")
eingestellt sind, eine zweite Ausgangs-DQ-Gruppe G2 (z. B. DQ24 bis DQ47) ausgegeben
werden. Bei einem weiteren Bei spiel kann, wenn das erste Ausgangsgruppen-Auswahlsignal
DQSEL0 auf den zweiten logischen Pegel eingestellt ist und die zweiten
Ausgangsgruppen-Auswahlsignale DQSEL1 ebenfalls auf den zweiten
logischen Pegel eingestellt sind, eine dritte Ausgangs-DQ-Gruppe
(z. B. DQ48 bis DQ71) ausgewählt
sein. Bei einem weiteren Beispiel kann, wenn das erste Ausgangsgruppen-Auswahlsignal DQSEL0
auf den zweiten logischen Pegel eingestellt ist und die zweiten
Ausgangsgruppen-Auswahlsignale DQSEL1 auf den ersten logischen Pegel
eingestellt sind, eine erste Ausgangs-DQ-Gruppe G1 (z. B. DQ0 bis
DQ23) ausgewählt
sein.
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Wie
bei dem exemplarischen Ausführungsbeispiel
von 10 gezeigt ist, kann dementsprechend eine Testzeitverzögerung,
die aufgrund einer unzureichenden Zahl von verfügbaren Ausgangskanälen während eines
Transparentmodustests auftritt, durch die Verwendung eines äußeren Ausgangsgruppen-Auswahlsignals
reduziert sein. Bei einem weiteren exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung kann eine einer Mehrzahl von DQ-Gruppen
für eine "fliegende" Ausgabe unter Verwendung
des äußeren Ausgangsgruppen-Auswahlsignals
während
eines Transparentmodustests ausgewählt sein, wodurch die Verzögerung einer
zugeordneten Testzeit mit einem SMBUS reduziert ist.
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Obwohl
exemplarische Ausführungsbeispiele
der vorliegenden Erfindung so beschrieben sind, ist es offensichtlich,
dass dieselben auf viele Weisen variiert sein können. Es ist beispielsweise
offensichtlich, dass die im Vorhergehenden beschriebenen ersten
und zweiten logischen Pegel einem niedrigeren Pegel bzw. einem höheren logischen
Pegel bei einem exemplarischen Ausführungsbeispiel der vorliegenden
Erfindung entsprechen können.
Der erste und der zweite logische Pegel/Zustand können bei
anderen exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung alternativ dem höheren logischen Pegel bzw.
dem niedrigeren logischen Pegel entsprechen.
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Im
Vorhergehenden beschriebene exemplarische Ausführungsbeispiele der vorliegenden
Erfindung sind ferner unter Bezugnahme auf eine besondere Stiftkonfiguration
eines Speichers (z. B. 72 DQ-Stifte, vier Gruppen von auswählbaren DQ/DQS-Stiften, 24
verfügbare
Ausgangskanäle, etc.)
beschrieben. Es ist jedoch offensichtlich, dass andere exemplarische
Ausführungsbeispiele
der vorliegenden Erfindung auf einen Speicher mit jeder Zahl von
Stiften gerichtet sein können,
wobei die Stifte jede Zahl von auswählbaren Gruppen umfassen. Obwohl
im Vorhergehenden zwei Auswahlsignale verwendet werden, um zwischen
vier Gruppen von Stiften auszuwählen,
ist es daher Fachleuten der digitalen Logik ohne weiteres offensichtlich,
dass drei Auswahlsignale verwendet werden können, um unter acht Gruppen
von Stiften usw. auszuwählen,
derart, dass die Zahl von Stiften und Gruppen basierend auf dem
zu testenden, besonderen Speicher skaliert sein kann.
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Solche
Variationen sind nicht als eine Abweichung von dem Geist und dem
Schutzbereich von exemplarischen Ausführungsbeispielen der vorliegenden
Erfindung zu betrachten, und alle solche Modifikationen, die Fachleuten
offensichtlich sind, sollen innerhalb des Schutzbereichs der folgenden
Ansprüche
umfasst sein.