DE102008015990B4

DE102008015990B4 - Speichermodul mit Rängen von Speicherchips und gestapelten ECC-Speichervorrichtungen sowie Computersystem

Info

Publication number: DE102008015990B4
Application number: DE102008015990.5A
Authority: DE
Inventors: Srdjan Djordjevic
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2007-04-09
Filing date: 2008-03-27
Publication date: 2016-02-04
Anticipated expiration: 2028-03-28
Also published as: US7984355B2; US20080250292A1; DE102008015990A1

Abstract

Speichermodul (100; 300), das eine Vielzahl von in einer Vielzahl von Rängen angeordneten Speicherchips (106; 306) und eine Vielzahl von gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) aufweist, wobei die gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) eine Vielzahl von Fehlerkorrekturcode-Speicherchips (111) enthalten, wobei jeder Fehlerkorrekturcode-Speicherchip (111) zusammen mit den Speicherchips (106; 306) angeordnet ist und wobei die Vielzahl der Fehlerkorrekturcode-Speicherchips (111) größer als die Vielzahl der Ränge (R0, R1, R2, R3) ist.

Description

Häufig sind Wahlfreizugriffsspeicher (RAMs) in Computersystemen in Speicherrängen oder Ranks organisiert, eine Bezeichnung, die durch JEDEC (Joint Electron Device Engineering Council), der Standardisierungsgruppe der Speicherindustrie eingeführt wurde. Das Konzept der Speicherränge gilt für alle Formfaktoren von Speichermodulen, einschließlich DIMMS (dual in-line memory modules) für Desktop-Computer, SODIMM (small outline dual in-line memory module) für Notebooks, für DIMMs oder vollgepufferte DIMMs (FB-DIMMs), die für Arbeitsstationen und Server-Computer registriert sind. Ein Speicherrang ist ein Datenblock oder ein Datenbereich, der unter Einsatz einiger oder aller Speicherchips auf einem Speichermodul erzeugt wird. Datenbusleitungen verbinden die Speicherchips der Speicherränge und übertragen die Eingabe- und Ausgabesignale für Lese- und Schreiboperationen des Speichermoduls. Für derartige Speichermodule sind Fehlerkorrekturfähigkeiten mit gesteigerter Signalintegrität wünschenswert.
Aus US 2006/0 059 298 A1 ist ein Speichermodul bekannt, das eine erste Gruppe von Speicherchips und eine zweite Gruppe von Speicherchips höherer Kapazität als derjenigen der Speicherchips der ersten Gruppe aufweist. Während aus einem Teil der Kapazität der Speicherchips der ersten und zweiten Gruppe eine Anzahl von Rängen gebildet wird, steht ein zusätzlicher bzw. weiterer Teil der Kapazität zur Speicherung von Informationen für Zusatzfunktionen des Speichermoduls zur Verfügung, beispielsweise zur Speicherung von Paritäts-Bits für ein Fehlerkorrekturcode-Verfahren.
Aus US 5 961 660 A ist ein Verfahren bekannt, um ein Fehlerkorrekturcode-Verfahren modulübergreifend, d. h. global für eine Mehrzahl von Speichermodulen gemeinsam durchzuführen.
Es ist die Aufgabe der vorliegenden Erfindung, ein Speichermodul und ein damit ausgestattetes Computersystem bereitzustellen, die eine flexiblere oder jedenfalls neuartige Zuordnung zwischen den Fehlerkorrekturcode-Speicherchips, d. h. ECC-Chips einerseits und den eigentlichen, zur Datenspeicherung dienenden Speicherchips andererseits ermöglichen.
Diese Aufgabe wird durch das Speichermodul gemäß Anspruch 1, die Computersysteme gemäß der Ansprüche 21 oder 23 sowie durch die Verwendung gemäß Anspruch 24 gelöst.
Erfindungsgemäß ist vorgesehen, dass das Speichermodul bzw. das damit ausgestattete Computersystem eine Vielzahl von Speicherchips, die in einer Vielzahl von Rängen angeordnet sind, und eine Vielzahl von gestapelten Fehlerkorrekturcode-Speichervorrichtungen aufweist, wobei die gestapelten Fehlerkorrekturcode-Speichervorrichtungen eine Vielzahl von Fehlerkorrekturcode-Speicherchips enthalten, wobei jeder Fehlerkorrekturcode-Speicherchip zusammen mit den Speicherchips angeordnet ist und wobei die Vielzahl der Fehlerkorrekturcode-Speicherchips größer ist als die Vielzahl der Ränge.
In den Unteransprüchen sind bevorzugte Ausführungsformen der Erfindung angegeben.
1 zeigt schematisch ein Ausführungsbeispiel eines Speichermoduls mit Datenbusleitungen;
2a zeigt schematisch eine Oberseite eines Ausführungsbeispiels eines Speichermoduls;
2b zeigt schematisch eine Unterseite des Ausführungsbeispiels eines Speichermoduls;
3a zeigt schematisch die Oberseite eines weiteren Ausführungsbeispiels eines Speichermoduls;
3b zeigt schematisch die Unterseite des weiteren Ausführungsbeispiels eines Speichermoduls;
4 zeigt ein Netzwerkdiagramm einer Datenbusführung;
5 zeigt schematisch ein Computersystem mit einem Speichermodul;
6 zeigt schematisch ein Diagramm mit Herstellungsmerkmalen für ein Speichermodul; und
7 zeigt schematisch ein Diagramm mit Betriebsmerkmalen eines Speichermoduls.
In der Beschreibung und den Zeichnungen sind dieselben oder gleichartige Bezugszeichen den im Wesentlichen gleichen Bauteilen zugeordnet, um Mehrfachbelegungen in der Beschreibung zu vermeiden.
In 1 ist schematisch ein Speichermodul 100 mit einer Oberseite 102 und einer Unterseite 104 gezeigt. Die Worte „Oberseite” und „Unterseite” sind nicht beschränkend sondern sollen lediglich die Beschreibung erleichtern. In dieser Hinsicht beziehen sich Richtungsangaben, wie „oben”, „unten”, und so weiter auf die Ausrichtung der in Figuren beschriebenen Bauteile. Da die Bauteile der Ausführungsbeispiele dieser Erfindung in einer Anzahl unterschiedlicher Ausrichtungen angeordnet sein können, dienen die Richtungsangaben nur zur Veranschaulichung und sind in keiner Weise beschränkend. Das Speichermodul 100 weist eine gedruckte Schaltungsplatte 105 auf, auf der eine Vielzahl nicht gestapelter Speicherchips 106 sitzen. Die Speicherchips 106 sind in vier Ränge R0, R1, R2 und R3 organisiert, wobei jeder Rang R0, R1, R2, R3 acht Speicherchips 106 aufweist.
Derartige Speicherchips 106 können dynamische Wahlfreizugriffsspeicher (DRAM) sein, sind darauf jedoch nicht beschränkt. Andere Speicherchips können SRAMs (statische Wahlfreizugriffsspeicher) oder Flashspeicher sein.
Häufig werden derartige Speichermodule 100, wie sie 1 zeigt, als „Dual Inline Speichermodule (DIMM)” bezeichnet. Andere Speichermodultechniken können SODIMM (small outline dual in-line memory modules) für Notebooks sein.
In 2a ist die Oberseite 102 des Speichermoduls 100 schematisch in ebener Ansicht und in 2b die Unterseite des Speichermoduls 100 schematisch in ebener Ansicht gezeigt.
Auf der Oberseite 102 sitzt eine Speicherpuffer-Vorrichtung 108, die funktionell als fortschrittlicher Speicherpuffer (Advanced Memory Buffer = AMD) arbeitet. Die Speicherpuffer-Vorrichtung 108 kann Signalverschlechterungen durch Pufferung und Wiederaussenden der Signale kompensieren.
Die Speicherpuffer-Vorrichtung 108 kann mit den Speicherchips 106 durch eine Vielzahl von Bussystemen (die in den 1, 2a und 2b nicht alle dargestellt sind) zum Beispiel durch einen Datenbus (DQ), einen Befehls-/Adressbus (CA), einen Chipauswahlbus (CS) und einen Taktbus (CLK) verbunden sein.
Die Speicherchips 106 sind von ungestapelter Art, d. h., dass nur ein Chip in jedem Speicherchip 106 enthalten ist. Insgesamt befinden sich auf der Oberseite 102 16 Speicherchips 106, organisiert in zwei Ränge R0, R1.
Ein Rang kann auf Speichermodulen, die einen Fehlerkorrektur-Code (ECC) unterstützen, eine Datenweite von 64 Bit haben; der 64 Bit weite Datenbereich kann einen 8 Bit weiten ECC-Bereich für eine Gesamtweite von 72 Bits haben (s. 1). Abhängig von der Art der Konfiguration der Speichermodule kann ein Speichermodul einen, zwei oder vier Bereiche/Ränge von 64 Bit weiten Datenbereichen (oder 72 Bit weite Bereiche/Ränge haben, wobei die 72 Bits 64 Datenbits und 8 ECC-Bits umfassen.
Auf der Unterseite (s. 2b) sitzen ebenso 16 ungestapelte Speicherchips 106 und zusätzlich zwei gestapelte Fehlerkorrekturcodes(ECC)-Speichervorrichtungen 110, wobei jede der gestapelten Fehlerkorrekturcode-Speichervorrichtungen 110 zwei Speicherchips 111 aufweist (wie es in 1 gezeigt ist). Eine gestapelte Speichervorrichtung mit zwei Siliziumplättchen wird auch als „dual die package (DDP)” bezeichnet. Jede Fehlerkorrekturcode-Speichervorrichtung 110 ist durch einen Datenbus 120 (in 1 gezeigt) mit der Speicherpuffer-Vorrichtung 108 verbunden. In diesem Ausführungsbeispiel ist jeder Speicherchip 111 mit der gestapelten Fehlerkorrekturcode-Speichervorrichtung 110 zusammen mit den Speicherchips 106 eines Rangs organisiert. Die Daten in einem der Speicherchips 111 dienen zur Fehlerkorrektur in den Speicherchips 106 des entsprechenden Rangs. Es ist auch möglich, die gleichen Datenbusleitungen (zweiundsiebzig Datenbusleitungen in einer acht Bit weisen Organisation) zum Schreiben/Lesen von Daten in die/aus den Speicherchips 106 verschiedener Ränge zu verwenden. In diesem Ausführungsbeispiel würde dann ein Chipauswahlsignal zur Angabe des Speicherchips 106 und des Fehlerkorrekturcode-Speicherchips 111, je nachdem welcher der Ränge R0, R1, R2, R3 tatsächlich adressiert ist, verwendet und somit lässt sich ein Inhalt des entsprechenden Speicherchips 106 und des Fehlerkorrekturcode-Speicherchips 111 des tatsächlich adressierten Rangs R0, R1, R2, R3 beschreiben oder auslesen.
Beim Einsatz einer Fehlerkorrekturcode-Speichervorrichtung 110 mit einer Speicherkapazität von 512 MBit für jeden Speicherchip 111 innerhalb der Speichervorrichtung 110 und einer Speicherkapazität von 512 MBit für jeden Speicherchips 106 auf dem Speichermodul 100 und beim Einsatz eines 8 Bit weiten Datenbusses, erhält man eine 4R × 8-Konfiguration, das sind vier Ränge jeweils in 8 Bit organisiert, was eine Gesamtspeicherkapazität von annähernd 2 GByte für das dargestellte Speichermodul ergibt. Nach dem JEDEC-Standard würde ein Speichermodul mit ähnlicher Bauteileanordnung der Speicherchips jedoch in 2R × 4-Konfiguration als FB-DIMM gemäß dem Industriestandard RCH („Raw Card H”) bezeichnet. Mit Speicherchips 106, die eine Speicherkapazität von jeweils einem GBit haben, ließe sich ein Speichermodul 100 mit einer Speicherkapazität von 4 GByte erzielen. Eine höhere Speicherkapazität der Speicherchips 106 würde eine höhere Gesamtspeicherkapazität des Speichermoduls ergeben.
In 2b ist auch schematisch eine Busleitungsführung für einen Befehls-Adressbus 112 angedeutet. Der Befehls-/Adressbus 112 ist mit einem entsprechenden Pin (nicht gezeigt) der Speicherpuffer-Vorrichtung 108 auf der gegenüber liegenden Seite der gedruckten Schaltungsplatte 105 und dann direkt mit der Fehlerkorrekturcode-Speichervorrichtung 110 verbunden und verbindet die beiden in der Fehlerkorrekturcode-Speichervorrichtung 110 gestapelten Fehlerkorrekturcode-Speicherchips 111. Dann ist der Befehls-/Adressbus 112 gabelförmig zu dem oberen und unteren Zweig geführt (zum Beispiel kann in 2a der obere Zweig die vier linken Speicherchips des dritten Rangs R2 und der untere Zweig die vier linken Speicherchips des vierten Rangs R3 umfassen). Wie gewöhnlich sind der untere und obere Zweig des Befehls-/Adressbusses mit dieser „gabelartigen” Struktur jeweils abgeschlossen. Da die Fehlerkorrekturcode-Speichervorrichtung 110 auf der linken Seite des Speichermoduls 100 auch durch den Befehls-/Adressbus 112 mit den Speicherchips 106 verbunden ist, die auf der linken Seite auf der Oberseite des Speichermoduls angeordnet sind, kann der Befehls-/Adressbus 112 in einer von mehreren Verbindungsschichten innerhalb der gedruckten Schaltungsplatte 105 angeordnet sein.
Zur Steigerung der Signalintegrität (SI) auf den Datenbusleitungen weisen die Speicherchips 106 einen Abschluss auf dem Siliziumplättchen (on-die termination = ODT) 130 auf (obwohl dieser lediglich schematisch in den obersten linken Speicherchip 106 in 2a angedeutet ist, sollte verständlich sein, dass jeder Speicherchip 106 einen derartigen Abschluss 130 auf dem Siliziumplättchen aufweist), wobei dieser Abschluss 130 durch die Speicherpuffer-Vorrichtung 110 oder durch einen Speicher-Controller 504 gesteuert werden kann (wie er zum Beispiel in 5 gezeigt ist).
In den 3a und 3b ist ein weiteres Ausführungsbeispiel eines Speichermoduls 300 dargestellt. Die Struktur der Speicherchips 306 auf der Oberseite 302 und Unterseite 304 einer gedruckten Schaltungsplatte 305 ähnelt der Struktur des in den 1, 2a und 2b dargestellten Ausführungsbeispiels. Statt der zwei Fehlerkorrekturcode-Speichervorrichtungen 110 mit Speicherchips derselben Speicherkapazität wie die Speicherchips 106, weisen bei diesem weiteren Ausführungsbeispiel die zwei Fehlerkorrekturcode-Speichervorrichtungen 310 zwei Speicherchips mit der doppelten Speicherkapazität der Speicherchips 306 auf (beispielsweise hat jeder Speicherchip in der Fehlerkorrekturcode-Speichervorrichtung 310 eine Kapazität von 1 GBit, während die Speicherchips 306 jeweils eine Kapazität von 512 MBit haben). Das diesem weiteren Ausführungsbeispiel gemäße Speichermodul 300 arbeitet auch in Situationen, bei denen die Hälfte der Speicherzellen der Fehlerkorrekturcode-Speichervorrichtung nicht arbeiten, sodass Speichervorrichtungen verwendet werden können, die sonst aufgrund ungenügender Speicherkapazität ausgeschieden worden waren. Ebenso ist ein Befehls-/Adressbus 312 dargestellt.
In 4 ist ein Netzwerkdiagramm für den Datenbus (DQ-Bus) 120 gezeigt. Von der Speicherpuffer-Vorrichtung (AMB) 108 wird mit einem ersten Leitungsstück 402 von 0,566 mm eine Verbindung zu einer ersten Durchkontaktierung 404 hergestellt. Von der ersten Durchkontaktierung 404 stellen zwei weitere Leitungsstücke 406 jeweils in einer Länge von 19,05 mm eine Verbindung jeweils zu einer zweiten und dritten Durchkontaktierung 408 her, die ihrerseits eine Verbindung zu zwei zusätzlichen Leitungsstücken 410 herstellen, die jeweils 0,566 mm lang sind. Die zwei zusätzlichen Leitungsstücke 410 verbinden die beiden gestapelten Fehlerkorrekturcode-Speichervorrichtungen 110 des in den 2a und 2b gezeigten Ausführungsbeispiels mit zweimal 512 MBit Speicherchips, die hier beispielhaft dargestellt sind. Da die zwei gestapelten Speicherchips 111 innerhalb einer Fehlerkorrekturcode-Speichervorrichtung 110 (oder 310) so eng beieinander liegen („gestapelt sind”) beeinflusst der geringe Abstand zwischen den zwei Speicherchips 111 innerhalb der Fehlerkorrekturcode-Speichervorrichtung 108 kaum das Netzwerk, so dass die Signalintegrität (SI) ebenso kaum beeinträchtigt ist.
Da die Signalintegrität (SI) durch die zusätzlichen Speicherchips innerhalb der Fehlerkorrekturcode-Speichervorrichtung 108, 308 kaum beeinträchtigt ist, lässt sich ein Abschluss 130 auf dem Siliziumplättchen (wie er schematisch in den 2a, 2b dargestellt ist) für den Datenbus 120 abschalten, wenn aus den Speicherchips 106, 306 Daten gelesen werden, sodass der Abschluss 130 auf dem Siliziumplättchen nur beim Schreiben von Daten in die Speicherchips 106, 306 verwendet wird.
In 5 ist schematisch ein Computersystem 500 dargestellt, das Speichermodule 100, 300 gemäß diesem Vorschlag verwendet. Das Computersystem 500 weist einen mit einem Speicher-Controller 504 verbundenen Processor 502 auf. Der Speicher-Controller 504 ist durch ein Bussystem 506 mit einer Vielzahl von Speichermodulen 100, 300 in serieller Weise so verbunden, dass eine FB-DIMM-Architektur entsteht. Bei dieser Architektur beschreibt der Speicher-Controller 504 die Speicherchips 106 durch die Speicherpuffer-Vorrichtung 108. Die Speicherpuffer-Vorrichtung 108 kann Signalverschlechterungen durch Puffer und Wiederaussenden von Signalen kompensieren.
In 6 veranschaulicht ein Blockdiagramm 600 Merkmale zur Herstellung eines Speichermoduls. Während eines ersten Schritts 602 werden auf eine gedruckte Schaltungsplatte mehrere ungestapelte Speicherchips gesetzt, die in mehrere Ränge organisiert sind. In einem weiteren Schritt 604 wird eine wenigstens zwei Fehlerkorrekturcode-Speicherchips aufweisende gestapelte Fehlerkorrekturcode-Speichervorrichtung auf die gedruckte Schaltungsplatte gesetzt, und jeder der wenigstens zwei Fehlerkorrekturcode-Speicherchips wird zusammen mit den ungestapelten Speicherchips eines der beiden Ränge in einem weiteren Schritt 506 organisiert.
In 7 zeigt ein Blockdiagramm 700 schematisch ein Verfahren für den Betrieb eines Speichermoduls. Das Verfahren prüft in einem ersten Schritt 702, ob eine Lese- oder Schreibprozedur auszuführen ist. Bei einer Schreibprozedur wird im Schritt 704 der Abschluss auf dem Siliziumplättchen aktiviert, und bei einer Leseprozedur wird im Schritt 706 kein Abschluss auf dem Siliziumplättchen aktiviert.
Bei diesen Ausführungsbeispielen werden gestapelte Fehlerkorrekturcode-Speichervorrichtungen mit zwei gestapelten Speicherchips beschrieben. Jedoch können auch mehr als zwei gestapelte Speicherchips (zum Beispiel drei oder vier) genauso verwendet werden, wie es der auf diesem Gebiet erfahrene Fachmann weiß. So können zum Beispiel Vierfach-Siliziumplättchen (das sind gestapelte Vorrichtungen mit vier Siliziumplättchen oder vier Speicherchips) beispielsweise als Fehlerkorrekturcode-Speichervorrichtungen zusammen mit ungestapelten Speicherchips so eingesetzt werden, dass eine vierfach gestapelte Fehlerkorrekturcode-Speichervorrichtung auf einer gedruckten Schaltungsplatte zusammen mit vier Rängen von Speicherchips gesetzt sind, wobei von jedem der vier in der vierfach gestapelten Fehlerkorrekturcode-Speichervorrichtung gestapelten Speicherchips zusammen mit den Speicherchips eines der vier Ränge organisiert ist.
In Speichermodulen mit gestapelten Speichervorrichtungen (zum Beispiel Gehäuse mit Zweifach-Siliziumplättchen), die die aktuellen Daten speichern, lassen sich vierfach gestapelte Fehlerkorrekturcode-Speichervorrichtungen mit vier Speicherchips verwenden, wobei jeder Speicherchip der vierfach gestapelten Fehlerkorrekturcode-Speichervorrichtung zusammen mit den Speicherchips eines Rangs organisiert sind.
Jede der gestapelten Speichervorrichtung zur Speicherung der aktuellen Daten können zwei Speicherchips unterschiedlicher Ränge aufweisen.

Claims

Speichermodul (100; 300), das eine Vielzahl von in einer Vielzahl von Rängen angeordneten Speicherchips (106; 306) und eine Vielzahl von gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) aufweist, wobei die gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) eine Vielzahl von Fehlerkorrekturcode-Speicherchips (111) enthalten, wobei jeder Fehlerkorrekturcode-Speicherchip (111) zusammen mit den Speicherchips (106; 306) angeordnet ist und wobei die Vielzahl der Fehlerkorrekturcode-Speicherchips (111) größer als die Vielzahl der Ränge (R0, R1, R2, R3) ist.
Speichermodul nach Anspruch 1, wobei jeder Rang des Speichermoduls eine Datenweite von 72 Bit, umfassend 64 Datenbits und 8 Fehlerkorrektur-Bits besitzt.
Speichermodul nach Anspruch 1 oder 2, wobei das Speichermodul genau zwei oder genau vier Ränge mit einer Datenweite von 72 Bit aufweist.
Speichermodul nach einem der Ansprüche 1 bis 3, wobei jeder Speicherchip (106; 306) eines Ranges eine Datenweite von 8 Bit besitzt.
Speichermodul nach einem der Ansprüche 1 bis 4, wobei die Speicherchips (106; 306) einen Abschluss (130) auf dem Siliziumplättchen aufweisen.
Speichermodul nach einem der Ansprüche 1 bis 5, wobei das Speichermodul außerdem eine Speicherpuffer-Vorrichtung (108; 308) aufweist.
Speichermodul nach Anspruch 6, wobei die Speicherpuffer-Vorrichtung (108; 308) mit den Speicherchips (106; 306) durch eine Anzahl von Bussystemen, die einen Datenbus (DQ), einen Befehls-/Adressbus (CA), einen Chipauswahlbus (CS) und/oder einen Taktbus (CLK) umfassen, verbunden ist.
Speichermodul nach Anspruch 6 oder 7, wobei das Speichermodul außerdem einen von der Speicherpuffer-Vorrichtung (108; 308) zu den gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) und von letzteren zu den Speicherchips (106; 306) geführten Befehls-/Adressbus (CA) aufweist.
Speichermodul nach einem der Ansprüche 6 bis 8, wobei das Speichermodul außerdem einen Chipauswahlbus (CS) und einen Taktbus (CLK) aufweist, mit dem die Speicherpuffer-Vorrichtung (108; 308) verbunden ist.
Speichermodul nach einem der Ansprüche 5 bis 9, wobei der Abschluss (130) im Betrieb durch die Speicherpuffer-Vorrichtung (108; 308) in Reaktion auf das Einschreiben von Daten in den jeweiligen Speicherchip eingeschaltet wird, jedoch beim Lesen von Daten abgeschaltet wird.
Speichermodul nach einem der Ansprüche 1 bis 10, wobei jeder Fehlerkorrekturcode-Speicherchip (310) eine höhere Speicherkapazität als jeder Speicherchip (306) hat.
Speichermodul nach einem der Ansprüche 1 bis 11, wobei die Vielzahl von gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) eine erste und eine zweite gestapelte Fehlerkorrekturcode-Speichervorrichtung (110) aufweist, wobei die erste und die zweite gestapelte Fehlerkorrekturcode-Speichervorrichtung jeweils zwei Fehlerkorrekturcode-Speicherchips (111) enthalten und die Vielzahl von Speicherchips (106) zweiunddreißig 8 Bit weite Speicherchips (106) umfasst, die in vier Rängen (R0, R1, R2, R3) angeordnet sind.
Speichermodul nach einem der Ansprüche 6 bis 12, wobei das Speichermodul weiterhin eine gedruckte Schaltungsplatte (105) aufweist, wobei die Vielzahl von Speicherchips (106), die Vielzahl von gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) und die Speicherpuffer-Vorrichtung (108) auf der gedruckten Schaltungsplatte (105) angeordnet sind und die Speicherpuffer-Vorrichtung (108) mit den Speicherchips (106) und mit den gestapelten Fehlerkorrekturcode-Speicherchips (111) verbunden ist.
Speichermodul nach einem der Ansprüche 1 bis 13, wobei jeder der Speicherchips (106) einen on-die-termination-Abschluss auf dem Siliziumplättchen des Speicherchips aufweist, um die Signalintegrität auf Datenbusleitungen zu steigern.
Speichermodul nach Anspruch 14, wobei der on-die-termination-Abschluss eines der Speicherchips (106) durch die Speicherpuffer-Vorrichtung (108) oder durch einen Speicher-Controller (504) gesteuert wird.
Speichermodul nach einem der Ansprüche 1 bis 15, wobei das Speichermodul eine Unterseite (104) aufweist, auf der zwei gestapelte Fehlerkorrekturcode-Speichervorrichtungen (110; 310) sitzen.
Speichermodul nach einem der Ansprüche 1 bis 16, wobei die gestapelte Fehlerkorrekturcode-Speichervorrichtung (110; 310) zwei Fehlerkorrekturcode-Speicherchips (111) enthält.
Speichermodul nach einem der Ansprüche 1 bis 17, wobei das Speichermodul (100; 300) ein Dual-Inline-Speichermodul, insbesondere ein vollgepuffertes Dual-Inline-Speichermodul ist.
Speichermodul nach einem der Ansprüche 1 bis 18, wobei jeder der Speicherchips (106) ein dynamischer Wahlfreizugriffsspeicher, d. h. ein DRAM ist.
Speichermodul nach einem der Ansprüche 1 bis 19, wobei das Speichermodul ein small outline dual in-line memory module, d. h. ein SODIMM ist.
Computersystem (500), das einen Prozessor (502), einen mit dem Prozessor (502) verbundenen Speicher-Controller (504) und wenigstens ein Speichermodul (100, 300) aufweist, wobei das Speichermodul (100, 300) eine Vielzahl von in einer Vielzahl von Rängen angeordneten Speicherchips (106; 306) und eine Vielzahl von gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) aufweist, wobei die gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) eine Vielzahl von gestapelten Fehlerkorrekturcode-Speicherchips (111) enthalten, wobei die Fehlerkorrekturcode-Speicherchips (111) zusammen mit den Speicherchips (106; 306) angeordnet sind und wobei die Vielzahl der Fehlerkorrekturcode-Speicherchips (111) größer als die Vielzahl der Ränge (R0, R1, R2, R3) ist.
Computersystem nach Anspruch 21, wobei das wenigstens eine Speichermodul (100; 300) weiterhin eine Speicherpuffer-Vorrichtung (108; 308) aufweist, die mit dem Speicher-Controller (504), der Vielzahl von Speicherchips (106; 306) und den gestapelten Fehlerkorrekturcode-Speichervorrichtungen (110; 310) verbunden ist.
Computersystem (500), das zumindest Folgendes aufweist: – eine Anzahl von Speichermodulen (100, 300) nach einem der Ansprüche 1 bis 20, – einen Speicher-Controller (504), der durch ein Bussystem (506) mit der Anzahl von Speichermodulen (100, 300) verbunden ist, und – einen Prozessor (502), der mit dem Speicher-Controller (504) verbunden ist.
Verwendung eines Speichermoduls nach einem der Ansprüche 1 bis 20 in einem Notebook oder in einem Desktop-Computer oder in einem Server-Computer.