DE112021001663T5 - Separate inter-die-konnektoren für daten- und fehlerkorrekturinformationen sowie zugehörige systeme, verfahren und geräte - Google Patents

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Vijayakrishna J. Vankayala
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Micron Technology Inc
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Micron Technology Inc
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Abstract

Offenbart werden separate Inter-Die-Konnektoren für Daten und Fehlerkorrekturinformationen sowie zugehörige Systeme, Verfahren und Vorrichtungen. Ein Gerät umfasst ein Master-Die, ein Target-Die, das Datenspeicherelemente enthält, Inter-Die-Datenkonnektoren und Inter-Die-Fehlerkorrekturkonnektoren. Die Inter-Die-Datenkonnektoren koppeln das Master-Die elektrisch mit dem Target-Die. Die Inter-Die-Datenkonnektoren sind ausgestaltet, um Daten zwischen dem Master-Die und dem Target-Die zu übertragen. Die Inter-Die-Fehlerkorrekturkonnektoren koppeln das Master-Die elektrisch mit dem Target-Die. Die Inter-Die-Fehlerkorrekturkonnektoren sind von den Inter-Die-Datenkonnektoren getrennt. Die Inter-Die-Fehlerkorrekturkonnektoren sind ausgestaltet, um Fehlerkorrekturinformationen, die mit den Daten in Beziehung stehen, zwischen dem Master-Die und dem Target-Die zu leiten.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität des Anmeldetags der US-Patentanmeldung Nr. 16/819,914 , eingereicht am 16. März 2020, für „SEPARATE INTER-DIE CONNECTORS FOR DATA AND ERROR CORRECTION INFORMATION AND RELATED SYSTEMS, METHODS, AND APPARATUSES“.
  • GEBIET
  • Die vorliegende Erfindung bezieht sich allgemein auf Inter-Die-Konnektoren sowie auf das Übertragen von Daten und Fehlerkorrekturinformationen zwischen Halbleiter-Dies (Halbleiterelemente). Insbesondere bezieht sich die vorliegende Erfindung auf das Übertragen von Lese- und Schreibdatenbits und von zugehörigen Fehlerkorrekturinformationen zwischen einem Master-Die und einem oder mehreren Target-Dies.
  • HINTERGRUND
  • DDR5 verwendet eine Burst-Länge von sechzehn im Gegensatz zu DDR4, wo eine Burst-Länge von acht verwendet wird. Bei DDR4 werden die acht Bits sowie zwei Bits für CRC-Informationen (CRC = zyklischer Redundanz-Check) in mehreren Bursts über zwei Inter-Die-Konnektoren bzw. Inter-Die-Verbindungen übertragen. Da die Burst-Länge von DDR5 doppelt so lang ist wie die von DDR4, würden die Daten bei DDR5 mit einer höheren Rate im Vergleich zu der bei DDR4 getaktet werden, wenn bei DDR5 die gleiche Speichervorrichtungsarchitektur wie bei DDR4 verwendet werden würde. Diese erhöhte Taktgeschwindigkeit würde jedoch Toleranzen von Inter-Die-Konnektoren, wie zum Beispiel Through-Silicon-Vias (TSVs = Silizium-Durchkontaktierungen) überschreiten. Daher kann die Speichervorrichtungsarchitektur bei DDR4 geändert werden, um die höhere Burst-Länge von DDR5 zu ermöglichen.
  • Figurenliste
  • Obwohl diese Offenbarung mit den Ansprüchen schließt, in denen bestimmte Ausführungsformen besonders hervorgehoben und eindeutig beansprucht werden, können verschiedene Merkmale und Vorteile von Ausführungsformen, die in den Anwendungsbereich dieser Erfindung fallen, leichter aus der folgenden Beschreibung entnommen werden, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, in denen:
    • 1 ein Blockdiagramm eines Speichergeräts ist, das eine Schreiboperation gemäß einigen Ausführungsformen zeigt;
    • 2 ein Signalzeitdiagramm ist, das Signale zeigt, die für eine Schreiboperation unter Verwendung des Speichergeräts aus 1 relevant sind, gemäß einigen Ausführungsformen;
    • 3 ein Blockdiagramm des Speichergeräts aus 1 ist, das eine Leseoperation gemäß einigen Ausführungsformen veranschaulicht;
    • 4 ein Signalzeitdiagramm ist, das Signale zeigt, die für eine Leseoperation des Speichergeräts aus 1 relevant sind, gemäß einigen Ausführungsformen;
    • 5 ein Blockdiagramm einer Fehlerkorrekturschaltung gemäß einigen Ausführungsformen ist;
    • 6 eine Querschnittsansicht eines gestapelten Die-Pakets (Paket aus Halbleiterelementen) mit Silizium-Durchkontaktierungen (TSVs) gemäß einigen Ausführungsformen ist;
    • 7 eine Querschnittsansicht eines gestapelten Die-Pakets mit Drahtbond-Merkmalen gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung ist;
    • 8 eine Speichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung zeigt;
    • 9 ein Blockdiagramm eines Speichersystems, das das Speichergerät aus 1 und 3 umfasst, gemäß einigen Ausführungsformen ist; und
    • 10 ein Blockdiagramm eines Computersystems gemäß einigen Ausführungsformen ist.
  • AUSGESTALTUNG(EN) ZUR AUSFÜHRUNG DER ERFINDUNG
  • In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen verwiesen, die einen Teil der Beschreibung bilden und in denen zwecks Veranschaulichung spezifische Beispiele von Ausführungsformen gezeigt sind, mittels derer die vorliegende Erfindung umgesetzt werden kann. Diese Ausführungsformen werden hinreichend detailliert beschrieben, um es einer Person mit normalen Fachkenntnissen zu ermöglichen, die vorliegende Erfindung auszuführen. Es können jedoch auch andere Ausführungsformen verwendet werden, und es können strukturelle, materielle und verfahrenstechnische Änderungen vorgenommen werden, ohne vom Umfang der Erfindung abzuweichen.
  • Die hier gezeigten Darstellungen sind nicht als tatsächliche Ansichten eines bestimmten Verfahrens, Systems, Geräts oder einer Struktur zu verstehen, sondern stellen lediglich idealisierte Darstellungen dar, die zur Beschreibung der Ausführungsformen der vorliegenden Erfindung verwendet werden. In einigen Fällen können, zwecks Entlastung des Lesers, ähnliche Strukturen oder Komponenten in den verschiedenen Zeichnungen die gleiche oder ähnliche Nummerierung behalten; die Ähnlichkeit in der Nummerierung bedeutet jedoch nicht notwendigerweise, dass die Strukturen oder Komponenten in Größe, Zusammensetzung, Konfiguration oder bezüglich einer anderen Eigenschaft identisch sind.
  • Die folgende Beschreibung kann Beispiele enthalten, die es einem Fachmann ermöglichen, die offenbarten Ausführungsformen umzusetzen. Die Verwendung der Begriffe „beispielhaft“, „anhand eines Beispiels“ und „zum Beispiel“ bedeutet, dass die zugehörige Beschreibung beispielhaft ist, und obwohl der Umfang der Erfindung die Beispiele und die gesetzlichen Äquivalente umfassen soll, ist die Verwendung solcher Begriffe nicht dazu gedacht, den Umfang einer Ausführungsform oder dieser Offenbarung auf die angegebenen Komponenten, Schritte, Merkmale, Funktionen oder dergleichen zu beschränken.
  • Es versteht sich von selbst, dass die Komponenten der Ausführungsformen, wie sie hier allgemein beschrieben und in den Zeichnungen dargestellt sind, in einer Vielzahl von unterschiedlichen Konfigurationen angeordnet und ausgestaltet werden können. Daher soll die folgende Beschreibung verschiedener Ausführungsformen den Umfang der vorliegenden Erfindung nicht einschränken, sondern lediglich verschiedene Ausführungsformen darstellen. Obwohl die verschiedenen Aspekte der Ausführungsformen in den Zeichnungen dargestellt sein können, sind die Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet, es sei denn, dies ist ausdrücklich angegeben.
  • Darüber hinaus sind die gezeigten und beschriebenen Ausführungsformen nur Beispiele und sollen nicht als die einzige Möglichkeit zur Umsetzung der vorliegenden Erfindung verstanden werden, sofern hier nicht anders angegeben. Elemente, Schaltungen und Funktionen können in Form von Blockdiagrammen dargestellt werden, um die vorliegende Erfindung nicht durch unnötige Details zu verschleiern. Umgekehrt sind spezifische Implementierungen, die gezeigt und beschrieben sind, nur beispielhaft und sollten nicht als die einzige Art der Implementierung der vorliegenden Erfindung verstanden werden, sofern hier nicht anders angegeben. Außerdem sind die Blockdefinitionen und die Aufteilung der Logik zwischen verschiedenen Blöcken nur beispielhaft für eine bestimmte Implementierung. Es ist für einen Fachmann ohne weiteres ersichtlich, dass die vorliegende Erfindung durch zahlreiche andere Partitionierungslösungen umgesetzt werden kann. Auf Details zu zeitlichen Überlegungen und dergleichen wurde größtenteils verzichtet, da diese Details für ein vollständiges Verständnis der vorliegenden Erfindung nicht erforderlich sind und sich im Rahmen der Fähigkeiten von Personen bewegen, die über gewöhnliche Kenntnisse auf dem betreffenden Gebiet verfügen.
  • Fachleute wissen, dass Informationen und Signale unter Verwendung einer Vielzahl verschiedener Technologien und Techniken dargestellt werden können. In einigen Zeichnungen können Signale aus Gründen der Klarheit der Darstellung und Beschreibung als ein einziges Signal dargestellt werden. Fachleute werden verstehen, dass das Signal einen Bus von Signalen darstellen kann, wobei der Bus eine Vielzahl von Bitbreiten haben kann und die vorliegende Erfindung auf Basis einer beliebigen Anzahl von Datensignalen einschließlich eines einzelnen Datensignals implementiert werden kann.
  • Die verschiedenen illustrativen logischen Blöcke, Module und Schaltungen, die in Verbindung mit den hier offenbarten Ausführungsformen beschrieben werden, können mit einem Universalprozessor, einem Spezialprozessor, einem digitalen Signalprozessor (DSP), einer integrierten Schaltung (IC), einer anwendungsspezifischen integrierten Schaltung (ASIC), einem feldprogrammierbaren Gate-Array (FPGA) oder einer anderen programmierbaren Logikvorrichtung, einer diskreten Gate- oder Transistorlogik, diskreten Hardware-Komponenten oder einer beliebigen Kombination davon implementiert oder ausgeführt werden, um die hier beschriebenen Funktionen auszuführen. Ein Universalprozessor (der hier auch als Host-Prozessor oder einfach als Host bezeichnet wird) kann ein Mikroprozessor sein, alternativ kann der Prozessor aber auch ein herkömmlicher Prozessor, ein Controller, ein Mikrocontroller oder eine Zustandsmaschine sein. Ein Prozessor kann auch als eine Kombination von Computervorrichtungen implementiert sein, wie zum Beispiel als eine Kombination aus einem DSP und einem Mikroprozessor, einer Mehrzahl von Mikroprozessoren, einem oder mehreren Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine andere derartige Konfiguration. Ein Universalcomputer, der einen Prozessor enthält, wird als ein Spezialcomputer betrachtet, wobei der Universalcomputer ausgestaltet ist, um Recheninstruktionen (z.B. Software-Code) auszuführen, die sich auf Ausführungsformen der vorliegenden Erfindung beziehen.
  • Die Ausführungsformen können in Form eines Prozesses beschrieben werden, der als ein Flussdiagramm, ein Ablaufplan, ein Strukturdiagramm oder ein Blockdiagramm dargestellt wird. Obwohl ein Flussdiagramm die Operationsschritte als einen sequentiellen Prozess beschreiben kann, können viele dieser Schritte in einer anderen Reihenfolge, parallel oder im Wesentlichen gleichzeitig ausgeführt werden. Darüber hinaus kann die Reihenfolge der Schritte umgestellt werden. Ein Prozess kann einem Verfahren, einem Thread, einer Funktion, einer Prozedur, einer Subroutine, einem Unterprogramm, einer anderen Struktur oder einer Kombination davon entsprechen. Darüber hinaus können die hier offenbarten Verfahren durch Hardware, Software oder beides implementiert werden. Wenn sie durch Software implementiert werden, können die Funktionen als eine oder mehrere Instruktionen oder als Code auf computerlesbaren Medien gespeichert oder übertragen werden. Die computerlesbaren Medien umfassen sowohl Computerspeichermedien als auch Kommunikationsmedien einschließlich aller Medien, die die Übertragung eines Computerprogramms von einem Ort zu einem anderen erleichtern.
  • Jegliche Bezugnahme auf ein Element in dieser Beschreibung unter Verwendung einer Bezeichnung, wie zum Beispiel „erstes“, „zweites“, usw., schränkt die Anzahl oder Reihenfolge dieser Elemente nicht ein, es sei denn, eine solche Einschränkung wird ausdrücklich angegeben. Vielmehr können diese Bezeichnungen hier als praktische Möglichkeit zur Unterscheidung zwischen zwei oder mehr Elementen oder Instanzen eines Elements verwendet werden. Wenn also von einem ersten und einem zweiten Element die Rede ist, bedeutet dies nicht, dass nur zwei Elemente verwendet werden dürfen oder dass das erste Element dem zweiten Element in irgendeiner Weise vorausgehen muss. Außerdem kann eine Gruppe von Elementen, sofern nicht anders angegeben, ein oder mehrere Elemente enthalten.
  • Wie hierin verwendet, bedeutet der Begriff „im Wesentlichen“ unter Bezugnahme auf einen bestimmten Parameter, eine Eigenschaft oder eine Bedingung und schließt ein, dass der gegebene Parameter, die Eigenschaft oder die Bedingung mit einem geringen Maß an Abweichung, wie zum Beispiel innerhalb akzeptabler Fertigungstoleranzen, erfüllt wird. Beispielsweise kann je nach Parameter, Eigenschaft oder Bedingung, die im Wesentlichen erfüllt ist, der Parameter, die Eigenschaft oder die Bedingung zu mindestens 90%, zu mindestens 95% oder sogar zu mindestens 99% erfüllt sein.
  • Die hier offenbarten Ausführungsformen können in DDR5 verwendet werden. In einigen Ausführungsformen wird eine Fehlerkorrekturschaltung (z.B. CRC-Schaltungen) auf einem Target-Die (Ziel-Halbleiterelement) verwendet, um einen Lese-CRC zu verarbeiten. Gelesene Datenbits werden an die Fehlerkorrekturschaltung auf dem Target-Die gesendet, und es werden 2-Bit-Fehlerkorrekturinformationen (z.B. CRC-Daten) erzeugt. Diese beiden zusätzlichen Bits werden zusammen mit den 16 Datenbits an das Master-Die zurückgesendet. Bei einem DQ-Doppelpumpschema werden acht Datenbits zeitgleich an das Master-Die gesendet, ohne auf die CRC-Berechnung zu warten. Lesebereitschaftssignale werden zusammen mit den Daten an das Master-Die gesendet, um das Verriegeln von Daten auf dem Master-Die zu ermöglichen. Dies geschieht, um die Datenübertragung so schnell wie möglich zu halten. Die beiden Fehlerkorrekturbits und ein Lesebereitschafts-CRC-Signal (RdRdyCRC) werden an das Master-Die gesendet, wenn die CRC-Berechnung abgeschlossen ist. Die Verzögerung bei den CRC-Bits ist akzeptabel, da es sich um die letzten Bits des Lese-Bursts handelt. Die Datenbits wechseln im Doppelpumpschema alle acht Taktflanken (vier Takte), und die CRC-Bits wechseln alle achtzehn Taktflanken (neun Takte).
  • Beim Schreiben werden die seriellen Daten parallelisiert, und acht Datenbits werden zeitgleich zusammen mit Schreibbereitschaftssignalen an das Target-Die gesendet. Die CRC-Berechnung wird auf dem Target gestartet, sobald alle sechzehn Bits verfügbar sind. Die Zwei-Bit-Fehlerkorrekturinformationen (CRC-Daten) werden zusammen mit einem Schreibbereitschafts-CRC-Signal (WrRdyCRC) gesendet und mit dem CRC-Ergebnis verglichen. Der CRC-Fehler wird an das Master-Die zurückgesendet, damit gegebenenfalls ein Alert-Pad ausgelöst werden kann. In einem Doppelpumpschema wechseln die Datenbits alle acht Taktflanken (vier Takte), und die CRC-Bits wechseln alle achtzehn Taktflanken (neun Takte).
  • Die hier vorgestellten Ausführungsformen lassen sich nahtlos in das DQ-Doppelpumpschema integrieren, das bei DDR4 verwendet wird. Die RdRdyCRC- und WrRdyCRC-Bits verfolgen die CRC-Bits und verbessern ihr Latching-Timing auf dem Master-Die. Die beiden zusätzlichen Leitungen (Inter-Die-Fehlerkorrekturkonnektoren), die zum Übertragen der CRC-Bits hinzugefügt sind, entspannen das Latching-Timing der Schreibdaten, das bei DDR4-Designs einen Engpass darstellte (die Daten auf den Leitungen wechselten bei DDR4 alle 1,25 Nanosekunden (ns), bei DDR5 jedoch alle 2,5 ns).
  • 1 ist ein Blockdiagramm eines Speichergeräts 100, das eine Schreiboperation gemäß einigen Ausführungsformen zeigt. Das Speichergerät 100 umfasst ein Master-Die 104, das funktional mit einem Target-Die 106 und einer Steuerschaltung 102 gekoppelt ist. Das Master-Die 104 und das Target-Die 106 können Teil eines Stapels von Dies (Halbleiterelementen) sein, die unter Verwendung von Inter-Die-Datenkonnektoren 124, Inter-Die-Fehlerkorrekturkonnektoren 126 und Inter-Die-Taktkonnektoren 128 funktional miteinander gekoppelt sind. Die Inter-Die-Datenkonnektoren 124, die Inter-Die-Fehlerkorrekturkonnektoren 126 und die Inter-Die-Taktkonnektoren 128 können Silizium-Durchkontaktierungen (TSVs), Drahtbond-Merkmale oder eine Kombination aus TSVs und Drahtbond-Merkmalen umfassen. Die Inter-Die-Datenkonnektoren 124 können ausgestaltet sein, um Schreibdatenbits 134, die vom Master-Die 104 (z.B. über eine DQ-Leitung) empfangen werden, von der Steuerschaltung 102 an das Target-Die 106 weiterzuleiten. Die Inter-Die-Fehlerkorrekturkonnektoren 126, die von den Inter-Die-Datenkonnektoren 124 getrennt sind, können ausgestaltet sein, um Fehlerkorrekturinformationen 136 (z.B. zyklische Redundanz-Check-Bits (CRC-Bits)), die den Schreibdatenbits 134 entsprechen, an das Target-Die 106 weiterzuleiten.
  • In DDR4-Konfigurationen werden zwei Schreibdatenbits zeitgleich über Inter-Die-Konnektoren von einem Master-Die zu einem Target-Die geleitet, bis acht Schreibdatenbits zum Target-Die geleitet wurden, gefolgt von einem Paar Fehlerkorrekturbits, die über die gleichen Inter-Die-Konnektoren wie die Schreibdatenbits geleitet werden. Diese Fehlerkorrekturbits werden vom Target-Die verwendet, um zu bestimmen, ob die Schreibdatenbits entlang des leitenden Pfades zwischen der Steuerschaltung und dem Target-Die verändert wurden. Im Gegensatz dazu werden in dem Speichergerät 100 aus 1 Fehlerkorrekturinformationen 136 über Inter-Die-Fehlerkorrekturkonnektoren 126, die von den Inter-Die-Datenkonnektoren 124, die die Schreibdatenbits 134 leiten, getrennt sind, an das Target-Die 106 geleitet. Als spezifisches, nicht einschränkendes Beispiel werden zwei Sätze von acht Schreibdatenbits 134 für je zwei Bits an Fehlerkorrekturinformationen 136 (z.B. CRC-Bits), die über die Inter-Die-Fehlerkorrekturkonnektoren 126 zum Target-Die 106 geleitet werden, über die Inter-Die-Datenkonnektoren 124 zum Target-Die 106 geleitet.
  • Der Steuerschaltung 102 umfasst eine Fehlerkorrekturschaltung 108, die ausgestaltet ist, um die Fehlerkorrekturinformationen 136 auf Basis der Schreibdatenbits 134 zu erzeugen. Zum Beispiel kann die Fehlerkorrekturschaltung 108 ein Ergebnis einer Funktion berechnen, die die Schreibdatenbits 134 als Eingaben verwendet. Die Fehlerkorrekturinformationen 136 können dieses Ergebnis der Funktion enthalten.
  • Das Target-Die 106 enthält ebenfalls eine Fehlerkorrekturschaltung 110, die ausgestaltet ist, um ein neues Ergebnis derselben Funktion berechnet, die von der Fehlerkorrekturschaltung 108 der Steuerschaltung 102 verwendet wird. Wenn sich eines der Schreibdatenbits 134, die das Target-Die 106 vom Master-Die 104 empfängt, verändert hat, unterscheidet sich das neue Ergebnis der Funktion, wie von der Fehlerkorrekturschaltung 110 berechnet, von dem Ergebnis. Folglich kann die Fehlerkorrekturschaltung 110 das Ergebnis der Fehlerkorrekturschaltung 108, wie durch die Fehlerkorrekturinformationen 136 angezeigt, mit dem neuen Ergebnis vergleichen, das auf Basis der Schreibdatenbits 134 berechnet wird, die von der Fehlerkorrekturschaltung 110 der Target-Dies 106 empfangen werden. Wenn das neue Ergebnis, das auf Basis der von der Fehlerkorrekturschaltung 110 empfangenen Schreibdatenbits 134 berechnet wurde, das gleiche ist wie das in den Fehlerkorrekturinformationen 136 empfangene Ergebnis, kann die Lese/Schreibschaltung 118 ausgestaltet sein, um die Schreibdatenbits 134 in die Datenspeicherelemente 116 des Target-Dies 106 zu schreiben. Wenn sich andererseits das neue Ergebnis von dem in den Fehlerkorrekturinformationen 136 angegebenen Ergebnis unterscheidet, kann die Fehlerkorrekturschaltung 110 ausgestaltet sein, um Fehlerinformationen 138 an das Master-Die 104 zu liefern. Die Fehlerinformationen 138 können ausgestaltet sein, um anzugeben, dass ein Fehler aufgetreten ist, der das Target-Die 106 daran hindert, die Schreibdatenbits 134 in die Datenspeicherelemente 116 zu schreiben. Die Steuerschaltung 102 kann ausgestaltet sein, um die Fehlerinformationen 138 vom Master-Die 104 zu empfangen und eine Schreiboperation für die Schreibdatenbits 134 in Reaktion auf die Fehlerinformationen 138 zu wiederholen.
  • Das Master-Die 104 umfasst Master-Daten-Schieberegister 112, die zum Verschieben und Speichern der Schreibdatenbits 134 ausgestaltet sind. Die Master-Daten-Schieberegister 112 sind funktional mit den Inter-Die-Datenkonnektoren 124 gekoppelt. Das Target-Die 106 enthält Target-Daten-Schieberegister 114, die ebenfalls funktional mit den Inter-Die-Datenkonnektoren 124 gekoppelt sind. Folglich sind die Target-Daten-Schieberegister 114 funktional mit den Master-Daten-Schieberegistern 112 gekoppelt. Die Master-Daten-Schieberegister 112 sind ausgestaltet, um die Schreibdatenbits 134 zu den Target-Daten-Schieberegistern 114 zu verschieben.
  • Das Master-Die 104 enthält ferner Master-Fehler-Schieberegister 132, die ausgestaltet sind, um Bits der Fehlerkorrekturinformationen 136 zu verschieben und zu speichern. Die Master-Fehler-Schieberegister 132 sind funktional mit den Inter-Die-Fehlerkorrekturkonnektoren 126 gekoppelt. Das Target-Die 106 enthält Target-Fehler-Schieberegister 130, die ebenfalls funktional mit den Inter-Die-Fehlerkorrekturkonnektoren 126 gekoppelt sind. Folglich sind die Master-Fehler-Schieberegister 132 ausgestaltet, um die Fehlerkorrekturinformationen 136 in die Target-Fehler-Schieberegister 130 zu verschieben.
  • Das Master-Die 104 umfasst außerdem eine Taktschaltung 120, die ausgestaltet ist, um ein Taktsignal DQS zu empfangen und verschiedene andere Taktsignale zu erzeugen. Die Taktschaltung 120 ist ausgestaltet, um ein DQWrDATA-Signal zu erzeugen, das ausgestaltet ist, um die Master-Daten-Schieberegister 112 zu takten, um die Schreibdatenbits 134 und die Fehlerkorrekturinformationen 136 entlang der Master-Daten-Schieberegister 112 zu verschieben. Die Taktschaltung 120 ist ferner ausgestaltet, um ein DQWrErr-Signal zu erzeugen, das ausgestaltet ist, um die Master-Fehler-Schieberegister 132 zu takten, um die Fehlerkorrekturinformationen 136 entlang der Master-Fehler-Schieberegister 132 zu verschieben. Die Taktschaltung 120 ist ferner ausgestaltet, um Schreibbereitschaftssignale WrRdy0, WrRdy1 und WrRdyCRC zu erzeugen. Das WrRdy0-Signal, wenn getaktet, ist ausgestaltet, um eine erste Hälfte der Schreibdatenbits 134 von den Master-Daten-Schieberegistern 112 zu den Target-Daten-Schieberegistern 114 zu verschieben, wenn die erste Hälfte der Schreibdatenbits 134 zu den Master-Daten-Schieberegistern 112 verschoben wird. In ähnlicher Weise ist das WrRdy1-Signal, wenn getaktet, ausgestaltet, um die zweite Hälfte der Schreibdatenbits 134 von den Master-Daten-Schieberegistern 112 zu den Target-Daten-Schieberegistern 114 zu verschieben, wenn die zweite Hälfte der Schreibdatenbits 134 zu den Master-Daten-Schieberegistern 112 verschoben wird. Das WrRdyCRC-Signal, wenn getaktet, ist ausgestaltet, um die Fehlerkorrekturinformationen 136 von den Master-Fehler-Schieberegistern 132 zu den Target-Fehler-Schieberegistern 130 zu verschieben, wenn die Fehlerkorrekturinformationen 136 zu den Master-Fehler-Schieberegistern 132 verschoben werden. Weitere Einzelheiten zu den Schreibbereitschaftssignalen werden unter Bezugnahme auf 1 erörtert.
  • Das Target-Die 106 enthält eine Taktschaltung 122, die ausgestaltet ist, um ein DQDATA-Signal zu erzeugen, das ausgestaltet ist, um die Target-Daten-Schieberegister 114 zu takten, um die Schreibdatenbits 134 und die Fehlerkorrekturinformationen 136 entlang der Target-Daten-Schieberegister 114 zu verschieben. Die Target-Daten-Schieberegister 114 sind ausgestaltet, um verschobene Bits der Schreibdatenbits 134 und die Fehlerkorrekturinformationen 136 an die Fehlerkorrekturschaltung 110 und die Lese/Schreibschaltung 118 zu liefern. Die Taktschaltung 122 ist ferner ausgestaltet, um ein DQErr-Signal zu erzeugen, das ausgestaltet ist, um die Target-Fehler-Schieberegister 130 zu takten, um die Fehlerkorrekturinformationen 136 entlang der Target-Fehler-Schieberegister 130 zu verschieben. Die Taktschaltung 122 ist ferner ausgestaltet, um Lesebereitschaftssignale RdRdy0, RdRdy1 und RdRdyCRC zu erzeugen, die für Leseoperationen des Speichergeräts 100 relevant sind. Weitere Einzelheiten zu den Leseoperationen und den Lesebereitschaftssignalen werden im Folgenden unter Bezugnahme auf 3 und 4 erörtert.
  • In einigen Ausführungsformen umfassen die Datenspeicherelemente 116 Speicherzellen. Als nicht einschränkendes Beispiel können die Datenspeicherelemente 116 dynamische Direktzugriffsspeicherzellen (z.B. mit jeweils einem Ladungsspeicherelement, wie zum Beispiel ein Kondensator, das funktional mit einem Schaltelement, wie zum Beispiel ein Transistor, gekoppelt ist), statische Direktzugriffsspeicherzellen (SRAM), Flash-Speicherzellen, magnetische Direktzugriffsspeicherzellen (MRAM), resistive Direktzugriffsspeicherzellen (RRAM), Spin-Torque-Transfer-Speicherzellen (STT-Speicherzellen), ferromagnetische Direktzugriffsspeicherzellen (FRAM), Phasenwechsel-Speicherzellen, andere Speicherzellen oder Kombinationen davon umfassen.
  • In einigen Ausführungsformen umfasst das Master-Die 104 acht Master-Daten-Schieberegister 112, die mit acht Inter-Die-Datenkonnektoren 124 funktional gekoppelt sind, und zwei Master-Fehler-Schieberegister 132, die funktional mit zwei Target-Fehler-Schieberegistern 130 gekoppelt sind. In solchen Ausführungsformen kann das Target-Die 106 acht Target-Daten-Schieberegister 114, die funktional mit den acht Inter-Die-Datenkonnektoren 124 gekoppelt sind, und zwei Target-Fehler-Schieberegister 130 enthalten, die funktional mit den beiden Inter-Die-Fehlerkorrekturkonnektoren 126 gekoppelt sind. Folglich können zwei Bursts von acht Schreibdatenbits 134 und ein einzelner Burst von zwei Bits an Fehlerkorrekturinformationen 136 während neun Taktzyklen vom Master-Die 104 zum Target-Die 106 übertragen werden.
  • 2 ist ein Signalzeitdiagramm 200, das Signale zeigt, die für eine Schreiboperation unter Verwendung des Speichergeräts 100 aus 1 gemäß einigen Ausführungsformen relevant sind. Unter gemeinsamer Bezugnahme auf 1 und 2 enthält das Signalzeitdiagramm 200 Beispiele für das DQS-Signal, das DQ-Signal, das WrRdy0-Signal, das WrRdy1-Signal und das WrRdyCRC-Signal aus 1. Zum Zeitpunkt 202 (0 Taktflanken) beginnt das DQ-Signal mit der Bereitstellung der Schreibdatenbits 134, beginnend mit Schreibdatenbit 0. Von Zeitpunkt 202 bis Zeitpunkt 204 (7 Taktflanken) geht das DQ-Signal an den Flanken des DQS-Signals von Schreibdatenbit 0 bis Schreibdatenbit 7 über, was der ersten Hälfte (acht Bits) der Schreibdatenbits 134 entspricht. Dementsprechend befinden sich nach acht Flanken (vier Taktzyklen) des DQS-Signals die ersten acht Bits der Schreibdatenbits 134 in den Master-Daten-Schieberegistern 112, und das WrRdy0-Signal wechselt zum Zeitpunkt 204, um die ersten acht Bits (BURST<7:0>) der Schreibdatenbits 134 in die Target-Daten-Schieberegister 114 zu verschieben.
  • Zum Zeitpunkt 204 beginnt das DQ-Signal mit dem Bereitstellen der zweiten Hälfte der Schreibdatenbits 134 und von zwei Bits mit Fehlerkorrekturinformationen, beginnend bei Schreibdatenbit 8. Vom Zeitpunkt 204 bis zum Zeitpunkt 206 (15 Taktflanken) geht das DQ-Signal an den Flanken des DQS-Signals vom Schreibdatenbit 8 zum Schreibdatenbit 15 und von einem ersten Bit zu einem zweiten Bit der Fehlerkorrekturinformationen 136 über, die der zweiten Hälfte (acht Bits) der Schreibdatenbits 134 bzw. den Fehlerkorrekturinformationen 136 entsprechen. Folglich befinden sich nach acht Flanken (vier Taktzyklen) des DQS-Signals die zweiten acht Bits der Schreibdatenbits 134 in den Master-Daten-Schieberegistern 112, und das WrRdy1-Signal wechselt zum Zeitpunkt 206, um die zweiten acht Bits (BURST<15:8>) der Schreibdatenbits 134 in die Target-Daten-Schieberegistern 114 zu verschieben. Zum Zeitpunkt 208 (17 Taktflanken) befinden sich die Bits der Fehlerkorrekturinformationen 136 in den Master-Fehler-Schieberegistern 132, und das WrRdyCRC-Signal wechselt, um die Fehlerkorrekturinformationen 136 (Burst <17:16>) von den Master-Fehler-Schieberegistern 132 in die Target-Fehler-Schieberegistern 130 zu verschieben. Nach der Zeitpunkt 208 kann ein weiterer Satz von Schreibdatenbits und Fehlerkorrekturinformationen auf ähnliche Weise von 0 bis 17 Taktflanken gesendet werden.
  • 3 ist ein Blockdiagramm des Speichergeräts 100 aus 1, das eine Leseoperation gemäß einigen Ausführungsformen zeigt. Die Lese/Schreibschaltung 118 des Target-Dies 106 ist ausgestaltet, um Lesedatenbits 302 von den Datenspeicherelementen 116 zu empfangen (z.B. in Reaktion auf eine von der Steuerschaltung 102 empfangene Leseanforderung). Die Lese/Schreibschaltung 118 ist ausgestaltet, um die Lesedatenbits 302 an die Fehlerkorrekturschaltung 110 und an einen Multiplexer 310 weiterzuleiten. Die Fehlerkorrekturschaltung 110 ist ausgestaltet, um Fehlerkorrekturinformationen 304, die auf Basis der Lesedatenbits 302 berechnet wurden, zu erzeugen und an den Multiplexer 310 zu liefern. In einigen Ausführungsformen ist der Multiplexer 310 ausgestaltet, um die Lesedatenbits 302 (z.B. zwei Stapel von acht Bits) und die Fehlerkorrekturinformationen 304 jeweils einzeln an einen Latch 306 (Zwischenspeicher) und dann an einen Puffer 308 weiterzuleiten. Als nicht einschränkendes Beispiel kann der Puffer 308 einen FIFO-Puffer (First-In-First-Out) enthalten (z.B. mit einer Tiefe von 18 Bits: sechzehn Bits für die Lesedatenbits 302 und zwei Bits für die Fehlerkorrekturinformationen 304).
  • Sobald die Lesedatenbits 302 und die Fehlerkorrekturinformationen 304 vom Puffer 308 empfangen wurden, ist die Taktschaltung 122 ausgestaltet, um die Lesebereitschaftssignale RdRdy0, RdRdy1 und RdRdyCRC zu erzeugen. Das RdRdy0-Signal, wenn getaktet, ist ausgestaltet, um eine erste Hälfte der Lesedatenbits 302 über die Inter-Die-Datenkonnektoren 124 (acht Inter-Die-Datenkonnektoren, die in 4 als eine einzige Leitung dargestellt sind) zum Master-Die 104 zu verschieben. Das RdRdy1-Signal ist, wenn getaktet, ausgestaltet, um eine zweite Hälfte der Lesedatenbits 302 über die Inter-Die-Datenkonnektoren 124 in die Master-Daten-Schieberegistern 112 zu verschieben. Das RdRdyCRC-Signal ist, wenn getaktet, ausgestaltet, um die Fehlerkorrekturinformationen 304 über die Inter-Die-Fehlerkorrekturkonnektoren 126 (zwei Inter-Die-Datenfehlerkorrekturkonnektoren, die in 4 als eine einzige Leitung dargestellt sind) in die Master-Fehler-Schieberegistern 132 zu verschieben.
  • Das Master-Die 104 ist ausgestaltet, um die Lesedatenbits 302 und die Fehlerkorrekturinformationen 304 vom Target-Die 106 zu empfangen und die Lesedatenbits 302 und die Fehlerkorrekturinformationen 304 an die Steuerschaltung 102 zu liefern.
  • Die Fehlerkorrekturschaltung 108 der Steuerschaltung 102 ist ausgestaltet, um die vom Master-Die 104 empfangenen Lesedatenbits 302 und die Fehlerkorrekturinformationen 304 zu empfangen. Die Fehlerkorrekturschaltung 108 ist ausgestaltet, um neue Fehlerkorrekturinformationen zu erzeugen, indem die gleiche Funktion wie bei der Fehlerkorrekturschaltung 110 und die vom Master-Die 104 empfangenen Lesedatenbits 302 verwendet werden. Wenn die neuen Fehlerkorrekturinformationen mit den Fehlerkorrekturinformationen 304 übereinstimmen, kann bestimmt werden, dass die Lesedatenbits 302 keine Fehler enthalten, und die Lesedatenbits 302 können davon ausgehen, dass die vom Master-Die 104 empfangenen Lesedatenbits 302 korrekt sind. Wenn jedoch die neuen Fehlerkorrekturinformationen nicht mit den vom Master-Die 104 empfangenen Fehlerkorrekturinformationen 304 übereinstimmen, kann davon ausgegangen werden, dass in den vom Master-Die 104 empfangenen Lesedatenbits 302 Fehler vorhanden sind. Folglich kann die Steuerschaltung 102 anfordern, dass die Leseoperation wiederholt wird, bis korrekte Lesedatenbits 302 empfangen werden.
  • Da die Inter-Die-Datenkonnektoren 124, die zum Übertragen von Schreibdatenbits 134 vom Master-Die 104 zum Target-Die 106 verwendet werden, die gleichen Inter-Die-Datenkonnektoren 124 sind, die die Lesedatenbits 302 vom Target-Die 106 zum Master-Die 104 übertragen, können Datenpuffer (z.B. CMOS-Treiber) verwendet werden, um die Inter-Die-Datenkonnektoren 124 mit verschiedenen Funktionsmerkmalen des Master-Die 104 und des Target-Die 106 zu verbinden und zu isolieren. Beispielsweise können während einer Schreiboperation Puffer zwischen den Master-Daten-Schieberegistern 112 und den Inter-Die-Datenkonnektoren 124 aktiviert werden, um das Übertragen von Bits in den Master-Daten-Schieberegistern 112 zu den Inter-Die-Datenkonnektoren 124 und zum Target-Die 106 zu ermöglichen. Außerdem können während der Schreiboperation Puffer zwischen dem Puffer 308 und den Inter-Die-Datenkonnektoren 124 deaktiviert werden, wodurch der Puffer 308 von den Inter-Die-Datenkonnektoren 124 elektrisch isoliert wird. Während einer Leseoperation können die Puffer zwischen dem Puffer 308 und den Inter-Die-Datenkonnektoren 124 aktiviert werden, damit Bits vom Puffer 308 an die Inter-Die-Datenkonnektoren 124 und an das Master-Die 104 übertragen werden können. Außerdem können während der Leseoperation die Puffer zwischen den Master-Daten-Schieberegistern 112 und den Inter-Die-Datenkonnektoren 124 deaktiviert werden, wodurch die Master-Daten-Schieberegister 112 von den Inter-Die-Datenkonnektoren 124 elektrisch isoliert werden.
  • Da die Inter-Die-Fehlerkorrekturkonnektoren 126, die zum Übertragen von Fehlerkorrekturinformationen 136 vom Master-Die 104 zum Target-Die 106 verwendet werden, die gleichen Inter-Die-Fehlerkorrekturkonnektoren 126 sind, die die Fehlerkorrekturinformationen 304 vom Target-Die 106 zum Master-Die 104 übertragen, können auf ähnliche Weise Datenpuffer (z.B. CMOS-Treiber) verwendet werden, um die Inter-Die-Fehlerkorrekturkonnektoren 126 mit verschiedenen Funktionsmerkmalen des Master-Die 104 und des Target-Die 106 zu verbinden und zu isolieren. Beispielsweise können während einer Schreiboperation Puffer zwischen den Master-Fehler-Schieberegistern 132 und den Inter-Die-Fehlerkorrekturkonnektoren 126 aktiviert werden, um das Übertragen von Bits in den Master-Fehler-Schieberegistern 132 an die Inter-Die-Fehlerkorrekturkonnektoren 126 und zum Target-Die 106 zu ermöglichen. Außerdem können während der Schreiboperation Puffer zwischen dem Puffer 308 und den Inter-Die-Fehlerkorrekturkonnektoren 126 deaktiviert werden, wodurch der Puffer 308 von den Inter-Die-Fehlerkorrekturkonnektoren 126 elektrisch isoliert wird. Während einer Leseoperation können die Puffer zwischen dem Puffer 308 und den Inter-Die-Fehlerkorrekturkonnektoren 126 aktiviert werden, damit Bits vom Puffer 308 zu den Inter-Die-Fehlerkorrekturkonnektoren 126 und zum Master-Die 104 übertragen werden können. Außerdem können während der Leseoperation die Puffer zwischen den Master-Fehler-Schieberegistern 132 und den Inter-Die-Fehlerkorrekturkonnektoren 126 deaktiviert werden, wodurch die Master-Fehler-Schieberegister 132 von den Inter-Die-Fehlerkorrekturkonnektoren 126 elektrisch isoliert werden. Ferner können in Fällen, in denen das Master-Die 104 Bits über die Inter-Die-Datenkonnektoren 124 und/oder die Inter-Die-Fehlerkorrekturkonnektoren 126 an ein anderes Target-Die (nicht dargestellt) als das Target-Die 106 sendet oder empfängt, die Puffer zwischen dem Puffer 308 und den Inter-Die-Datenkonnektoren 124 und zwischen dem Puffer 308 und den Inter-Die-Fehlerkorrekturkonnektoren 126 deaktiviert werden, um den Puffer 308 von den Inter-Die-Datenkonnektoren 124 und den Inter-Die-Fehlerkorrekturkonnektoren 126 elektrisch zu isolieren.
  • 4 ist ein Signalzeitdiagramm 400, das Signale zeigt, die für eine Leseoperation des Speichergeräts 100 aus 1 gemäß einigen Ausführungsformen relevant sind. Unter gemeinsame Bezugnahme auf 3 und 4 enthält das Signalzeitdiagramm 400 Beispiele für das DQS-Signal, ein DR-Signal, das RdRdy0-Signal, das RdRdy1-Signal und das RdRdyCRC-Signal aus 1 und 3. Wie bereits erwähnt, ist der Puffer 308 ausgestaltet, um eine erste Hälfte (BURST<7:0>) und eine zweite Hälfte (BURST<15:8>) der Lesedatenbits 302 zu speichern. Zum Zeitpunkt 402 (0 Taktflanken von DQS) wird eine erste Hälfte (BURST<7:0> des DR-Signals) der Lesedatenbits 302 den Inter-Die-Datenkonnektoren 124 zugeführt, und das Master-Die 104 kann als Reaktion auf ein Umschalten des RdRdy0-Signals beginnen, die erste Hälfte der Datenbits 302 von den Inter-Die-Datenkonnektoren 124 zu lesen. Zum Zeitpunkt 404 (8 Taktflanken von DQS) wird eine zweite Hälfte (BURST<15:8>) der Lesedatenbits 302 an die Inter-Die-Datenkonnektoren 124 geliefert, und das Master-Die 104 kann als Reaktion auf ein Umschalten des RdRdy1-Signals beginnen, die zweite Hälfte der Datenbits 302 von den Inter-Die-Datenkonnektoren 124 zu lesen. Zum Zeitpunkt 406 werden die Fehlerkorrekturinformationen 304 (BURST<17:16>) den Inter-Die-Fehlerkorrekturkonnektoren 126 als Reaktion auf ein Umschalten des RdRdyCRC-Signals bereitgestellt, und das Master-Die 104 kann beginnen, die Fehlerkorrekturinformationen von den Inter-Die-Fehlerkorrekturkonnektoren 126 zu lesen. Ab dem Zeitpunkt 408 können die nächsten 16-Bit-Lesedaten und die entsprechenden Fehlerkorrekturinformationen vom Target-Die 106 an das Master-Die 104 übertragen werden.
  • In einigen Ausführungsformen ist das Target-Die 106 ausgestaltet, um die Lesedatenbits 302 über die Inter-Die-Datenkonnektoren 124 in zwei Bursts von acht Lesedatenbits 302 für jeweils neun Taktzyklen des Takts DQ an das Master-Die 104 zu liefern, wie in 4 dargestellt. In einigen Ausführungsformen ist das Target-Die 106 ferner ausgestaltet, um die Fehlerkorrekturinformationen 304 über die Inter-Die-Fehlerkorrekturkonnektoren 126 in einem einzigen Burst von zwei Bits der Fehlerkorrekturinformationen 304 für jeweils neun Taktzyklen DQ an das Master-Die 104 zu liefern.
  • 5 ist ein Blockdiagramm der Fehlerkorrekturschaltung 500 gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann die Fehlerkorrekturschaltung 108, der Fehlerkorrekturschaltung 110 oder sowohl der Fehlerkorrekturschaltung 108 als auch der Fehlerkorrekturschaltung 110 die Fehlerkorrekturschaltung 500 aus 5 enthalten. Die Fehlerkorrekturschaltung 500 umfasst einen Fehlerkorrekturinformationsgenerator 502 und eine Vergleichsschaltung 504. Der Fehlerkorrekturinformationsgenerator 502 ist ausgestaltet, um Daten 506 zu empfangen (z.B. die Schreibdatenbits 134 aus 1, die Lesedatenbits 302 aus 3) und eine Funktion f(DATEN) zu verwenden, um Fehlerkorrekturinformationen 510 (z.B. die Fehlerkorrekturinformationen 136 aus 1, die Fehlerkorrekturinformationen 304 aus 3) auf Basis der Daten 506 zu berechnen. Als nicht einschränkendes Beispiel kann der Fehlerkorrekturinformationsgenerator 502 eine CRC-Schaltung enthalten, die ausgestaltet ist, um CRC-Bits zu erzeugen, wobei die Fehlerkorrekturinformationen 510 CRC-Bits enthalten. Der Fehlerkorrekturinformationsgenerator 502 ist ausgestaltet, um die Fehlerkorrekturinformationen 510 bereitzustellen.
  • In einigen Fällen kann die Fehlerkorrekturschaltung 500 von einer externen Quelle Fehlerkorrekturinformationen 508 empfangen, die mit den vom Fehlerkorrekturinformationsgenerator 502 erzeugten Fehlerkorrekturinformationen 510 verglichen werden sollen. In solchen Fällen ist die Vergleichsschaltung 504 ausgestaltet, um die Fehlerkorrekturinformationen 510 mit den Fehlerkorrekturinformationen 508 zu vergleichen und ein Fehlersignal 512 zu erzeugen, das darauf reagiert, dass die Fehlerkorrekturinformationen 510 und die Fehlerkorrekturinformationen 508 verschieden sind. Als nicht einschränkendes Beispiel kann in dem Speichergerät 100 aus 1 die Fehlerkorrekturschaltung 110 des Target-Die 106 die Schreibdatenbits 134 und die Fehlerkorrekturinformationen 136 empfangen. Wie bereits erwähnt, wurden die Fehlerkorrekturinformationen 136 von der Fehlerkorrekturschaltung 108 der Steuerschaltung 102 erzeugt. In diesem Beispiel können die Fehlerkorrekturinformationen 136 die Fehlerkorrekturinformationen 508 sein, und die Schreibdatenbits 134 können die Daten 506 sein. Die Vergleichsschaltung 504 der Fehlerkorrekturschaltung 110 kann die Fehlerkorrekturinformationen 136 (die in diesem Beispiel die Fehlerkorrekturinformationen 508 sind) mit der Fehlerkorrekturinformationen 510 vergleichen, die von ihrem eigenen Fehlerkorrekturinformationsgenerator 502 als Reaktion auf die Schreibdatenbits 134 (die in diesem Beispiel die Daten 506 sind) erzeugt werden. Ebenfalls als nicht einschränkendes Beispiel kann in das Speichergerät 100 aus 3 die Fehlerkorrekturschaltung 108 der Steuerschaltung 102 die Fehlerkorrekturinformationen 304 und die Lesedatenbits 302 empfangen. Wie bereits erwähnt, wurden die Fehlerkorrekturinformationen 304 von der Fehlerkorrekturschaltung 110 des Target-Die 106 erzeugt. In diesem Beispiel können die Fehlerkorrekturinformationen 304 die Fehlerkorrekturinformationen 508 sein, und die Lesedatenbits 302 können die Daten 506 sein. Die Vergleichsschaltung 504 der Fehlerkorrekturschaltung 108 kann die Fehlerkorrekturinformationen 304 (die in diesem Beispiel die Fehlerkorrekturinformationen 508 sind) mit den Fehlerkorrekturinformationen 510 vergleichen, die von ihrem eigenen Fehlerkorrekturinformationsgenerator 502 als Reaktion auf die Lesedatenbits 302 (die in diesem Beispiel die Daten 506 sind) erzeugt wurden.
  • In einigen Fällen kann die Fehlerkorrekturschaltung 500 die Fehlerkorrekturinformationen 508 nicht von einer externen Quelle empfangen. In solchen Ausführungsformen können die Fehlerkorrekturinformationen 510 bereitgestellt werden, ohne dass die Vergleichsschaltung 504 die Fehlerkorrekturinformationen 510 mit den Fehlerkorrekturinformationen 508 vergleicht. Als nicht einschränkendes Beispiel empfängt in dem Speichergerät 100 aus 1 die Fehlerkorrekturschaltung 108 der Steuerschaltung 102 die Schreibdatenbits 134 (die in diesem Beispiel die Daten 506 sind), und der Fehlerkorrekturinformationsgenerator 502 der Fehlerkorrekturschaltung 108 erzeugt die Fehlerkorrekturinformationen 136 (die in diesem Beispiel die Fehlerkorrekturinformationen 510 sind), um das Target-Die 106 in die Lage zu versetzen, die vom Master-Die 104 empfangenen Schreibdatenbits 134 auf Fehler zu prüfen. Ebenfalls als nicht einschränkendes Beispiel empfängt in dem Speichergerät 100 aus 3 die Fehlerkorrekturschaltung 110 des Target-Die 106 die Lesedatenbits 302 (die in diesem Beispiel die Daten 506 sind), und der Fehlerkorrekturinformationsgenerator 502 der Fehlerkorrekturschaltung 110 erzeugt die Fehlerkorrekturinformationen 304 (die in diesem Beispiel die Fehlerkorrekturinformationen 510 sind), um die Steuerschaltung 102 in die Lage zu versetzen, die vom Master-Die 104 empfangenen Lesedatenbits 302 auf Fehler zu überprüfen.
  • 6 ist eine Querschnittsansicht eines gestapelten Die-Pakets 600 mit Silizium-Durchkontaktierungen (TSVs) gemäß einigen Ausführungsformen. Das gestapelte Die-Paket 600 enthält eine Mehrzahl von vertikal gestapelten Dies. Der hier verwendete Begriff „Die“ kann sich auf ein einzelnes Die oder auf eine Mehrzahl von Dies (z.B. Dice oder Dies) beziehen. Das gestapelte Die-Paket 600 umfasst das Halbleiter-Die 608 (auch als „unteres Die“ in dem gestapelten Die-Paket 600 bezeichnet), das Halbleiter-Die 610, das Halbleiter-Die 612 und das Halbleiter-Die 614 (auch als „oberes Die“ in dem gestapelten Die-Paket 600 bezeichnet). In einigen Ausführungsformen kann das Halbleiter-Die 608 ein Master-Die sein, wie zum Beispiel das Master-Die 104 aus 1, und das Halbleiter-Die 610, das Halbleiter-Die 612 und das Halbleiter-Die 614 können Target-Dies enthalten, wie zum Beispiel das Target-Die 106 aus 1. In solchen Ausführungsformen kann das Halbleiter-Die 608, das als Master-Die dient, als Kommunikationsschnittstelle zwischen den Target-Dies und den Steuerschaltungen dienen, wie zum Beispiel die Steuerschaltung 102 aus 1. Folglich kann das gestapelte Die-Paket 600 ausgestaltet sein, um Schreib- und Leseoperationen durchzuführen, wie vorstehend unter Bezugnahme auf 1, 2, 3 und 4 beschrieben.
  • Das Halbleiter-Die 608 kann ausgestaltet sein, um mit der Steuerschaltung 102 über leitende Merkmale 636 zwischen dem Halbleiter-Die 608 und dem Substrat 632 zu kommunizieren. In einigen Ausführungsformen enthält das Substrat 632 die Steuerschaltung 102. In einigen Ausführungsformen ist das Substrat 632 elektrisch mit der Steuerschaltung 102 verbunden.
  • In einigen Ausführungsformen sind alle Halbleiter-Dies in ähnlicher Weise ausgerichtet (z.B. mit der Vorderseite nach unten, wobei die aktiven Oberflächen nach unten zum Substrat 632 zeigen). So weisen beispielsweise die rückseitige Fläche 624 des Halbleiter-Die 608, die rückseitige Fläche 626 des Halbleiter-Die 610, die rückseitige Fläche 628 des Halbleiter-Die 612 und die rückseitige Fläche 630 des Halbleiter-Die 614' jeweils in die gleiche vertikale Richtung. Insbesondere ist die obere Fläche 634 des Substrats 632 der aktiven Fläche 616 des Halbleiter-Die 608 zugewandt, die aktive Fläche 618 des Halbleiter-Die 610 ist der rückseitigen Fläche 624 des Halbleiter-Die 608 zugewandt, die aktive Fläche 620 des Halbleiter-Die 612 ist der rückseitigen Fläche 626 des Halbleiter-Die 610 zugewandt, und die aktive Fläche 622 des Halbleiter-Die 614 ist der rückseitigen Fläche 628 des Halbleiter-Die 612 zugewandt.
  • Jedes der Halbleiter-Dies ist durch TSVs miteinander gekoppelt. Folglich können in dem Ausmaß, in dem das gestapelte Die-Paket 600 das Speichergerät 100 aus 1 und 3 verkörpert, die Inter-Die-Datenkonnektoren 124, die Inter-Die-Fehlerkorrekturkonnektoren 126 und die Inter-Die-Taktkonnektoren 128 TSVs enthalten. Ein TSV ist eine vertikale elektrische Verbindung (z.B. ein Via), die dielektrisch von einem Silizium-Wafer oder Silizium-Die isoliert ist und vollständig durch diesen hindurchgeht. In dem gestapelten Die-Packet 600 ist das Halbleiter-Die 608 über die TSVs 602 mit dem Halbleiter-Die 610 gekoppelt. Das Halbleiter-Die 610 ist über die TSVs 604 mit dem Halbleiter-Die 612 gekoppelt. Das Halbleiter-Die 612 ist über die TSVs 606 mit dem Halbleiter-Die 614 gekoppelt. Folglich werden Signale, die an das gestapelte Die-Paket 600 (von externen Schaltungen) übertragen werden, durch das Substrat 632 empfangen und über entsprechende TSVs an ein oder mehrere Dies übertragen. In ähnlicher Weise werden Signale, die von einem gestapelten Die-Paket 600 übertragen werden, von einem oder mehreren Dies über entsprechende TSVs und durch das Substrat 632 (an externe Schaltungen) übertragen.
  • Als nicht einschränkendes Beispiel kann das gestapelte Die-Paket 600 einen DRAM-Chip enthalten. Das gestapelte Die-Paket 600 kann eine DDR5-SDRAM-Vorrichtung enthalten. Das Stapeln von Dies in dem gestapelten Die-Paket 600 kann als dreidimensionales Stapeln (oder „3DS“) bezeichnet werden, wobei die vertikale Richtung (der gestapelten Dies) entlang einer Z-Achse verläuft, und die Länge und Breite der jeweiligen Dies entlang einer X-Achse bzw. einer Y-Achse verlaufen.
  • 7 ist eine Querschnittsansicht eines gestapelten Die-Pakets 700 mit Drahtbond-Merkmalen gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Das gestapelte Die-Paket 700 umfasst eine Mehrzahl von vertikal gestapelten Halbleiter-Dies. Beispielsweise umfasst das gestapelte Die-Paket 700 das Halbleiter-Die 702, das Halbleiter-Die 704, das Halbleiter-Die 706 und das Halbleiter-Die 708, die vertikal zueinander gestapelt sind. In einigen Ausführungsformen kann das Halbleiter-Die 702 ein Master-Die sein, wie zum Beispiel das Master-Die 104 aus 1, und das Halbleiter-Die 704, das Halbleiter-Die 706 und das Halbleiter-Die 708 können Target-Dies enthalten, wie zum Beispiel das Target-Die 106 aus 1. In solchen Ausführungsformen kann das Halbleiter-Die 702, das als Master-Die dient, als Kommunikationsschnittstelle zwischen den Target-Dies und den Steuerschaltungen dienen, wie zum Beispiel der Steuerschaltung 102 aus 1. Folglich kann das gestapelte Die-Paket 700 ausgestaltet sein, um Schreib- und Leseoperationen durchzuführen, wie vorstehend unter Bezugnahme auf 1, 2, 3 und 4 beschrieben.
  • Das Halbleiter-Die 702 kann ausgestaltet sein, um über leitende Merkmale (z.B. Via 742, iRDL 732, DCA-Merkmal 722, DCA-Merkmal 724, DCA-Merkmal 726 sowie Zwischenverbindungen 716, Zwischenverbindungen 718, Zwischenverbindungen 720) zwischen dem Halbleiter-Die 702 und dem Substrat 710 mit der Steuerschaltung 102 zu kommunizieren. In einigen Ausführungsformen enthält das Substrat 710 die Steuerschaltung 102. In einigen Ausführungsformen ist das Substrat 710 elektrisch mit der Steuerschaltung 102 verbunden (z.B. durch Zwischenverbindungen 712).
  • Als nicht einschränkendes Beispiel kann das gestapelte Die-Paket 700 ein DRAM-Die enthalten. Das gestapelte Die-Paket 700 kann eine DDR5-SDRAM-Vorrichtung umfassen. Das Stapeln von Dies in dem gestapelten Die-Paket 700 kann als dreidimensionales Stapeln (oder „3DS“) bezeichnet werden, wobei die vertikale Richtung (des gestapelten Chips) entlang einer Z-Achse verläuft und die Länge und Breite des jeweiligen Chips entlang einer X-Achse bzw. einer Y-Achse verläuft.
  • Bei einem oder mehreren der Dies (Halbleiter-Die 702, Halbleiter-Die 704, Halbleiter-Die 706, Halbleiter-Die 708) kann es sich um denselben Typ von Die (z.B. DRAM-Die) oder um unterschiedliche Typen von Dies handeln, zum Beispiel kann das untere Halbleiter-Die 702 ein Logik-Die sein. Ein oder mehrere der Dies können die gleichen Abmessungen (z.B. die gleiche Höhe, Breite, Länge) oder unterschiedliche Abmessungen haben. Das gestapelte Die-Paket 700 enthält, wie abgebildet, vier gestapelte Halbleiter-Dies. Das gestapelte Die-Paket 700 kann jedoch auch mehr oder weniger als vier gestapelte Halbleiter-Dies enthalten.
  • Das gestapelte Die-Paket 700 hat in verschiedenen Ausführungsformen eine Master/Slave-Beziehung zwischen den gestapelten Dies. Das heißt, ein Die ist als ein Master-Die konfiguriert (z.B. Halbleiter-Die 702) und die übrigen Dies (z.B. Halbleiter-Die 704, Halbleiter-Die 706 und Halbleiter-Die 708) in dem Stapel sind als Slave- oder Target-Vorrichtung(en) konfiguriert. Jedes Die kann als ein anderer logischer Rang fungieren. In verschiedenen Ausführungsformen ist das Master-Die das einzige Die, das mit externen Schaltungen, wie zum Beispiel einem Speicher-Controller, verbunden ist. Da das Master-Die eine Isolierung (oder Pufferung) für das Slave-Die bietet, entspricht die elektrische Signalbelastung der externen Schnittstelle der eines einzelnen Die (z.B. ein einzelnes DDR5-SDRAM), wodurch Timing, Busgeschwindigkeiten und/oder Signalintegrität verbessert und gleichzeitig der Stromverbrauch gesenkt werden können.
  • Das gestapelte Die-Paket 700 enthält ein Substrat 710, das die vertikal gestapelten Dies abstützend hält. Das Substrat 710 enthält Zwischenverbindungen 712, die mit der rückseitigen Fläche 714 des Substrats 710 gekoppelt sind. Die Zwischenverbindungen 712 können Lötkugeln oder irgendeine andere Struktur enthalten, die für das elektrische Koppeln des gestapelten Die-Pakets 700 mit Schaltungen außerhalb des Pakets (z.B. Speicher-Controller-Schaltungen) geeignet sind.
  • Das Substrat 710 umfasst Zwischenverbindungen 716, Zwischenverbindungen 718 und Zwischenverbindungen 720. Bei diesen Verbindungen kann es sich um Leiterbahnen und/oder um Durchkontaktierungen handeln, aber nicht darauf beschränkt. Die Zwischenverbindungen 716 und die Zwischenverbindungen 718 sind elektrisch mit Zwischenverbindungen 712 verbunden. Zwischenverbindungen 716 und Zwischenverbindungen 718 sind mit DCA-Merkmalen (Direct Chip Attachment), DCA-Merkmal 722 bzw. DCA-Merkmal 724 (auch als DCA-Zwischenverbindungen bezeichnet), gekoppelt. Folglich ist das Halbleiter-Die 702 über das DCA-Merkmal 722 bzw. das DCA-Merkmal 724 mit der Zwischenverbindungen 716 und Zwischenverbindungen 718 des Substrats 710 gekoppelt. Der Begriff „DCA“ bezieht sich auf das direkte Anbringen einer integrierten Schaltung (Chip oder Die) an eine Komponente, wie zum Beispiel ein Substrat oder eine Leiterplatte. Durch DCA entfallen die Kosten für die separate Verpackung der integrierten Schaltung in einen Träger, bevor der Träger an einer anderen Komponente befestigt wird. DCA-Merkmal 722, DCA-Merkmal 724 und DCA-Merkmal 726 können in verschiedenen Ausführungsformen DCA-Säulen, wie zum Beispiel Kupfersäulen, umfassen, die sich (zum Beispiel) zwischen einem Die und Anschluss-Pads eines Substrats erstrecken können.
  • Die Zwischenverbindungen 720 des Substrats 710 sind elektrisch mit dem DCA-Merkmal 726 (auch DCA-Zwischenverbindungen genannt) gekoppelt. Folglich ist das Halbleiter-Die 708 über das DCA-Merkmal 726 mit den Zwischenverbindungen 720 des Substrats 710 gekoppelt. Darüber hinaus ist das Halbleiter-Die 702, wie weiter unten näher beschrieben, über Zwischenverbindungen 720 und das DCA-Merkmal 726 elektrisch mit dem Halbleiter-Die 704, dem Halbleiter-Die 706 und dem Halbleiter-Die 708 gekoppelt.
  • Es ist offensichtlich, dass DCA-Merkmal 722, DCA-Merkmal 724 und DCA-Merkmal 726 in verschiedenen Ausführungsformen als entsprechende Reihen von DCA-Merkmalen senkrecht zur Ebene des Zeichenblatts konfiguriert sein können. Daher ist ein erstes DCA-Merkmal mit jeweiligen Reihen von DCA-Merkmal 722, DCA-Merkmal 724 und DCA-Merkmal 726 in 7 dargestellt, und die anderen DCA-Merkmale in den jeweiligen Reihen von DCA-Merkmalen sind nicht gezeigt. In verschiedenen Ausführungsformen umfasst das DCA-Merkmal 722 eine Reihe mit beispielsweise 70 DCA-Säulen (entlang eines mittleren Bereichs der aktiven Fläche 728 des Halbleiter-Dies 708 und der oberen Fläche 730 des Substrats 710), und das DCA-Merkmal 724 umfasst eine Reihe von beispielsweise 70 DCA-Säulen (entlang eines mittleren Bereichs der aktiven Fläche 728 des Halbleiter-Dies 708 und der oberen Fläche 730 des Substrats 710).
  • In verschiedenen Ausführungsformen können ein oder mehrere von dem Halbleiter-Die 702, dem Halbleiter-Die 704, dem Halbleiter-Die 706 und dem Halbleiter-Die 708 eine Inline-Umverteilungsschicht (iRDL-Schicht) enthalten. Zum Beispiel enthält das Halbleiter-Die 702 eine iRDL 732, das Halbleiter-Die 704 enthält eine iRDL 734, das Halbleiter-Die 706 enthält eine iRDL 736, und das Halbleiter-Die 708 enthält eine iRDL 738.
  • Eine iRDL ist in verschiedenen Ausführungsformen eine Umverteilungsschicht Redistribution Layer), die die Schicht mit dem niedrigsten Widerstand in dem Die sein kann. Außerdem enthält eine iRDL Leitungen mit einem niedrigen Widerstand, die bestimmte Stellen innerhalb der Vorrichtung (oder Die) mit Strom versorgen. Die iRDL kann in einem Halbleiter-Herstellungsprozess gebildet werden, der stattfindet, bevor die Halbleiter-Dies zu einem Stapel zusammengefügt werden. In einigen Fällen kann eine iRDL-Schicht eine Metall-4-Schicht (M4-Schicht) über einer Metall-3-Schicht (M3-Schicht) umfassen. Damit der Strom von der iRDL-Schicht zu unteren Schichten eines Die übertragen werden kann, kann das Die ein oder mehrere Vias enthalten. Ein Die kann ein oder mehrere „iRDL-Vias“ enthalten, die leitende Pfade zwischen den Stromverteilungsleitungen in der iRDL-Schicht („iRDL-Leitungen“) und der Verdrahtung bilden, die sich in einer darunter liegenden Metallschicht befindet. In einem Beispiel enthält eine iRDL (z.B. iRDL 732) Vias (z.B. Via 740 und Via 742, die sich zum Beispiel in der Nähe von einem seitlichen Ende 786 des Halbleiter-Die 702 befinden können), die einen leitenden Pfad zwischen einer M4-Schicht und einer M3-Schicht bilden. Das Die kann auch zusätzliche Vias enthalten, die leitende Pfade zwischen anderen Schichten, wie zum Beispiel M3-M2-Vias, bereitstellen.
  • Eine iRDL-Schicht kann eine oberste Schicht von einem Die über der aktiven Fläche sein. Zum Beispiel ist die obere Seite der aktiven Fläche 728 des Halbleiter-Die 702 die äußerste Fläche der iRDL 732. In ähnlicher Weise ist eine obere Seite der aktiven Fläche 744 des Halbleiter-Die 704 eine äußerste Fläche der iRDL 734, eine obere Seite der aktiven Fläche 746 des Halbleiter-Die 706 ist eine äußerste Fläche der iRDL 736, und eine obere Seite der aktiven Fläche 748 des Halbleiter-Die 708 ist eine äußerste Fläche der iRDL 738.
  • In einigen Ausführungsformen liegt das Halbleiter-Die 702 bezüglich des Substrats 710 mit der „Vorderseite nach unten“. Das heißt, die aktive Fläche 728 des Halbleiter-Die 702 ist der oberen Fläche 730 des Substrats 710 zugewandt. Das Halbleiter-Die 704, das Halbleiter-Die 706 und das Halbleiter-Die 708 sind jedoch in einer anderen Ausrichtung als das Halbleiter-Die 702 angeordnet. Das heißt, das Halbleiter-Die 704, das Halbleiter-Die 706 und das Halbleiter-Die 708 sind bezüglich des Substrats 710 mit der „Vorderseite nach oben“ positioniert, wobei dessen aktive Fläche 744, aktive Fläche 746 und aktive Fläche 748 von dem Substrat 710 abgewandt sind. Beispielsweise ist die rückseitige Fläche 750 des Halbleiter-Die 704 der rückseitigen Fläche 752 des Halbleiter-Die 702 zugewandt, die rückseitige Fläche 754 des Halbleiter-Die 706 ist der aktiven Fläche 744 des Halbleiter-Die 704 zugewandt, und die rückseitige Fläche 756 des Halbleiter-Die 708 ist der aktiven Fläche 746 des Halbleiter-Die 706 zugewandt.
  • Das Halbleiter-Die 704, das Halbleiter-Die 706 und das Halbleiter-Die 708 sind mit dem Substrat 710 durch Drahtbonden elektrisch verbunden, eine Verbindungstechnik, die für die elektrische Verbindung von mikroelektronischen Vorrichtungen (z.B. Halbleiter-Die) mit den Anschlüssen eines Chip-Pakets oder direkt mit den Anschlüssen auf einem Substrat verwendet wird. Folglich können die Inter-Die-Datenkonnektoren 124, die Inter-Die-Fehlerkorrekturkonnektoren 126 und die Inter-Die-Taktkonnektoren 128 in dem Maße, in dem das gestapelte Die-Paket 600 das Speichergerät 100 aus 1 und 3 verkörpert, Drahtbond-Merkmale (Drähte) enthalten.
  • Das Halbleiter-Die 704 ist über zwei Sätze (oder Reihen) von Drähten, wie zum Beispiel Drähte 758 und Drähte 764, elektrisch mit den Zwischenverbindungen 720 (z.B. Leiterbahnen) des Substrats 710 gekoppelt. In mindestens einer Ausführungsform können die Drähte 758 eine erste Reihe aus zum Beispiel 100 Drähten enthalten, und die Drähte 764 enthalten eine zweite Reihe aus zum Beispiel 100 Drähten, wobei die Reihen von Drähten senkrecht zur Ebene des Zeichenblatts verlaufen. Drähte 758 und Drähte 764 sind in der Nähe (1) des seitlichen Endes 770 der oberen Fläche 730 des Substrats 710 an Reihen von Drahtbond-Merkmalen und (2) des seitlichen Endes 772 der aktiven Fläche 744 des Halbleiter-Die 704 gebondet.
  • Das Halbleiter-Die 706 ist über zwei Sätze (oder Reihen) von Drähten, wie zum Beispiel Drähte 768 und Drähte 760, elektrisch mit dem Halbleiter-Die 704 gekoppelt. In mindestens einer Ausführungsform können die Drähte 760 eine erste Reihe von zum Beispiel 100 Drähten enthalten, und die Drähte 768 können eine zweite Reihe aus zum Beispiel 100 Drähten umfassen. Drähte 760 und Drähte 768 sind in der Nähe (1) des seitlichen Endes 772 der aktiven Fläche 744 des Halbleiter-Die 704 und (2) des seitlichen Endes 774 der aktiven Fläche 746 des Halbleiter-Die 706 gebondet. Das Halbleiter-Die 706 ist über Drähte 760 und Drähte 768 sowie Drähte 758 und Drähte 764 elektrisch mit dem Substrat 710 gekoppelt.
  • Das Halbleiter-Die 708 ist über zwei Sätze (oder Reihen) von Drähten, wie zum Beispiel Drähte 762 und Drähte 766, elektrisch mit dem Halbleiter-Die 706 gekoppelt. In einer Ausführungsform bilden die Drähte 762 eine erste Reihe aus 100 Drähten, und die Drähte 766 bilden eine zweite Reihe aus 100 Drähten. Drähte 762 und Drähte 766 sind in der Nähe (1) des seitlichen Endes 774 der aktiven Fläche 746 des Halbleiter-Die 706 und (2) des seitlichen Endes 776 der aktiven Fläche 748 des Halbleiter-Die 708 gebondet. Das Halbleiter-Die 708 ist über Drähte 766 und Drähte 762, Drähte 768 und Drähte 760 sowie Drähte 764 und Drähte 758 elektrisch mit dem Substrat 710 gekoppelt.
  • In einigen Ausführungsformen sind das Halbleiter-Die 702, das Halbleiter-Die 704, das Halbleiter-Die 706 und das Halbleiter-Die 708 seitlich zueinander versetzt. Beispielsweise ist die laterale Seite 778 des Halbleiter-Die 704 seitlich von der lateralen Seite 780 des Halbleiter-Die 702 in einer ersten lateralen Richtung versetzt. Die laterale Seite 782 des Halbleiter-Die 706 ist seitlich von der lateralen Seite 778 des Halbleiter-Die 704 in einer entgegengesetzten zweiten lateralen Richtung versetzt. Die laterale Seite 784 des Halbleiter-Die 708 ist von der lateralen Seite 782 in der zweiten Richtung seitlich versetzt. Die seitlich versetzten lateralen Seiten des Halbleiter-Die 702 und die versetzte „Schindel-Stapel“-Anordnung des Halbleiter-Die 704, des Halbleiter-Die 706 und des Halbleiter-Die 708 bilden unter anderem ein Gebiet für das Drahtbonden an Pads an den jeweiligen aktiven Flächen des Halbleiter-Die 704, des Halbleiter-Die 706 und des Halbleiter-Die 708.
  • Das Halbleiter-Die 704, das Halbleiter-Die 706 und das Halbleiter-Die 708 (die miteinander und mit dem Substrat 710 über Drahtbonding elektrisch gekoppelt sind) sind mit dem Halbleiter-Die 702 über die Zwischenverbindungen 720 des Substrats 710 und das DCA-Merkmal 726 elektrisch gekoppelt. Interne Signale (z.B. Stromsignale, Lese/Schreibsignale, usw.), die zwischen dem Halbleiter-Die 702 und irgendeinem von dem Halbleiter-Die 704, dem Halbleiter-Die 706 oder dem Halbleiter-Die 708 übertragen werden, werden also über das Substrat 710 (d.h. über die Zwischenverbindungen 720 des Substrats 710) übertragen. Der Begriff „über das Substrat“, wie er hier verwendet wird, bezieht sich auf Signale, die zwischen dem Halbleiter-Die 702 und irgendeinem von dem Halbleiter-Die 704, dem Halbleiter-Die 706 und dem Halbleiter-Die 708 entlang eines leitenden Pfades des Substrats 710 übertragen werden. Ein Beispiel für einen leitenden Pfad sind die Zwischenverbindungen 720 (z.B. Leiterbahnen und/oder Vias).
  • Genauer gesagt werden externe Signale (z. B. Befehlssignale, Adressensignale, Datensignale, Stromversorgungssignale usw.) am Halbleiter-Die 702 (von externen Schaltungen) über DCA-Merkmale 722 und DCA-Merkmale 724 empfangen. Die externen Signale werden über einen oder mehrere Decoder in interne Signale dekodiert (z. B. Adressdecoder 802 in 8). In mindestens einer Ausführungsform umfassen die vom Halbleiter-Die 702 empfangenen externen Signale z. B. 52 Signale und 90 Leistungssignale, die z. B. in 128 interne Signale und 68 interne Leistungssignale dekodiert werden (die anschließend an einen oder mehrere Halbleiter-Dies 704, 706 und 708 übertragen werden).
  • Die internen Signale werden entlang der iRDL 732 des Halbleiter-Die 702 über das DCA-Merkmal 726 an die Zwischenverbindungen 720 des Substrats 710 übertragen. Die internen Signale werden dann an ein oder mehrere Slave-Die(s) (z.B. Halbleiter-Die 704, Halbleiter-Die 706 und Halbleiter-Die 708) über entsprechende Drahtbonds zwischen dem Slave-Die und dem Substrat 710 übertragen. Ebenso werden interne Signale, die von einem oder mehreren von dem Halbleiter-Die 704, dem Halbleiter-Die 706 und dem Halbleiter-Die 708 zu dem Halbleiter-Die 702 übertragen werden, über entsprechende Drahtbonds zu Zwischenverbindungen 720 des Substrats 710 übertragen. Die internen Signale werden dann entlang der iRDL 732 des Halbleiter-Die 702 über ein oder mehrere DCA-Merkmale (z.B. DCA-Merkmal 722 und DCA-Merkmal 724) zu den Zwischenverbindungen des Substrats 710 übertragen. Die Signale werden dann von den Zwischenverbindungen des Substrats 710 über Zwischenverbindungen 712 an externen Schaltungen übertragen.
  • Außerdem macht das hier beschriebene gestapelte Die-Paket 700 die Verwendung von TSVs überflüssig. Daher werden durch das gestapelte Die-Paket 700 verschiedene Merkmale implementiert, wie zum Beispiel iRDL auf gestapelten Dies und DCA-Merkmale und Drahtbonden, um die gestapelten Dies und das Substrat miteinander zu verbinden. Durch das Eliminieren von TSVs erhöht sich die Array-Effizienz der gestapelten Dies (z.B. ~2,35% Anstieg) bezüglich des gestapelten Die-Pakets 600 aus 6, die Chip/Die-Größe verringert sich (z.B. -4,7% Verringerung) bezüglich des gestapelte Die-Pakets 600, und der Stromverbrauch wird bezüglich des gestapelten Die-Pakets 600 reduziert (z.B. -12% Reduzierung).
  • 8 zeigt eine Speichervorrichtung 800 gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. Die Speichervorrichtung 800, die beispielsweise ein DRAM (dynamischer Direktzugriffsspeicher), ein SRAM (statischer Direktzugriffsspeicher), ein SDRAM (synchroner dynamischer Direktzugriffsspeicher), ein DDR SDRAM (DRAM mit doppelter Datenrate, wie zum Beispiel DDR4 oder DDR5 SDRAM und dergleichen) oder ein SGRAM (synchroner grafischer Direktzugriffsspeicher) umfassen kann, kann Teil eines Speichersystems sein. Die Speichervorrichtung 800, die auf einem Halbleiter-Die integriert sein kann, kann ein Speicherzellen-Array 814 enthalten.
  • Die Speichervorrichtung 800 kann einen Stapel aus mehreren Dies umfassen. Beispielsweise kann die Speichervorrichtung 800 ein Master-Die (z.B. das Master-Die 104 aus 1 und 3) sowie ein oder mehrere Target-Dies (z.B. das Target-Die 106 aus 1 und 3) enthalten. In der Ausführungsform aus 8 ist das Speicherzellen-Array 814 mit acht Speicherbänken BANK0-7 dargestellt. Andere Ausführungsformen können mehr oder weniger Bänke in dem Speicherzellen-Array 814 enthalten. Jede Speicherbank des Arrays, die einem Target-Die (z.B. das Target-Die 106) entspricht, kann eine Fehlerkorrekturschaltung enthalten (z.B. die Fehlerkorrekturschaltung 500 aus 5 und die Fehlerkorrekturschaltung 110 aus 1). Jede Speicherbank umfasst eine Anzahl von Zugriffsleitungen (Wortleitungen WL), eine Anzahl von Datenleitungen (Bitleitungen BL und /BL) und eine Anzahl von Speicherzellen MC, die an den Kreuzungspunkten der Anzahl von Wortleitungen WL und der Anzahl von Bitleitungen BL und /BL angeordnet sind. Die Auswahl einer Wortleitung WL kann von einem Zeilen-Dekoder 812 durchgeführt werden, und die Auswahl der Bitleitungen BL und /BL kann von einem Spalten-Dekoder 816 durchgeführt werden. In der Ausführungsform aus 8 kann der Zeilen-Dekoder 812 einen jeweiligen Zeilen-Dekoder für jede Speicherbank BANK0-7 enthalten, und der Spalten-Dekoder 816 kann einen jeweiligen Spalten-Dekoder für jede Speicherbank BANK0-7 enthalten.
  • Die Bitleitungen BL und /BL sind mit einem jeweiligen Messverstärker SAMP verbunden. Lesedaten von der Bitleitung BL oder /BL können durch den Messverstärker SAMP verstärkt und über komplementäre lokale Datenleitungen (LIOT/B), ein Transfer-Gate (TG) und komplementäre Hauptdatenleitungen (MIOT/B) an Lese/Schreibverstärker 818 übertragen werden. Umgekehrt können Schreibdaten, die von Lese/Schreibverstärkern 818 ausgegeben werden, über komplementäre Hauptdatenleitungen (MIOT/B), das Transfer-Gate (TG) und komplementäre lokale Datenleitungen (LIOT/B) an den Messverstärker SAMP übertragen und in die mit der Bitleitung BL oder/BL verbundene Speicherzelle MC geschrieben werden.
  • Die Speichervorrichtung 800 kann allgemein ausgestaltet sein, um verschiedene Eingaben (z.B. von einem externen Controller) über verschiedene Anschlüsse zu empfangen, wie zum Beispiel Adressen-/Befehlsanschlüsse 826 (z.B. ADD/COM), Taktanschlüsse 828 (z.B. CK, /CK), Datenanschlüsse 822 (z.B. DQ) und Datenmaskenanschlüsse 824 (z.B. DM). Die Speichervorrichtung 800 kann zusätzliche Anschlüsse enthalten, wie zum Beispiel Stromversorgungsanschlüsse 830 (z.B. VDD, VSS) und Stromversorgungsanschlüsse 832 (z.B. VDDQ, VSSQ).
  • Während eines denkbaren Betriebs können ein oder mehrere Befehlssignale COM, die über die Adressen-/Befehlsanschlüsse 826 empfangen werden, über eine CA-Eingabeschaltung 810 an einen Befehls-Dekoder 804 übermittelt werden. Der Befehls-Dekoder 804 kann eine Schaltung enthalten, die ausgestaltet ist, um verschiedene interne Befehle mittels Dekodierung von einem oder mehreren Befehlssignalen COM erzeugt. Beispiele für die internen Befehle sind ein aktives Signal ACT und ein Lese/Schreibsignal R/W.
  • Ferner können ein oder mehrere Adressensignale ADD, die über die Adressen-/Befehlsanschlüsse 826 empfangen werden, über die CA-Eingabeschaltung 810 an einen Adressen-Dekoder 802 weitergeleitet werden. Der Adressen-Dekoder 802 kann ausgestaltet sein, um eine Zeilenadresse XADD an den Zeilen-Dekoder 812 und eine Spaltenadresse YADD an den Spalten-Dekoder 816 zu liefern.
  • Das aktive Signal ACT kann ein Impulssignal umfassen, das als Reaktion auf ein Befehlssignal COM aktiviert wird, das Zeilenzugriffe angibt (z.B. einen aktiven Befehl). Als Reaktion auf das aktive Signal ACT kann ein Zeilen-Dekoder 812 mit einer bestimmten Bankadresse aktiviert werden. Folglich kann die durch die Zeilenadresse XADD angegebene Wortleitung WL ausgewählt und aktiviert werden.
  • Das Lese/Schreibsignal R/W kann ein Impulssignal enthalten, das als Reaktion auf ein Befehlssignal COM aktiviert wird, das Spaltenzugriffe angibt (z.B. einen Lesebefehl oder einen Schreibbefehl). Als Reaktion auf das Lese/Schreibsignal R/W kann der Spalten-Dekoder 816 aktiviert werden, und die durch die Spaltenadresse YADD spezifizierte Bitleitung BL kann ausgewählt werden.
  • Als Reaktion auf das aktive Signal ACT, ein Lesesignal, eine Zeilenadresse XADD und eine Spaltenadresse YADD können Daten aus der durch die Zeilenadresse XADD und die Spaltenadresse YADD spezifizierten Speicherzelle MC gelesen werden. Die gelesenen Daten können über einen Messverstärker SAMP, ein Transfer-Gate TG, Lese/Schreibverstärker 818, eine Eingabe/ Ausgabeschaltung 820 und Datenanschlüsse 822 ausgegeben werden. Ferner können, als Reaktion auf ein aktives Signal ACT, ein Schreibsignal, eine Zeilenadresse XADD und eine Spaltenadresse YADD, Schreibdaten über Datenanschlüsse 822, eine Eingabe/Ausgabeschaltung 820, Lese/Schreibverstärker 818, ein Transfer-Gate TG und einen Messverstärker SAMP an das Speicherzellen-Array 814 geliefert werden. Die Schreibdaten können in die durch die Zeilenadresse XADD und die Spaltenadresse YADD spezifizierte Speicherzelle MC geschrieben werden.
  • Die Taktsignale CK und /CK können über Taktanschlüsse 828 empfangen werden. Eine Takteingabeschaltung 808 kann interne Taktsignale ICLK auf Basis der Taktsignale CK und /CK erzeugen. Interne Taktsignale ICLK können an verschiedene Komponenten der Speichervorrichtung 800 weitergeleitet werden, wie zum Beispiel den Befehls-Dekoder 804 und einen internen Taktgenerator 806. Der interne Taktgenerator 806 kann interne Taktsignale LCLK erzeugen, die an die Eingabe/Ausgabeschaltung 820 weitergeleitet werden können (z.B. zur Steuerung der Operationszeit der Eingabe/Ausgabeschaltung 820). Ferner können die Datenmaskenanschlüsse 824 ein oder mehrere Datenmaskensignale DM empfangen. Wenn das Datenmaskensignal DM aktiviert ist, kann das Überschreiben der entsprechenden Daten verhindert werden.
  • In einigen Ausführungsformen entspricht eine gesamte Struktur einschließlich der Master/Slave-Dies einem planaren Chip in seiner Funktion als DRAM. Die Begriffe „Target-Die“ und „Slave-Die“ können hier austauschbar verwendet werden. Das Master-Die fungiert als Schnittstelle zu den Target-Dies.
  • Beispielsweise kann das Master-Die Befehle in einem Befehls-Dekoder 804 dekodieren, und die dekodierten Signale (internen Signale) können vom Master-Die an die Target-Dies übertragen werden. Ein Fehlerkorrekturcode (z.B. ein „CRC-Code“) kann in einem Kodierschaltung als Reaktion auf entsprechende Daten (z.B. in einem HOST) erzeugt werden, und der Code kann zusammen mit den entsprechenden Daten an das DRAM gesendet werden. Wie bereits erörtert, kann die Fehlerkorrekturschaltung als Reaktion auf den Code und die entsprechenden Daten bestimmen, ob in den entsprechenden Daten Fehlerbits vorhanden sind.
  • 9 ist ein Blockdiagramm eines Speichersystems 900, das das Speichergerät 100 aus 1 und 3 enthält, gemäß einigen Ausführungsformen. Das Speichersystem 900 enthält eine Anzahl von Speichervorrichtungen 930 (z.B. Speichervorrichtung 902, Speichervorrichtung 904, Speichervorrichtung 906 und Speichervorrichtung 908), die funktional mit einem Kommunikationsbus 914 verbunden sind. Mindestens eine der Speichervorrichtungen 930 kann ein Master-Die (z.B. die Steuerschaltung 102 aus 1 und 3) sowie ein oder mehrere Target-Dies (z.B. das Target-Die 106 aus 1 und 3) umfassen und kann die Speichervorrichtung 800 aus 8 enthalten. Insgesamt können die Speichervorrichtungen 930 als ein Speichermodul (z.B. ein Dual In-Line Memory Module (DIMM)), ein Multi-Chip-Package (MCP) oder ein Package on Package (POP) bezeichnet werden.
  • Das Speichersystem 900 umfasst ferner einen Controller 910 (z.B. einschließlich der Steuerschaltung 102 aus 1 und 3), der über den Kommunikationsbus 914 mit jeder der Speichervorrichtungen 930 gekoppelt ist. Der Controller 910, der ein Prozessor oder einen anderen geeigneten Typ von Controller enthalten kann, kann ausgestaltet sein, um verschiedene Operationen des Speichersystems 900 zu steuern und/oder zu regeln sowie Interaktivität mit einer anderen Vorrichtung oder System bereitzustellen, das über eine Schnittstelle 912 mit dem Speichersystem 900 verbunden ist.
  • Der Kommunikationsbus 914 kann einen oder mehrere von einem Adressbus 916 (z.B. funktional mit den Adressen-/Befehlsanschlüssen 826 aus 8 gekoppelt), einen Datenbus 918 (z.B. funktional mit den Datenanschlüssen 822 aus 8 gekoppelt) und einen Steuersignalbus 920 (z.B. funktional mit den Adressen-/Befehlsanschlüssen 826 aus 8 gekoppelt). In einigen Ausführungsformen können die Speichervorrichtungen 930, der Kommunikationsbus 914 und der Controller 910 auf einer Leiterplatte (PCB) ausgestaltet (z.B. physisch angeordnet und montiert) sein. In verschiedenen Ausführungsformen kann das Speichersystem 900 ein DIMM enthalten, und eine oder mehrere der Speichervorrichtungen 930 können ein Rang (oder eine Anzahl von Rängen) des DIMM sein.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung können zumindest einige der Speichervorrichtungen 930 über eine zugehörige Schnittstelle 932 (z.B. Schnittstelle 922, Schnittstelle 924, Schnittstelle 926 und Schnittstelle 928) mit dem Kommunikationsbus 914 gekoppelt sein. Beispielsweise kann die Schnittstelle 932 (irgendeine der Schnittstelle 922, der Schnittstelle 924, der Schnittstelle 926 und der Schnittstelle 928) einen oder mehrere Knoten (z.B. Eingabe/Ausgabeknoten (I/O-Knoten)) enthalten, um Signalleitungen von einer zugehörigen Speichervorrichtung der Speichervorrichtungen 930 mit jeweiligen Signalleitungen des Kommunikationsbusses 914 zu koppeln. Darüber hinaus kann die Schnittstelle 932 einen oder mehrere Knoten enthalten, die mit einer oder mehreren Stromversorgungen (in 9 nicht dargestellt) gekoppelt sind, wie zum Beispiel Strom- und/oder Referenzpotentiale. Zum Beispiel kann jede Schnittstelle 932 eine elektromechanische Verbindung oder eine Lötverbindung zum Kommunikationsbus 914 aufweisen.
  • Eine Speichervorrichtung (z.B. die Speichervorrichtung 902) kann sich in einem aktiven Modus befinden, wenn die Speichervorrichtung ausgewählt wurde, um den Datenbus 918 in einen bestimmten Zustand zu versetzen, zum Beispiel als Reaktion auf das Durchführen einer Leseoperation in der Speichervorrichtung. Ferner kann sich die Speichervorrichtung (z.B. die Speichervorrichtung 902) in einem inaktiven Modus befinden, wenn eine andere Speichervorrichtung (z.B. die Speichervorrichtung 906) ausgewählt wird, um den Datenbus 918 in einen bestimmten Zustand zu versetzen, zum Beispiel als Reaktion auf das Durchführen einer Leseoperation in der anderen Speichervorrichtung (z.B. der Speichervorrichtung 906).
  • 10 ist ein Blockdiagramm eines Computersystems 1000 gemäß einigen Ausführungsformen. Das Computersystem 1000 umfasst einen oder mehrere Prozessoren 1004, die mit einer oder mehreren Speichervorrichtungen 1002, einer oder mehreren nichtflüchtigen Datenspeichervorrichtungen 1010, einer oder mehreren Eingabevorrichtungen 1006 sowie einer oder mehreren Ausgabevorrichtungen 1008 funktional gekoppelt sind. In einigen Ausführungsformen umfasst das Computersystem 1000 einen Personal Computer (PC), wie zum Beispiel einen Desktop-Computer, einen Laptop-Computer, einen Tablet-Computer, einen mobilen Computer (z.B. ein Smartphone, einen Personal Digital Assistant (PDA), usw.), einen Netzwerkserver oder eine andere Computervorrichtung.
  • In einigen Ausführungsformen kann der eine oder die mehreren Prozessoren 1004 eine zentrale Verarbeitungseinheit (CPU) oder einen anderen Prozessor enthalten, der zum Steuern des Computersystems 1000 ausgestaltet ist. In einigen Ausführungsformen umfassen die eine oder die mehreren Speichervorrichtungen 1002 einen Direktzugriffspeicher (RAM), wie zum Beispiel einen flüchtigen Datenspeicher (z. B. dynamisches RAM (DRAM), statisches RAM (SRAM), usw.). In einigen Ausführungsformen umfassen die eine oder die mehreren Speichervorrichtungen 1002 das Speichergerät 100 aus 1 und 3, die Fehlerkorrekturschaltung 500 aus 5, die Speichervorrichtung 800 aus 1 und/oder das Speichersystem 900 aus 9. In einigen Ausführungsformen umfassen die eine oder die mehreren nichtflüchtigen Datenspeichervorrichtungen 1010 ein Festplattenlaufwerk, ein Solid-State-Laufwerk, einen Flash-Speicher, einen löschbaren programmierbaren Festwertspeicher (EPROM), andere nichtflüchtige Datenspeichervorrichtungen oder eine beliebige Kombination davon. In einigen Ausführungsformen umfassen die ein oder die mehreren Eingabevorrichtungen 1006 eine Tastatur 1012, eine Zeigevorrichtung 1014 (z.B. eine Maus, ein Trackpad, usw.), ein Mikrofon 1016, ein Tastenfeld 1018, einen Scanner 1020, eine Kamera 1022, andere Eingabevorrichtungen oder eine beliebige Kombination davon. In einigen Ausführungsformen umfassen die Ausgabevorrichtungen 1008 ein elektronisches Display 1024, einen Lautsprecher 1026, einen Drucker 1028, andere Ausgabevorrichtungen oder eine beliebige Kombination davon.
  • In einigen Ausführungsformen umfasst ein Computersystem eine Speichervorrichtung. Die Speichervorrichtung umfasst einen Stapel von Speicher-Dies. Der Stapel von Speicher-Dies umfasst eine Mehrzahl von Target-Dies, Steuerschaltungen, ein Master-Die, Inter-Die-Konnektoren und Inter-Die-Fehlerkorrekturkonnektoren. Jedes der mehreren Target-Dies enthält Datenspeicherelemente und Fehlerkorrekturschaltungen. Die Fehlerkorrekturschaltung von jedem der mehreren Target-Dies ist ausgestaltet, um Fehlerkorrekturinformationen zu erzeugen, die den aus den Datenspeicherelementen gelesenen Lesedatenbits entsprechen. Dier Steuerschaltung enthält eine Fehlerkorrekturschaltung, die ausgestaltet ist, um Fehlerkorrekturinformationen zu erzeugen, die Schreibdatenbits entsprechen, die in die Datenspeicherelemente von einem der Mehrzahl von Target-Dies geschrieben werden sollen. Das Master-Die ist ausgestaltet, um als eine Schnittstelle zwischen der Steuerschaltung und jedem der Mehrzahl von Target-Dies dient. Die Inter-Die-Datenkonnektoren koppeln das Master-Die mit jedem der mehreren Target-Dies. Die Inter-Die-Datenkonnektoren sind ausgestaltet, um die Schreibdatenbits vom Master-Die zu der Mehrzahl von Target-Dies und die Lesedatenbits von der Mehrzahl von Target-Dies zum Master-Die zu leiten. Die Inter-Die-Fehlerkorrekturkonnektoren sind von den Inter-Die-Datenkonnektoren getrennt. Die Inter-Die-Fehlerkorrekturkonnektoren verbinden das Master-Die funktional mit jedem der Mehrzahl von Target-Dies. Die Inter-Die-Fehlerkorrekturkonnektoren sind ausgestaltet, um die Fehlerkorrekturinformationen, die den Schreibdatenbits entsprechen, vom Master-Die zu der Mehrzahl von Target-Dies und die Fehlerkorrekturinformationen, die den Lesedatenbits entsprechen, von der Mehrzahl von Target-Dies zum Master-Die zu leiten.
  • In einigen Ausführungsformen enthält ein Gerät ein Master-Die, ein Target-Die, das Datenspeicherelemente enthält, Inter-Die-Datenkonnektoren, die das Master-Die elektrisch mit dem Target-Die koppeln, und Inter-Die-Fehlerkorrekturkonnektoren, die das Master-Die elektrisch mit dem Target-Die koppeln. Die Inter-Die-Datenkonnektoren sind ausgestaltet, um Schreibdatenbits vom Master-Die zum Target-Die zu leiten. Die Schreibdatenbits sollen in die Datenspeicherelemente geschrieben werden. Die Inter-Die-Fehlerkorrekturkonnektoren sind von den Inter-Die-Datenkonnektoren getrennt. Die Inter-Die-Fehlerkorrekturkonnektoren sind ausgestaltet, um Fehlerkorrekturinformationen, die den Schreibdatenbits entsprechen, vom Master-Die zum Target-Die zu leiten.
  • In einigen Ausführungsformen umfasst ein Gerät einen Master-Die, ein Target-Die, Inter-Die-Datenkonnektoren und Inter-Die-Fehlerkorrekturkonnektoren. Das Target-Die enthält Datenspeicherelemente und Fehlerkorrekturschaltungen. Die Fehlerkorrekturschaltung ist ausgestaltet, um Fehlerkorrekturinformationen auf Basis von Lesedatenbits zu erzeugen, die durch das Target-Die aus den Datenspeicherelementen gelesen werden. Die Inter-Die-Datenkonnektoren koppeln das Master-Die elektrisch mit dem Target-Die. Die Inter-Die-Datenkonnektoren sind ausgestaltet, um die Lesedatenbits vom Target-Die zum Master-Die zu leiten. Die Inter-Die-Fehlerkorrekturkonnektoren koppeln das Master-Die elektrisch mit dem Target-Die. Die Inter-Die-Fehlerkorrekturkonnektoren sind von den Inter-Die-Datenkonnektoren getrennt. Die Inter-Die-Fehlerkorrekturkonnektoren sind ausgestaltet, um die Fehlerkorrekturinformationen vom Master-Die zum Target-Die leiten.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Betreiben eines Stapels von Speicher-Dies: Empfangen, durch ein Master-Die des Stapels von Speicher-Dies, von Schreibdatenbits und Fehlerkorrekturbits, die mit den Schreibdatenbits in Beziehung stehen, von einer Steuerschaltung; Leiten der Schreibdatenbits zu einem Target-Die des Stapels von Speicher-Dies durch Inter-Die-Datenkonnektoren; Leiten der Fehlerkorrekturinformationen, die mit den Schreibdatenbits in Beziehung stehen, zu dem Target-Die durch Inter-Die-Fehlerkorrekturkonnektoren; Erzeugen, durch das Target-Die, von neuen Fehlerkorrekturinformationen, die mit den Schreibdatenbits in Beziehung stehen, die durch das Target-Die von dem Master-Die empfangen wurden; Vergleichen, durch das Target-Die, der Fehlerkorrekturinformationen, die von dem Master-Die empfangen wurden, mit den neuen Fehlerkorrekturinformationen; Erzeugen von Fehlerinformationen als Reaktion auf eine Bestimmung, dass die vom Master-Die empfangenen Fehlerkorrekturinformationen von den neuen Fehlerkorrekturinformationen verschieden sind; und Schreiben der Schreibdatenbits in Datenspeicherelemente des Target-Dies als Reaktion auf eine Bestimmung, dass die von dem Master-Die empfangenen Fehlerkorrekturinformationen mit den neuen Fehlerkorrekturinformationen übereinstimmen.
  • Einige Ausführungsformen betreffen ein Verfahren zum Betreiben eines Stapels von Speicher-Dies, wobei das Verfahren umfasst: Lesen von Lesedatenbits aus Datenspeicherelementen eines Target-Dies des Stapels von Speicher-Dies; Erzeugen, durch das Target-Die, von Fehlerkorrekturinformationen, die mit den Lesedatenbits in Beziehung stehen; Leiten der Schreibdatenbits zu einem Master-Die des Stapels von Speicher-Dies über Inter-Die-Datenkonnektoren; Leiten der Fehlerkorrekturinformationen, die mit den Lesedatenbits in Beziehung stehen, zu dem Master-Die über Inter-Die-Fehlerkorrekturkonnektoren; und Bereitstellen, durch das Master-Die, der Lesedatenbits und der zugeordneten Fehlerkorrekturinformationen an eine Steuerschaltung. In einigen Ausführungsformen umfasst das Verfahren ferner: Erzeugen, durch die Steuerschaltung, von neuen Fehlerkorrekturinformationen, die mit den vom Master-Die bereitgestellten Lesedatenbits in Beziehung stehen; Vergleichen der vom Master-Die empfangenen Fehlerkorrekturinformationen mit den neuen Fehlerkorrekturinformationen; und Wiederholen einer Leseoperation, wenn die vom Master-Die empfangenen Fehlerkorrekturinformationen nicht mit den neuen Fehlerkorrekturinformationen übereinstimmen.
  • Wie in der vorliegenden Offenbarung verwendet, können sich die Begriffe „Modul“ oder „Komponente“ auf spezifische Hardware-Implementierungen beziehen, die ausgestaltet sind, um die Aktionen des Moduls oder der Komponente auszuführen, und/oder auf Software-Objekte oder Software-Routinen, die auf Allzweck-Hardware (z.B. computerlesbare Medien, Verarbeitungsvorrichtungen, usw.) des Computersystems gespeichert und/oder von dieser ausgeführt werden können. In einigen Ausführungsformen können die verschiedenen Komponenten, Module, Maschinen und Dienste, die in der vorliegenden Offenbarung beschrieben werden, als Objekte oder Prozesse implementiert werden, die auf dem Computersystem ausgeführt werden (z.B. als separate Threads). Obwohl einige der in der vorliegenden Offenbarung beschriebenen Systeme und Verfahren allgemein als durch Software implementiert beschrieben werden (die auf Allzweck-Hardware gespeichert ist und/oder von dieser ausgeführt wird), sind auch spezifische Hardware-Implementierungen oder eine Kombination aus Software und spezifischen Hardware-Implementierungen möglich und in Betracht zu ziehen.
  • Wie in der vorliegenden Offenbarung verwendet, kann der Begriff „Kombination“ unter Bezugnahme auf eine Vielzahl von Elementen eine Kombination aller Elemente oder irgendeine von mehreren verschiedenen Unterkombinationen einiger der Elemente umfassen. Beispielsweise kann sich der Ausdruck „A, B, C, D oder Kombinationen davon“ auf eines von A, B, C oder D; auf die Kombination von jedem von A, B, C und D; und auf irgendeine Unterkombination von A, B, C oder D beziehen, wie zum Beispiel A, B und C; A, B und D; A, C und D; B, C und D; A und B; A und C; A und D; B und C; B und D; oder C und D.
  • Begriffe, die in der vorliegenden Offenbarung und insbesondere in den beigefügten Ansprüchen (z.B. in den Hauptteilen der beigefügten Ansprüche) verwendet werden, sind allgemein als „offene“ Begriffe zu verstehen (z.B. soll der Begriff „einschließlich“ als „einschließlich, aber nicht beschränkt auf“ interpretiert werden, der Begriff „mit“ sollte als „mit mindestens“ interpretiert werden, der Begriff „umfasst“ sollte als „umfasst, aber nicht beschränkt auf“ interpretiert werden, usw.).
  • Wenn eine bestimmte Anzahl von einleitenden Anspruchsformulierungen beabsichtigt ist, dann wird diese Absicht ausdrücklich im Anspruch erwähnt; fehlt eine solche Erwähnung, dann liegt keine Absicht vor. Zum besseren Verständnis können in den folgenden beigefügten Ansprüchen die einleitenden Ausdrücke „mindestens einer“ und „ein oder mehrere“ verwendet werden, um Anspruchsformulierungen einzuleiten. Die Verwendung solcher Ausdrücke soll jedoch nicht so ausgelegt werden, dass die Einführung einer Anspruchsformulierung durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der eine solche eingeführte Anspruchsaufzählung enthält, auf Ausführungsformen beschränkt, die nur eine solche Aufzählung enthalten, selbst wenn derselbe Anspruch die einleitenden Ausdrücke „eine oder mehrere“ oder „mindestens eine“ und unbestimmte Artikel, wie „ein“ oder „eine“, enthält (z.B. soll „ein“ und/oder „eine“ so ausgelegt werden, dass sie „mindestens ein“ oder „ein oder mehrere“ bedeuten); dasselbe gilt für die Verwendung bestimmter Artikel zur Einleitung von Anspruchsformulierungen.
  • Auch wenn eine bestimmte Anzahl von eingeleiteten Anspruchsformulierungen ausdrücklich genannt wird, erkennt der Fachmann, dass eine solche Formulierung so zu verstehen ist, dass mindestens die genannte Anzahl gemeint ist (z.B. bedeutet die bloße Formulierung „zwei“ ohne weitere Modifikation mindestens zwei bzw. zwei oder mehr). In den Fällen, in denen eine Konvention analog zu „mindestens eines von A, B und C, usw.“ oder „ein oder mehrere von A, B und C, usw.“ verwendet wird, soll diese Konstruktion allgemein A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen oder A, B und C zusammen, usw. einschließen.
  • Ferner sollte jedes disjunktive Wort oder jeder disjunktive Satz, der zwei oder mehr alternative Begriffe enthält, ob in der Beschreibung, den Ansprüchen oder den Zeichnungen, so verstanden werden, dass die Möglichkeit besteht, einen der Begriffe, einen der Begriffe oder beide Begriffe einzuschließen. Zum Beispiel sollte der Ausdruck „A oder B“ so verstanden werden, dass er die Möglichkeiten von „A“ oder „B“ oder „A und B“ einschließt.
  • Obwohl die vorliegende Erfindung hier unter Bezugnahme auf bestimmte darstellende Ausführungsformen beschrieben wurde, werden Fachleute erkennen und begreifen, dass die vorliegende Erfindung nicht darauf beschränkt ist. Vielmehr können viele Ergänzungen, Streichungen und Änderungen an den dargestellten und beschriebenen Ausführungsformen vorgenommen werden, ohne dass vom Umfang der Erfindung, wie er nachfolgend beansprucht wird, und ihren gesetzlichen Entsprechungen abgewichen wird. Darüber hinaus können Merkmale einer Ausführungsform mit Merkmalen einer anderen Ausführungsform kombiniert werden, während sie immer noch in den Anwendungsbereich der Erfindung fallen, wie vom Erfinder erwogen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 16819914 [0001]

Claims (22)

  1. Gerät, umfassend: ein Master-Die; ein Target-Die, das Datenspeicherelemente enthält; Inter-Die-Datenkonnektoren, die das Master-Die mit dem Target-Die elektrisch koppeln, wobei die Inter-Die-Datenkonnektoren ausgestaltet sind, um Schreibdatenbits von dem Master-Die zu dem Target-Die zu leiten, wobei die Schreibdatenbits in die Datenspeicherelemente geschrieben werden sollen; und Inter-Die-Fehlerkorrekturkonnektoren, die das Master-Die mit dem Target-Die elektrisch verbinden, wobei die Inter-Die-Fehlerkorrekturkonnektoren von den Inter-Die-Datenkonnektoren getrennt sind, und wobei die Inter-Die-Fehlerkorrekturkonnektoren ausgestaltet sind, um Fehlerkorrekturinformationen, die den Schreibdatenbits entsprechen, von dem Master-Die zu dem Target-Die zu leiten.
  2. Gerät nach Anspruch 1, wobei mindestens ein Bereich der Inter-Die-Datenkonnektoren und der Inter-Die-Fehlerkorrekturkonnektoren Silizium-Durchkontaktierungen (Through-Silicon-Vias - TSVs) umfasst.
  3. Gerät nach Anspruch 1, wobei mindestens ein Bereich der Inter-Die-Datenkonnektoren und der Inter-Die-Fehlerkorrekturkonnektoren Drahtbonds umfasst.
  4. Gerät nach Anspruch 1, wobei die Inter-Die-Fehlerkorrekturkonnektoren zwei Inter-Die-Konnektoren für jeweils acht Inter-Die-Konnektoren der Inter-Die-Datenkonnektoren umfassen.
  5. Gerät nach Anspruch 1, wobei die Fehlerkorrekturinformationen zyklische Redundanzprüfbits (CRC-Bits) umfassen.
  6. Gerät nach Anspruch 1, wobei die Fehlerkorrekturinformationen zwei Fehlerkorrekturbits für jeweils sechzehn Schreibdatenbits umfassen.
  7. Gerät nach Anspruch 1, wobei das Target-Die Fehlerkorrekturschaltungen umfasst, die ausgestaltet sind, zum: Erzeugen von neuen Fehlerkorrekturinformationen als Reaktion auf die vom Master-Die empfangenen Schreibdatenbits; und Liefern von Fehlerinformationen an das Master-Die, wenn die neuen Fehlerkorrekturinformationen nicht mit den vom Master-Die empfangenen Fehlerkorrekturinformationen übereinstimmen.
  8. Gerät nach Anspruch 7, ferner umfassend eine Steuerschaltung, die funktional mit dem Master-Die gekoppelt ist, wobei die Steuerschaltung ausgestaltet ist, um die Fehlerinformationen vom Master-Die zu empfangen und um als Reaktion auf die Fehlerinformationen eine Schreiboperation zu wiederholen.
  9. Gerät nach Anspruch 1, wobei das Target-Die eine Fehlerkorrekturschaltungen umfasst, die ausgestaltet sind, zum: Empfangen von Lesedaten von den Datenspeicherelementen; Erzeugen von Fehlerkorrekturinformationen, die den Lesedaten entsprechen; und Liefern der Fehlerkorrekturinformationen, um an das Master-Die übertragen zu werden.
  10. Gerät nach Anspruch 1, wobei: die Inter-Die-Datenkonnektoren ferner ausgestaltet sind, um aus den Datenspeicherelementen gelesene Lesedatenbits von dem Target-Die zu dem Master-Die leiten; und die Inter-Die-Fehlerkorrekturkonnektoren ausgestaltet sind, um Lesefehlerkorrekturinformationen, die auf Basis der Lesedatenbits von dem Target-Die bestimmt wurden, von dem Target-Die zu dem Master-Die zu leiten.
  11. Gerät nach Anspruch 1, wobei das Master-Die eine Taktschaltung enthält, die ausgestaltet ist, um Target-Daten-Schieberegister des Target-Die zu takten, um die Schreibdatenbits von dem Master-Die zu dem Target-Die über die Inter-Die-Datenkonnektoren in zwei Bursts von acht Bits für jeweils neun Taktzyklen eines der Taktschaltung zugeführten Takts zu verschieben.
  12. Gerät nach Anspruch 11, wobei die Taktschaltung ferner ausgestaltet ist, um Target-Fehler-Schieberegister des Target-Die zu takten, um die Fehlerkorrekturinformationen von dem Master-Die zu dem Target-Die über die Inter-Die-Fehlerkorrekturkonnektoren in einem einzigen Burst von zwei Bits für jeweils neun Taktzyklen des Takts zu verschieben.
  13. Gerät, umfassend: ein Master-Die; ein Target-Die, das Datenspeicherelemente und Fehlerkorrekturschaltungen enthält, wobei die Fehlerkorrekturschaltungen ausgestaltet sind, um Fehlerkorrekturinformationen auf Basis von Lesedatenbits zu erzeugen, die von dem Target-Die aus den Datenspeicherelementen gelesen werden; Inter-Die-Datenkonnektoren, die das Master-Die mit dem Target-Die elektrisch koppeln, wobei die Inter-Die-Datenkonnektoren ausgestaltet sind, um die Lesedatenbits von dem Target-Die zu dem Master-Die zu leiten; und Inter-Die-Fehlerkorrekturkonnektoren, die das Master-Die mit dem Target-Die elektrisch koppeln, wobei die Inter-Die-Fehlerkorrekturkonnektoren von den Inter-Die-Datenkonnektoren getrennt sind und die Inter-Die-Fehlerkorrekturkonnektoren ausgestaltet sind, um die Fehlerkorrekturinformationen von dem Master-Die zu dem Target-Die zu leiten.
  14. Gerät nach Anspruch 13, wobei das Target-Die eine Taktschaltung enthält, die ausgestaltet ist, um das Master-Die zu triggern, um die Lesedatenbits von dem Target-Die über die Inter-Die-Datenkonnektoren zu erhalten.
  15. Vorrichtung nach Anspruch 14, wobei die Taktschaltung ferner ausgestaltet ist, um das Master-Die zu triggern, um die Fehlerkorrekturinformationen von dem Target-Die über die Inter-Die-Fehlerkorrekturkonnektoren zu erhalten.
  16. Gerät nach Anspruch 15, wobei die Taktschaltungen ausgestaltet sind, um das Master-Die zu triggern, um die Fehlerkorrekturinformationen einmal für alle neun Taktzyklen zu erhalten, um einen einzelnen Burst von zwei Bits der Fehlerkorrekturinformationen alle neun Taktzyklen zu dem Master-Die zu verschieben.
  17. Computersystem, das eine Speichervorrichtung enthält, wobei die Speichervorrichtung umfasst: einen Stapel von Speicher-Dies, umfassend eine Mehrzahl von Target-Dies, wobei jedes der Mehrzahl von Target-Dies Datenspeicherelemente und Fehlerkorrekturschaltungen enthält, wobei die Fehlerkorrekturschaltungen von jedem der Mehrzahl von Target-Dies ausgestaltet ist, um Fehlerkorrekturinformationen zu erzeugen, die Lesedatenbits entsprechen, die aus den Datenspeicherelementen gelesen werden; eine Steuerschaltung, die Fehlerkorrekturschaltungen enthält, die ausgestaltet sind, um Fehlerkorrekturinformationen zu erzeugen, die den in die Datenspeicherelemente von einem der Mehrzahl von Target-Dies zu schreibenden Schreibdatenbits entsprechen; ein Master-Die, das ausgestaltet ist, um als Schnittstelle zwischen der Steuerschaltung und jedem der Mehrzahl von Target-Dies zu dienen; Inter-Die-Datenkonnektoren, die das Master-Die mit jedem der Mehrzahl von Target-Dies funktional zu koppeln, wobei die Inter-Die-Datenkonnektoren ausgestaltet sind, um die Schreibdatenbits von dem Master-Die zu der Mehrzahl von Target-Dies zu leiten und um die Lesedatenbits von der Mehrzahl von Target-Dies zu dem Master-Die zu leiten; und Inter-Die-Fehlerkorrekturkonnektoren, die von den Inter-Die-Datenkonnektoren getrennt sind, wobei die Inter-Die-Fehlerkorrekturkonnektoren das Master-Die mit jedem der Mehrzahl von Target-Dies funktional koppeln, wobei die Inter-Die-Fehlerkorrekturkonnektoren ausgestaltet sind, um die Fehlerkorrekturinformationen, die den Schreibdatenbits entsprechen, von dem Master-Die zu der Mehrzahl von Target-Dies zu leiten und um die Fehlerkorrekturinformationen, die den Lesedatenbits entsprechen, von der Mehrzahl von Target-Dies zu dem Master-Die zu leiten.
  18. Computersystem nach Anspruch 17, ferner umfassend: einen oder mehrere Prozessoren, die funktional mit der Speichervorrichtung gekoppelt sind; eine oder mehrere nichtflüchtige Datenspeichervorrichtungen, die funktional mit dem einen oder den mehreren Prozessoren gekoppelt sind; eine oder mehrere Eingabevorrichtungen, die funktional mit dem einen oder den mehreren Prozessoren gekoppelt sind; und eine oder mehrere Ausgabevorrichtungen, die funktional mit dem einen oder den mehreren Prozessoren gekoppelt sind.
  19. Computersystem nach Anspruch 17, wobei die Inter-Die-Fehlerkorrekturkonnektoren zwei der Inter-Die-Fehlerkorrekturkonnektoren für jeweils acht der Inter-Die-Datenkonnektoren umfassen.
  20. Verfahren zum Betreiben eines Stapels von Speicher-Dies, wobei das Verfahren umfasst: Empfangen, durch ein Master-Die des Stapels von Speicher-Dies, von Schreibdatenbits und Fehlerkorrekturbits, die mit den Schreibdatenbits in Beziehung stehen, von einer Steuerschaltung; Leiten der Schreibdatenbits zu einem Target-Die des Stapels von Speicher-Dies durch Inter-Die-Datenkonnektoren; Leiten der Fehlerkorrekturinformationen, die mit den Schreibdatenbits in Beziehung stehen, durch Inter-Die-Fehlerkorrekturkonnektoren zu dem Target-Die; Erzeugen, durch das Target-Die, von neuen Fehlerkorrekturinformationen, die mit den Schreibdatenbits in Beziehung stehen, die von dem Master-Die durch das Target-Die empfangen werden; Vergleichen, durch das Target-Die, der von dem Master-Die empfangenen Fehlerkorrekturinformationen mit den neuen Fehlerkorrekturinformationen; Erzeugen von Fehlerinformationen als Reaktion auf eine Bestimmung, dass die von dem Master-Die empfangenen Fehlerkorrekturinformationen von den neuen Fehlerkorrekturinformationen verschieden sind; und Schreiben der Schreibdatenbits in Datenspeicherelemente des Target-Dies als Reaktion auf eine Bestimmung, dass die von dem Master-Die empfangenen Fehlerkorrekturinformationen mit den neuen Fehlerkorrekturinformationen übereinstimmen.
  21. Verfahren zum Betreiben eines Stapels von Speicher-Dies, wobei das Verfahren umfasst: Lesen von Lesedatenbits aus Datenspeicherelementen eines Target-Dies des Stapels von Speicher-Dies; Erzeugen, durch das Target-Die, von Fehlerkorrekturinformationen, die mit den Lesedatenbits in Beziehung stehen; Leiten der Schreibdatenbits zu einem Master-Die des Stapels von Speicher-Dies durch Inter-Die-Datenkonnektoren; Leiten der Fehlerkorrekturinformationen, die den Lesedatenbits in Beziehung stehen, zu dem Master-Die durch Inter-Die-Fehlerkorrekturkonnektoren; und Bereitstellen, durch das Master-Die, der Lesedatenbits und der damit in Beziehung stehenden Fehlerkorrekturinformationen an eine Steuerschaltung.
  22. Verfahren nach Anspruch 21, ferner umfassend; Erzeugen, durch die Steuerschaltung, von neuen Fehlerkorrekturinformationen, die mit den vom Master-Die bereitgestellten Lesedatenbits in Beziehung stehen; Vergleichen der von dem Master-Die empfangenen Fehlerkorrekturinformationen mit den neuen Fehlerkorrekturinformationen; und Wiederholen einer Leseoperation, wenn die von dem Master-Die empfangenen Fehlerkorrekturinformationen nicht mit den neuen Fehlerkorrekturinformationen übereinstimmen.
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