DE102013101218A1 - Halbleiterspeichervorrichtung - Google Patents

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Abstract

Eine Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) weist eine Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) in einem ersten Bereich, einen Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, wobei der Datenanschluss in einem zweiten Bereich ist, und eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) auf, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal (SINV) invertiert oder nicht invertiert, das anzeigt, ob das Eingabedatensignal invertiert worden ist, wobei wenigstens eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) für jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) angeordnet ist.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht unter 35 U.S.C. § 119 den Vorzug der koreanischen Patentanmeldung Nr. 10-2012-0020397 , welche am 28. Februar 2012 beim Koreanischen Amt für Gewerblichen Rechtsschutz (Korean Intellectual Property Office) eingereicht wurde, deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme eingebunden ist.
  • HINTERGRUND
  • 1. Gebiet
  • Das erfinderische Konzept bezieht sich auf eine Halbleiterspeichervorrichtung und genauer auf eine Halbleiterspeichervorrichtung, welche eine Schreib-Datenbusinversion hat.
  • 2. Beschreibung des Standes der Technik
  • Eine Datenbusinversion (DBI = Data Bus Inversion) wurde weit verbreitet verwendet, um die Leistungsaufnahme unter Verwendung einer Übertragungsleitung zu verringern. Beispielsweise wird, wenn eine Übertragungsleitung zwischen einer Speichervorrichtung und einem Controller bzw. einer Steuervorrichtung an einer Leistungsversorgungsspannung Vdd terminiert ist, eine höhere Leistung beim Übertragen eines Signals, welches einen niedrigen Pegel hat verbraucht, als bei einem Signal, welches einen hohen Pegel hat. Demzufolge können von den Daten, welche zu übertragen sind, wenn die Anzahl von Daten, welche einen niedrigen Pegel haben, größer ist als die Anzahl von Daten, welche einen hohen Pegel haben, die Daten invertiert werden und ein Inversionssignal, welches anzeigt, ob die Daten invertiert worden sind, kann zusätzlich übertragen werden. Ein Empfänger, welcher die Daten empfängt, kann das Inversionssignal empfangen, unter Verwendung des Inversionssignals bestimmen, ob die Daten invertiert worden sind, und wenn bestimmt wird, dass die Daten invertiert worden sind, re-invertiert er die Daten in die Originaldaten.
  • KURZFASSUNG
  • Eine oder mehrere Ausführungsformen sind auf ein Vorsehen einer Halbleiterspeichervorrichtung gerichtet, welche schnell eine Schreib-Datenbusinversion durchführen und das Schaltungsdesign vereinfachen kann.
  • Eine oder mehrere Ausführungsformen sind auf ein Vorsehen eines Halbleitergehäuses bzw. Halbleiter-Package, welches eine Halbleiterspeichervorrichtung aufweist, gerichtet, welche schnell eine Schreib-Datenbusinversion durchführen und das Schaltungsdesign vereinfachen kann.
  • Gemäß einer oder mehrerer Ausführungsformen weist eine Halbleiterspeichervorrichtung einen ersten Bereich auf, in welchem eine Mehrzahl von Speicherbänken platziert ist; einen zweiten Bereich, in welchem ein Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, platziert ist; und eine Invertierschaltung, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, wobei wenigstens eine Invertierschaltung für jede der Mehrzahl von Speicherbänken angeordnet ist.
  • Die Invertierschaltung kann in dem ersten Bereich sein, und sie kann benachbart zu dem zweiten Bereich sein.
  • Die Halbleiterspeichervorrichtung kann weiterhin Folgendes aufweisen: einen Steueranschluss, welcher in dem zweiten Bereich platziert ist und welchem ein Eingabesteuersignal zugeführt wird; und eine Steuersignal-Erzeugungsschaltung, welche das Inversionssteuersignal basierend auf dem Eingabesteuersignal gemäß einem Modusregister-Einstellungssignal erzeugt. Gemäß dem Modusregister-Einstellungssignal kann die Steuersignal-Erzeugungsschaltung das Inversionssteuersignal basierend auf dem Eingabesteuersignal für die Invertierschaltung vorsehen oder ein Deaktiviersignal als das Inversionssteuersignal für die Invertierschaltung vorsehen, so dass das Eingabedatensignal durch die Invertierschaltung nicht zu invertieren ist. Wenigstens eine Steuersignal-Erzeugungsschaltung kann für jede der Mehrzahl von Speicherbänken angeordnet sein.
  • Die Steuersignal-Erzeugungsschaltung kann weiterhin ein Maskiersteuersignal basierend auf dem Eingabesteuersignal gemäß dem Modusregister-Einstellungssignal erzeugen, wobei die Halbleiterspeichervorrichtung weiterhin eine Daten-Maskierschaltung aufweist, welche verursacht, dass Daten, welche dem Eingabedatensignal entsprechen, in Antwort auf das Maskiersteuersignal nicht in die Mehrzahl von Speicherbänken geschrieben werden. Gemäß dem Modusregister-Einstellungssignal kann die Steuersignal-Erzeugungsschaltung das Maskiersteuersignal basierend auf dem Eingabesteuersignal für die Daten-Maskierschaltung vorsehen oder ein Deaktiviersignal als das Maskiersteuersignal für die Daten-Maskierschaltung vorsehen, so dass das Eingabedatensignal nicht zu maskieren ist. Gemäß dem Modusregister-Einstellungssignal kann die Steuersignal-Erzeugungsschaltung das Inversionssteuersignal basierend auf dem Eingabesteuersignal für die Invertierschaltung vorsehen und ein Deaktiviersignal als das Maskiersteuersignal für die Daten-Maskierschaltung vorsehen, so dass das Eingabedatensignal nicht zu maskieren ist, oder ein Deaktiviersignal als das Inversionssteuersignal für die Invertierschaltung vorsehen, so dass das Eingabedatensignal nicht zu invertieren ist, und das Maskiersteuersignal basierend auf dem Eingabesteuersignal für die Daten-Maskierschaltung vorsehen. Wenigstens eine Daten-Maskierschaltung kann für jede der Mehrzahl von Speicherbänken angeordnet sein.
  • Jede der Mehrzahl von Speicherbänken kann Speicherunterblöcke aufweisen, welche in einer Zeilenrichtung und einer Spaltenrichtung angeordnet sind, und eine Invertierschaltung kann für einen Speicherunterblock einer Spalte angeordnet sein. Jede der Mehrzahl von Speicherbänken kann eine Mehrzahl von Speicherzellen aufweisen, und jede der Mehrzahl von Speicherzellen kann ein Schaltelement und einen Kondensator aufweisen. Jede der Mehrzahl von Speicherbänken kann eine Mehrerzahl von Speicherzellen aufweisen, und jede der Mehrzahl von Speicherzellen kann ein Schaltelement und eine magnetische Tunnel-Übergangsstruktur aufweisen.
  • Gemäß einer oder mehrerer Ausführungsformen weist eine Halbleiterspeichervorrichtung Folgendes auf: eine Mehrzahl von Speicherbänken, wovon jede eine Speicherzellanordnung aufweist; einen Datenanschluss, welchem ein erstes Datensignal zugeführt wird; eine Invertierschaltung, welche das erste Datensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das erste Datensignal invertiert worden ist, um ein zweites Datensignal zu erhalten, und das zweite Datensignal ausgibt; und eine Schreitreiberschaltung, welche eine Eingabe-/Ausgabeleitung gemäß dem zweiten Datensignal treibt bzw. betreibt, so dass Daten, welche dem zweiten Datensignal entsprechen, in die Speicherzellanordnung zu schreiben zu sind, und die angeordnet ist, so dass sie in einer eins-zu-eins-Art und Weise der Invertierschaltung entspricht.
  • Die Halbleiterspeichervorrichtung kann weiterhin Folgendes aufweisen: einen Steueranschluss, welchem ein Eingabesteuersignal zugeführt wird; und eine Steuersignal-Erzeugungsschaltung, welche ein Inversionssteuersignal basierend auf dem Eingabesteuersignal gemäß einem Modusregister-Einstellungssignal erzeugt. Das Inversionssteuersignal kann dasselbe sein wie das Eingabesteuersignal. Die Steuersignal-Erzeugungsschaltung kann angeordnet sein, so dass sie in einer eins-zu-eins-Art und Weise der Schreib-Treiberschaltung entspricht.
  • Die Steuersignal-Erzeugungsschaltung kann weiterhin eine Maskiersteuersignal basierend auf dem Eingabesteuersignal gemäß dem Modusregister-Einstellungssignal erzeugen, wobei die Halbleiterspeichervorrichtung weiterhin eine Daten-Maskierschaltung aufweist, welche verursacht, dass Daten, welche dem ersten Datensignal entsprechen, in Antwort auf das Maskiersteuersignal nicht zu der Mehrzahl von Bänken geschrieben werden. Das Eingabesteuersignal kann das Inversionssteuersignal sein, welches anzeigt, ob das erste Datensignal invertiert worden ist, oder das Maskiersteuersignal, welches anzeigt, ob das erste Datensignal maskiert worden ist. Das Eingabesteuersignal kann ein Dateninversionssignal sein, welches anzeigt, ob das erste Datensignal invertiert worden ist, das Inversionssteuersignal kann dasselbe Signal sein wie das Eingabesteuersignal, und das Maskiersteuersignal kann ein Deaktiviersignal sein, welches verursacht, dass das erste Datensignal nicht maskiert wird. Das Eingabesteuersignal kann ein Maskiersteuersignal sein, welches anzeigt, ob das erste Datensignal maskiert worden ist, das Inversionssteuersignal kann ein Deaktiviersignal sein, welches verursacht, dass das erste Datensignal nicht invertiert wird, und das Maskiersteuersignal kann dasselbe Signal sein wie das Eingabesteuersignal. Die Daten-Maskierschaltung kann angeordnet sein, so dass sie in einer eins-zu-eins-Weise der Schreib-Treiberschaltung entspricht.
  • Gemäß einer oder mehrerer Ausführungsformen weist ein Halbleiterspeichergehäuse einen ersten Chip auf, wobei der erste Chip Folgendes aufweist: einen ersten Bereich, in welchem eine Mehrzahl von Speicherbänken platziert ist; einen zweiten Bereich, in welchem ein Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, platziert ist; und eine Invertierschaltung, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, wobei wenigstens eine Invertierschaltung für jede der Mehrzahl von Speicherbänken angeordnet ist.
  • Das Halbleiterspeichergehäuse kann weiterhin einen zweiten Chip aufweisen, welcher auf den ersten Chip gestapelt bzw. geschichtet ist. Der erste Chip kann weiterhin eine Silizium-Durchkontaktierung aufweisen, welche durch den ersten Chip hindurchtritt, wobei die Silizium-Durchkontaktierung mit dem Datenanschluss verbunden ist.
  • Gemäß einer oder mehrerer Ausführungsformen weist eine Halbleiterspeichervorrichtung eine Mehrzahl von Speicherbänken in einem ersten Bereich, einen Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, wobei der Datenanschluss in einem zweiten Bereich ist, und eine Schreibschaltung auf, welche eine Invertierschaltung aufweist, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, wobei für jede der Mehrzahl von Speicherbänken wenigstens eine Schreibschaltung in dem ersten Bereich und benachbart zu einer entsprechende Speicherbank angeordnet sind.
  • Die wenigstens eine Schreibschaltung kann unmittelbar benachbart zu wenigstens einer Seite der entsprechenden Speicherbank sein.
  • Die Halbleiterspeichervorrichtung kann weiterhin einen Steueranschluss in dem zweiten Bereich aufweisen, wobei der Steueranschluss ein Eingabesteuersignal empfängt, wobei die Schreibschaltung eine Steuersignal-Erzeugungsschaltung aufweist, welche das Inversionssteuersignal basierend auf dem Eingabesteuersignal gemäß einem Modusregister-Einstellungssignal erzeugt.
  • Die Schreibschaltung kann weiterhin eine Daten-Maskierschaltung aufweisen, wobei die Steuersignal-Erzeugungsschaltung weiterhin ein Maskiersteuersignal basierend auf dem Eingabesteuersignal gemäß dem Modusregister-Einstellungssignal erzeugt, und die Daten-Maskierschaltung stoppt es, dass Daten, welche dem Eingabedatensignal entsprechen, in Antwort auf das Maskiersteuersignal zu der Mehrzahl von Speicherbänken geschrieben werden.
  • Die Schreibschaltung kann eine Schreib-Treiberschaltung aufweisen, welche eine Eingabe-/Ausgabe-Leitung gemäß einer Ausgabe der Invertierschaltung treibt, um die Daten zu der Speicherbank zu schreiben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts werden deutlicher aus der folgenden detaillierteren Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden, in welchen:
  • 1 ein Blockschaltbild einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 2 eine Architektur einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 3 ein Schaltbild eines Speicherunterblocks einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 4 ein Schaltbild einer Speicherbank einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 5 ein Blockschaltbild zum Erklären eines Dateneingabepfads bzw. Dateneingabewegs einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 6 ein Blockschaltbild einer Schreibschaltung einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 7 ein Blockschaltbild einer Schreibschaltung einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 8 ein Blockschaltbild einer Schreibschaltung einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 9A ein Schaltbild einer Steuersignal-Erzeugungsschaltung und ein Modusregister veranschaulicht, welche in einer Schreibschaltung einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts enthalten sein können;
  • 9B ein Schaltbild einer Invertierschaltung, einer Daten-Maskierschaltung und einer Schreib-Treiberschaltung veranschaulicht, welche in einer Schreibschaltung einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts enthalten sein können;
  • 10 ein Blockschaltbild einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 11 ein Blockschaltbild einer Schreibschaltungsanordnung einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 12 ein Blockschaltbild einer Schreibschaltungsanordnung einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 13 ein Blockschaltbild einer Schreibschaltungsanordnung einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 14A bis 14E Architekturen von Halbleiterspeichervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts veranschaulichen;
  • 15 ein Schaltbild einer Speicherzelle einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht;
  • 16 eine Querschnittsansicht eines Halbleiterspeichergehäuses veranschaulicht, welches einen Stapel von Halbleiterspeichervorrichtungen gemäß einer Ausführungsform des erfinderischen Konzepts aufweist;
  • 17 ein Blockschaltbild eines elektronischen Systems veranschaulicht, welches eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts aufweist;
  • 18 ein Diagramm eines Speichersystems, bei welchem eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts verwendet wird, veranschaulicht; und
  • 19 ein Blockschaltbild eines Computersystems bzw. Berechnungssystems veranschaulicht, auf welchem ein Speichersystem, welches eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts aufweist, angebracht ist.
  • DETAILLIERTE BESCHREIBUNG
  • Das erfinderische Konzept wird nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in welchen beispielhafte Ausführungsformen des erfinderischen Konzepts gezeigt sind. Es sollte jedoch verstanden werden, dass es keine Absicht gibt, beispielhafte Ausführungsformen des erfinderischen Konzepts auf die jeweiligen Ausführungsformen, die offenbart sind, zu beschränken, sondern im Gegenteil beispielhafte Ausführungsformen des erfinderischen Konzepts alle Abwandlungen, Äquivalente und Alternativen, die in den Gedanken und den Umfang des erfinderischen Konzepts fallen, umfassen sollen. Gleiche Bezugszeichen bezeichnen in den Zeichnungen gleiche Elemente.
  • In den beigefügten Zeichnungen können Größen von Strukturen für die Klarheit übertrieben bzw. überzogen dargestellt sein.
  • Die Terminologie, welche hierin verwendet wird, ist nur zum Zweck des Beschreibens bestimmter Ausführungsformen und ist nicht vorgesehen, um auf beispielhafte Ausführungsformen des erfinderischen Konzept beschränkend zu sein. Wie hierin verwendet, sind die Singularformen „einer/eine/eines” und „der/die/das” vorgesehen, um ebenso die Pluralformen zu umfassen, sofern der Kontext bzw. Zusammenhang nicht deutlich Anderes anzeigt. Es wird weiterhin verstanden werden, dass die Wortlaute „weist auf”, „aufweisend”, „enthält” und/oder „enthaltend”, wenn sie hierin verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten bzw. Bestandteilen spezifizieren, jedoch die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten bzw. Bestandteilen und/oder Gruppen davon nicht ausschließen. Es wird verstanden werden, dass, obwohl die Wortlaute erster/erste/erstes, zweiter/zweite/zweites, dritter/dritte/drittes etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente Komponenten bzw. Bestandteile, Bereiche, Schichten und/oder Sektionen durch diese Wortlaute nicht beschränkt werden sollten. Diese Wortlaute werden nur verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht oder Sektion vom einem anderen Element, einer anderen Komponente, einem anderen Bereich, einer anderen Schicht oder anderen Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder erste Sektion, welche untenstehend diskutiert werden, als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder zweite Sektion bezeichnet werden, ohne von den Lehren der beispielhaften Ausführungsformen abzuweichen. Wie hierin verwendet, umfasst der Wortlaut „und/oder” irgendeine und alle Kombinationen von einem oder mehreren der zugehörigen aufgelisteten Gegenstände. Ausdrücke wie „wenigstens einer/eine/eines von” modifizieren, wenn sie einer Liste von Elementen voranstehen, die gesamte Liste von Elementen und modifizieren nicht die individuellen Elemente der Liste.
  • Soweit nicht anderweitig definiert, haben alle Wortlaute (einschließlich technischer und wissenschaftlicher Wortlaute), welche hierin verwendet werden, dieselbe Bedeutung, wie sie allgemein durch einen Fachmann, zu welchem das Gebiet der beispielhaften Ausführungsformen gehört, verstanden werden. Es wird weiterhin verstanden werden, dass Wortlaute, wie beispielsweise diejenigen Wortlaute, welche in allgemein verwendeten Wörterbüchern definiert sind, interpretiert werden sollen, als eine Bedeutung habend, welche konsistent mit ihrer Bedeutung in dem Kontext des relevanten Fachgebiets ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden sollen, soweit nicht ausdrücklich hierin so definiert.
  • 1 veranschaulicht ein Blockschaltbild einer Halbleiterspeichervorrichtung 100 gemäß einer Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 1 kann die Halbleitervorrichtung Speicherzellanordnungen 101, welche eine Mehrzahl von Speicherzellen aufweisen, und verschiedene Schaltungsblöcke zum Schreiben oder Lesen von Daten zu oder von den Speicherzellanordnungen 101 aufweisen.
  • Beispielsweise kann ein Timing-Register bzw. Zeitregister 102 in Antwort auf ein Chip-Auswahlsignal CS/, welches sich von einem Deaktivier-Pegel (beispielsweise einem logisch hohen Pegel) zu einem Aktivier-Pegel (beispielsweise einem logischen niedrigen Pegel) ändert, aktiviert werden. Das Timing-Register 102 kann von außerhalb Befehlssignale, beispielsweise ein Taktsignal CLK, ein Takt-Aktiviersignal CKE, das Chip-Auswahlsignal CS/, ein Zeilen-Adress-Strobesignal RAS/, ein Spalten-Adress-Strobesignal CAS/, ein Schreib-Aktiviersignal WE/ und ein Datensteuersignal DCON empfangen. Das Timing-Register 102 kann verschiedene interne Befehlssignale wie beispielsweise LCKE, LRAS, LCBR, LWE, LCAS, LWCBR und LDCON zum Steuern der Schaltungsblöcke durch ein Verarbeiten der Befehlssignale erzeugen.
  • Einige der internen Befehlssignale, welche durch das Timing-Register 102 erzeugt werden, werden in einem Programmier-Register 104 gespeichert. Beispielsweise können Latenz-Informationen oder Burst-Längeninformationen, welche sich auf eine Datenausgabe beziehen, in dem Programmier-Register 104 gespeichert werden. Die internen Befehlssignale, welche in dem Programmier-Register 104 gespeichert werden, können für eine Latenz-/Burst-Längensteuereinheit 106 vorgesehen sein. Die Latenz-/Burst-Längensteuereinheit 106 kann ein Steuersignal zum Steuern einer Latenz- oder einer Burst-Länge von Daten, welche zu einem Datenausgabe-Register 112 oder einem Spaltendekoder 110 durch einen Spalten-Adress-Latch 108 ausgegeben werden, vorsehen.
  • Ein Adress-Register 120 kann ein Adresssignal ADD von außerhalb empfangen. Ein Zeilen-Adresssignal kann für einen Zeilendekoder 124 durch einen Zeilen-Adress-Latch und einen Auffrischzähler 122 vorgesehen sein. Ebenso kann ein Spalten-Adresssignal für den Spaltendekoder 110 durch den Spalten-Adress-Latch 108 vorgesehen sein. Der Zeilen-Adress-Latch und der Auffrischzähler 122 können ein Auffrisch-Adresssignal in Antwort auf Auffrischbefehle LRAS und LCBR erzeugen, und irgendeines des Zeilen-Adresssignals und des Auffrisch-Adresssignals für den Zeilendekoder 124 vorsehen. Ebenso kann das Adress-Register 120 ein Banksignal zum Auswählen einer Bank für eine Bank-Auswahleinheit 126 vorsehen.
  • Der Zeilendekoder 124 kann das Zeilen-Adresssignal oder das Auffrisch-Adresssignal, welches von dem Zeilen-Adresspuffer und Auffrischzähler 122 zugeführt wird, dekodieren und eine Wortleitung einer der Speicherzellanordnungen 101 aktivieren. Der Spaltendekoder 110 kann das Spalten-Adresssignal dekodieren und eine Auswahl einer Bitleitung der Speicherzellanordnungen 101 durchführen. Beispielsweise kann eine Spalten-Auswahlleitung mit der Halbleiterspeichervorrichtung 100 verwendet werden und eine Auswahl kann unter Verwendung der Spalten-Auswahlleitung durchgeführt werden.
  • Ein Leseverstärker 130 kann Daten einer Speicherzelle, welche durch den Zeilendekoder 124 und den Spaltendekoder 110 ausgewählt wird, verstärken, um verstärkte Daten zu erhalten, und die verstärkten Daten für einen Dateneingabe-/Ausgabeanschluss DQ durch das Datenausgabe-Register 112 vorsehen. Daten, welche in eine Datenzelle zu schreiben sind, können über den Dateneingabe-/Ausgabeanschluss DQ zugeführt werden und können für die Speicherzellanordnungen 101 über ein Dateneingabe-Register 132 vorgesehen werden.
  • Eine Lese-/Schreib-Schaltung 134 kann Daten, welche durch den Leseverstärker 130 verstärkt werden, zu dem Datenausgabe-Register 112 übertragen und Dateneingaben von dem Dateneingabe-Register 132 zu den bzw. in die Speicherzellanordnungen 101 schreiben. Die Lese-/Schreib-Schaltung 134 kann in Antwort auf interne Befehlssignale wie beispielsweise LWE und LDCON arbeiten. Beispielsweise kann die Lese-/Schreib-Schaltung 134 gemäß einem internen Schreib-Aktiviersignal LWE bestimmen, ob eine Schreiboperation durchzuführen ist. Ebenso kann die Lese-/Schreib-Schaltung 134 eine Datenmaskierung oder eine Dateninversion gemäß einem internen Befehlssignal LDCON durchführen.
  • Die Halbleiterspeichervorrichtung 100 kann in einen Zell-/Kernbereich CELL/CORE und einen Peripheriebereich PERI unterteilt sein. Wie in 1 gezeigt ist, ist die Mehrzahl von Speicherzellanordnungen 101 in dem Zell-/Kernbereich CELL/CORE enthalten. Ebenso ist eine Mehrzahl der Leseverstärker 130, eine Mehrzahl der Zeilendekoder 124, eine Mehrzahl der Lese-/Schreib-Schaltungen 134 und eine Mehrzahl der Spaltendekoder 110, welche benötigt werden, um Daten zu oder aus den Speicherzellanordnungen 101 zu schreiben oder zu lesen in dem Zell-/Kernbereich CELL/CORE enthalten. In diesem Fall können, wie in 1 gezeigt ist, ein Leseverstärker 130, ein Zeilendekoder 124, eine Lese-/Schreib-Schaltung 134 und ein Spaltendekoder 110 einer Speicherzellanordnung 101 entsprechen. In diesem Fall kann eine Speicherzellanordnung 101 eine Speicherbank BANK konstituieren bzw. aufbauen. Es können jedoch zwei oder mehr Speicherzellanordnungen 101 eine Speicherbank konstituieren, oder ein Zeilendekoder 124 oder ein Spaltendekoder 110 kann zwei oder mehreren Speicherzellanordnungen 101 entsprechen.
  • In 1 wird angenommen, dass eine Mehrzahl der Speicherbänke BAN und funktionaler Schaltungen (beispielsweise die Leseverstärker 130, die Zeilendekoder 124, die Lese-/Schreib-Schaltungen 134 und die Spaltendekoder 110), welche benötigt werden, um Daten zu oder aus der Mehrzahl von Speicherbänken BANK zu schreiben oder zu lesen in dem Zell-/Kernbereich CELL/CORE enthalten sind. Ebenso funktionieren im Allgemeinen verschiedene Speicherbänke BANK unabhängig, und funktionale Schaltungen, welche benötigt werden, um Daten zu oder aus den verschiedenen Speicherbänken BANK zu schreiben oder zu lesen, funktionieren ebenso unabhängig. In 1 ist der Zell-/Kernbereich CELL/CORE ein Bereich, welcher durch eine gestrichelte Linie markiert ist.
  • Andere funktionale Schaltungen (beispielsweise das Timing-Register 102, das Adress-Register 120, das Dateneingabe-Register 132, das Datenausgabe-Register 112, der Dateneingabe-/Ausgabeanschluss DQ und ein Spannungserzeuger, welche nicht in dem Zell-/Kernbereich CELL/CORE enthalten sind) sind in dem Peripheriebereich PERI angeordnet. Die funktionalen Schaltungen, welche in dem Peripheriebereich PERI angeordnet sind, werden nicht benötigt, um Daten zu oder aus bestimmten Speicherbänken BANK zu schreiben oder zu lesen, sie werden aber benötigt, um die Halbleiterspeichervorrichtung 100 zu betreiben. In 1 ist der Peripheriebereich PERI ein Bereich anders als der Zell-/Kernbereich CELL/CORE.
  • Demzufolge können bestimmte Speicherbänke BANK oder funktionale Schaltungen, welche für die bestimmten Speicherbänke BANK benötigt werden, in dem Zell-/Kernbereich CELL/CORE angeordnet sein, und funktionale Schaltungen, welche für alle Speicherbänke BANK benötigt werden, können in dem Peripheriebereich PERI angeordnet sein.
  • 2 veranschaulicht eine Architektur einer Halbleiterspeichervorrichtung 200 gemäß einer Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 2 weist die Halbleiterspeichervorrichtung 200 den Zell-/Kernbereich CELL/CORE und den Peripheriebereich PERI auf einem Halbleitersubstrat 201 auf.
  • Wie in 2 gezeigt ist, kann der Zell-/Kernbereich CELL/CORE in vier Zell-/Kernbereiche CELL/CORE unterteilt sein, welche durch den Peripheriebereich PERI auf dem Halbleitersubstrat 201 umgeben sind. Das heißt, der Peripheriebereich PERI kann die Zell-/Kernbereiche CELL/CORE definieren bzw. begrenzen. Zwei Speicherbänke BANK können in jedem der vier Zell-/Kernbereiche CELL/CORE enthalten sein, welche durch den Peripheriebereich PERI umgeben sind.
  • Eine erste Speicherbank BANK0 und eine zweite Speicherbank BANK1 sind in dem Zell-/Kernbereich CELL/CORE enthalten, welcher von den vier Zell-/Kernbereichen CELL/CORE an der oberen linken Ecke platziert ist. Ein Zeilendekoder ROW DEC kann zwischen der ersten Speicherbank BANK0 und der zweiten Speicherbank BANK1 angeordnet sein. Ebenso können eine Lese-/Schreib-Schaltung R/W CIRCUIT und eine Spaltendekoder COL DEC angeordnet sein, so dass sie jeder der ersten Speicherbank BANK0 und der Speicherbank BANK1 entsprechen. Wie in 2 gezeigt ist, können Speicherbänke BANK0 bis BANK7, eine Mehrzahl der Zeilendekoder ROW DEC, eine Mehrzahl der Lese-/Schreib-Schaltungen R/W CIRCUIT, und eine Mehrzahl der Spaltendekoder COL DEC in den Zell-/Kernbereichen CELL/CORE angeordnet sein.
  • Der Zeilendekoder ROW DEC kann dem Zeilendekoder 124 der 1 entsprechen, und der Spaltendekoder COL DEC kann dem Spaltendekoder 110 der 1 entsprechen. Die Lese-/Schreib-Schaltung R/W CIRCUIT kann der Lese-/Schreib-Schaltung 134 der 1 entsprechen. Wenigstens eine Lese-/Schreib-Schaltung R/W CIRCUIT kann für jede der Speicherbänke BANK0 bis BANK7 angeordnet sein. Die Lese-/Schreib-Schaltung R/W CIRCUIT kann in den Zell-/Kernbereichen CELL/CORE angeordnet sein, so dass sie benachbart zu dem Peripheriebereich PERI ist, wie in 2 gezeigt ist. Obwohl die Lese-/Schreib-Schaltung R/W CIRCUIT einer Adress-/Befehls-Pad-Anordnung ADD/COM PAD-Array und einer Eingabe-/Ausgabe-Pad-Anordnung I/O PAD des Peripheriebereichs PERI in 2 zugewandt ist, sind Ausführungsformen nicht darauf beschränkt. Beispielsweise kann die Lese-/Schreib-Schaltung R/W CIRCUIT auf verschiedene andere Arten in den Zell-/Kernbereichen CELL/CORE gemäß dem Design angeordnet sein. Beispielsweise kann die Lese-/Schreib-Schaltung R/W CIRCUIT an einem Rand des Halbleitersubstrats 201 angeordnet sein, so dass sie sich in einer Spaltenrichtung und nicht in einer Zeilenrichtung erstreckt, oder so dass sie innerhalb eines Gebiets um einen Punkt platziert ist.
  • Ebenso kann jede der Speicherbänke BANK0 bis BANK7 eine Anordnung von Speicherunterblöcken SUB-BLK aufweisen. In 2 sind die Speicherunterblöcke SUB-BLK beispielhaft in acht Zeilen und acht Spalten angeordnet. Ebenso kann jede der Speicherbänke BANK0 bis BANK7 Bitleitungs-Leseverstärker-Anordnungen BL SA Array und Unter-Wortleitungstreiber-Anordnungen SWL DRV Array aufweisen. Die Bitleitungs-Leseverstärker-Anordnungen BL SA Array können in einer horizontalen Richtung (d. h. eine Richtung parallel zu dem Spaltendekoder COL DEC) zwischen Zeilen der Speicherunterblöcke SUB-BLK angeordnet sein. Die Unter-Wortleitungstreiber-Anordnungen SWL DRV Array können in einer vertikalen Richtung (d. h. einer Richtung parallel zu dem Zeilendekoder ROW DEC) zwischen Spalten der Speicherunterblöcke SUB-BLK angeordnet sein. Die Speicherunterblöcke SUB-BLK werden im Detail untenstehend unter Bezugnahme auf 3 erklärt werden.
  • Das Timing-Register 102, das Adress-Register 120, das Dateneingabe-Register 132, das Datenausgabe-Register 112 und der Dateneingabe-/Ausgabeanschluss DQ, welche in 1 veranschaulicht sind, können in dem Peripheriebereich PERI angeordnet sein. In 2 sind die Adress-/Befehls-Pad-Anordnung ADD/COM PAD Array, auf welcher ein Adress-Eingabeanschluss, zu welchem ein Adresssignal zugeführt wird, und ein Befehls-Eingabeanschluss, welchem ein Befehlssignal zugeführt wird, angeordnet sind, und die Eingabe-/Ausgabe-Pad-Anordnung I/O PAD Array, auf welcher ein Dateneingabe-/Ausgabeanschluss, welchem ein Datensignal zugeführt wird bzw. von welchem ein Datensignal ausgegeben wird, angeordnet ist, in dem Peripheriebereich PERI angeordnet. Ein Adresssignal und ein Befehlssignal können gleichzeitig einem Eingabeanschluss zugeführt werden, welcher auf der Adress-/Befehls-Pad-Anordnung ADD/COM PAD Array angeordnet ist.
  • 3 veranschaulicht ein Schaltbild eines Speicherunterblocks einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 3 sind zwei Bitleitungs-Leseverstärker-Anordnungen BL SA Array an der Oberseite und dem Boden bzw. der Unterseite eines Speicherunterblocks SUB-BLK angeordnet, und zwei Unter-Wortleitungstreiber-Anordnungen SWL DRV Array sind an der Linken und der Rechten des Speicherunterblocks SUB-BLK angeordnet. In anderen Worten gesagt sind zwei Bitleitungs-Leseverstärker-Anordnungen BL SA Array an bzw. auf entgegengesetzten Seiten des Speicherunterblocks SUB-BLK und die zwei Unter-Wortleitungstreiber-Anordnungen SWL DRV Array sind an bzw. auf entgegengesetzten Seiten des Speicherunterblocks SUB-BLK.
  • Der Speicherunterblock SUB-BLK weist eine Mehrzahl von Unter-Wortleitungen SWL0 bis SWL4 auf, welche sich in einer Zeilenrichtung erstrecken, und eine Mehrzahl von Bitleitungs-Paaren BLB0 bis BLB6, welche sich in einer Spaltenrichtung erstrecken. Der Speicherunterblock SUB-BLK kann weiterhin eine Dummy-Unter-Wortleitung DUMMY aufweisen, welche sich in der Zeilenrichtung erstreckt. Die Speicherunterblöcke SUB-BLK weisen Speicherzellen auf, welche an Schnittpunkten zwischen der Mehrzahl von Unter-Wortleitungen SWL0 bis SWL4 und der Mehrzahl von Bitleitungs-Paaren BL0 bis BL6 und BLB0 bis BLB6 angeordnet sind. Jede der Speicherzellen kann an einem Schnittpunkt zwischen einem eines Bitleitungs-Paars, d. h. einer Bitleitung oder einer komplementären Bitleitung und einer Unter-Wortleitung angeordnet sein.
  • Obwohl jeder der Speicherzellen ein dynamischer Schreib- und Lesespeicher (DRAM = Dynamic Random Access Memory) ist, welcher einen Transistor und einen Kondensator in 3 aufweist, ist die vorliegende Ausführungsform nicht darauf beschränkt. Beispielsweise kann jede Speicherzelle eine magnetoresistive Schreib-Lesespeicher(MRAM = Magnetoresistive Random Access Memory)-Zelle MC oder eine Spin-Transfer-Drehmoment-Schreib-Lesespeicher(STT-RAM = Spin Transfer Torque-Random Access Memory)-Zelle sein, wie in 15 gezeigt ist. Die MRAM-Zelle MC oder die STT-RAM-Zelle können einen Transistor Tr und wenigstens eine magnetische Tunnelübergangs(MTJ = Magnetic Tunnel Junction)-Struktur aufweisen. Die MTJ-Struktur kann eine freie magnetische Schicht 1501, eine fixierte magnetische Schicht 1502 und eine isolierende Schicht 1503, welche zwischen der freien magnetischen Schicht 1501 und der fixierten magnetischen Schicht 1502 angeordnet ist, aufweisen. In diesem Fall werden Daten demnach gespeichert, ob die Magnetisierungsrichtungen der freien magnetischen Schicht 1501 und der fixierten magnetischen Schicht 1502 dieselben oder entgegengesetzt zueinander sind.
  • Die Unter-Wortleitungstreiber-Anordnungen SWL DRV Array weisen zwei Unter-Wortleitungstreiber SWL Drv zum Treiben der Unter-Wortleitungen SWL0 bis SWL4 auf. Wie in 3 gezeigt ist, können die Unter-Wortleitungstreiber SWL DRV alternierend an der Linken und Rechten des Speicherunterblocks SUB-BLK angeordnet sein, beispielsweise sind gerade Unter-Wortleitungstreiber SWL DRV und ungerade Unter-Wortleitungstreiber SWL DRV auf entgegengesetzten Seiten des Speicherunterblocks SUB-BLK.
  • Die Bitleitungs-Leseverstärker-Anordnungen BL SA Array weisen Bitleitungs-Leseverstärker BLSA auf, welche die Bitleitungs-Paare BL0 bis BL6 und BLB0 bis BLB6 mit lokalen Eingabe-/Ausgabeleitungs-Paaren LIO0 bis LIO3 und LIOB0 bis LIOB3 verbinden. Jeder der Bitleitungs-Leseverstärker BLSA verstärkt eine Spannungspegeldifferenz zwischen einem Bitleitungs-Paar BL und BLB und sieht die verstärkte Spannungspegel-Differenz für ein lokales Eingabe-/Ausgabe-Leitungs-Paar LIO und LIOB vor. Wie in 3 gezeigt ist, können die Bitleitungs-Leseverstärker BLSA alternierend an der Oberseite und der Unterseite bzw. dem Boden des Speicherunterblocks SUB-BLK angeordnet sein, beispielsweise sind gerade Bitleitungs-Leseverstärker BLSA und ungerade Bitleitungs-Leseverstärker BLSA auf entgegengesetzten Seiten des Speicherunterblocks SUB-BLK.
  • Eine Anordnung und eine Verbindung zwischen dem Speicherunterblock SUB-BLK, den Bitleitungs-Leseverstärker-Anordnungen BL SA Array und den Unter-Wortleitungstreiber-Anordnungen SWL DRV Array, welche in 3 veranschaulicht sind, sind beispielhaft gezeigt, und Ausführungsformen sind nicht darauf beschränkt.
  • 4 veranschaulicht ein Schaltbild einer Speicherbank einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 4 weist, wie in 2 gezeigt ist, eine Speicherbank BANK die Mehrzahl von Speicherunterblöcken SUB-BLK auf. Ebenso sind, wie in 3 gezeigt ist, die lokalen Eingabe-/Ausgabe-Leitungspaare LIO0 bis LIO3 zwischen Zeilen der Mehrzahl von Speicherunterblöcken SUB-BLK angeordnet. In 4 sind die lokalen Eingabe-/Ausgabe-Leitungspaare LIO0 bis LIO3 als einzelne Leitungen gezeigt. Die lokalen Eingabe-/Ausgabe-Leitungspaare LIO0 bis LIO3 können mit globalen Eingabe-/Ausgabe-Leitungspaaren GIO0 bis GIO7 unter Verwendung beispielsweise eines Multiplexers MUX (nicht gezeigt) verbunden sein, und die globalen Eingabe-/Ausgabe-Leitungspaare GIO0 bis GIO7 können in der Spaltenrichtung zwischen Spalten der Mehrzahl von Speicherunterblöcken SUB-BLK angeordnet sein. Die globalen Eingabe-/Ausgabe-Leitungspaare GIO0 bis GIO7 sind in 4 ebenso als einzelne Leitungen gezeigt.
  • Obwohl die lokalen Eingabe-/Ausgabe-Leitungspaare LIO0 bis LIO3 und die globalen Eingabe-/Ausgabe-Leitungspaare GIO0 bis GIO7 zwischen der Mehrzahl von Speicherunterblöcken SUB-BLK in 4 angeordnet sind, können die lokalen Eingabe-/Ausgabe-Leitungspaare LIO0 bis LIO3 und die globalen Eingabe-/Ausgabe-Leitungspaare GIO0 bis GIO7 an der Oberseite der Mehrzahl von Speicherunterblöcken SUB-BLK unter Verwendung einer Mehrschichtverbindung (Multi-Layer Interconnection) angeordnet sein.
  • Eine Lese-/Schreib-Schaltungsanordnung R/W CIRCUIT Array kann an der Unterseite bzw. dem Boden der Speicherbank BANK angeordnet sein. Die Lese-/Schreib-Schaltungsanordnung R/W CIRCUIT Array kann eine Mehrzahl von Lese-/Schreib-Schaltungen R/W CIRCUIT aufweisen, um die globalen Eingabe-/Ausgabe-Leitungspaare GIO0 bis GIO7 mit Datenbussen DATA BUS zu verbinden. Wie in 4 gezeigt ist, kann eine Lese-/Schreib-Schaltung R/W CIRCUIT für jeden von Speicherunterblöcken einer Spalte angeordnet sein. Obwohl in 4 nicht gezeigt, kann jede Lese-/Schreibschaltung R/W CIRCUIT einen Eingabe-/Ausgabe-Leitungsleseverstärker und einen Schreibtreiber aufweisen.
  • Jede Lese-/Schreib-Schaltung R/W CIRCUIT lädt eine Datensignal-Eingabe über einen Datenbus DATA BUS auf ein globales Eingabe-/Ausgabe-Leitungspaar GIO. Ebenso lädt jede Lese-/Schreib-Schaltung R/W CIRCUIT ein Datensignal, welches über ein globales Eingabe-/Ausgabe-Leitungspaar GIO übertragen wird, auf einen Datenbus DATA BUS. Jeder Datenbus DATA BUS ist mit einem Daten-Eingabe-/Ausgabe-Pad (nicht gezeigt) durch ein Passieren durch ein Daten-Eingabe-/Ausgabe-Register oder einen Multiplexer verbunden.
  • Wie obenstehend beschrieben ist, ist die Lese-/Schreib-Schaltungsanordnung R/W CIRCUIT Array, welche ein funktionaler Block ist, welcher angeordnet ist, so dass er mit der Speicherbank BANK übereinstimmt und welcher benötigt wird, um Daten von oder zu der Speicherbank BANK zu lesen oder zu schreiben, in einem Zell-/Kernbereich enthalten.
  • Ebenso müssen, obwohl der Wortlaut globale Eingabe-/Ausgabe-Leitungspaare verwendet wird, um eine globale Eingabe-/Ausgabe-Leitung und eine komplementäre Eingabe-/Ausgabe-Leitung, welche mit einer Lese-/Schreib-Schaltung R/W CIRCUIT verbunden ist, zu bezeichnen, globale Eingabe-/Ausgabe-Leitungen nicht gepaart sein, d. h. der Wortlaut globales Eingabe-/Ausgabe-Leitungspaar kann austauschbar sein mit einer globalen Eingabe-/Ausgabe-Leitung. Obwohl eine Signalübertragung in einem differentiellen Modus oft verwendet wird und demnach der Wortlaut globales Eingabe-/Ausgabe-Leitungspaar verwendet wird, sind Ausführungsformen nicht darauf beschränkt.
  • 5 ist ein Blockschaltbild zum Erklären eines Daten-Eingabewegs bzw. Daten-Eingabepfads einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 5 werden Daten von einer externen Vorrichtung wie beispielsweise einem Speichercontroller bzw. einer Speichersteuerung über ein Daten-Eingabe-Pad DQ zugeführt. Die Daten werden vorübergehend in einem Eingabe-Register INPUT REGISTER, welches in dem Peripheriebereich PERI angeordnet ist, gespeichert, und werden zu dem Zell-/Kernbereich CELL/CORE über einen Datenbus DATA BUS übertragen. Eine Schreib-Schaltung WRITE CIRCUIT empfängt die Daten, welche über den Datenbus DATA BUS übertragen werden, und lädt die Daten auf ein globales Eingabe-/Ausgabe-Leitungspaar GIO. Ein Eingabe-/Ausgabe-Multiplexer I/O MUX kann es den Daten durch ein Verbinden des globalen Eingabe-/Ausgabe-Leitungspaars GIO mit dem lokalen Eingabe-/Ausgabe-Leitungspaar LIO ermöglichen, dass sie über ein lokales Eingabe-/Ausgabe-Leitungspaar LIO übertragen werden. Ein Bitleitungs-Leseverstärker BLSA kann es durch ein Treiben bzw. Betreiben eines Bitleitungs-Paars BL ermöglichen, dass die Daten, welche auf das lokale Eingabe-/Ausgabe-Leitungspaar LIO geladen sind, in einer Speicherzelle MC gespeichert werden. GIO bezeichnet ein globales Eingabe-/Ausgabe-Leitungspaar einer globalen Eingabe-/Ausgabe-Leitung und einen globalen Eingabe-/Ausgabe-Leitungsbalken (global input/output line bar). Ebenso kann, abhängig vom Zusammenhang bzw. Kontext, GIO die globale Eingabe-/Ausgabe-Leitung bezeichnen und GIOB kann den globalen Eingabe-/Ausgabe-Leitungsbalken bezeichnen.
  • Wie in 5 gezeigt ist, ist der Datenbus DATA BUS zwischen dem Peripheriebereich PERI und dem Zell-/Kernbereich CELL/CORE angeordnet. Demnach können der Peripheriebereich PERI und der Zell-/Kernbereich CELL/CORE voneinander durch den Datenbus DATA BUS dazwischen getrennt sein.
  • 6 veranschaulicht ein Blockschaltbild einer Schreibschaltung 600 einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 6 weist die Schreibschaltung 600 eine Invertier-Schaltung bzw. Inverterschaltung 610 und eine Schreib-Treiberschaltung 620 auf.
  • Die Schreibschaltung 600 kann der Schreibschaltung WRITE CIRCUIT der 5 entsprechen. Wie in 5 gezeigt ist, kann die Schreibschaltung 600 in dem Zell-/Kernbereich CELL/CORE angeordnet sein, und sie kann zwischen dem Datenbus DATA BUS und dem globalen Eingabe-/Ausgabe-Leitungspaar GIO angeordnet sein, um den Datenbus DATA BUS und das globale Eingabe-/Ausgabe-Leitungspaar GIO zu verbinden.
  • Die Invertierschaltung 610 kann Daten DATA empfangen, welche über den Datenbus DATA BUS übertragen werden. Die Invertierschaltung 610 kann ein Inversionssteuersignal SINV empfangen, welches anzeigt, ob die Daten DATA invertiert worden sind. Die Invertierschaltung 610 kann wiederhergestellte Daten DATA' durch ein Invertieren oder Nicht-Invertieren der Daten DATA gemäß dem Inversionssteuersignal SINV erzeugen. Wenn beispielsweise die Daten DATA „1011” sind und das Inversionssteuersignal SINV anzeigt, dass die Daten invertiert worden sind, kann die Invertierschaltung 610 „0100” als die wiederhergestellten Daten DATA' durch ein Invertieren der Daten DATA erzeugen. Obwohl die Daten DATA Daten sind, welche für ein leichtes Verständnis vier Bits haben, können die Daten DATA Daten sein, welche ein Bit haben. Ebenso können, wenn die Schreibschaltung 600 kollektiv konstruiert ist, die Daten DATA Daten sein, welche eine Mehrzahl von Bits haben.
  • Die Invertierschaltung 610 kann in den Lese-/Schreib-Schaltungen R/W CIRCUIT der 2 enthalten sein. Ebenso kann die Invertierschaltung 610 angeordnet sein, so dass sie in einer eins-zu-eins-Art und Weise der Schreib-Treiberschaltung 620 entspricht, wie in 6 gezeigt ist. Die Schreib-Treiberschaltung 620 kann es durch ein Treiben bzw. Betreiben des Paars von globalen Eingabe-/Ausgabe-Leitungen GIO und GIOB gemäß den wiederhergestellten Daten DATA' ermöglichen, dass die wiederhergestellten Daten DATA' zu bzw. auf einer bzw. eine Speicherzelle in einer Speicherbank geschrieben werden.
  • 7 veranschaulicht ein Blockschaltbild einer Schreibschaltung 700 einer Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 7 weist die Schreibschaltung 700 eine Invertierschaltung 710, eine Schreib-Treiberschaltung 720, eine Steuersignal-Erzeugungsschaltung 730 und ein Modusregister 740 auf.
  • Die Schreibschaltung 700 kann der Schreibschaltung WRITE CIRCUIT der 5 entsprechen. Wie in 5 gezeigt ist, kann die Schreibschaltung 700 in dem Zell-/Kernbereich CELL/CORE angeordnet sein, und sie kann zwischen dem Datenbus DATA BUS und dem globalen Eingabe-/Ausgabe-Leitungspaar GIO angeordnet sein, um den Datenbus DATA BUS und das globale Eingabe-/Ausgabe-Leitungspaar GIO zu verbinden.
  • Die Invertierschaltung 710 kann die Daten DATA, welche über den Datenbus DATA BUS übertragen werden, empfangen. Die Invertierschaltung 710 kann das Inversionssteuersignal SINV empfangen, welches anzeigt, ob die Daten DATA invertiert worden sind. Die Invertierschaltung 710 kann die wiederhergestellten DATA' durch ein Invertieren oder Nicht-Invertieren der Daten DATA gemäß dem Inversionssteuersignal SINV erzeugen.
  • Die Schreib-Treiberschaltung 720 kann das globale Eingabe-/Ausgabe-Leitungspaar GIO gemäß den wiederhergestellten Daten DATA' treiben bzw. betreiben. Wie obenstehend beschrieben ist, können, da das Paar von globalen Eingabe-/Ausgabe-Leitungen GIO und GIOB mit dem Paar von Bitleitungen BL und BLB über das Paar von lokalen Eingabe-/Ausgabe-Leitungen LIO und LIOB verbunden ist, die wiederhergestellten Daten DATA' zu einer Speicherzelle geschrieben werden.
  • Die Steuersignal-Erzeugungsschaltung 730 kann das Inversionssteuersignal SINV basierend auf einem Steuersignal DCON gemäß einem Auswahlsignal SEL, welches durch das Modusregister 740 vorgesehen wird, erzeugen. Das Modusregister 740 kann Modus-Informationen über einen Betriebsmodus der Halbleiterspeichervorrichtung haben. Die Modus-Informationen können durch eine externe Vorrichtung vorgesehen sein, welche das Steuersignal DCON vorsieht, beispielsweise einen Controller bzw. eine Steuerung oder eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit). Wenn die externe Vorrichtung und die Halbleiterspeichervorrichtung miteinander verbunden sind, können, da die externe Vorrichtung die Modus-Informationen für die Halbleiterspeichervorrichtung vorsieht, die externe Vorrichtung und die Halbleiterspeichervorrichtung in demselben Modus arbeiten.
  • Das Modusregister 740 kann Modus-Informationen darüber haben, ob ein Betriebsmodus der Halbleiterspeichervorrichtung ein Inversions-Modus oder ein Daten-Maskiermodus ist. Das Auswahlsignal SEL, welches durch das Modusregister 740 vorgesehen ist, kann einen Betriebsmodus anzeigen, d. h. den Inversions-Modus oder den Daten-Maskiermodus. Auf das Auswahlsignal SEL kann Bezug genommen werden als ein Modusregister-Einstellungssignal.
  • Die Steuersignal-Erzeugungsschaltung 730 kann das Inversionssteuersignal SINV basierend auf dem Steuersignal DCON gemäß der Auswahlleitung SEL erzeugen und das Inversionssteuersignal SINV für die Invertierschaltung 710 vorsehen. Wenn das Auswahlsignal SEL den Inversions-Modus anzeigt, kann die Steuersignal-Erzeugungsschaltung 730 das Inversionssteuersignal SINV basierend auf dem Steuersignal DCON erzeugen. Wenn jedoch das Auswahlsignal SEL den Daten-Maskiermodus anzeigt, kann, da es nicht wichtig ist, ob die Daten DATA, welche über den Datenbus DATA BUS übertragen worden sind, invertiert worden sind, die Steuersignal-Erzeugungsschaltung 730 das Inversionssteuersignal SINV als ein Deaktivier-Signal erzeugen, um die Invertierschaltung 710 zu deaktivieren. Als ein Ergebnis kann, wenn der Betriebsmodus der Inversions-Modus ist, die Invertierschaltung 710 eine Inversion oder eine Nicht-Inversion basierend auf dem Steuersignal DCON durchführen. Im Gegensatz hierzu kann, wenn der Betriebsmodus der Daten-Maskiermodus ist, die Invertierschaltung 710 deaktiviert werden, d. h. sie invertiert gemäß dem Inversionssteuersignal SINV, welches durch die Steuersignal-Erzeugungsschaltung 730 vorgesehen ist, die Daten DATA nicht.
  • Das Steuersignal DCON, welches ein Steuersignal ist, welches durch eine externe Vorrichtung vorgesehen ist, beispielsweise einen Controller, kann durch ein Befehls-Pad in der Adress-/Befehls-Pad-Anordnung ADD/COM PAD Array der 2 vorgesehen sein. Beispielsweise kann das Steuersignal DCON durch das Timing-Register 102 der 1 zu einem internen Steuersignal LDCON geändert werden. In diesem Fall kann die Steuersignal-Erzeugungsschaltung 730 das Inversionssteuersignal SINV basierend auf dem internen Steuersignal LDCON erzeugen. Alternativ kann das Timing-Register 102 der 1 die Steuersignal-Erzeugungsschaltung 730 und das Modusregister 740 enthalten. In diesem Fall kann die Invertierschaltung 710 eine Inversion oder Nicht-Inversion in Antwort auf das interne Steuersignal LDCON durchführen, welches durch das Timing-Register 102 vorgesehen ist.
  • 8 veranschaulicht ein Blockschaltbild einer Schreibschaltung 800 der Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 8 weist die Schreibschaltung 800 eine Invertierschaltung 810, eine Schreib-Treiberschaltung 820, eine Steuersignal-Erzeugungsschaltung 830, ein Modusregister 840 und eine Daten-Maskierschaltung 850 auf.
  • Die Schreibschaltung 800 kann der Schreibschaltung WRITE CIRCUIT der 5 entsprechen. Wie in 5 gezeigt ist, kann die Schreibschaltung 800 in dem Zell-/Kernbereich CELL/CORE angeordnet sein, und sie kann zwischen dem Datenbus DATA BUS und dem globalen Eingabe-/Ausgabe-Leitungspaar GIO angeordnet sein, um den Datenbus DATA BUS und das globale Eingabe-/Ausgabe-Leitungspaar GIO zu verbinden.
  • Die Invertierschaltung 810 kann die Daten DATA, welche über den Datenbus DATA BUS übertragen werden, empfangen. Die Invertierschaltung 810 kann das Inversionssteuersignal SINV empfangen, welches anzeigt, ob die Daten DATA invertiert worden sind. Die Invertierschaltung 810 kann die wiederhergestellten Daten DATA' durch ein Invertieren oder Nicht-Invertieren der Daten DATA gemäß dem Inversionssteuersignal SINV erzeugen. Die Schreib-Treiberschaltung 820 kann verursachen, dass durch ein Treiben bzw. Betreiben des Paars von globalen Eingabe-/Ausgabe-Leitungen GIO und GIOB gemäß den wiederhergestellten Daten DATA' die wiederhergestellten Daten DATA' zu einer Speicherzelle geschrieben werden.
  • Die Steuersignal-Erzeugungsschaltung 830 kann das Inversionssteuersignal SINV und ein Maskiersteuersignal SDM basierend auf dem Steuersignal DCON gemäß dem Auswahlsignal SEL, welches durch das Modusregister 840 vorgesehen ist, erzeugen. Das Modusregister 840 kann Modus-Informationen über den Betriebsmodus der Halbleiterspeichervorrichtung, beispielsweise den Inversions-Modus oder den Daten-Maskiermodus haben. Demzufolge kann das Auswahlsignal SEL, welches durch das Modusregister 840 vorgesehen ist, den Betriebsmodus, d. h. den Inversions-Modus oder den Daten-Maskiermodus anzeigen.
  • Die Steuersignal-Erzeugungsschaltung 830 kann das Inversionssteuersignal SINV und das Maskiersteuersignal SDM basierend auf dem Steuersignal DCON gemäß dem Auswahlsignal SEL erzeugen, und das Inversionssteuersignal SINV und das Maskiersteuersignal SDM für die Invertierschaltung 710 und die Daten-Maskierschaltung 850 vorsehen. Die Daten-Maskierschaltung 850 kann ein internes Befehlssignal (beispielsweise ein internes Schreib-Aktiviersignal LWE) empfangen und beispielsweise ein internes Schreib-Aktiviersignal LWE' in Antwort auf das Maskiersteuersignal SDM, welches von der Steuersignal-Erzeugungsschaltung 830 vorgesehen ist, erzeugen. Das heißt, die Daten-Maskierschaltung 850 kann durch ein Ändern eines Schreib-Aktiviersignals bestimmen, ob ein Daten-Maskieren aufgetreten ist. Das interne Schreib-Aktiviersignal LWE' ist für die Schreib-Treiberschaltung 820 zusammen mit dem internen Schreib-Aktiviersignal LWE vorgesehen, und die Schreib-Treiberschaltung 820 bestimmt, ob gemäß dem internen Schreib-Aktiviersignal LWE' eine globale Eingabe-/Ausgabe-Leitung zu betreiben ist.
  • Wenn die Halbleiterspeichervorrichtung in dem Inversions-Modus arbeitet, kann das Inversionssteuersignal SINV auf dem Steuersignal DCON basiert sein. Ebenso müssen, wenn die Halbleiterspeichervorrichtung in dem Inversions-Modus arbeitet, da die Daten DATA, welche über den Datenbus DATA BUS übertragen werden, wichtig sind, die Daten DATA nicht maskiert sein. Demzufolge kann, in dem Inversions-Modus, die Steuersignal-Erzeugungsschaltung 830 das Maskiersteuersignal SDM für die Daten-Maskierschaltung 850 vorsehen, so dass die Daten-Maskierschaltung 850 deaktiviert wird.
  • Im Gegensatz hierzu kann, wenn die Halbleiterspeichervorrichtung in dem Daten-Maskiermodus arbeitet, das Maskiersteuersignal SDM auf dem Steuersignal DCON basiert sein. Ebenso muss, wenn die Halbleiterspeichervorrichtung in dem Daten-Maskiermodus arbeitet, da die Daten DATA, welche über den Datenbus DATA BUS übertragen werden, nicht geschrieben werden, nicht bestimmt werden, ob die Daten DATA invertiert worden sind. Demzufolge kann in dem Daten-Maskiermodus die Steuersignal-Erzeugungsschaltung 830 ein Deaktiviersignal als das Inversionssteuersignal SINV für die Invertierschaltung 810 vorsehen, um die Invertierschaltung 810 zu deaktivieren.
  • Demzufolge kann, wenn das Auswahlsignal SEL den Inversionsmodus anzeigt, die Steuersignal-Erzeugungsschaltung 730 das Inversionssteuersignal SINV basierend auf dem Steuersignal DCON erzeugen, und das Maskiersteuersignal SDM eines Deaktiviersignals erzeugen. Im Gegensatz hierzu kann, wenn das Auswahlsignal den Daten-Maskiermodus anzeigt, die Steuersignal-Erzeugungsschaltung 730 das Maskiersteuersignal SDM basierend auf dem Steuersignal DCON erzeugen und ein Deaktiviersignal als das Inversionssteuersignal SINV erzeugen. Als ein Ergebnis führt die Daten-Maskierschaltung 850 ein Daten-Maskieren in dem Inversions-Modus nicht durch und die Invertierschaltung 810 führt kein Invertieren in dem Daten-Maskiermodus durch.
  • Das Steuersignal DCON, welches ein Steuersignal ist, welches durch eine externe Vorrichtung vorgesehen ist, beispielsweise einen Controller, kann durch ein Befehls-Pad in der Adress-Befehls-Pad-Anordnung ADD/CON PAD Array der 2 vorgesehen sein. Das Steuersignal DCON der 8 kann durch das interne Steuersignal LDCON der 1 ersetzt werden. Ebenso kann das Timing-Register 102 der 1 die Steuersignal-Erzeugungsschaltung 730 und das Modusregister 740 aufweisen. In diesem Fall kann das Timing-Register 102 der 1 das Inversionssteuersignal SINV und das Maskiersteuersignal SDM als das interne Steuersignal LDCON erzeugen.
  • 9A ist ein Schaltbild, welches eine Steuersignal-Erzeugungsschaltung 930 und ein Modusregister 940 veranschaulicht, welche in einer Schreibschaltung der Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts enthalten sein können. 9B ist ein Schaltbild, welches eine Invertierschaltung 910, eine Daten-Maskierschaltung 950 und eine Schreib-Treiberschaltung 920 veranschaulicht, welche in einer Schreibschaltung der Halbleiterspeichervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts enthalten sein können.
  • Bezug nehmend auf die 9A und 9B können die Invertierschaltung 910, die Schreib-Treiberschaltung 920, die Steuersignal-Erzeugungsschaltung 930, das Modusregister 940 und die Daten-Maskierschaltung 950 jeweils der Invertierschaltung 810, der Schreib-Treiberschaltung 820, der Steuersignal-Erzeugungsschaltung 830, dem Modusregister 840 und der Daten-Maskierschaltung 850 der Schreibschaltung 800 der 8 entsprechen. Anstelle einiger Steuersignale der 8 kann jedoch ein Inversionssteuersignal in den 9A und 9B verwendet werden. Ebenso wird es verstanden werden, dass die Schreibschaltung 600 oder 700 der 6 oder 7 durch ein Verwenden nur angemessener entsprechender Elemente der 9A bis 9B erhalten werden kann.
  • Bezug nehmend auf 9A empfängt die Steuersignal-Erzeugungsschaltung 930 das Steuersignal DCON und das Auswahlsignal SEL und gibt einen Inversionssteuersignalbalken SINVB und einen Maskiersteuersignalbalken SDMB aus. Das Modusregister 940 sieht das Auswahlsignal SEL für die Steuersignal-Erzeugungsschaltung 930 vor.
  • Das Auswahlsignal SEL kann einen logischen hohen Pegel in dem Inversions-Modus haben und kann einen logischen niedrigen Pegel in dem Daten-Maskiermodus haben. Wenn der Inversionssteuersignalbalken SINVB einen logischen hohen Pegel hat, muss, da die Daten DATA nicht invertiert sind, die Invertierschaltung 910 keine Inversion durchführen. Wenn der Inversionssteuersignalbalken SINVB einen logischen niedrigen Pegel hat, muss, das die Daten DATA invertiert sind, die Invertierschaltung 910 eine Inversion bzw. Invertierung durchführen. Wenn der Maskiersteuersignalbalken SDMB einen logisch hohen Pegel hat, müssen die Daten DATA nicht maskiert werden, und wenn der Maskiersteuersignalbalken SDMB einen logischen niedrigen Pegel hat, müssen die Daten DATA maskiert werden.
  • Die Steuersignal-Erzeugungsschaltung 930 kann einen Demultiplexer 932, einen ersten Multiplexer 934 und einen zweiten Multiplexer 936 aufweisen. Der Demultiplexer 932, der erste Multiplexer 934 und der zweite Multiplexer 936 können durch das Auswahlsignal SEL gesteuert werden. Der Demultiplexer 932 kann das Steuersignal DCON zu einem ersten Ausgabeanschluss Q1 in Antwort darauf ausgeben, dass das Auswahlsignal SEL einen logisch hohen Pegel hat. Da der erste Ausgabeanschluss Q1 des Demultiplexers 932 mit einem ersten Eingabeanschluss I1 des ersten Multiplexers 934 verbunden ist, kann der erste Multiplexer 934 eine Signaleingabe zu dem ersten Eingabeanschluss I1 des ersten Multiplexers 934 in Antwort darauf ausgeben, dass das Auswahlsignal SEL einen logisch hohen Pegel hat. Im Gegensatz dazu gibt ein zweiter Ausgabeanschluss Q2 des Demultiplexers 230 kein Signal in Antwort darauf aus, dass das Auswahlsignal SEL einen logisch hohen Pegel hat. Obwohl der zweite Ausgabeanschluss Q2 des Demultiplexers 932 mit einem zweiten Eingabeanschluss I2 des zweiten Multiplexers 936 verbunden ist, gibt der zweite Multiplexer 936 eine Signaleingabe zu dem ersten Eingabeanschluss I1 des zweiten Multiplexers 936 in Antwort darauf aus, dass das Auswahlsignal SEL einen logisch hohen Pegel hat. Da eine Spannung H, welche einen logisch hohen Pegel hat, beispielsweise eine Leistungsversorgungsspannung Vdd an den ersten Eingabeanschluss I1 des zweiten Multiplexers 936 angelegt wird, hat der Maskiersteuersignalbalken SDMB einen logisch hohen Pegel. Demzufolge kann, wenn das Auswahlsignal SEL einen logisch hohen Pegel hat, die Steuersignal-Erzeugungsschaltung 930 den Inversionssteuersignalbalken SINVB, welcher derselbe ist wie das Steuersignal DCON ausgeben und den Maskiersteuersignalbalken SDMB, welcher einen logisch hohen Pegel hat ausgeben.
  • Im Gegensatz dazu kann, wenn das Auswahlsignal SEL einen logisch niedrigen Pegel hat, der Demultiplexer 932 das Steuersignal DCON an den zweiten Ausgabeanschluss Q2 ausgeben, und kein Signal wird von dem ersten Ausgabeanschluss Q1 ausgegeben. Der erste Multiplexer 934 kann die Spannung H, welche einen logisch hohen Pegel hat, als den Inversionssteuersignalbalken SINVB in Antwort darauf, dass das Auswahlsignal SEL einen logisch niedrigen Pegel hat, ausgeben. Der zweite Multiplexer 936 kann das Steuersignal DCON, welches dem zweiten Eingabeanschluss I2 des zweiten Multiplexers 936 als der Maskiersteuersignalbalken SDMB in Antwort darauf, dass das Auswahlsignal SEL einen logisch niedrigen Pegel hat, zugeführt wird, ausgeben. Demzufolge kann, wenn das Auswahlsignal SEL einen logisch niedrigen Pegel hat, die Steuersignal-Erzeugungsschaltung 930 den Maskiersteuersignalbalken SDMB, welcher derselbe ist wie das Steuersignal DCON ausgeben, und sie kann den Inversionssteuersignalbalken SINVB ausgeben, welcher einen logisch hohen Pegel hat.
  • Bezug nehmend auf 9B empfängt die Invertierschaltung 910 die Daten DATA und gibt die Daten DATA' in Antwort auf den Inversionssteuersignalbalken SINVB aus. Die Daten-Maskierschaltung 950 empfängt das interne Schreib-Aktiviersignal LWE und den Maskiersteuersignalbalken SDMB und gibt das interne Schreib-Aktiviersignal LWE' aus. Die Schreib-Treiberschaltung 920 treibt das Paar von globalen Eingabe-/Ausgabe-Leitungen GIO und GIOB gemäß den Daten DATA' und wird durch das interne Schreib-Aktiviersignal LWE' gesteuert. Die Schreib-Treiberschaltung 920 führt eine Schreiboperation durch, wenn das interne Schreib-Aktiviersignal LWE' einen logisch hohen Pegel hat und führt keine Schreiboperation durch, wenn das interne Schreib-Aktiviersignal LWE' einen logisch niedrigen Pegel hat. Ebenso kann, wenn die Schreibschaltung der Halbleiterspeichervorrichtung die Daten-Maskierschaltung 950 wie in 6 oder 7 gezeigt ist nicht benötigt, das interne Schreib-Aktiviersignal LWE anstelle des internen Schreib-Aktiviersignals LWE' direkt für die Schreib-Treiberschaltung 920 vorgesehen sein.
  • Die Invertierschaltung 910 kann einen Inverter 912 und einen Multiplexer 914 aufweisen. Der Inverter 912 kann die Daten DATA empfangen und invertierte Daten DATA'B, welche durch ein Invertieren der Daten DATA erhalten werden, ausgeben. Der Multiplexer 914 weist einen ersten Eingabeanschluss I1, welchem die Daten DATA zugeführt werden, und einen zweiten Eingabeanschluss I2 auf, welchem die invertierten Daten DATA'B zugeführt werden, und er gibt die Daten DATA oder die invertierten Daten DATA'B als die Daten DATA' gemäß einem logischen Pegel des Inversionssteuersignalbalkens SINVB aus. Wie obenstehend beschrieben ist, gibt, wenn der Inversionssteuersignalbalken SINVB einen logisch hohen Pegel hat, die Invertierschaltung 910 die Daten DATA als die Daten DATA' aus, und wenn der Inversionssteuersignalbalken SINVB einen logisch niedrigen Pegel hat, gibt die Invertierschaltung 910 die invertierten Daten DATA'B als die Daten DATA' aus.
  • Die Daten-Maskierschaltung 950 kann ein Logikgate 952 aufweisen. Beispielsweise kann das Logikgate 952 ein UND-Gate bzw. ein UND-Gatter sein, wie in 9B gezeigt ist. Die vorliegende Ausführungsform ist jedoch nicht darauf beschränkt und irgendwelche anderen Logikgates bzw. Logikgatter oder eine Mehrzahl von anderen Logikgates bzw. Logikgattern kann gemäß einem Steuersignaldesign verwendet werden. Die Daten-Maskierschaltung 950 gibt das interne Schreib-Aktiviersignal LWE' durch ein Durchführen einer UND-Operation auf dem internen Schreib-Aktiviersignal LWE und dem Maskiersteuersignalbalken SDMB aus. Demzufolge sind, wenn der Maskiersteuersignalbalken SDMB einen logisch hohen Pegel hat, d. h. wenn das Maskiersteuersignal SDM einen logisch niedrigen Pegel hat (zum Deaktivieren des Maskiersteuersignals SDM), das interne Schreib-Aktiviersignal LWE und das interne Schreib-Aktiviersignal LWE' dieselben. Wenn jedoch der Maskiersteuersignalbalken SDMB einen logisch niedrigen Pegel hat, d. h. wenn das Maskiersteuersignal SDM einen logisch hohen Pegel hat (um das Maskiersteuersignal SDM zu aktivieren), hat das interne Schreib-Aktiviersignal LWE' immer einen logisch niedrigen Pegel. Als ein Ergebnis wird, wenn das Maskiersteuersignal SDM einen logisch hohen Pegel hat, die Schreib-Treiberschaltung 9250 deaktiviert.
  • Wie in 9B gezeigt ist, kann die Schreib-Treiberschaltung 920 einen ersten und einen zweiten Inverter 921 und 922, ein erstes bis viertes Logikgate bzw. Logikgatter 923, 924, 925 und 926 und einen ersten bis vierten Schalter P1, N1, P2, und N2 aufweisen. Die Schreib-Treiberschaltung 920 wird jedoch durch das interne Schreib-Aktiviersignal LWE' gesteuert, die Schreib-Treiberschaltung 920 kann durch irgendeine herkömmliche Treiberschaltung zum Treiben des Paars von globalen Eingabe-/Ausgabe-Leitungen GIOB gemäß den Daten DATA' ersetzt werden.
  • Gemäß der Schreib-Treiberschaltung 920 der 9B erzeugt der erste Inverter 921 invertierte Daten DATA'B aus den Daten DATA'. Der zweite Inverter 922 erzeugt einen internen Schreib-Aktiviersignalbalken LWE'B aus dem internen Schreib-Aktiviersignal LWE'. Ebenso können das erste Logikgate 923 und das dritte Logikgate 925 NAND-Gates bzw. NAND-Gatter sein, und das zweite Logikgate 924 und das vierte Logikgate 926 können NOR-Gates bzw. NOR-Gatter sein. Ausführungsformen sind jedoch nicht darauf beschränkt und andere Logikgates bzw. Logikgatter können gemäß der Anordnung von Schaltungen und dem Design eines Steuersignals verwendet werden. Ebenso können der erste und der dritte Schalter P1 und P2 P-Typ Metalloxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs) sein, und der zweite und vierte Schalter N1 und N2 können N-Typ MOSFETs sein. Ausführungsformen sind jedoch nicht darauf beschränkt und andere Schaltelemente können gemäß einem Schaltungsdesign verwendet werden.
  • Ein Ausgabeanschluss des ersten Logikgates 923, welcher die Daten DATA' und das interne Schreib-Aktiviersignal LWE' empfängt, kann mit einem Gate des ersten Schalters P1 verbunden sein. Ein Drain des ersten Schalters P1 kann mit einer Leistungsversorgung einer ersten Leistungsversorgungsspannung Vdd verbunden sein, und eine Source des ersten Schalters P1 kann allgemein mit einem Drain des zweiten Schalters N1 und der globalen Eingabe-/Ausgabe-Leitung GIO verbunden sein. Ein Ausgabeanschluss des zweiten Logikgates 924, welches die Daten DATA' und den internen Schreib-Aktiviersignalbalken LWE'B empfängt, kann mit einem Gate des zweiten Schalters N1 verbunden sein. Eine Source des zweiten Schalters N2 kann mit einer Leistungsversorgung einer zweiten Leistungsversorgungsspannung Vss verbunden sein. Ein Ausgabeanschluss des dritten Logikgates 925, welches die invertierten Daten DATA'B und das interne Schreib-Aktiviersignal LWE' empfängt, kann mit einem Gate des dritten Schalters P2 verbunden sein. Ein Drain des dritten Schalters P2 kann mit der Leistungsversorgung der ersten Leistungsversorgungsspannung Vdd verbunden sein, und eine Source des dritten Schalters P2 kann allgemein mit einer Drain des vierten Schalters N2 und dem globalen Eingabe-/Ausgabe-Leitungsbalken GIOB verbunden sein. Ein Ausgabeanschluss des vierten Logikgates 926, welches die invertierten Daten DATA'B und den internen Schreib-Aktiviersignalbalken LWE'B empfängt, kann mit einem Gate des vierten Schalters N2 verbunden sein. Eine Source des vierten Schalters N2 kann mit der Leistungsversorgung der zweiten Leistungsversorgungsspannung Vss verbunden sein. Die erste Leistungsversorgungsspannung Vdd kann einer Spannung entsprechen, welche einen logisch hohen Pegel hat, und die zweite Leistungsversorgung Vss, welche eine Massespannung ist, kann einer Spannung entsprechen, welche einen logisch niedrigen Pegel hat.
  • Demzufolge wird, wenn das interne Schreib-Aktiviersignal LWE' einen logisch hohen Pegel hat, die Schreib-Treiberschaltung 920 aktiviert. Wenn die Daten DATA' einen logisch hohen Pegel haben, hat die globale Eingabe-/Ausgabeleitung GIO einen logisch hohen Pegel und der globale Eingabe-/Ausgabe-Leitungsbalken GIOB hat einen logisch niedrigen Pegel. Ebenso hat, wenn die Daten DATA einen logisch niedrigen Pegel haben, der globale Eingabe-/Ausgabe-Leitungsbalken GIOB einen logisch hohen Pegel und die globale Eingabe-/Ausgabeleitung hat einen logisch niedrigen Pegel.
  • Im Gegensatz hierzu wird, wenn das interne Schreib-Aktiviersignal LWE' einen logisch niedrigen Pegel hat, die Schreib-Treiberschaltung 920 deaktiviert. Unabhängig von einem logischen Pegel der Daten DATA' werden alle der ersten bis vierten Schalter P1, N1, P2 und N2 abgeschaltet. Demzufolge werden sowohl die globale Eingabe-/Ausgabeleitung GIO als auch der globale Eingabe-/Ausgabe-Leitungsbalken GIOB gefloatet. Das heißt, die Schreib-Treiberschaltung 920 mag nicht in der Lage sein, die globalen Eingabe-/Ausgabe-Leitungspaare GIO und GIOB zu treiben bzw. zu betreiben.
  • 10 veranschaulicht ein Blockschaltbild einer Halbleiterspeichervorrichtung 1000 gemäß einer anderen Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 10 weist die Halbleiterspeichervorrichtung 1000 eine Speicherzellanordnung 1010, welche auf einem Halbleitersubstrat 1001 angeordnet ist, eine Schreibschaltung 1020, welche Daten in die Speicherzellanordnung 1010 schreibt, einen ersten Puffer 1040, welchem Daten DQ zugeführt werden, einen zweiten Puffer 1050, welchem ein Steuersignal DCON zugeführt wird, und ein Modusregister 1030 auf.
  • In 10 ist die Speicherzellanordnung 1010 in einer Speicherbank BANK enthalten. Die Speicherzellanordnung 1010 entspricht der Speicherzellanordnung 101 der 1. Die Schreibschaltung 1020, welche nur eine Schreibschaltung der Lese-/Schreibschaltung 134 der 1 ist, kann irgendeiner der Schreibschaltungen 600, 700 und 800 der 6 bis 9B entsprechen. Die Daten DQ, welche in dem ersten Puffer 1040 gespeichert sind, können zu der Speicherzellanordnung 1010 durch die Schreibschaltung 1020 geschrieben werden. Wie jedoch obenstehend beschrieben ist, können die Daten DQ zum Minimieren eines Übertragungsleitungsverlusts invertiert werden. Dazu muss ein Inversionssteuersignal zusammen mit den Daten DQ übertragen werden, um Informationen zu übertragen, welche anzeigen, ob die Daten DQ invertiert worden sind. Ebenso kann ein Teil oder alle der Daten DQ nicht in die Speicherzellanordnung 1010 geschrieben werden. Beispielsweise kann für einen schnellen Betrieb eine Berechnung eines unwichtigen Teils der Daten DQ ausgelassen werden. In diesem Fall mag der unberechnete Teil durch ein Verwenden eines Maskiersteuersignals nicht geschrieben werden.
  • Gemäß verschiedenen Ausführungsformen kann das Steuersignal DCON ein Inversionssteuersignal oder ein Maskiersteuersignal sein. Das Steuersignal DCON kann ein Signal sein, welches von einem Anschluss oder einem Pad zugeführt wird. Das heißt, das Steuersignal DCON, welches von einem Anschluss zugeführt wird, kann ein Inversionssteuersignal oder ein Maskiersteuersignal sein. Informationen über das Steuersignal DCON können in dem Modusregister 1030 gespeichert werden. Das Modusregister 1030 kann ein Auswahlsignal SEL vorsehen, welches Informationen darüber aufweist, ob das Steuersignal DCON ein Inversionssteuersignal oder ein Maskiersteuersignal für die Schreibschaltung 1020 ist.
  • Die Schreibschaltung 1020 kann gemäß dem Auswahlsignal SEL bestimmen, ob das Steuersignal DCON, welches von dem zweiten Puffer 1050 zugeführt wird, ein Inversionssteuersignal oder ein Maskiersteuersignal ist. Die Schreibschaltung 1020 kann die Daten DQ invertieren oder nicht invertieren durch ein Bestimmen, ob die Daten DQ gemäß dem Steuersignal DCON invertiert worden sind, oder sie kann die Daten DQ nicht in die Speicherzellanordnung 1010 schreiben durch ein Bestimmen, ob die Daten DQ maskiert worden sind.
  • 11 veranschaulicht ein Blockschaltbild einer Schreibschaltungsanordnung 1100 der Halbleitervorrichtung gemäß einer Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 11 kann die Schreibschaltungsanordnung 1100 einer Schreibschaltung von einer Lese-/Schreibschaltung R/W CIRCUIT der 2 entsprechen. Ebenso kann die Schreibschaltungsanordnung 1100 einer Schreibschaltungsanordnung der Lese-/Schreibschaltungsanordnung R/W CIRCUIT Array der 4 entsprechen.
  • Die Schreibschaltungsanordnung 1100 weist eine Mehrzahl von Schreibschaltungen WRC0 bis WRC7 auf. Obwohl eine Schreibschaltungsanordnung 1100 acht Schreibschaltungen WRC0 bis WRC7 in 11 aufweist, sind Ausführungsformen nicht hierauf beschränkt, und mehr oder weniger Schreibschaltungen können in einer Schreibschaltungsanordnung 1100 enthalten sein.
  • Wie in 11 gezeigt ist, können die Schreibschaltungen WRC0 bis WRC7 jeweils Inverterschaltungen INV0 bis INV7 und Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 aufweisen. Wie untenstehend beschrieben ist, wird jede Schreibschaltung WRC verwendet, um irgendeine von acht Schreibschaltungen WRC0 bis WRC7 anzuzeigen. Ähnlich werden jede Inverterschaltung INV und jede Schreib-Treiberschaltung WR DRV verwendet, um jeweils irgendeine der Inverterschaltungen INV0 bis INV7, welche in den Schreibschaltungen WRC enthalten sind, und irgendeine der Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 anzuzeigen. Die Schreibschaltungen WRC der 11 können der Schreibschaltung 600 der 6 entsprechen.
  • Wie in 11 gezeigt ist, kann die Mehrzahl von Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 in der Schreibschaltungsanordnung 1100 enthalten sein. Ebenso kann die Mehrzahl von Inverterschaltungen INV0 bis INV7, welche in einer eins-zu-eins-Art und Weise der Mehrzahl von Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 entsprechen, in der Schreib-Treiberanordnung 1100 enthalten sein.
  • Die Inverterschaltungen INV0 bis INV7 der Schreibschaltungen WRC0 bis WRC7 empfangen Daten DATA0 bis DATA7 und invertieren oder nicht-invertieren die Daten DATA0 bis DATA7 gemäß einem Inversionssteuersignal SINV, welches ein allgemeines bzw. gemeinsames Signal ist. Die Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 der Schreibschaltungen WRC0 bis WRC7 treiben globale Eingabe-/Ausgabepaare GIO0 bis GIO7 und GIOB0 bis GIOB7 gemäß Ausgaben der Inverterschaltungen INV0 bis INV7.
  • Das Inversionssteuersignal SINV wird allgemein bzw. gemeinsam für alle der Inverterschaltungen INV0 bis INV7 vorgesehen. Das Inversionssteuersignal SINV kann außerhalb der Schreibschaltungsanordnung 1100 erzeugt werden. Beispielsweise kann das Inversionssteuersignal SINV als das interne Steuersignal LDCON durch das Timing-Register 102 der 1 erzeugt werden.
  • 12 veranschaulicht ein Blockschaltbild einer Schreibschaltungsanordnung 1200 der Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 12 kann die Schreibschaltungsanordnung 1200 einer Schreibschaltung der Lese-/Schreibschaltungen R/W CIRCUIT der 2 entsprechen. Ebenso kann die Schreibschaltungsanordnung 1200 einer Schreibschaltungsanordnung der Lese-/Schreibschaltungsanordnung R/W CIRCUIT Array der 4 entsprechen.
  • Die Schreibschaltungsanordnung 1200 weist die Mehrzahl von Schreibschaltungen WRC0 bis WRC7 auf, welche die Inverterschaltungen INV0 bis INV7, die Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 und Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 aufweisen. Wie in 12 gezeigt ist, können die Schreib-Treiberschaltungen WR DRV0 bis WR DRV7, die Mehrzahl von Invertierschaltungen INV0 bis INV7, welche in einer eins-zu-eins-Art und Weise den Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 entsprechen, und die Mehrzahl von Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7, welche in einer eins-zu-eins-Art und Weise der Mehrzahl von Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 entsprechen, in der Schreibschaltungsanordnung 1200 enthalten sein. Die Schreibschaltung WRC der 12 kann der Schreibschaltung 700 der 7 entsprechen.
  • Die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 der Schreibschaltungen WRC0 bis WRC7 können das Steuersignal DCON empfangen und eine Mehrzahl der Inversionssteuersignale SINV basierend auf dem Auswahlsignal SEL erzeugen. Die Inverterschaltungen INV0 bis INV7 der Schreibschaltungen WRC0 bis WRC7 empfangen die Daten DATA0 bis DATA7 und invertieren oder nicht-invertieren die Daten DATA0 bis DATA7 gemäß den Inversionssteuersignalen SINV. Die Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 der Schreibschaltungen WRC0 bis WRC7 treiben die globalen Eingabe-/Ausgabe-Paare GIO0 bis GIO7 und GIOB0 bis GIOB7 gemäß Ausgaben der Inverterschaltungen INV0 bis INV7.
  • Obwohl die Inversionssteuersignale SINV durch die Mehrzahl von Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 erzeugt werden, sind, da die Inversionssteuersignale SINV unter Verwendung des Auswahlsignals SEL basierend auf dem Steuersignal DCON erzeugt werden, die Inversionssteuersignale SINV dieselben. Da die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 angeordnet sind, so dass sie in einer eins-zu-eins-Art und Weise den Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 entsprechen, kann das Schaltungsdesign vereinfacht werden und eine Zeit, welche verwendet wird, um ein Steuersignal zu erzeugen, kann in hohem Maße verringert werden.
  • Obwohl die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 angeordnet sind, so dass sie in einer eins-zu-eins-Art und Weise den Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 in 12 entsprechen, sind Ausführungsformen nicht darauf beschränkt. Beispielsweise kann nur eine Steuersignal-Erzeugungsschaltung CTRL SIG GEN in der Schreibschaltungsanordnung 1100 enthalten sein. In diesem Fall kann die Signal-Erzeugungsschaltung CTRL SIG GEN das Inversionssteuersignal SINV erzeugen und das Inversionssteuersignal SINV für alle der Inverterschaltungen INV0 bis INV7 in der Schreibschaltungsanordnung 1100 vorsehen.
  • 13 veranschaulicht ein Blockschaltbild einer Schreibschaltungsanordnung 1300 der Halbleiterspeichervorrichtung gemäß einer anderen Ausführungsform des erfinderischen Konzepts. Bezug nehmend auf 13 kann die Schreibschaltungsanordnung 1300 einer Schreibschaltung der Lese-/Schreibschaltungen R/W CIRCUIT der 2 entsprechen. Ebenso kann die Schreibschaltungsanordnung 1300 einer Schreibschaltungsanordnung der Lese-/Schreibschaltungsanordnung R/W CIRCUIT Array der 4 entsprechen.
  • Bezug nehmend auf 13 weist die Schreibschaltungsanordnung 1300 die Mehrzahl von Schreibschaltungen WRC0 bis WRC7 auf, welche die Inverterschaltungen INV0 bis INV7, die Daten-Maskierschaltungen MASK0 bis MASK7, die Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 und die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 aufweisen. Wie in 13 gezeigt ist, können die Daten-Maskierschaltungen MASK0 bis MASK7 sowie die Inverterschaltungen INV0 bis INV7 und die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 angeordnet sein, so dass sie in einer eins-zu-eins-Art und Weise den Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 entsprechen.
  • Die Schreibschaltung WRC7 der 13 kann der Schreibschaltung 800 der 8 entsprechen. Obwohl das Inversionssteuersignal SINV und das Maskiersteuersignal SDM, welche von der Steuersignal-Erzeugungsschaltung CTRL SIG GEN vorgesehen werden, in 8 gezeigt sind, sind die Inversionssteuersignale SINV und Maskiersteuersignale SDM aufgrund des beschränkten Platzes in 13 nicht gezeigt. Die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN der Schreibschaltungen WRC und das Inversionssteuersignal SINV und das Maskiersteuersignal SDM, welche durch die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN der 13 erzeugt werden, werden jedoch durch einen Fachmann unter Bezugnahme auf die Schreibschaltung 800 der 8 verstanden werden.
  • Die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 der Schreibschaltungen WRC0 bis WRC7 können das Steuersignal DCON empfangen und die Inversionssteuersignale SINV (siehe 8) und die Maskiersteuersignale SDM (siehe 8) basierend auf dem Auswahlsignal SEL erzeugen. Die Inverterschaltungen INV0 bis INV7 der Schreibschaltungen WRC0 bis WRC7 empfangen die Daten DATA0 bis DATA7 und invertieren oder nicht-invertieren die Daten DATA0 bis DATA7 gemäß den Inversionssteuersignalen SINV. Ebenso empfangen die Daten-Maskierschaltungen MASK0 bis MASK7 der Schreibschaltungen WRC0 bis WRC7 interne Schreib-Aktiviersignale LWE und erzeugen interne Schreib-Aktiviersignale LWE' gemäß den Maskiersteuersignalen SDM. Die Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 der Schreibschaltungen WRC0 bis WRC7 werden durch die internen Schreib-Aktiviersignale LWE' gesteuert und treiben die globalen Eingabe-/Ausgabepaare GIO0 bis GIO7 und GIOB0 bis GIOB7 gemäß den Daten DATA0 bis DATA7, welche von den Inverterschaltungen INV0 bis INV7 ausgegeben werden.
  • Obwohl die Steuersignal-Erzeugungsschaltungen CTRL SIG GEN0 bis CTRL SIG GEN7 und die Daten-Maskierschaltungen MASK0 bis MASK7 angeordnet sind, so dass sie in einer eins-zu-eins-Art und Weise den Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 in 13 entsprechen, sind Ausführungsformen nicht darauf beschränkt. Beispielsweise können nur eine Steuersignal-Erzeugungsschaltung CTRL SIG GEN und nur eine Daten-Maskierschaltung MASK in der Schreibschaltungsanordnung 1100 enthalten sein. In diesem Fall kann die Steuersignal-Erzeugungsschaltung CTRL SIG GEN die Inversionssteuersignale SINV erzeugen und die Inversionssteuersignale SINV für alle der Inverterschaltungen INV0 bis INV7 in der Schreibschaltungsanordnung 1100 vorgesehen. Ebenso kann gemäß dem Schaltungsdesign die Steuersignal-Erzeugungsschaltung CTRL SIG GEN die Maskiersteuersignale SDM erzeugen, und die Daten-Maskierschaltungen MASK können die internen Schreib-Aktiviersignale LWE' unter Verwendung des Maskiersteuersignals SDM erzeugen und die internen Schreib-Aktiviersignale LWE' für alle der Schreib-Treiberschaltungen WR DRV0 bis WR DRV7 in der Schreibschaltungsanordnung 1100 vorsehen.
  • Die 14A bis 14E veranschaulichen Architekturen von Halbleiterspeichervorrichtungen gemäß Ausführungsformen des erfinderischen Konzepts. Insbesondere veranschaulichen die 14A bis 14E verschiedene Architekturen, welche nicht erschöpfend sind, in welchen Schreibschaltungen WRC in den Zell-/Kernbereichen vorgesehen sind und benachbart, beispielsweise direkt benachbart zu wenigstens einer Seite von jeweiligen entsprechenden Speicherbänken BANK sind.
  • Bezug nehmend auf 14A weist eine Halbleiterspeichervorrichtung 1400a Zell-/Kernbereiche CC1 bis CC4 und den Peripheriebereich PERI auf. Die Zell-/Kernbereiche CC1 bis CC4 der Halbleiterspeichervorrichtung 1400a sind in zwei Zeilen und zwei Spalten angeordnet und sind durch den Peripheriebereich PERI umgeben. Ebenso sind zwei Speicherbänke aus den Speicherbänken BANK0 bis BANK7 in jedem der Zell-/Kernbereich CC1 bis CC4 angeordnet. Die vorliegende Ausführungsform ist jedoch nicht darauf beschränkt und eine Speicherbank kann in einem Zell-/Kernbereich enthalten sein. In diesem Fall kann es acht unterteilte Zell-/Kernbereiche geben.
  • Um Daten zu einer Speicherbank BANK zu schreiben, kann die Mehrzahl von Schreibschaltungen WRC benötigt werden. Die Schreibschaltungen WRC können an der Oberseite oder der Unterseite von Speicherbänken BANK zu welchen die Daten zu schreiben sind, angeordnet sein. Im Detail können die Schreibschaltungen WRC in jedem der Zell-/Kernbereiche CC1 und CC2 an der Unterseite der Speicherbänke BANK angeordnet sein, und die Schreibschaltungen WRC in jedem der Zell-/Kernbereiche CC3 und CC4 können an der Oberseite der Speicherbänke BANK angeordnet sein. Ein Datenbus kann durch den Peripheriebereich PERI zwischen den Schreibschaltungen WRC in den Zell-/Kernbereichen CC1 und CC2 und den Schreibschaltungen WRC in den Zell-/Kernbereichen CC3 und CC4 hindurchtreten. Die Schreibschaltungen WRC können unter im Wesentlichen den gleichen Abständen beabstandet sein und angeordnet sein, so dass sie in einer horizontalen Richtung übereinstimmen (beispielsweise einer Wortleitungsrichtung).
  • Obwohl acht Schreibschaltungen WRC für jede Speicherbank BANK in 14A angeordnet sind, sind die Ausführungsformen nicht darauf beschränkt und mehr oder weniger Schreibschaltungen WRC können angeordnet sein.
  • Die Schreibschaltungen WRC können irgendeiner der Schreibschaltungen 600, 700 und 800 der 6 bis 8 und der Schreibschaltungsanordnungen 1100, 1200 und 1300 der 11 bis 13 entsprechen. Wie obenstehend unter Bezugnahme auf 4 beschrieben ist, können die Schreibschaltungen WRC Daten von dem Datenbus empfangen, welcher in dem Peripheriebereich PERI angeordnet ist, und globale Eingabe-/Ausgabe-Leitungspaare, welche in den Zell-/Kernbereichen CC1 bis CC4 angeordnet sind, den Daten entsprechend treiben. Wie in 14A gezeigt ist, sind die Schreibschaltungen WRC in den Zell-/Kernbereichen CC1 bis CC4 angeordnet.
  • Bezug nehmend auf 14B ist eine Halbleiterspeichervorrichtung 1400b im Wesentlichen ähnlich zu der Halbleiterspeichervorrichtung 1400 der 14A mit Ausnahme der Positionen der Schreibschaltungen WRC. Eine Beschreibung von ähnlichen Komponenten wird nicht gegeben werden und unterschiedliche Komponenten werden beschrieben werden.
  • Wie in 14B gezeigt ist, sind die Schreibschaltungen WRC angeordnet, so dass sie den Speicherbänken BANK0 bis BANK7 entsprechen, und an einer Unterseite von entsprechenden Speicherbänken. Die Schreibschaltungen WRC können dicht in den Zell-/Kernbereichen CC1 bis CC4 zwischen den Speicherbänken BANK0 bis BANK7 und dem Peripheriebereich PERI angeordnet sein. Solch ein Unterschied kann gemäß einem Schaltungsdesign und einer Eingabe-/Ausgabe-Verdrahtungsschicht variieren.
  • Bezug nehmend auf 14C ist eine Halbleiterspeichervorrichtung 1400c im Wesentlichen ähnlich zu der Halbleiterspeichervorrichtung 1400a der 14A mit Ausnahme der Positionen der Schreibschaltungen WRC. Eine Beschreibung von ähnlichen Komponenten wird nicht gegeben werden und unterschiedliche Komponenten werden beschrieben werden.
  • Wie in 14C gezeigt ist, sind die Schreibschaltungen WRC angeordnet, so dass sie mit den Speicherbänken BANK0 bis BANK7 übereinstimmen. Die Schreibschaltungen WRC können angeordnet sein, so dass sie voneinander in den Zell-/Kernbereichen CC1 bis CC4 zwischen Rändern der Halbleiterspeichervorrichtung 1400c und den Speicherbänken BANK0 bis BANK7 voneinander beabstandet sind. Beispielsweise können, wenn eine Silizium-Durchkontaktier-Technologie (Through-Silicon-Via-Technology) verwendet wird, Silizium-Durchkontaktierungen in den Rändern der Halbleiterspeichervorrichtung 1400c gebildet sein. In diesem Fall ist es zu bevorzugen, dass die Schreibschaltungen WRC zwischen den Rändern der Halbleiterspeichervorrichtung 1400c und den Speicherbänken BANK0 bis BANK7 platziert sind.
  • Bezug nehmend auf 14D ist eine Halbleiterspeichervorrichtung 1400d im Wesentlichen ähnlich zu der Halbleiterspeichervorrichtung 1400a der 14A mit Ausnahme der Positionen der Schreibschaltungen WRC. Eine Beschreibung von ähnlichen Komponenten wird nicht gegeben werden und unterschiedliche Komponenten werden beschrieben werden.
  • Wie in 14D gezeigt ist, können die Schreibschaltungen WRC in den Zell-/Kernbereichen CC zwischen den Speicherbänken BANK in den Zell-/Kernbereichen CC angeordnet sein. Das heißt, die Schreibschaltungen WRC in dem Zell-/Kernbereich CC1 können in einer vertikalen Richtung (beispielsweise in einer Bitleitungsrichtung) zwischen den Speicherbänken BANK0 und BANK1 in dem Zell-/Kernbereich CC1 angeordnet sein. Beispielsweise können die Schreibschaltungen WRC zwischen den Speicherbänken innerhalb des Zell-/Kernbereichs CC1, d. h. zu der Rechten von BANK0 und der Linken von BANK1 platziert sein.
  • Bezug nehmend auf 14E ist eine Halbleiterspeichervorrichtung 1400e im Wesentlichen ähnlich zu der Halbleiterspeichervorrichtung 1400a der 14A mit Ausnahme der Positionen der Schreibschaltungen WRC. Eine Beschreibung von ähnlichen Komponenten wird nicht gegeben werden und unterschiedliche Komponenten werden beschrieben werden.
  • Wie in 14E gezeigt ist, können die Schreibschaltungen WRC in den Zell-/Kernbereichen CC außerhalb der Speicherbänke BANK in dem Zell-/Kernbereich CC angeordnet sein. Das heißt, die Schreibschaltungen WRC in dem Zell-/Kernbereich CC1 können in einer vertikalen Richtung (beispielsweise einer Bitleitungsrichtung) außerhalb der Speicherbänke BANK0 und BANK1 in dem Zell-/Kernbereich CC1 angeordnet sein, d. h. zu Seiten entgegengesetzt benachbarten Seiten zwischen den Speicherbänken BANK0 und BANK1, hier zu der Linken der Speicherbank BANK0 und zu der Rechten der Speicherbank BANK1.
  • 16 veranschaulicht eine Querschnittsansicht eines Halbleiterspeichergehäuses 1600, das einen Stapel von Halbleiterspeichervorrichtungen gemäß einer Ausführungsform des erfinderischen Konzepts aufweist. Bezug nehmend auf 16 weist das Halbleiterspeichergehäuse eine erste Halbleiterspeichervorrichtung 1610, eine zweite Halbleiterspeichervorrichtung 1620, welche auf die erste Halbleiterspeichervorrichtung 1610 geschichtet ist, und eine dritte Halbleiterspeichervorrichtung 1630, welche auf die zweite Halbleiterspeichervorrichtung 1620 geschichtet ist, auf.
  • Obwohl das Halbleiterspeichergehäuse 1600 drei Halbleiterspeichervorrichtungen aufweist, d. h. die erste bis dritte Halbleiterspeichervorrichtung 1610, 1620 und 1630, sind Ausführungsformen nicht darauf beschränkt und die Anzahl von Halbleiterspeichervorrichtungen, welche aufeinander geschichtet sind, kann geändert werden. Wenigstens eine der ersten bis dritten Halbleiterspeichervorrichtungen 1610, 1620 und 1630 kann irgendeine der Halbleiterspeichervorrichtungen, welche obenstehend beschrieben sind, aufweisen.
  • Die erste Halbleiterspeichervorrichtung 1610 kann einen Bump bzw. eine Erhebung 1612, welche(r) eine Verbindung mit einer externen Vorrichtung eingeht, ein unteres Pad 1614, welches den Bump 1612 auf der ersten Halbleiterspeichervorrichtung 1610 abstützt, eine Silizium-Durchkontaktierung 1616, welche mit dem unteren Pad 1614 verbunden ist und durch die erste Halbleiterspeichervorrichtung 1610 hindurchtritt, und ein oberes Pad 1618 aufweisen, welches mit der Silizium-Durchkontaktierung 1616 verbunden ist und welches eine Verbindung mit einer externen Vorrichtung, beispielsweise der zweiten Halbleiterspeichervorrichtung 1620, eingeht.
  • Die zweite Halbleiterspeichervorrichtung 1620 kann einen Bump bzw. eine Erhebung 1622, welche(r) eine Verbindung mit einer externen Vorrichtung, beispielsweise der ersten Halbleiterspeichervorrichtung 1610, eingeht, ein unteres Pad 1624, welches den Bump 1622 auf der zweiten Halbleiterspeichervorrichtung 1620 abstützt, eine Silizium-Durchkontaktierung 1626, welche mit dem unteren Pad 1624 verbunden ist und durch die zweite Halbleiterspeichervorrichtung 1620 hindurchtritt, und ein oberes Pad 1628 aufweisen, welches mit der Silizium-Durchkontaktierung 1626 verbunden ist und welches eine Verbindung mit einer externen Vorrichtung, beispielsweise der dritten Halbleiterspeichervorrichtung 1630, eingeht.
  • Die dritte Halbleiterspeichervorrichtung 1630 kann einen Bump bzw. eine Erhebung 1632, welche(r) eine Verbindung mit einer externen Vorrichtung, beispielsweise der zweiten Halbleiterspeichervorrichtung 1620, eingeht, und ein unteres Pad 1634, welches den Bump 1632 auf der dritten Halbleiterspeichervorrichtung 1630 abstützt, aufweisen.
  • Die Bumps 1612, 1622 und 1632, die unteren Pads 1614, 1624 und 1634, die Silizium-Durchkontaktierungen 1616 und 1626 und die oberen Pads 1618 und 1628 können einen Übertragungspfad konstituieren, durch welchen Daten und Steuersignale, die den Halbleitervorrichtungen 1610, 1620 und 1630 zugeführt werden, zugeführt werden. Ebenso kann ein Datentransfer zwischen der ersten bis dritten Halbleiterspeichervorrichtung 1610, 1620 und 1630 über die Bumps 1612, 1622 und 1632, die unteren Pads 1614, 1624 und 1634, die Silizium-Durchkontaktierungen 1616 und 1626 und die oberen Pads 1618 und 1628 erfolgen.
  • 17 veranschaulicht ein Blockschaltbild eines elektronischen Systems 1700, welches eine Halbleiterspeichervorrichtung 1740 gemäß einer Ausführungsform des erfinderischen Konzepts aufweist. Bezug nehmend auf 17 weist das elektronische System 1700 eine Eingabevorrichtung 1710, eine Ausgabevorrichtung 1720, eine Prozessorvorrichtung 1730 und die Halbleiterspeichervorrichtung 1740 auf.
  • Die Prozessorvorrichtung 1730 kann die Eingabevorrichtung 1710, die Ausgabevorrichtung 1720 und die Halbleiterspeichervorrichtung 1740 unter Verwendung einer entsprechenden Schnittstelle bzw. eines entsprechenden Interface steuern. Die Prozessorvorrichtung 1730 kann wenigstens eines eines Mikroprozessors, eines Digitalsignalprozessors, eines Mikrocontrollers und irgendeiner von integrierten Schaltungen aufweisen, welche ähnliche Funktionen zu denjenigen des Mikroprozessors, des digitalen Signalprozessors und des Mikrocontrollers durchführen können. Die Eingabevorrichtung 1710 kann wenigstens eines einer Tastatur, einer Maus, eines Keypad, eines Touchscreen und eines Scanners aufweisen. Die Ausgabevorrichtung 1720 kann wenigstens eines ausgewählt aus der Gruppe eines Monitors, eines Lautsprechers, eines Druckers und einer Anzeigevorrichtung aufweisen.
  • Die Halbleiterspeichervorrichtung 1740 kann irgendeine der Halbleitervorrichtungen der Ausführungsformen des erfinderischen Konzepts sein. Die Halbleiterspeichervorrichtung 1740 kann in einem ersten Bereich, in welchem eine Mehrzahl von Speicherbänken platziert ist, und einen zweiten Bereich, in welchem ein Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, platziert ist, unterteilt sein. Die Halbleiterspeichervorrichtung 1740 kann eine Invertierschaltung aufweisen, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, und das Eingabedatensignal für eine entsprechende Speicherbank unter der Mehrzahl von Speicherbänken vorsieht. In diesem Fall kann wenigstens eine Invertierschaltung für jede der Mehrzahl von Speicherbänken angeordnet sein.
  • Ebenso kann die Halbleiterspeichervorrichtung 1740 eine Mehrzahl von Speicherbänken, von welchen jede eine Speicherzellanordnung aufweist, einen Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, eine Invertierschaltung, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, und das Eingabedatensignal als ein Original-Datensignal ausgibt, und eine Schreib-Treiberschaltung aufweisen, welche ein Eingabe-/Ausgabe-Leitungspaar zum Speichern von Daten, welche dem Original-Datensignal in der Speicherzellanordnung entsprechen, gemäß dem Original-Datensignal treibt. Die Schreib-Treiberschaltung kann angeordnet sein, so dass sie in einer eins-zu-eins-Art und Weise der Invertierschaltung entspricht.
  • 18 veranschaulicht eine Darstellung eines Speichersystems 1800, bei welchem eine Halbleiterspeichervorrichtung 1830 gemäß einer Ausführungsform des erfinderischen Konzepts Anwendung findet. Bezug nehmend auf 18 kann das Speichersystem 1800 ein Speichermodul 1810 und einen Speichercontroller 1820 aufweisen.
  • Das Speichermodul 1810 kann wenigstens eine Halbleiterspeichervorrichtung 1830 aufweisen, welche an bzw. auf einem Modul-Board angebracht ist. Die Halbleiterspeichervorrichtung 1830 kann irgendeine der Halbleiterspeichervorrichtungen der Ausführungsformen des erfinderischen Konzepts sein. Beispielsweise kann die Halbleiterspeichervorrichtung 1830 als ein DRAM-Chip konstruiert sein. Ebenso kann die Halbleiterspeichervorrichtung 1830 einen Stapel von Halbleiterchips aufweisen. In diesem Fall können die Halbleiterchips wenigstens einen Master-Chip 1831 und wenigstens einen Slave-Chip 1832 aufweisen. Ein Signalübertrag zwischen den Halbleiterchips kann durch Silizium-Durchkontaktierungen TSV erfolgen.
  • Der Master-Chip 1831 und der Slave-Chip 1832 können irgendeine der Halbleiterspeichervorrichtungen der Ausführungsformen des erfinderischen Konzepts konstituieren. Die Halbleiterspeichervorrichtung 1830 kann in einem ersten Bereich, in welchem eine Mehrzahl von Bänken platziert ist, und einen zweiten Bereich, in welchem ein Datenanschluss platziert ist, welchem ein Eingabedatensignal zugeführt wird, unterteilt sein. Die Halbleiterspeichervorrichtung 1830 kann eine Invertierschaltung aufweisen, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, und das Eingabedatensignal für eine entsprechende Speicherbank unter der Mehrzahl von Speicherbänken vorsieht. In diesem Fall kann wenigstens eine Invertierschaltung für jede der Mehrzahl von Speicherbänken angeordnet sein.
  • Ebenso kann die Halbleiterspeichervorrichtung 1830 eine Mehrzahl von Speicherbänken aufweisen, von welche jede eine Speicherzellanordnung, einen Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, eine Invertierschaltung, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, und das Eingabedatensignal als ein Original-Datensignal ausgibt, und eine Schreib-Treiberschaltung, welche ein Eingabe-/Ausgabe-Leitungspaar treibt, um Daten entsprechend dem Original-Datensignal in der Speicherzellanordnung gemäß dem Original-Datensignal zu speichern, aufweisen. Die Schreib-Treiberschaltung kann angeordnet sein, so dass sie in einer eins-zu-eins-Art und Weise der Invertierschaltung entspricht.
  • Das Speichermodul 1810 kann mit dem Speichercontroller 1820 über einen Systembus kommunizieren. Daten DQ, ein Befehl/eine Adresse CMD/ADD und ein Taktsignal CLK können zwischen dem Speichermodul 1810 und dem Speichercontroller 1820 über den Systembus übertragen und empfangen werden.
  • 19 veranschaulicht ein Blockschaltbild eines Berechnungssystems bzw. Computersystems 1900, auf welchem ein Speichersystem, welches eine Halbleiterspeichervorrichtung aufweist, gemäß einer Ausführungsform des erfinderischen Konzepts angebracht ist. Das Berechnungssystem 1900 weist eine zentrale Verarbeitungsvorrichtung 1910, einen RAM 1920, eine Nutzerschnittstelle 1930 und einen nichtflüchtigen Speicher 1940, welche elektrisch mit einem Bus 1950 verbunden sind, auf.
  • Bezug nehmend auf 19 kann das Speichersystem, welches die Halbleiterspeichervorrichtung aufweist, als der RAM 1920 auf dem Berechnungssystem 1900, beispielsweise einer mobilen Vorrichtung oder einem Desktop-Computer, angebracht sein. Die Halbleiterspeichervorrichtung, welche in dem RAM 1920 enthalten ist, kann irgendeine der Halbleiterspeichervorrichtungen der Ausführungsformen des erfinderischen Konzepts sein. Beispielsweise kann irgendeine der Halbleiterspeichervorrichtungen für das RAM 1920 eingesetzt werden, oder ein Speichermodul kann für das RAM eingesetzt werden. Alternativ kann das RAM 1920 sowohl eine Halbleiterspeichervorrichtung als auch einen Speichercontroller aufweisen. Der nichtflüchtige Speicher 1940 kann eine hochkapazitive Speichervorrichtung, wie beispielsweise ein Festkörperlaufwerk (SSD = Solid State Drive) oder eine Festplatte (HDD = Hard Disk Drive) sein.
  • In dem Berechnungssystem 1900 kann das RAM 1920 irgendeine der Halbleiterspeichervorrichtungen der Ausführungsformen des erfinderischen Konzepts aufweisen. Die Halbleiterspeichervorrichtung kann in einem ersten Bereich, in welchem eine Mehrzahl von Bänken platziert ist, und einen zweiten Bereich, in welchem ein Datenanschluss platziert ist, welchem ein Dateneingabesignal zugeführt wird, unterteilt sein. Die Halbleiterspeichervorrichtung kann eine Invertierschaltung aufweisen, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, und das Eingabedatensignal für eine entsprechende Speicherbank unter der Mehrzahl von Speicherbänken vorsieht. In diesem Fall kann wenigstens eine Invertierschaltung für jede der Mehrzahl von Speicherbänken angeordnet sein.
  • Ebenso kann die Halbleiterspeichervorrichtung eine Mehrzahl von Speicherbänken aufweisen, wovon jede eine Speicherzellanordnung, einen Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, eine Invertierschaltung, welche das Eingabedatensignal in Antwort auf eine Inversionssteuersignal invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, und das Eingabedatensignal als ein Original-Datensignal ausgibt, und eine Schreib-Treiberschaltung, welche ein Eingabe-/Ausgabe-Leitungspaar treibt, um Daten, welche dem Original-Signal entsprechen, in der Speicherzellanordnung gemäß dem Original-Datensignal zu speichern, aufweisen. Die Schreib-Treiberschaltung kann angeordnet sein, so dass in einer eins-zu-eins-Art und Weise der Invertierschaltung entspricht.
  • Im Wege einer Zusammenfassung und Zusammenschau sehen eine oder mehrere Ausführungsformen eine Halbleiterspeichervorrichtung vor, welche eine Schreibschaltung hat, welche eine Schreibdatenbus-Inversion durchführen kann. Die Schreibschaltung kann in der Lage sein, nicht nur eine Schreibdatenbus-Inversion, sondern auch eine Datenmaskierung durchzuführen. Ebenso muss, da Steuersignale, welche benötigt werden, um die Schreibdatenbus-Inversion und das Datenmaskieren durchzuführen, über einen Anschluss empfangen werden, ein separater Anschluss nicht hinzugefügt werden. Ebenso wird, da eine Schreibdatenbus-Inversion in einem Zell-/Kernbereich benachbart zu einer Halbleiterspeicheranordnung, in welche Daten zu schreiben sind, durchgeführt wird, eher als in einem Peripheriebereich, ein komplexes Schaltungsdesign nicht benötigt, und eine Zeit, welche benötigt wird, um eine Schreibdatenbus-Inversion durchzuführen, kann in hohem Maße verringert werden.
  • Ebenso kann, da eine Schreibschaltung zum Durchführen einer Schreibdatenbus-Inversion irgendeine von verschiedenen Typen sein kann, der Grad der designerischen Freiheit erhöht werden. Ebenso kann, da eine Schaltung zum Durchführen der Dateninversion benachbart zu einer Speicherzelle angeordnet ist, eine Leistungsaufnahme einer Halbleiterspeichervorrichtung verringert werden.
  • Beispielhafte Ausführungsformen sind hierin offenbart worden und obwohl bestimmte Wortlaute eingesetzt werden, werden sie verwendet und dürfen nur in einem generischen und beschreibenden Sinn interpretiert werden und nicht zum Zweck der Beschränkung. In einigen Fällen können, wie für Fachleute auf dem Gebiet der eingereichten vorliegenden Anmeldung offensichtlich ist, Merkmale, Charakteristiken und/oder Elemente, welche in Verbindung mit einer bestimmten Ausführungsform beschrieben sind, einzeln oder in Kombination mit Merkmalen, Charakteristiken und/oder Elementen, welche in Verbindung mit anderen Ausführungsformen beschrieben sind, verwendet werden, soweit nicht anderweitig besonders angezeigt. Demzufolge wird durch Fachleute verstanden werden, dass verschiedene Änderungen in der Form und Details durchgeführt werden können, ohne vom Gedanken und dem Umfang der vorliegenden Erfindung, wie sie in den folgenden Ansprüchen erläutert sind, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2012-0020397 [0001]

Claims (30)

  1. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830), die Folgendes aufweist: eine Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) in einem ersten Bereich; einen Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, wobei der Datenanschluss in einem zweiten Bereich ist; und eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7), welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal (SINV) invertiert oder nicht invertiert, das anzeigt, ob das Eingabedatensignal invertiert worden ist, wobei wenigstens eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) für jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) angeordnet ist.
  2. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 1, wobei die Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) in dem ersten Bereich ist.
  3. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 2, wobei die Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) dem zweiten Bereich benachbart ist.
  4. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 1, weiterhin aufweisend: einen Steueranschluss in dem zweiten Bereich, wobei der Steueranschluss ein Eingabesteuersignal empfängt; und eine Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7), welche das Inversionssteuersignal (SINV) basierend auf dem Eingabesteuersignal gemäß einem Modusregister-Einstellungssignal erzeugt.
  5. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 4, wobei gemäß dem Modusregister-Einstellungssignal die Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) das Inversionssteuersignal (SINV) basierend auf dem Eingabesteuersignal für die Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) vorsieht; oder ein Deaktiviersignal als das Inversionssteuersignal (SINV) für die Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) vorsieht, um zu verhindern, dass das Eingabedatensignal invertiert wird.
  6. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 4, wobei wenigstens eine Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) für jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) angeordnet ist.
  7. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 4, weiterhin aufweisend eine Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7), wobei: die Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) weiterhin ein Maskiersteuersignal (SDM) basierend auf dem Eingabesteuersignal gemäß dem Modusregister-Einstellungssignal erzeugt, und die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) stoppt, dass Daten, welche dem Eingabedatensignal entsprechen, zu der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) in Antwort auf das Maskiersteuersignal (SDM) geschrieben werden.
  8. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 7, wobei gemäß dem Modusregister-Einstellungssignal die Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) das Maskiersteuersignal (SDM) basierend auf dem Eingabesteuersignal für die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) vorsieht; oder ein Deaktiviersignal als das Maskiersteuersignal (SDM) für die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) vorsieht, so dass das Eingabedatensignal nicht zu maskieren ist.
  9. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 7, wobei gemäß dem Modusregister-Einstellungssignal die Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) das Inversionssteuersignal (SINV) basierend auf dem Eingabesteuersignal für die Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) vorsieht und ein Deaktiviersignal als das Maskiersteuersignal (SDM) für die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) vorsieht, so dass das Eingabedatensignal nicht zu maskieren ist; oder ein Deaktiviersignal als das Inversionssteuersignal (SINV) für die Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) vorsieht, so dass das Eingabedatensignal nicht invertiert werden wird, und das Maskiersteuersignal (SDM) basierend auf dem Eingabesteuersignal für die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) vorsieht.
  10. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 7, wobei wenigstens eine Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) für jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) angeordnet ist.
  11. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 1, wobei: jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) Speicherunterblöcke (SUB-BLK) aufweist, welche in einer Zeilenrichtung und einer Spaltenrichtung angeordnet sind; und die wenigstens eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) für Speicherunterblöcke (SUB-BLK) jeder Spalte angeordnet ist.
  12. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 1, wobei jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) eine Mehrzahl von Speicherzellen (MC) aufweist; und jede der Mehrzahl von Speicherzellen (MC) ein Schaltelement und einen Kondensator aufweist.
  13. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 1, wobei jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) eine Mehrzahl von Speicherzellen (MC) aufweist; und jede der Mehrzahl von Speicherzellen (MC) ein Schaltelement und eine magnetische Tunnel-Übergangsstruktur aufweist.
  14. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830), die Folgendes aufweist: eine Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7), wovon jede eine Speicherzellanordnung (101, 1010) aufweist; einen Datenanschluss, welchem ein erstes Datensignal zugeführt wird; eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7), die jeder Speicherbank (BANK; BANK0 bis BANK7) entspricht, wobei die Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) das erste Datensignal in Antwort auf ein Inversionssteuersignal (SINV) invertiert oder nicht invertiert, welches anzeigt, ob das erste Datensignal invertiert worden ist, um ein zweites Datensignal zu erhalten, und das zweite Datensignal ausgibt; und eine Schreib-Treiberschaltung (WR DRV, WR DRV0 bis WR DRV7), welche in einer eins-zu-eins-Art und Weise der Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) entspricht, wobei die Schreib-Treiberschaltung (WR DRV, WR DRV0 bis WR DRV7) eine Eingabe-/Ausgabeleitung gemäß dem zweiten Datensignal treibt, um das zweite Datensignal zu der Speicherzellanordnung (101, 1010) einer entsprechenden Speicherbank (BANK; BANK0 bis BANK7) zu schreiben.
  15. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 14, weiterhin aufweisend: einen Steueranschluss, welcher ein Eingabesteuersignal empfängt; und eine Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7), welche ein Inversionssteuersignal (SINV) basierend auf dem Eingabesteuersignal gemäß einem Modusregister-Einstellungssignal erzeugt.
  16. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 15, wobei das Inversionssteuersignal (SINV) auf dem Eingabesteuersignal basiert ist.
  17. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 15, wobei die Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) angeordnet ist, so dass sie in einer eins-zu-eins-Art und Weise der Schreib-Treiberschaltung (WR DRV, WR DRV0 bis WR DRV7) entspricht.
  18. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 15, weiterhin aufweisend eine Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7), wobei die Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) weiterhin ein Maskiersteuersignal (SDM) basierend auf dem Eingabesteuersignal gemäß dem Modusregister-Einstellungssignal erzeugt; und die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) verhindert, dass Daten, welche dem ersten Datensignal entsprechen, in die Mehrzahl von Bänken in Antwort auf das Maskiersteuersignal (SDM) geschrieben werden.
  19. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 18, wobei das Eingabesteuersignal das Inversionssteuersignal (SINV) ist, welches anzeigt, ob das erste Datensignal invertiert worden ist, oder das Maskiersteuersignal (SDM) ist, welches anzeigt, ob das erste Datensignal maskiert worden ist.
  20. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 18, wobei, wenn das Eingabesteuersignal das Inversionssteuersignal (SINV) ist, welches anzeigt, dass das erste Datensignal invertiert worden ist, das Inversionssteuersignal (SINV) auf dem Eingabesteuersignal basiert ist und das Maskiersteuersignal (SDM) ein Deaktiviersignal ist, welches verursacht, dass das erste Datensignal nicht zu maskieren ist.
  21. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 18, wobei, wenn das Eingabesteuersignal das Maskiersteuersignal (SDM) ist, welches anzeigt, dass das erste Datensignal maskiert worden ist, das Inversionssteuersignal (SINV) ein Deaktiviersignal ist, welches verursacht, dass das erste Datensignal nicht invertiert wird, und das Maskiersteuersignal (SDM) auf dem Eingabesteuersignal basiert.
  22. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 18, wobei die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) angeordnet ist, so dass sie in einer eins-zu-eins-Art und Weise der Schreib-Treiberschaltung (WR DRV, WR DRV0 bis WR DRV7) entspricht.
  23. Halbleiterspeichergehäuse (1600), welches einen ersten Chip aufweist, wobei der erste Chip Folgendes aufweist: eine Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) in einem ersten Bereich; einen Datenanschluss, welchem ein Eingabedatensignal zugeführt wird, wobei der Datenanschluss in einem zweiten Bereich ist; und eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7), welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal (SINV) invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, wobei wenigstens eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) für jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) angeordnet ist.
  24. Halbleiterspeichergehäuse (1600) nach Anspruch 23, weiterhin aufweisend einen zweiten Chip, welcher auf den ersten Chip geschichtet ist.
  25. Halbleiterspeichergehäuse (1600) nach Anspruch 23, wobei der erste Chip weiterhin eine Silizium-Durchkontaktierung aufweist, welche durch den ersten Chip hindurchtritt, wobei die Silizium-Durchkontaktierung mit dem Datenanschluss verbunden ist.
  26. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830), die Folgendes aufweist: eine Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) in einem ersten Bereich; einen Datenanschluss, welchem ein Datensignal zugeführt wird, wobei der Datenanschluss in einem zweiten Bereich ist; und eine Schreibschaltung (600, 700, 800, 1020, WRC, WRC0 bis WRC7), welche eine Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) aufweist, welche das Eingabedatensignal in Antwort auf ein Inversionssteuersignal (SINV) invertiert oder nicht invertiert, welches anzeigt, ob das Eingabedatensignal invertiert worden ist, wobei für jede der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) wenigstens eine Schreibschaltung (600, 700, 800, 1020, WRC, WRC0 bis WRC7) in dem ersten Bereich und benachbart einer entsprechenden Speicherbank (BANK; BANK0 bis BANK7) angeordnet ist.
  27. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 26, wobei die wenigstens eine Schreibschaltung (600, 700, 800, 1020, WRC, WRC0 bis WRC7) unmittelbar benachbart wenigstens einer Seite der entsprechenden Speicherbank (BANK; BANK0 bis BANK7) ist.
  28. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 26, weiterhin aufweisend: einen Steueranschluss in dem zweiten Bereich, wobei der Steueranschluss ein Eingabesteuersignal empfängt, und wobei die Schreibschaltung (600, 700, 800, 1020, WRC, WRC0 bis WRC7) eine Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) aufweist, welche das Inversionssteuersignal (SINV) basierend auf dem Eingabesteuersignal gemäß einem Modusregister-Einstellungssignal erzeugt.
  29. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 28, wobei die Schreibschaltung (600, 700, 800, 1020, WRC, WRC0 bis WRC7) weiterhin eine Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) aufweist, wobei die Steuersignal-Erzeugungsschaltung (730, 830, 930, CTRL SIG GEN0 bis CTRL SIG GEN7) weiterhin ein Maskiersteuersignal (SDM) basierend auf dem Eingabesteuersignal gemäß dem Modusregister-Einstellungssignal erzeugt, und die Daten-Maskierschaltung (850, 950, MASK, MASK0 bis MASK7) stoppt, dass Daten, welche dem Eingabedatensignal entsprechen, zu der Mehrzahl von Speicherbänken (BANK; BANK0 bis BANK7) in Antwort auf das Maskiersteuersignal (SDM) geschrieben werden.
  30. Halbleiterspeichervorrichtung (100, 200, 1000, 1400a, 1400b, 1400c, 1400d, 1400e, 1740, 1830) nach Anspruch 26, wobei die Schreibschaltung (600, 700, 800, 1020, WRC, WRC0 bis WRC7) eine Schreib-Treiberschaltung (WR DRV, WR DRV0 bis WR DRV7) aufweist, welche eine Eingabe-/Ausgabe-Leitung gemäß einer Ausgabe der Invertierschaltung (610, 710, 810, 910, INV0 bis INV7) treibt, um die Daten zu der Speicherbank (BANK; BANK0 bis BANK7) zu schreiben.
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