KR100546335B1 - 데이터 반전 스킴을 가지는 반도체 장치 - Google Patents

데이터 반전 스킴을 가지는 반도체 장치 Download PDF

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Abstract

데이터 반전 스킴을 가지는 반도체 장치가 개시된다. 본 발명에 따른 반도체 장치는 복수의 데이터 입출력 인터페이스 수단들, 입력 데이터 스트로브 신호를 입력하는 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들 및 출력 데이터 스트로브 신호를 출력하는 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들을 구비한다. 본 발명의 반도체 장치는 또한 입력 데이터 반전 회로, 출력 데이터 반전 회로 및 데이터 제어 회로를 구비한다. 입력 데이터 반전회로는 입력 데이터 반전 플래그에 응답하여 입력 데이터를 반전하고, 출력 데이터 반전 회로는 출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그를 발생하며 출력 데이터 반전 플래그에 응답하여 출력 데이터를 반전한다. 데이터 제어 회로는 입력 데이터 및 출력 데이터의 입출력을 제어한다. 그리고, 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 출력 데이터 반전 플래그를 출력하고, 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 입력 데이터 반전 플래그를 입력한다.

Description

데이터 반전 스킴을 가지는 반도체 장치{Semiconductor device with data inversion scheme}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 통상의 데이터 반전 스킴을 가지는 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 통상의 데이터 반전 스킴을 가지는 반도체 메모리 장치의 볼 다이어그램의 일 예를 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 5는 도 4에 도시된 데이터 반전 회로의 일 구현예를 나타내는 블록도이다.
도 6은 도 4에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 8은 도 7에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 10은 도 9에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 12는 도 11에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명에 따른 반도체 메모리 장치의 볼 다이어그램의 일 예를 나타내는 도면이다.
본 발명은 반도체 장치에 관한 것으로, 특히, 데이터 반전 스킴을 가지며, 데이터 스트로브 신호를 사용하는 반도체 장치에 관한 것이다.
반도체 장치의 동작 속도를 높이기 위하여 반도체 장치의 동작 주파수가 끊임없이 증가되어 왔다. 이와 더불어 동시에 입출력되는 데이터 비트의 수를 증가시키기 위하여 데이터 입출력 핀(DQ)의 수도 증가되어 왔다. 최근에는 500MHz(1Gbps) 이상의 주파수로 동작하고, 32개의 데이터 입출력 핀(DQ)을 가지는 초고속 반도체 장치도 일반화되고 있는 추세이다.
32개의 DQ 핀이 동시에 동작할 때 데이터 출력 전압에는 엄청난 잡음이 유기되는데, 이를 통상 동시 스위칭 잡음(Simultaneous Switching Noise, 이하 SSN이라 함)이라 한다. 많은 양의 SSN은 데이터 출력 신호의 파형을 손상시켜, 신호 충실도(signal integrity)를 떨어뜨린다.
상술한 바와 같이, 고속으로 동작하는 반도체 장치에서 문제가 되는 신호 충실도를 향상시키기 위한 하나의 방법으로서, 데이터 반전 스킴을 사용하는 반도체 장치가 많다. 데이터 반전(Data Inversion)이란, 반도체 장치에서 현재 출력될 소정 비트수의 데이터를 이전에 출력된 데이터와 비트별로 비교하여 토글링(toggling)된 비트의 수가 반 이상일 때, 현재 출력되는 데이터를 모두 반전(Inversion)하여 출력하는 스킴이다. 데이터 반전에 의하여 토글링되는 비트의 수가 감소함으로써, 신호 충실도가 향상될 수 있다.
한편, 반도체 장치는 일반적으로 데이터의 입출력시 데이터의 타이밍을 알리기 위한 데이터 스트로브 신호를 함께 입출력한다.
도 1은 통상의 데이터 반전 스킴을 가지는 반도체 메모리 장치(10)의 개략적인 블록도이다. 이를 참조하면, 반도체 메모리 장치(10)는 메모리셀 어레이(12), 데이터 입출력 회로(13_i, i=1~4)를 구비한다.
데이터 입출력 회로(13_i, i=1~4)는 4개 구비되는데, 구성이 동일하므로, 하나의 데이터 입출력 회로(13_1)에 대해서만 구체적으로 기술된다.
데이터 입출력 회로(13_1)는 출력 데이터 스트로브 신호 핀(1a), 입력 데이터 스트로브 신호 핀(1b), 8개의 데이터 입출력 핀들(1c), 데이터 마스크 신호 핀(1d), 데이터 제어 회로(15_1), 입력 버퍼(17_1), 출력 버퍼(18_1) 및 데이터 반전 회로(14_1)를 포함한다. 먼저 외부에서 입력되는 데이터가 처리되는 과정을 살펴본다. 8개의 데이터 입출력 핀들(1c)을 통해서 입력되는 8비트의 데이터들(DQ1~DQ8)은 데이터 제어 회로(15_1)에서 입력 데이터 스트로브 신호(WDQS1)에 의하여 스트로빙되어 데이터 반전 회로(14_1)로 입력된다. 이 때, 데이터 제어 회로(15_1)는 데이터 마스크 신호 핀(1d) 및 입력 버퍼(17_1)를 통해 입력되는 데이터 마스크 신호(DM1)에 따라 수신된 데이터를 메모리셀 어레이(12)에 실제로 기입할지 여부를 결정한다. 입력 데이터 스트로브 신호(WDQS1)는 메모리 장치(10)의 외부로부터 입력 데이터와 함께 수신되는 신호이다.
입력 데이터의 반전 여부를 나타내는 신호인 입력 데이터 반전 플래그(DIM)는 입력 데이터 반전 플래그 핀(1e)을 통하여 데이터 반전 회로(14_1)로 입력된다. 입력 데이터 반전 플래그(DIM)는 모든 데이터 반전 회로(14_i, i=1~4)로 공통적으로 입력된다. 데이터 반전 회로(14_1)는 입력 데이터 반전 플래그(DIM)에 따라 수신된 입력 데이터를 반전하거나 반전하지 않고 메모리셀 어레이(12)로 보낸다.
메모리셀 어레이(12)에서 독출되어 외부로 출력되는 데이터가 처리되는 과정을 살펴본다. 메모리셀 어레이(12)로부터 독출된 8비트의 데이터는 데이터 반전 회로(14_1)에 입력된다. 데이터 반전 회로(14_1)는 메모리셀 어레이(12)로부터 수신되는 데이터의 반전 여부를 결정한다. 데이터 반전이 결정되면 데이터 반전 회로(14_1)는 독출된 데이터를 반전하여 출력한다. 이와 아울러, 데이터 반전 회로(14_1)는 데이터가 반전되었음을 알려주는 출력 데이터 반전 플래그(OIF1)를 출력한다. 데이터 반전 회로(14_1)에서 출력되는 8비트의 데이터는 데이터 제어 회로(15_1)와 데이터 입출력 핀들(1c)을 통하여 외부로 출력되고, 1비트의 출력 데이터 반전 플래그(OIF1)는 출력 버퍼(18_1)와 데이터 마스크 신호 핀(1d)을 통하여 외부로 출력된다. 따라서, 데이터 마스크 신호 핀(1d)은 데이터의 입력시에는 데이터 마스크 신호(DM1)를 수신하는데 사용되고, 데이터의 출력시에는 출력 데이터 반전 플래그(OIF1)를 출력하는데 사용된다. 출력 데이터 스트로브 신호(RDQS1)는 스트로브 신호 발생 회로(16_1)에서 생성되어 출력 데이터 스트로브 신호 핀(1a)을 통해 외부로 출력된다.
도 1에 도시된 반도체 메모리 장치(10)는 출력 데이터에 대해서 8비트 단위로 반전 여부를 결정한다. 그러나, 입력 데이터는 32비트 전체에 대해서 반전되든지 또는 반전되지 않고 메모리 장치(10)로 입력된다. 이는 반도체 메모리 장치(10)로 데이터를 보내는 컨트롤러(미도시)가 통상적으로 32비트 단위로 출력 데이터(메모리 입장에서는 입력 데이터)의 반전 여부를 결정하기 때문이다.
도 2는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 2에는 하나의 데이터 입출력 회로(13_1)를 기준으로 타이밍도가 도시되어 있는데, 이러한 동작은 다른 데이터 입출력 회로(13_2~13_4)에도 동일하게 적용된다.
먼저, 타이밍도의 왼쪽 부분(22)을 참조하면, 시스템 클럭(CLK)에 동기되어 입력 데이터 스트로브 신호(WDQS1)와 데이터(WDQ)가 입력된다. 일반적으로 입력 데 이터(WDQ)는 시스템 클럭(CLK)의 에지(edge)와 입력 데이터(WDQ)의 중심(center)이 맞도록 정렬된다. 입력 데이터(WDQ)와 함께 입력 데이터 반전 플래그(DIM)와 데이터 마스크 신호(DM1)가 함께 입력된다. 입력 데이터(WDQ)는 도 1에 도시된 8비트의 입력 데이터(DQ1~DQ8)중 특정되지 않은 한 비트를 나타낸다.
한편, 데이터의 출력시의 타이밍도(24)를 보면, 시스템 클럭(CLK)에 동기되어 출력 데이터 스트로브 신호(RDQS1)와 출력 데이터(RDQ)가 출력된다. 일반적으로 출력 데이터(RDQ)는 시스템 클럭(CLK)의 에지와 출력 데이터(RDQ)의 에지가 맞도록 정렬된다. 출력 데이터와 함께 출력 데이터 반전 플래그(OIF1)가 함께 출력된다. 데이터 마스크 신호(DM1)와 출력 데이터 반전 플래그(OIF1)는 동일한 핀(도 1의 1d)을 이용한다.
도 3은 도 1에 도시된 반도체 메모리 장치(10)의 볼 다이어그램의 일 예를 나타내는 도면이다.
도 3의 반도체 메모리 장치는 144핀 BGA(ball grid array) 패키지 장치이다. 이를 참조하면, 메모리 장치는 4개의 입력 데이터 스트로브 신호 핀들(WDQSi, i=0~3), 4개의 출력 데이터 스트로브 신호 핀들(RDQSi, i=0~3), 32개의 데이터 입출력 핀들(DQi, i=0~31), 4개의 데이터 마스크 신호 핀들(DMi, i=0~3), 1개의 입력 데이터 반전 플래그 핀(DIM) 외에 다수의 어드레스 핀들(Ai, i=0~11), 다수의 전원 핀들(VSS, VSSQ, VDD, VDDQ) 등을 구비한다.
상술한 바와 같이, 통상의 데이터 반전 스킴을 가지는 반도체 메모리 장치는 입력 데이터 반전 플래그(DIM)를 수신하기 위하여 별도의 핀, 즉 입력 데이터 반전 플래그 전용 핀(도 1의 또는 도 3의 DIM)을 필요로 한다. 또한, 통상의 데이터 반전 스킴을 가지는 반도체 메모리 장치는 입력 데이터 반전 플래그를 수신하는데 필요한 핀의 수를 최소화하기 위하여 1비트의 입력 데이터 반전 플래그가 사용되므로, 입력 데이터 전체(도 1에서 32비트)에 대하여 반전 여부가 결정되어야 한다. 따라서, 바이트(byte) 단위로 입력 데이터의 반전 여부가 결정될 수 없으므로, 바이트 단위의 데이터 셋업 시간(setup time) 및/또는 홀드 시간(hold time)을 개선하기가 어렵다.
따라서 본 발명이 이루고자 하는 기술적 과제는 데이터 반전 스킴을 구현하는데 있어서, 추가적인 핀의 할당을 필요로 하지 않으며, 신호 충실도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 장치는 반도체 메모리 장치로서, 메모리셀 어레이; 및 외부로부터 입력 데이터를 수신하여 상기 메모리셀 어레이로 전달하고 상기 메모리셀 어레이로부터 출력 데이터를 수신하여 외부로 전송하기 위한 둘 이상의 데이터 입출력 회로들을 구비하며, 상기 둘 이상의 데이터 입출력 회로들의 각각은 입력 데이터 스트로브 신호에 응답하여 상기 입력 데이터를 스트로빙하는 데이터 입력 제어 회로; 입력 데이터 반전 플래그에 응답하여 상기 입력 데이터를 반전하고, 상기 출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그를 발생하며 상기 출력 데이터 반전 플래그에 응답하 여 상기 출력 데이터를 반전하는 데이터 반전 회로; 상기 출력 데이터가 상기 반도체 메모리 장치의 외부로 출력되도록 제어하는 데이터 출력 제어 회로; 출력 데이터 스트로브 신호를 출력하고, 상기 입력 데이터 반전 플래그를 입력하는 출력 데이터 스트로브 신호 인터페이스 수단; 및 상기 입력 데이터 스트로브 신호를 입력하는 입력 데이터 스트로브 신호 인터페이스 수단을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치는 복수의 데이터 입출력 인터페이스 수단들; 입력 데이터 스트로브 신호를 입력하는 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들; 출력 데이터 스트로브 신호를 출력하는 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들; 입력 데이터 반전 플래그에 응답하여 입력 데이터를 반전하는 입력 데이터 반전 회로; 출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그를 발생하며 상기 출력 데이터 반전 플래그에 응답하여 상기 출력 데이터를 반전하는 출력 데이터 반전 회로; 및 상기 입력 데이터 및 상기 출력 데이터의 입출력을 제어하는 데이터 제어 회로를 구비하며, 상기 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 출력 데이터 반전 플래그를 출력하고, 상기 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 입력 데이터 반전 플래그를 입력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 장치는 복수의 데이터 입출력 인터페이스 수단들; 입력 데이터 스트로브 신호를 입력하는 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들; 출력 데이터 스 트로브 신호를 출력하는 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들; 데이터 마스크 신호를 입력하는 둘 이상의 데이터 마스크 신호 인터페이스 수단들; 입력 데이터 반전 플래그에 응답하여 입력 데이터를 반전하는 입력 데이터 반전 회로; 출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그를 발생하며 상기 출력 데이터 반전 플래그에 응답하여 상기 출력 데이터를 반전하는 출력 데이터 반전 회로; 및 상기 입력 데이터 및 상기 출력 데이터의 입출력을 제어하며, 상기 입력 데이터 마스크 신호에 응답하여 상기 입력 데이터의 메모리 소자로의 기입 여부를 제어하는 데이터 제어 회로를 구비하며, 상기 둘 이상의 데이터 마스크 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 출력 데이터 반전 플래그를 출력하고, 상기 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 입력 데이터 반전 플래그를 입력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치(40)를 개략적으로 나타내는 블록도이다.
이를 참조하면, 반도체 메모리 장치(40)는 메모리셀 어레이(42) 및 데이터 입출력 회로(43_i, i=1~4)를 구비한다.
데이터 입출력 회로(43_i, i=1~4)는 외부로부터 입력 데이터를 수신하여 메모리셀 어레이(42)로 기입하고 메모리셀 어레이(42)로부터 독출되는 출력 데이터를 외부로 출력하기 위한 회로이다.
본 실시예에서는 데이터 입출력 회로(43_i, i=1~4)는 4개 구비된다. 각 데이터 입출력 회로(43_i, i=1~4)는 복수의 핀들(4a~4d, 4e~4h, 4i~4l, 4m~4p), 데이터 반전 회로(44_i, i=1~4), 데이터 제어회로(45_i, i=1~4) 및 스트로브 신호 발생기(46_i, i=1~4)를 포함한다.
각 데이터 입출력 회로(43_i, i=1~4)는 그 구성이 상호 동일하므로, 제1 데이터 입출력 회로(43_1)에 대해서 상세히 설명하고 나머지에 대해서는 설명이 중복되므로 생략한다.
데이터 입출력 회로(43_1)의 복수의 핀들(4a~4d)에는 출력 데이터 스트로브 신호 핀(4a), 입력 데이터 스트로브 신호 핀(4b), 데이터 입출력 핀들(4c), 데이터 마스크 신호 핀(4d) 등이 있다. 데이터 입출력 핀들(4c)은 8비트의 데이터(DQ1~DQ8)를 병렬로 입/출력하기 위한 8개의 핀들을 포함한다. 데이터 마스크 신호 핀(4d)으로는 입력 데이터의 마스킹 여부를 나타내는 데이터 마스크 신호(DM1)가 입력된다. 예를 들어, 데이터 마스크 신호(DM1)가 소정의 제1 로직 레벨일 때는 8비트의 입력 데이터(DQ1~DQ8)는 메모리셀 어레이(42)로 기입되지만, 데이터 마스크 신호(DM1)가 소정의 제2 로직 레벨일 때는 8비트의 입력 데이터(DQ1~DQ8)는 메모리셀 어레이(42)로 기입되지 않는다.
출력 데이터 스트로브 신호 핀(4a)은 데이터의 출력시에는 스트로브 신호 발생기(46_1)로부터 발생되는 출력 데이터 스트로브 신호(RDQS1)를 출력하고, 데이터의 입력시에는 입력 데이터 반전 플래그(IIF1)를 입력한다. 입력 데이터 반전 플래그(IIF1)는 데이터 입출력 핀들(4c)로 입력되는 8비트 데이터의 반전 여부를 나타내는 신호이다. 입력 데이터 스트로브 신호 핀(4b)은 데이터의 입력시에는 입력 데이터 스트로브 신호(WDQS1)를 입력하고, 데이터의 출력시에는 출력 데이터 반전 플래그(OIF1)를 출력한다. 출력 데이터 반전 플래그(OIF1)는 메모리셀 어레이(42)로부터 독출되어 데이터 입출력 핀들(4c)을 통해 외부로 출력되는 8비트 데이터의 반전 여부를 나타내는 신호이다.
본 실시예의 반도체 메모리 장치(40)는 외부와의 인터페이스 수단으로서 핀(pin)을 사용하나, 볼(ball)과 같은 다른 인터페이스 수단이 사용될 수 있음은 자명하다.
데이터 제어 회로(45_1)는 데이터의 입력시에는 입력 데이터 스트로브 신호(WDQS1)에 응답하여 8 비트의 입력 데이터(DQ1~DQ8)를 스트로빙한다. 이 때, 데이터 제어 회로(45_1)는 데이터 마스크 신호 핀(4d)을 통해 입력되는 데이터 마스크 신호(DM1)에 따라 수신된 데이터(DQ1~DQ8)를 메모리셀 어레이(42)에 실제로 기입할지 여부를 결정한다.
또한, 데이터 제어 회로(45_1)는 데이터의 출력시에는 데이터 반전 회로(44_1)로부터 출력되는 8비트의 데이터를 처리하여 데이터 입출력 핀들(4c)을 통하여 외부로 출력한다.
데이터 반전 회로(44_1)는 데이터 제어 회로(45_1)로부터 8비트의 데이터를 수신하고, 입력 데이터 반전 플래그(IIF1)에 응답하여 수신된 데이터를 반전한다. 데이터 반전 회로(44_1)는 또한 메모리셀 어레이(42)로부터 독출되는 8비트의 출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그(OIF1)를 발생하며, 출력 데이터 반전 플래그(OIF1)에 응답하여 출력 데이터를 반전한다.
데이터 반전 회로(44_i, i=1~4)의 일 구현예가 도 5에 도시된다. 이를 참조하면, 데이터 반전 회로(44_i, i=1~4)는 입력 데이터 반전부(52), 반전 결정부(54) 및 출력 데이터 반전부(56)를 포함한다. 입력 데이터 반전부(52)는 4비트의 입력 데이터 반전 플래그(IIFi, i=1~4) 중 8비트의 입력 데이터(WDQ)에 해당하는 입력 데이터 반전 플래그에 응답하여 8비트의 입력 데이터(WDQ)를 반전시키거나 또는 반전시키지 않고 메모리셀 어레이(42)로 출력한다. 예를 들어, 입력 데이터 반전부(52)는 입력 데이터 반전 플래그(IIF1)가 제1 로직 레벨('1')일 때는 입력 데이터(WDQ)를 반전시키고, 입력 데이터 반전 플래그(IIF1)가 제2 로직 레벨('0')일 때는 입력 데이터(WDQ)를 반전시키지 않는다.
반전 결정부(54)는 메모리셀 어레이(42)로부터 독출되는 8비트의 데이터를 반전시킬지 여부를 결정하여, 해당 출력 데이터 반전 플래그(OIFi, i=1~4)를 발생한다. 반전 결정부(54)는 현재 출력되어야 할 8비트의 데이터와 이전에 출력된 8비트의 데이터를 비교하여 데이터의 반전 여부를 결정할 수 있다. 또는 반전 결정부(54)는 현재 출력되어야 할 8비트의 데이터에서 소정 로직레벨('1' 또는 '0')의 비트 수에 따라 데이터의 반전 여부를 결정할 수도 있다. 출력 데이터 반전 부(56)는 출력 데이터 반전 플래그(OIFi, i=1~4) 중 출력 데이터(RDQ)에 해당하는 출력 데이터 반전 플래그에 응답하여 출력 데이터(RDQ)를 반전시키거나 반전시키지 않고 출력한다.
상술한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리 장치(40)는 데이터 입력시에 입력 데이터 스트로브 신호(WDQSi, i=1~4)를 입력하는데 사용되는 핀들(4b, 4f, 4j, 4n)을 출력 데이터 반전 플래그(OIFi, i=1~4)를 출력하는데 사용하고, 데이터 출력시에 출력 데이터 스트로브 신호(RDQSi, i=1~4)를 출력하는데 사용되는 핀들(4a, 4e, 4i, 4m)을 입력 데이터 반전 플래그(IIFi, i=1~4)를 입력하는데 사용한다. 따라서, 도 1에 도시된 통상의 데이터 반전 스킴을 가지는 반도체 메모리 장치(10)와 비교할 때, 반도체 메모리 장치(40)는 입력 데이터 반전 플래그(도 1의 DIM)를 위한 핀(도 1의 1e)을 별도로 구비할 필요가 없다. 또한, 입력 데이터에 대해서도 8비트 단위로 반전 여부가 결정될 수 있으므로, 32비트 단위로 반전 여부가 결정되는 도 1의 반도체 메모리 장치(10)에 비하여 데이터의 특성(특히, 신호 충실도)이 더욱 개선될 수 있다.
본원 발명은 반도체 메모리 장치 뿐만 아니라 메모리 장치와 데이터를 주고 받는 컨트롤러에도 적용될 수 있다.
도 6은 도 4에 도시된 메모리 장치(40)의 동작을 설명하기 위한 타이밍도이다. 도 6에는 하나의 데이터 입출력 회로(43_1)를 기준으로 타이밍도가 도시되어 있으나, 이러한 타이밍 관계는 다른 데이터 입출력 회로(43_2~43_4)에도 동일하게 적용된다. 도 6에서, 동일한 핀을 이용하는 두 개의 신호들(WDQ1&OIF1, IIF1, RDQS1, WDQ&RDQ)은 하나의 그래프로 표시된다. 전자의 신호들(WDQS1, IIF1, WDQ)은 데이터 입력시에 나타나는 신호들이며, 후자의 신호들(OIF1, RDQS1, RDQ)는 데이터의 출력시 나타나는 신호들이다. 이러한 규칙들은 다른 타이밍도(도8, 도 10, 도 12)에서도 동일하게 적용된다.
도 6에 도시된 타이밍도의 왼쪽 부분(62)은 데이터를 입력할 때의 타이밍도이다. 외부로부터 수신되는 입력 데이터(WDQ)와 함께, 입력 데이터 스트로브 신호(WDQS1)가 시스템 클럭(CLK)에 동기되어 입력된다. 이 때, 입력 데이터(WDQ)의 반전 여부를 나타내는 입력 데이터 반전 플래그(IIF1)도 함께 입력된다. 또한, 입력 데이터(WDQ)의 마스킹 여부를 나타내는 데이터 마스크 신호(DM1)도 입력된다.
타이밍도의 오른쪽 부분(64)은 데이터를 출력할 때의 타이밍도이다. 메모리셀 어레이로부터 독출되어 출력되는 출력 데이터(RDQ)와 함께, 출력 데이터 스트로브 신호(RDQS1)가 시스템 클럭(CLK)에 동기되어 출력된다. 이 때, 출력 데이터(DQ)의 반전 여부를 나타내는 출력 데이터 반전 플래그(OIF1)도 함께 출력된다.
도 6에 도시된 바와 같이, 출력 데이터 반전 플래그(OIF1)는 입력 데이터 스트로브 신호(WDQS1)와 핀(4b)을 공유하고, 입력 데이터 반전 플래그(IIF1)는 출력 데이터 스트로브 신호(RDQS1)와 핀(4a)을 공유한다.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치(70)를 개략적으로 나타내는 블록도이다. 이를 참조하면, 반도체 메모리 장치(70)는 메모리셀 어레이(72) 및 데이터 입출력 회로(73_i, i=1~4)를 구비한다.
도 7의 반도체 메모리 장치(70) 역시 도 4의 반도체 메모리 장치(40)와 마찬 가지로, 4개의 데이터 입출력 회로(73_i, i=1~4)를 구비한다. 제1 내지 제4 데이터 입출력 회로(73_i, i=1~4)는 복수의 핀들(7a~7d, 7e~7h, 7i~7l, 7m~7p), 데이터 반전회로(74_i, i=1~4), 데이터 제어회로(75_i, i=1~4) 및 스트로브 신호 발생기(76_i, i=1~4)를 포함한다.
제1 내지 제4 데이터 입출력 회로(73_i, i=1~4)의 데이터 반전회로(74_i, i=1~4), 데이터 제어회로(75_i, i=1~4) 및 스트로브 신호 발생기(76_i, i=1~4)는 도 4에 도시된 데이터 입출력 회로(43_i, i=1~4)의 데이터 반전회로(44_i, i=1~4), 데이터 제어회로(45_i, i=1~4) 및 스트로브 신호 발생기(76_i, i=1~4)와 각각 유사하다. 따라서, 이들 구성 요소들에 대한 상세한 설명은 생략된다.
다만, 본 발명의 제1 실시예에 따른 반도체 메모리 장치(40)와의 차이점을 살펴보면 다음과 같다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치(70)는 출력 데이터 반전 플래그(OIFi, i=1~4)를 출력하는데 있어서, 데이터 마스크 신호 핀들(7d, 7h, 7l, 7p)을 사용한다. 따라서, 데이터 마스크 신호 핀들(7d, 7h, 7l, 7p)은 데이터의 입력시에는 입력 데이터의 각 8비트(DQ1~DQ8, DQ9~DQ16, DQ17~DQ24, DQ25~DQ32)에 대한 마스킹 여부를 나타내는 데이터 마스크 신호들(DMi, i=1~4)을 입력하고, 데이터의 출력시에는 출력 데이터의 각 8비트(DQ1~DQ8, DQ9~DQ16, DQ17~DQ24, DQ25~DQ32)에 대한 반전 여부를 나타내는 출력 데이터 반전 플래그(OIFi, i=1~4)를 출력한다.
그리고, 출력 데이터 스트로브 신호 핀(7a, 7e, 7i, 7m)은 데이터의 출력시에는 스트로브 신호 발생기들(76_i, i=1~4)로부터 각각 발생되는 출력 데이터 스트 로브 신호들(RDQSi, i=1~4)을 각각 출력하고, 데이터의 입력시에는 입력 데이터 반전 플래그(IIFi, i=1~4)를 각각 입력한다. 입력 데이터 스트로브 신호 핀(7b, 7f, 7j, 7m)은 입력 데이터 스트로브 신호(WDQSi, i=1~4)를 각각 입력한다. 데이터 입출력 핀들(7c, 7g, 7k, 7o)은 도 4에 도시된 데이터 입출력 핀들(4c, 5g, 5k, 7o)과 동일한 역할을 한다.
도 8은 도 7에 도시된 메모리 장치(70)의 동작을 설명하기 위한 타이밍도이다. 도 8에는 도 6에서와 마찬가지로, 하나의 데이터 입출력 회로(73_1)를 기준으로 타이밍도가 도시되어 있으나, 이러한 타이밍 관계는 다른 데이터 입출력 회로(73_2~73_4)에도 동일하게 적용된다.
도 8에 도시된 타이밍도의 왼쪽 부분(82)은 데이터를 입력할 때의 타이밍도이다. 외부로부터 수신되는 입력 데이터(WDQ)와 함께, 입력 데이터 스트로브 신호(WDQS1)가 시스템 클럭(CLK)에 동기되어 입력된다. 이 때, 입력 데이터(WDQ)의 반전 여부를 나타내는 입력 데이터 반전 플래그(IIF1)도 함께 입력된다. 또한, 입력 데이터(WDQ)의 마스킹 여부를 나타내는 데이터 마스크 신호(DM1)도 입력된다.
타이밍도의 오른쪽 부분(84)은 데이터를 출력할 때의 타이밍도이다. 메모리셀 어레이로부터 독출되어 출력되는 출력 데이터(RDQ)와 함께, 출력 데이터 스트로브 신호(RDQS1)가 시스템 클럭(CLK)에 동기되어 출력된다. 이 때, 출력 데이터(1DQ)의 반전 여부를 나타내는 출력 데이터 반전 플래그(OIF1)도 함께 입력된다.
도 8에 도시된 바와 같이, 출력 데이터 반전 플래그(OIF1)는 데이터 마스크 신호(DM1)와 핀(7d)을 공유하고, 입력 데이터 반전 플래그(IIF1)는 출력 데이터 스트로브 신호(RDQS1)와 핀(7a)을 공유한다.
상술한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 메모리 장치(70)는 데이터 입력시에 데이터 마스크 신호(DMi, i=1~4)를 입력하는데 사용되는 핀들(7d, 7h, 7l, 7p)을 출력 데이터 반전 플래그(OIFi, i=1~4)를 출력하는데 사용하고, 데이터 출력시에 출력 데이터 스트로브 신호(RDQSi, i=1~4)를 출력하는데 사용되는 핀들(7a, 7e, 7i, 7m)을 입력 데이터 반전 플래그(IIFi, i=1~4)를 입력하는데 사용한다. 따라서, 반도체 메모리 장치(70) 역시 입력 데이터 반전 플래그(도 1의 DIM)를 위한 핀(도 1의 1e)을 별도로 구비할 필요가 없다. 또한, 입력 데이터에 대해서도 8비트 단위로 반전 여부가 결정될 수 있으므로, 32비트 단위로 반전 여부가 결정되는 도 1의 반도체 메모리 장치(10)에 비하여 데이터의 특성(특히, 신호 충실도)이 더욱 개선될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 반도체 메모리 장치(90)를 개략적으로 나타내는 블록도이다. 이를 참조하면, 반도체 메모리 장치(90)는 메모리셀 어레이(92) 및 데이터 입출력 회로(93_i, i=1~4)를 구비한다.
도 9의 반도체 메모리 장치(90) 역시 도 4의 반도체 메모리 장치(40)와 마찬가지로, 4개의 데이터 입출력 회로(93_i, i=1~4)를 구비한다. 제1 내지 제4 데이터 입출력 회로(93_i, i=1~4)는 복수의 핀들(9a~9d, 9e~9h, 9i~9l, 9m~9p), 데이터 반전회로(94_i, i=1~4), 데이터 제어회로(95_i, i=1~4) 및 스트로브 신호 발생기(96_i, i=1~4)를 포함한다.
제1 내지 제4 데이터 입출력 회로(93_i, i=1~4)의 데이터 반전회로(94_i, i=1~4), 데이터 제어회로(95_i, i=1~4) 및 스트로브 신호 발생기(96_i, i=1~4)는 도 4에 도시된 데이터 입출력 회로(43_i, i=1~4)의 데이터 반전회로(44_i, i=1~4), 데이터 제어회로(45_i, i=1~4) 및 스트로브 신호 발생기(76_i, i=1~4)와 각각 유사하다. 따라서, 이들 구성 요소들에 대한 상세한 설명은 생략된다.
다만, 본 발명의 제1 실시예에 따른 반도체 메모리 장치(40)와의 차이점을 살펴보면 다음과 같다.
본 발명의 제3 실시예에 따른 반도체 메모리 장치(90)는 출력 데이터에 대해서는 8비트 단위로 반전 여부를 결정한다. 따라서, 도 4에 도시된 반도체 메모리 장치(40)와 마찬가지로, 4비트의 출력 데이터 반전 플래그(OIFi, i=1~4)를 입력 데이터 스트로브 신호 핀들(9b, 9f, 9j, 9n)을 통해 각각 출력한다.
반면, 입력 데이터에 대해서는 32비트 단위로 반전 여부가 결정된다. 즉, 반도체 메모리 장치(90)와 데이터를 송수신하는 컨트롤러(미도시)가 32비트 데이터에 대하여 반전 여부를 결정하여, 한 비트의 반전 플래그(IIF)를 반도체 메모리 장치(90)에 송신하는 경우이다.
따라서, 반도체 메모리 장치(90)는 모든 출력 데이터 스트로브 신호 핀들(9a, 9e, 9i, 9m)을 입력 데이터 반전 플래그(IIF)를 수신하는데 사용할 필요가 없고, 이들 핀 중 하나만 사용해도 된다. 도 9에서는 출력 데이터 스트로브 신호 핀(9m)이 입력 데이터 반전 플래그(IIF)를 수신하는데 할당된다. 입력 데이터 반전 플래그(IIF)는 각 데이터 반전 회로(94_i, i=1~4)로 입력된다.
도 10은 도 9에 도시된 메모리 장치(90)의 동작을 설명하기 위한 타이밍도이다. 도 9 및 도 10을 참조하여, 메모리 장치(90)의 동작을 설명하면 다음과 같다. 도 10에는 데이터 입출력 회로(93_4)를 기준으로 타이밍도가 도시되어 있다.
도 10에 도시된 타이밍도의 왼쪽 부분(102)은 데이터를 입력할 때의 타이밍도이다. 외부로부터 수신되는 입력 데이터(WDQ)와 함께, 입력 데이터 스트로브 신호(WDQS4)가 시스템 클럭(CLK)에 동기되어 입력된다. 이 때, 32비트 전체 입력 데이터의 반전 여부를 나타내는 입력 데이터 반전 플래그(IIF)도 함께 입력된다. 또한, 8비트의 입력 데이터(WDQ)의 마스킹 여부를 나타내는 데이터 마스크 신호(DM4)도 입력된다.
타이밍도의 오른쪽 부분(104)은 데이터를 출력할 때의 타이밍도이다. 메모리셀 어레이로부터 독출되어 출력되는 출력 데이터(RDQ)와 함께, 출력 데이터 스트로브 신호(RDQS4)가 시스템 클럭(CLK)에 동기되어 출력된다. 이 때, 8비트의 출력 데이터(RDQ)의 반전 여부를 나타내는 출력 데이터 반전 플래그(OIF4)도 함께 입력된다.
출력 데이터 반전 플래그(OIF4)는 입력 데이터 스트로브 신호(WDQS4)와 핀(9n)을 공유한다. 도 10에 도시되지 않은 출력 데이터 반전 플래그들(OIF1,2,3) 역시 입력 데이터 스트로브 신호들(WDQS1,2,3)과 각각 핀을 공유한다. 반면, 입력 데이터 반전 플래그(IIF)는 출력 데이터 스트로브 신호(RDQS4)와 핀(9m)을 공유하지만, 다른 출력 데이터 스트로브 신호들(RDQS1,2,3)은 도 10에 도시된 바와 같이 입력 데이터 반전 플래그(IIF)와 핀을 공유하지는 않는다.
본 발명의 제3 실시예에 따른 반도체 메모리 장치(90)는 입력 데이터에 대해서는 32비트 단위로 반전 여부가 결정되므로, 도 1의 반도체 메모리 장치(10)에 비하여 데이터의 특성에 있어서는 별 차이가 없을 수도 있다. 그러나, 본 발명의 제3 실시예에 따른 반도체 메모리 장치(90) 역시 입력 데이터 반전 플래그(도 1의 DIM)를 위한 핀(도 1의 1e)을 별도로 구비할 필요가 없으므로, 핀 활용도 측면에서 통상의 반도체 메모리 장치(도 1의 10)에 비해 더 효율적이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 메모리 장치(110)를 개략적으로 나타내는 블록도이다. 이를 참조하면, 반도체 메모리 장치(110)는 메모리셀 어레이(112) 및 데이터 입출력 회로(113_i, i=1~4)를 구비한다.
메모리셀 어레이(112) 및 데이터 입출력 회로(113_i, i=1~4)는 도 9에 도시된 메모리셀 어레이(92) 및 데이터 입출력 회로(93_i, I=1~4)와 각각 유사하다. 따라서, 이들에 대한 상세한 설명은 생략된다.
다만, 본 발명의 제3 실시예에 따른 반도체 메모리 장치(90)와의 차이점을 살펴보면 다음과 같다. 본 발명의 제4 실시예에 따른 반도체 메모리 장치(110)는 4비트의 출력 데이터 반전 플래그(OIFi, i=1~4)를 DQFUR 데이터 스트로브 시호 핀들(11b, 11f, 11j, 11n) 대신에 데이터 마스크 신호 핀들(11d, 11h, 11l, 11p)을 통해 각각 출력한다.
도 12는 도 11에 도시된 메모리 장치(110)의 동작을 설명하기 위한 타이밍도이다. 도 11 및 도 12를 참조하여, 메모리 장치(110)의 동작을 설명하면 다음과 같다. 도 12에는 데이터 입출력 회로(93_4)를 기준으로 타이밍도가 도시되어 있다.
도 12에 도시된 타이밍도의 왼쪽 부분(122)은 데이터를 입력할 때의 타이밍도이다. 외부로부터 수신되는 입력 데이터(WDQ)와 함께, 입력 데이터 스트로브 신호(WDQS4)가 시스템 클럭(CLK)에 동기되어 입력된다. 이 때, 32비트 전체 입력 데이터의 반전 여부를 나타내는 입력 데이터 반전 플래그(IIF)도 함께 입력된다. 또한, 8비트의 입력 데이터(WDQ)의 마스킹 여부를 나타내는 데이터 마스크 신호(DM4)도 입력된다.
타이밍도의 오른쪽 부분(124)은 데이터를 출력할 때의 타이밍도이다. 메모리셀 어레이로부터 독출되어 출력되는 출력 데이터(RDQ)와 함께, 출력 데이터 스트로브 신호(RDQS4)가 시스템 클럭(CLK)에 동기되어 출력된다. 이 때, 8비트의 출력 데이터(RDQ)의 반전 여부를 나타내는 출력 데이터 반전 플래그(OIF4)도 함께 출력된다.
출력 데이터 반전 플래그(OIF4)는 데이터 마스크 신호(DM4)와 핀(11p)을 공유한다. 도 10에 도시되지 않은 출력 데이터 반전 플래그들(OIF1,2,3) 역시 데이터 마스크 신호들(DM1,2,3)과 각각 핀을 공유한다. 반면, 입력 데이터 반전 플래그(IIF)는 출력 데이터 스트로브 신호(RDQS4)와 핀(11m)을 공유하지만, 다른 출력 데이터 스트로브 신호들(RDQS1,2,3)은 도 12에 도시된 바와 같이 입력 데이터 반전 플래그(IIF)와 핀을 공유하지는 않는다.
본 발명의 제4 실시예에 따른 반도체 메모리 장치(110)도 입력 데이터에 대해서는 32비트 단위로 반전 여부가 결정되므로, 도 1의 반도체 메모리 장치(10)에 비하여 데이터의 특성에 있어서는 별 차이가 없을 수도 있다. 그러나, 본 발명의 제4 실시예에 따른 반도체 메모리 장치(90) 역시 입력 데이터 반전 플래그(도 1의 DIM)를 위한 핀(도 1의 1e)을 별도로 구비할 필요가 없으므로, 핀 활용도 측면에서 통상의 반도체 메모리 장치(도 1의 10)에 비해 더 효율적이다.
도 13은 본 발명에 따른 반도체 메모리 장치의 볼 다이어그램의 일 예를 나타내는 도면이다. 도 13의 반도체 메모리 장치는 144핀 BGA(ball grid array) 패키지 장치이다. 이를 참조하면, 메모리 장치는 4개의 입력 데이터 스트로브 신호 핀들(WDQSi, i=0~3), 4개의 출력 데이터 스트로브 신호 핀들(RDQSi, i=0~3), 32개의 데이터 입출력 핀들(DQi, i=0~31), 4개의 데이터 마스크 신호 핀들(DMi, i=0~3) 외에 다수의 어드레스 핀들(Ai, i=0~11), 다수의 전원 핀들(VSS, VSSQ, VDD, VDDQ) 등을 구비한다. 도 3의 반도체 메모리 장치의 볼 다이어그램과 비교할 때, 본 발명에서는 "DIM"용 볼(또는 핀)을 필요로 하지 않는다. 좀 더 구체적으로 설명하면, 도 3에서는 E열 12행에 위치하는 볼은 "DIM"용으로 할당되어 사용되나, 도 13에서는 E열 12행에 위치하는 볼은 "NC"로서 사용되지 않는다. 따라서, 도 13의 E열 12행에 위치하는 볼은 다른 용도(예를 들어, 전원 공급용)로 사용될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 본 명세서에서는 총 32비트의 데이터를 8비트 단위로 나누어 반전 여부를 결정하는 예들이 기재되어 있으나, 몇 비트 단위로 반전 여부를 결정할지 총 비트수를 얼마로 할지 등은 얼마든지 변경될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 데이터 반전 스킴을 구현하는데 있어서 입력 데이터의 반전 여부를 나타내는 신호를 수신하기 위한 별도의 핀을 필요로 하지 않는다. 또한, 본 발명에 의하면, 출력 데이터 전체가 아니라 소정 비트수(예를 들어 바이트) 단위로 출력 데이터의 반전 여부가 결정될 수 있으므로, 신호 충실도가 향상될 수 있다.

Claims (18)

  1. 메모리셀 어레이; 및
    외부로부터 입력 데이터를 수신하여 상기 메모리셀 어레이로 전달하고 상기 메모리셀 어레이로부터 출력 데이터를 수신하여 외부로 전송하기 위한 둘 이상의 데이터 입출력 회로들을 구비하며,
    상기 둘 이상의 데이터 입출력 회로들의 각각은
    입력 데이터 스트로브 신호에 응답하여 상기 입력 데이터를 스트로빙하는 데이터 입력 제어 회로;
    입력 데이터 반전 플래그에 응답하여 상기 입력 데이터를 반전하고, 상기 출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그를 발생하며 상기 출력 데이터 반전 플래그에 응답하여 상기 출력 데이터를 반전하는 데이터 반전 회로;
    상기 출력 데이터가 상기 반도체 메모리 장치의 외부로 출력되도록 제어하는 데이터 출력 제어 회로;
    출력 데이터 스트로브 신호를 출력하고, 상기 입력 데이터 반전 플래그를 입력하는 출력 데이터 스트로브 신호 인터페이스 수단; 및
    상기 입력 데이터 스트로브 신호를 입력하는 입력 데이터 스트로브 신호 인터페이스 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 입력 데이터 스트로브 신호 인터페이스 수단은
    상기 출력 데이터 반전 플래그를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 둘 이상의 데이터 입출력 회로들의 각각은
    상기 입력 데이터 중 N(N은 1 이상의 자연수) 비트 및 상기 출력 데이터 중 N비트의 입출력을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 입력 데이터 반전 플래그는 상기 입력 데이터의 각 N비트에 대하여 1비트씩 발생되고,
    상기 출력 데이터 반전 플래그는 상기 출력 데이터의 각 N비트에 대하여 1비트씩 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 N은
    8인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 둘 이상의 데이터 입출력 회로의 각각은
    상기 입력 데이터의 상기 메모리셀 어레이로의 기입을 저지하기 위한 데이터 마스크 신호를 입력하고, 상기 출력 데이터 반전 플래그를 출력하는 데이터 마스크 신호 인터페이스 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 복수의 데이터 입출력 인터페이스 수단들;
    입력 데이터 스트로브 신호를 입력하는 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들;
    출력 데이터 스트로브 신호를 출력하는 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들;
    입력 데이터 반전 플래그에 응답하여 입력 데이터를 반전하는 입력 데이터 반전 회로;
    출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그를 발생하며 상기 출력 데이터 반전 플래그에 응답하여 상기 출력 데이터를 반전하는 출력 데이터 반전 회로; 및
    상기 입력 데이터 및 상기 출력 데이터의 입출력을 제어하는 데이터 제어 회로를 구비하며,
    상기 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 출력 데이터 반전 플래그를 출력하고, 상기 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 입력 데이터 반전 플래그를 입력하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 입력 데이터 반전 플래그는 상기 입력 데이터 전체에 대하여 1비트 발생되고,
    상기 출력 데이터 반전 플래그는 상기 출력 데이터의 각 N(1이상의 자연수)비트에 대하여 1비트씩 발생되는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 입력 데이터 반전 플래그는 상기 입력 데이터의 각 N(1이상의 자연수)비트에 대하여 1비트씩 발생되고,
    상기 출력 데이터 반전 플래그는 상기 출력 데이터의 각 N비트에 대하여 1비트씩 발생되는 것을 특징으로 하는 반도체 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 입력 데이터 반전 회로는 상기 입력 데이터를 N 비트씩 나누어 반전 여부를 결정하며,
    상기 출력 데이터 반전 회로는 상기 출력 데이터를 N 비트씩 나누어 반전 여부를 결정하는 것을 특징으로 하는 반도체 장치.
  11. 제 8 항 또는 제 9 항에 있어서, 상기 N은
    8인 것을 특징으로 하는 반도체 장치.
  12. 제 7 항에 있어서, 상기 반도체 장치는
    반도체 메모리 장치인 것을 특징으로 하는 반도체 장치.
  13. 제 7 항에 있어서, 상기 반도체 장치는
    컨트롤러인 것을 특징으로 하는 반도체 장치.
  14. 복수의 데이터 입출력 인터페이스 수단들;
    입력 데이터 스트로브 신호를 입력하는 둘 이상의 입력 데이터 스트로브 신호 인터페이스 수단들;
    출력 데이터 스트로브 신호를 출력하는 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들;
    데이터 마스크 신호를 입력하는 둘 이상의 데이터 마스크 신호 인터페이스 수단들;
    입력 데이터 반전 플래그에 응답하여 입력 데이터를 반전하는 입력 데이터 반전 회로;
    출력 데이터의 반전 여부를 결정하여 출력 데이터 반전 플래그를 발생하며 상기 출력 데이터 반전 플래그에 응답하여 상기 출력 데이터를 반전하는 출력 데이터 반전 회로; 및
    상기 입력 데이터 및 상기 출력 데이터의 입출력을 제어하며, 상기 데이터 마스크 신호에 응답하여 상기 입력 데이터의 메모리 소자로의 기입 여부를 제어하는 데이터 제어 회로를 구비하며,
    상기 둘 이상의 데이터 마스크 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 출력 데이터 반전 플래그를 출력하고, 상기 둘 이상의 출력 데이터 스트로브 신호 인터페이스 수단들 중 적어도 어느 하나는 상기 입력 데이터 반전 플래그를 입력하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 입력 데이터 반전 플래그는 상기 입력 데이터 전체에 대하여 1비트 발생되고,
    상기 출력 데이터 반전 플래그는 상기 출력 데이터의 각 N(1이상의 자연수)비트에 대하여 1비트씩 발생되는 것을 특징으로 하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 입력 데이터 반전 플래그는 상기 입력 데이터의 각 N(1이상의 자연수) 비트에 대하여 1비트씩 발생되고,
    상기 출력 데이터 반전 플래그는 상기 출력 데이터의 각 N비트에 대하여 1비트씩 발생되는 것을 특징으로 하는 반도체 장치.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 입력 데이터 반전 회로는 상기 입력 데이터를 N 비트씩 나누어 반전 여부를 결정하며,
    상기 출력 데이터 반전 회로는 상기 출력 데이터를 N 비트씩 나누어 반전 여부를 결정하는 것을 특징으로 하는 반도체 장치.
  18. 제 15 항 또는 제 16 항에 있어서, 상기 N은
    8인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508722B2 (en) * 2004-01-27 2009-03-24 Micron Technology, Inc. Memory device having strobe terminals with multiple functions
US7139207B2 (en) * 2005-02-25 2006-11-21 Hewlett-Packard Development Company, L.P. Memory interface methods and apparatus
KR100621353B1 (ko) * 2005-11-08 2006-09-07 삼성전자주식회사 데이터 반전 확인 기능을 가지는 데이터 입출력 회로 및이를 포함하는 반도체 메모리 장치
KR100656448B1 (ko) * 2005-11-29 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 ｄｂｉ 신호 생성장치 및 방법
JP4267002B2 (ja) 2006-06-08 2009-05-27 エルピーダメモリ株式会社 コントローラ及びメモリを備えるシステム
KR100824779B1 (ko) * 2007-01-11 2008-04-24 삼성전자주식회사 반도체 메모리 장치의 데이터 출력 경로 및 데이터 출력방법
JP2009076602A (ja) * 2007-09-19 2009-04-09 Panasonic Corp 二波長半導体レーザ装置及びその製造方法
KR100935604B1 (ko) * 2008-08-12 2010-01-07 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로
KR100954109B1 (ko) * 2008-08-29 2010-04-23 주식회사 하이닉스반도체 데이터 입력회로 및 이를 포함하는 반도체 메모리장치
EP3654191B1 (en) * 2009-07-13 2023-08-02 Rambus Inc. Encoding data using combined data mask and data bus inversion
US8260992B2 (en) * 2010-04-12 2012-09-04 Advanced Micro Devices, Inc. Reducing simultaneous switching outputs using data bus inversion signaling
KR20130098681A (ko) 2012-02-28 2013-09-05 삼성전자주식회사 반도체 메모리 장치
KR20130139633A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 집적회로 칩 및 메모리 장치
CN104331251A (zh) * 2014-09-30 2015-02-04 山东华芯半导体有限公司 一种dram数据掩码位的功能扩展方法
KR20160058503A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치
CN107516536B (zh) * 2016-06-15 2020-06-09 合肥兆芯电子有限公司 存储器接口、控制电路单元、存储装置及时脉产生方法
KR20180087496A (ko) * 2017-01-23 2018-08-02 에스케이하이닉스 주식회사 메모리 시스템
US11036578B2 (en) 2018-04-12 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor memory devices and memory systems including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997011420A1 (fr) * 1995-09-18 1997-03-27 Hitachi, Ltd. Procede de commande de bus, circuit de commande de bus et processeur utilisant ledit procede
JP3346999B2 (ja) * 1996-01-08 2002-11-18 株式会社東芝 入出力装置
US5890005A (en) * 1997-06-02 1999-03-30 Nokia Mobile Phones Limited Low power, low interconnect complexity microprocessor and memory interface
US6738880B2 (en) * 2000-06-12 2004-05-18 Via Technologies, Inc. Buffer for varying data access speed and system applying the same
DE10145722A1 (de) * 2001-09-17 2003-04-24 Infineon Technologies Ag Konzept zur sicheren Datenkommunikation zwischen elektronischen Bausteinen
US6671212B2 (en) * 2002-02-08 2003-12-30 Ati Technologies Inc. Method and apparatus for data inversion in memory device
US6898648B2 (en) * 2002-02-21 2005-05-24 Micron Technology, Inc. Memory bus polarity indicator system and method for reducing the affects of simultaneous switching outputs (SSO) on memory bus timing
JP4068427B2 (ja) * 2002-10-08 2008-03-26 エルピーダメモリ株式会社 データインバージョン回路及び半導体装置
JP4505195B2 (ja) * 2003-04-01 2010-07-21 エイティアイ テクノロジーズ インコーポレイテッド メモリデバイスにおいてデータを反転させるための方法および装置
KR100546339B1 (ko) * 2003-07-04 2006-01-26 삼성전자주식회사 차동 데이터 스트로빙 모드와 데이터 반전 스킴을 가지는단일 데이터 스트로빙 모드를 선택적으로 구현할 수 있는반도체 장치

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