KR100954109B1 - 데이터 입력회로 및 이를 포함하는 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 전체 면적을 줄이는 기술에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 데이터 핀마다 구비되어 입력된 데이터에 인버전 정보를 반영하는 다수의 데이터 입력회로; 상기 다수의 데이터 입력회로의 출력 데이터를 전달하기 위한 다수의 글로벌 라인; 및 상기 다수의 글로벌 라인으로부터 전달된 데이터를 저장하는 다수의 메모리 뱅크를 포함한다.
Figure R1020080085487
메모리장치, DBI, 글로벌 라인

Description

데이터 입력회로 및 이를 포함하는 반도체 메모리장치{DATA INPUT CIRCUIT AND SEMICONCUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 데이터 인버전 동작을 수행하는 방식을 변경해 메모리장치의 전체 면적을 줄여주는 기술에 관한 것이다.
WDBI(Write Data Bus Inversion) 기능(function)은 메모리 콘트롤러(memory controller, chipset이라고도 함)로부터 메모리장치로 데이터가 입력될 때 데이터의 변화를 최소화하여 SSO(Simultaneous Switching Output) 노이즈를 줄이기 위해 사용된다.
메모리 콘트롤러는 데이터와 함께 인버전 정보(WDBI)를 메모리장치에 보냄으로써 데이터의 반전 여부를 메모리장치가 판단하게 한다.
도 1은 종래의 4뱅크 쿼터(quarter) 구조를 갖는 반도체 메모리장치의 구성 을 도시한 도면이다.
도면을 참조하면, 4개의 뱅크가 1/4씩 나뉘어 4개의 구역에 배치되어 있는 것을 확인할 수 있다. 각각의 뱅크 주변의 X는 로우(row) 동작을 위한 회로들을 나타내며, Y는 컬럼(column) 동작을 위한 회로들을 나타낸다.
또한, CPERI는 클럭과 관련된 회로들이 모여있는 영역을 나타내고, DPERI는 데이터의 입/출력과 관련된 회로들이 모여있는 영역을 나타낸다.
도 2는 데이터 입력 회로들로부터 뱅크로 데이터가 전달되는 것을 나타내는 도면이다.
메모리장치의 데이터 핀으로는 직렬로 연속하여 데이터가 입력된다. 각각의 데이터 핀에는 데이터 입력회로들(210~280)이 구비되는데, 데이터 입력회로들(210~280)은 직렬로 입력되는 데이터들을 병렬로 정렬하여 글로벌 라인(GIO0<0:7>~GIO7<0:7>)으로 전달한다. 메모리장치가 8비트 프리패치 스킴(8bit prefetch scheme)을 사용하는 경우에 데이터 입력회로들(210~280)은 직렬로 입력되는 8개의 데이터를 병렬로 정렬해 글로벌 라인(GIO0<0:7>~GIO7<0:7>)으로 전달한다. 즉, 하나의 데이터 핀(예, DQ0 핀)으로 입력되는 데이터들은 병렬로 변환된 뒤에 8개의 글로벌 라인(예, GIO0<0:7>)에 실리게 된다. 그리고 이러한 글로벌 라인(GIO0<0:7>~GIO7<0:7>)은 모든 뱅크(10, 20, 30, 40)의 Y 블록(11, 21, 31, 41)과 연결된다.
도면의 경우 쿼터 뱅크 구조를 갖는 메모리장치의 쿼터 하나만을 예시하였으 므로, 각각의 뱅크(10, 20, 30, 40)의 Y블록(11, 21, 31, 41)에는 8개의 데이터 핀에 대응되는 글로벌 라인(GIO0<0:7>~GIO7<0:7>)이 연결된 것을 예시하였다. 도면에 도시되지 않은, 나머지 뱅크들에도 각각 8개의 데이터 핀에 대응되는 글로벌 라인이 연결될 것이다. 예를 들어, 뱅크(50, 60, 70, 80)에는 8~15번 데이터 핀에 대응되는 글로벌 라인들이 연결될 것이다.
인버전 정보 입력회로(290)는 인버전 핀(WDBI pin)을 통해 메모리 콘트롤러로부터 입력되는 인버전 정보(WDBI)를 입력받아 인버전 정보를 각 뱅크(10, 20, 30, 40)의 Y블록(11, 21, 31, 41)에 전달한다. 인버전 정보 역시 데이터와 마찬가지로 인버전 핀을 통해 직렬로 입력되는데 인버전 정보 입력회로(290)는 이를 병렬로 정렬해 인버전 라인(WDBI<0:7>)을 통해 각각의 뱅크(10, 20, 30, 40)의 Y블록(11, 21, 31, 41)에 전달한다. 인버전 핀은 데이터 핀 8개당 하나씩 배치되는데, 도면에는 0~7번 데이터 핀으로 입력되는 데이터들의 인버전 정보(WDBI)를 처리하는 인버전 정보 입력회로(290)를 도시하였다.
뱅크(10, 20, 30, 40)의 Y 블록들(11, 21, 31, 41) 내에는 글로벌 라인들(GIO0<0:7>~GIO7<0:7>)의 데이터를 뱅크(10, 20, 30, 40) 내의 로컬 라인들(LIO/LIOB)로 전달하기 위한 쓰기 드라이버들이 구비된다. 이러한 쓰기 드라이버들은 인버전 정보(WDBI)에 따라 글로벌 라인(GIO)의 데이터를 반전/비반전해 로컬 라인들(LIO/LIOB)로 전달한다. 각각의 뱅크(10, 20, 30, 40) 내에는 글로벌 라인(GIO)의 갯수와 동일한 로컬 라인(LIO/LIOB)이 배치되므로, 각각의 뱅크(10, 20, 30, 40)별로 글로벌 라인(GIO)의 갯수에 대응하는 쓰기 드라이버들이 구비된다. 예 를 들어 Y블록(11)에는 64개의 쓰기 드라이버가 구비된다.
도 3은 도 2의 데이터 입력회로(210)의 상세 도면이다.
데이터 입력회로는, 데이터 버퍼부(310), 데이터 정렬부(320), 드라이버부(330)를 포함하여 구성된다.
데이터 버퍼부(310)는 데이터 패드(DQ PAD, 데이터 핀에 연결되는 웨이퍼 상의 패드)로 입력되는 데이터(DATA_IN)를 버퍼링하여 데이터 정렬부(320)로 전달한다. 데이터 패드로는 프리패치 스킴에 따라 데이터가 연속해서 입력된다. 8비트 프리패치 스킴을 사용하는 경우에는 하나의 라이트 커맨드(write command)에 대응하여 8개의 데이터가 직렬로 연속해 입력된다.
데이터 정렬부(320)는 직렬로 입력된 데이터를 병렬로 정렬한다. 몇개의 데이터씩 병렬로 정렬하는지는 몇비트 프리패치 스킴을 쓰는지에 따라 달라지는데, 8비트 프리패치 스킴을 사용하는 경우 직렬로 입력된 8개의 데이터가 8개의 라인(WGIO_PRE0<0:7>)을 통해 병렬로 출력된다. 데이터 정렬부(320)로 입력되는 데이터는 데이터 입력 클럭(WT_CLK)의 라이징/폴링 에지(rising/falling edge)에 정렬되어 입력되므로, 데이터 정렬부(320)는 데이터 입력 클럭(WT_CLK)을 이용해 데이터를 병렬로 정렬하게 된다. 도 4에는 데이터 정렬부(320)에서 데이터가 정렬되는 과정을 도시하였는데, 이를 참조하면 데이터가 정렬되는 과정을 보다 명확하게 이해할 수 있다.
드라이버부(330)는 병렬로 정렬된 데이터(WGIO_PRE<0:7>)를 글로벌 라 인(GIO0<0:7>)에 실어주는 역할을 하는 곳으로, TDQSS_CLK에 의해 스트로빙(strobing)되며 데이터를 글로벌 라인(GIO0<0:7>)에 실어준다. TDQSS_CLK은 연속으로 입력되는 라이트 커맨드 간의 간격만큼의 주기를 갖는 클럭이다.
도 5는 도 2의 인버전 정보 입력회로(290)의 상세 도면이다.
인버전 정보 입력회로(290)는, 인버전 버퍼부(510), 인버전 정렬부(520), 드라이버부(530)를 포함하여 구성된다.
인버전 버퍼부(510)는 인버전 패드(WDBI PAD, 인버전 핀에 다이(die) 상의 패드)로 입력되는 인버전 정보(WDBI_IN)를 버퍼링하여 인버전 정렬부(520)로 전달한다. 인버전 정보(WDBI_IN)는 데이터와 마찬가지로 직렬로 연속하여 입력된다.
인버전 정렬부(520)는 직렬로 입력된 인버전 정보(WDBI)를 병렬로 정렬한다. 인버전 정렬부(520)는 데이터 대신에 인버전 정보(WDBI)를 정렬하는 곳으로 기본적으로 데이터 정렬부(320)와 동일한 방식으로 구성될 수 있다. 도 6에는 인버전 정렬부(520)에서 인버전 정보(WDBI)가 정렬되는 과정을 도시하였는데, 이를 참조하면 인버전 정보(WDBI)가 정렬되는 과정을 보다 명확하게 이해할 수 있다.
드라이버부(530)는 병렬로 정렬된 인버전 정보(WDBI_PRE<0:7>)를 인버전 라인(WDBI<0:7>)에 실어주는 역할을 하는 곳으로 TDQSS_CLK에 의해 스트로빙되며 인버전 정보(WDBI_PRE<0:7>)를 인버전 라인(WDBI<0:7>)에 실어준다.
도 7은 뱅크(10)의 Y블록(11)에 구비되는 쓰기 드라이버 중 하나를 도시한 도면이다.
쓰기 드라이버(702)의 전단에는 배타적 오아(XOR) 게이트(701)가 구비되며, 쓰기 드라이버(702)는 배타적 오아 게이트(701)의 출력 값을 로컬 라인(LIO_0<0>, LIOB_0<0>)에 전달한다. 배타적 오아 게이트는 글로벌 라인(GIO0<0>)의 데이터와 인버전 정보(WDBI<0>)를 논리조합한다. 그러므로 인버전 정보(WDBI<0>)가 '로우'레벨일 때에는 글로벌 라인(GIO0<0>)의 데이터가 그대로 로컬 라인(LIO_0<0>, LIOB_0<0>)으로 전달되지만, 인버전 정보(WDBI<0>)가 '하이'레벨일 때에는 글로벌 라인(GIO0<0>)의 데이터가 반전되어 로컬 라인(LIO_0<0>, LIOB_0<0>)으로 전달된다.
이와 같이, 종래의 반도체 메모리장치에서는 쓰기 드라이버(702) 측에서 데이터에 인버전 정보를 반영하는 역할을 수행했다.
도면의 쓰기 인에이블 신호(WTEN)는 쓰기 동작시 인에이블되는 신호로, 읽기 동작시에는 쓰기 드라이버(702)가 동작하지 않도록 제어한다. 잘 알려진 바와 같이, 읽기 동작시에는 로컬 라인(LIO/LIOB)의 데이터가 센스앰프를 통해 글로벌 라인(GIO)으로 전달되어야하기 때문이다.
이상에서 살펴 본 바와 같이 종래의 반도체 메모리장치에서는 쓰기 드라이버 측에서 데이터에 데이터 인버전 정보를 반영하는 역할을 수행했다. 쓰기 드라이버는 각 뱅크내의 로컬 라인의 갯수만큼 구비되는데, 4뱅크, x32, 8비트 프리패치를 사용하는 메모리장치의 경우 쓰기 드라이버의 갯수는 1024개가 된다. 이 경우 데이 터 인버전 동작을 수행하기 위해 구비되는 배타적 논리 게이트의 갯수도 1024개가 되며, 이는 메모리장치의 전체 면적을 늘리는 요인이 되며, 데이터 인버전을 위해 소모되는 전류량도 늘리게 된다는 문제가 있다.
더욱이 메모리장치가 점차로 고용량화될 수록 뱅크의 갯수는 점점 늘어나는데, 이에 비례하여 쓰기 드라이버의 갯수도 늘어난다. 예를 들어, 16뱅크일 경우 쓰기 드라이버의 갯수는 4뱅크일 경우보다 4배가 늘어 4096개가 필요해지며, 이는 배타적 오아게이트 의 갯수도 4096개가 된다는 것을 의미한다. 따라서 메모리장치가 고용량화될수록 데이터 인버전을 위해 필요한 회로의 면적이 점점 더 늘어나는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 메모리장치 내에서 데이터 인버전을 위해 필요한 회로의 면적을 줄이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 입력된 데이터에 인버전 정보를 반영하는 다수의 데이터 입력회로; 상기 다수의 데이터 입력회로의 출력 데이터를 전달하기 위한 다수의 글로벌 라인; 및 상기 다수의 글로벌 라인으로부터 전달된 데이터를 저장하는 다수의 메모리 뱅크를 포함한다.
상기 다수의 데이터 입력회로 각각은, 상기 데이터 핀으로 입력되는 데이터를 버퍼링하는 데이터 버퍼부; 버퍼링된 데이터를 병렬로 정렬하는 데이터 정렬부; 병렬로 정렬된 데이터를 상기 인버전 정보에 따라 반전/비반전하는 인버전부; 및 상기 인버전부의 출력 데이터를 상기 다수의 글로벌 라인으로 전달하기 위한 드라이버부를 포함하여 구성될 수 있다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 데이터 입력회로는, 데이터 핀으로부터 입력되는 데이터를 버퍼링하는 데이터 버퍼부; 버퍼링된 데이터를 병렬로 정렬하는 데이터 정렬부; 병렬로 정렬된 데이터를 인버전 정보에 따라 반전/비반전하는 인버전부; 및 상기 인버전부의 출력 데이터를 다수의 글로벌 라인으로 전달하는 드라이버부를 포함한다.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 데이터 패드; 인버전 패드; 상기 데이터 패드로 입력된 데이터를 병렬로 정렬하는 데이터 정렬부; 상기 인버전 패드로 입력된 인버전 정보를 병렬로 정렬하는 인버전 정렬부; 상기 인버전 정렬부로부터 출력되는 인버전 정보에 따라 상기 데이터 정렬부의 출력데이터를 반전/비반전해 출력하는 인버전부; 상기 인버전부의 출력데이터를 전달하기 위한 글로벌 버스; 및 상기 글로벌 버스로부터 전달된 데이터를 뱅크 내에 저장하기 위해 로컬 버스로 전달하는 쓰기 드라이버부를 포함한다.
본 발명에 따른 반도체 메모리장치는, 데이터 입력회로에서 데이터 인버전 동작을 수행한다. 그리고 이미 인버전 정보가 반영된 데이터가 글로벌 라인에 실려 각각의 뱅크로 전달된다.
본 발명에서는 데이터 인버전을 위한 회로가 글로벌 라인의 갯수만큼만 구비되면 된다. 기존에는 데이터 인버전을 위한 회로가 로컬 라인의 갯수만큼 구비되었으며, 로컬 라인의 갯수는 글로벌 라인의 갯수*뱅크 갯수이므로, 본 발명이 적용되면 메모리장치 내의 데이터 인버전을 위한 회로의 갯수를 1/4, 1/8, 1/16 등으로 줄일 수 있는 효과가 있다.
데이터 인버전을 위한 회로의 갯수를 줄이면 메모리장치의 전체 면적 및 전류소모를 줄일 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 8은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 데이터 핀마다 구비되어 입력된 데이터에 인버전 정보(WDBI<0:7>)를 반영하는 다수의 데이터 입력회로(851~858)와, 다수의 데이터 입력회로(851~858)의 출력 데이터를 전달하기 위한 다수의 글로벌 라인(GIO0<0:7>~GIO7<0:7>), 및 다수의 글로벌 라인(GIO0<0:7>~GIO7<0:7>)으로부터 전달된 데이터를 저장하는 다수의 메모리 뱅크(810~840)를 포함한다.
데이터 입력회로(851~858)는 데이터 핀(패드)로부터 데이터를 입력받아 글로벌 라인(GIO0<0:7>~GIO7<0:7>)으로 전달하는 역할을 하는 회로이다. 종래와 마찬가지로 직렬로 입력되는 데이터를 프리패치 스킴에 맞게 병렬로 정렬하여 글로벌 라인(GIO0<0:7>~GIO7<0:7>)으로 전달하는 역할을 수행한다. 또한, 인버전 정보(WDBI<0:7>)를 데이터에 반영하는 역할을 수행한다. 기존에는 뱅크의 Y블록(811, 821, 831, 841)에 있는 쓰기 드라이버에서 데이터에 인버전 정보(WDBI<0:7>)를 반영하는 역할을 하였지만, 본 발명에서는 데이터 입력회로(851~858)에서 인버전 정보(WDBI<0:7>)에 따라 데이터를 반전/비반전하는 역할을 수행한다. 따라서 메모리 장치 내에서 데이터 인버전을 위한 회로는 글로벌 라인(GIO0<0:7>~GIO7<0:7>)의 갯수만큼만 구비되면 된다.
8비트 프리패치 스킴을 사용하는 경우에 데이터 입력회로(851~858)는 직렬로 입력된 데이터를 8개씩 병렬로 정렬하여 글로벌 라인(GIO0<0:7>~GIO7<0:7>)으로 전달한다. 따라서 데이터 인버전을 위한 회로는 데이터 입력회로(851~858)마다 8개씩 구비되면 된다. 메모리장치에 32개의 데이터 핀이 있는 경우 데이터 입력회로(851~858)는 32개 구비되므로, 이 경우 데이터 인버전을 위한 회로는 256개가 구비된다. 종래와 같은 인버전 정보 처리방식에 의할 경우에는 인버전을 위한 회로가 256*뱅크수 만큼 구비되어야 했는데, 이와 비교할 때 본 발명에서는 인버전 정보 처리를 위한 회로가 획기적으로 감소한다.
참고로, 도 8에는 쿼터뱅크 구조를 갖는 메모리장치에서 하나의 쿼터만을 도시하였으므로, 데이터 패드와 데이터 입력회로(851~858)는 8개만을 도시하였으며, 인버전 입력회로(860)는 하나만을 도시하였다. 일반적으로 메모리장치 전체는 32개의 데이터 패드와 데이터 입력회로, 4개의 인버전 입력회로를 구비하게 된다.
인버전 입력회로(860)는 인버전 핀(패드)으로 입력되는 인버전 정보를 입력받는다. 인버전 정보도 데이터와 마찬가지로 직렬로 연속하여 입력되는데, 인버전 입력회로(860)는 입력된 인버전 정보를 프리패치 스킴에 따라 병렬로 정렬한다. 기존의 인버전 입력회로(도 2 290)는 인버전 정보(WDBI<0:7>)를 각각의 뱅크로 전달했다. 기존에는 각각의 뱅크별로 구비되는 쓰기 드라이버에서 인버전 정보(WDBI<0:7>)를 데이터에 반영하는 역할을 수행했기 때문이다. 그러나 본 발명에 서는 데이터 입력회로(851~858)에서 인버전 정보(WDBI<0:7>)를 데이터에 반영한다. 따라서 본 발명에 따른 인버전 입력회로(860)는 자신이 입력받아 정렬한 인버전 정보(WDBI<0:7>)를 데이터 입력회로(851~858)로 전달한다. 일반적으로 데이터 핀 8개마다 인버전 핀 하나가 배치된다. 따라서 데이터 입력회로(851~858) 8개마다 하나의 인버전 입력회로(860)가 구비된다. 그러나 이러한 갯수는 메모리장치의 스펙(spec) 변경에 따라 얼마든지 변경될 수 있다.
당연한 이야기이지만, 본 발명에서는 데이터 입력회로(851~858)에서 데이터에 데이터 인버전 정보(WDBI)를 반영하므로, 뱅크(810~840)의 Y블록(811~841) 내에 구비되는 쓰기 드라이버에는 데이터 인버전을 위한 배타적 오아 게이트가 구비될 필요가 없다.
도 9는 도 8의 데이터 입력회로(851)의 상세 실시예 도면이다.
도면에 도시되지 아니한 데이터 입력회로들(852~858)도 데이터 입력회로(851)와 동일한 방식으로 구성되므로, 여기서는 도면에 도시된 데이터 입력회로(851)를 참조하여 데이터 입력회로에 대해 자세히 알아보기로 한다.
데이터 핀으로 입력되는 데이터(DATA_IN)를 버퍼링하는 데이터 버퍼부(910), 버퍼링된 데이터(DATA)를 병렬로 정렬하는 데이터 정렬부(920), 병렬로 정렬된 데이터(GIO_PRE0<0:7>)를 인버전 정보(WDBI<0:7>)에 따라 반전/비반전하는 인버전부(930), 및 인버전부(930)의 출력 데이터(GIO_DBI_PRE0<0:7>)를 다수의 글로벌 라인(GIO0<0:7>)으로 전달하기 위한 드라이버부(940)를 포함하여 구성된다.
인버전부(930)는 도면에 도시된 바와 같이 다수의 배타적 오아게이트(931~938)를 포함하여 구성될 수 있다. 배타적 오아게이트(931~938)는 인버전 정보(WDBI<0:7>)가 '하이'일 때에는 데이터(GIO_PRE0<0:7>)를 반전하여 출력하며, 인버전 정보(WDBI<0:7>)가 '로우'일 때에는 데이터(GIO_PRE0<0:7>)를 비반전하여, 즉 그대로 출력한다. 따라서 데이터 입력회로(851)로부터 출력되는 데이터들은 이미 인버전 정보(WDBI)가 반영된 상태로 글로벌 라인(GIO0<0:7>)에 실리게 된다.
데이터 버퍼부(910), 데이터 정렬부(920), 드라이버부(940)는 기존의 데이터 입력회로와 동일하게 구성될 수 있으므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
도 10은 도 8의 인버전 입력회로(860)의 상세 실시예 도면이다.
인버전 입력회로(860)는, 인버전 핀으로 입력되는 인버전 정보를 버퍼링하는 인버전 버퍼부(1010)와, 버퍼링된 인버전 정보(WDBI_IN)를 병렬로 정렬해 데이터 입력회로(851~858)로 전달하는 인버전 정렬부(1020)를 포함하여 구성된다.
인버전 버퍼부(1010)와 인버전 정렬부(1020)는 종래의 인버전 입력회로(도 5)와 동일하게 구성될 수 있다. 본 발명에서는 종래에 있던 드라이버부(530)가 제거되었는데, 이는 본 발명에서는 인버전 정보(WDBI<0:7>)가 데이터 입력회로(851~858)로 전달되며 데이터 입력회로(851~858) 내의 드라이버부(940)가 데이터에 인버전 정보(WDBI<0:7>)를 반영하여 글로벌 라인(GIO0<0:7>~GIO7<0:7>)_으로 드라이빙(driving)하는 역할을 수행하기 때문이다.
도 11은 본 발명에 따른 반도체 메모리장치에 대한 전체적인 이해를 돕기 위한 도면이다.
도 11에는 하나의 데이터 패드(DQ pad)와 하나의 인버전 패드(WDBI pad)로 입력된 데이터와 인버전 정보가 어떠한 경로를 거쳐 메모리뱅크로 전달되는지를 간략하게 도시하여 본 발명의 전체적인 이해를 돕도록 하였다. 다만, 신호(데이터)의 전달에 있어서 너무나 당연한 구성인 버퍼, 드라이버등의 구성은 생략하였다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 데이터 패드(DQ pad); 인버전 패드(WDBI pad); 데이터 패드(DQ pad)로 입력된 데이터를 병렬로 정렬하는 데이터 정렬부(920); 인버전 패드(WDBI pad)로 입력된 인버전 정보를 병렬로 정렬하는 인버전 정렬부(1020); 인버전 정렬부(1020)로부터 출력되는 인버전 정보(WDBI<0:7>)에 따라 데이터 정렬부(920)의 출력데이터(GIO_PRE<0:7>)를 반전/비반전해 출력하는 인버전부(930); 인버전부(930)의 출력데이터를 전달하기 위한 글로벌 버스(GIO<0:7>); 및 글로벌 버스(GIO<0:7>)로부터 전달된 데이터를 뱅크 내에 저장하기 위해 로컬 버스(LIO/LIOB<0:7>)로 전달하는 쓰기 드라이버부(702)를 포함한다.
이와 같은 구성을 통해 본 발명의 반도체 메모리장치는 데이터가 글로벌 버스(GIO<0:7>))에 실리기 이전에 데이터에 인버전 정보(WDBI<0:7>)를 반영하기에, 메모리장치의 전체 면적을 줄이게 된다.
이상에서 설명한 본 발명은 상기 바람직한 실시예에 따라 구체적으로 기술되 었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 4뱅크 쿼(quarter)터 구조를 갖는 반도체 메모리장치의 구성을 도시한 도면.
도 2는 데이터 입력 회로들로부터 뱅크로 데이터가 전달되는 것을 나타내는 도면.
도 3은 도 2의 데이터 입력회로(210)의 상세 도면.
도 4는 데이터 정렬부(320)에서 데이터가 정렬되는 과정을 도시한 도면.
도 5는 도 2의 인버전 정보 입력회로(290)의 상세 도면.
도 6은 인버전 정렬부(520)에서 인버전 정보(WDBI)가 정렬되는 과정을 도시한 도면.
도 7은 뱅크(10)의 Y블록(11)에 구비되는 쓰기 드라이버 중 하나를 도시한 도면.
도 8은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.
도 9는 도 8의 데이터 입력회로(851)의 상세 실시예 도면.
도 10은 도 8의 인버전 입력회로(860)의 상세 실시예 도면.
도 11은 본 발명에 따른 반도체 메모리장치에 대한 전체적인 이해를 돕기 위한 도면.

Claims (11)

  1. 데이터를 입력받아 입력된 데이터를 인버전 정보에 따라 반전/비반전하는 다수의 데이터 입력회로;
    상기 다수의 데이터 입력회로의 출력 데이터를 전달하기 위한 다수의 글로벌 라인; 및
    상기 다수의 글로벌 라인으로부터 전달된 데이터를 저장하는 다수의 메모리 뱅크
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 다수의 데이터 입력회로 각각은,
    데이터 핀으로 입력되는 데이터를 버퍼링하는 데이터 버퍼부;
    상기 버퍼링된 데이터를 병렬로 정렬하는 데이터 정렬부;
    상기 병렬로 정렬된 데이터를 상기 인버전 정보에 따라 반전/비반전하는 인버전부; 및
    상기 인버전부의 출력 데이터를 상기 다수의 글로벌 라인으로 전달하기 위한 드라이버부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 데이터 정렬부는,
    데이터 입력 클럭을 이용해 직렬로 입력된 데이터를 병렬로 정렬하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 2항에 있어서,
    상기 인버전부는,
    상기 병렬로 정렬된 데이터를 상기 인버전 정보에 따라 반전/비반전하기 위한 다수의 논리게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1항에 있어서,
    상기 반도체 메모리장치는,
    인버전 핀으로부터 인버전 정보를 입력받아 상기 다수의 데이터 입력회로로 전달하는 인버전 정보 입력회로를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 2항에 있어서,
    상기 반도체 메모리장치는,
    인버전 핀으로 입력되는 인버전 정보를 버퍼링하는 인버전 버퍼부; 및
    상기 버퍼링된 인버전 정보를 병렬로 정렬해 상기 인버전부로 전달하는 인버전 정렬부p
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  7. 데이터 핀으로부터 입력되는 데이터를 버퍼링하는 데이터 버퍼부;
    상기 버퍼링된 데이터를 병렬로 정렬하는 데이터 정렬부;
    상기 병렬로 정렬된 데이터를 인버전 정보에 따라 반전/비반전하는 인버전부; 및
    상기 인버전부의 출력 데이터를 다수의 글로벌 라인으로 전달하는 드라이버부
    를 포함하는 데이터 입력회로.
  8. 제 7항에 있어서,
    상기 데이터 정렬부는,
    데이터 입력 클럭을 이용해 직렬로 입력된 데이터를 병렬로 정렬하는 것을 특징으로 하는 데이터 입력회로.
  9. 제 7항에 있어서,
    상기 인버전부는,
    상기 병렬로 정렬된 데이터를 상기 인버전 정보에 따라 반전/비반전하기 위한 다수의 논리게이트를 포함하는 것을 특징으로 하는 데이터 입력회로.
  10. 데이터 패드;
    인버전 패드;
    상기 데이터 패드로 입력된 데이터를 병렬로 정렬하는 데이터 정렬부;
    상기 인버전 패드로 입력된 인버전 정보를 병렬로 정렬하는 인버전 정렬부;
    상기 인버전 정렬부로부터 출력되는 인버전 정보에 따라 상기 데이터 정렬부의 출력데이터를 반전/비반전해 출력하는 인버전부;
    상기 인버전부의 출력데이터를 전달하기 위한 글로벌 버스; 및
    상기 글로벌 버스로부터 전달된 데이터를 뱅크 내에 저장하기 위해 로컬 버스로 전달하는 쓰기 드라이버부
    를 포함하는 반도체 메모리장치.
  11. 제 10항에 있어서,
    상기 인버전부는,
    상기 데이터 정렬부의 출력데이터를 상기 인버전 정렬부로부터 출력되는 인버전 정보에 따라 반전/비반전하기 위한 다수의 논리게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
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