KR100613463B1 - 반도체 장치의 데이터 출력장치 및 출력방법 - Google Patents
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Abstract
본 발명은 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호를 출력하는 제 1 비교부와; 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 2 프리플래그 신호를 출력하는 제 2 비교부와; 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하는 제 1 논리부와; 상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 제 2 논리부와; 상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 리피터와; 상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 2 리피터를 포함하여 구성되는 반도체 장치의 데이터 출력장치 및 그 출력방법에 관한 것이다.
데이터 출력장치
Description
도 1은 종래 기술에 의한 반도체 장치의 데이터 출력방법을 설명하기 위한 개략도이다.
도 2는 종래 기술에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도이다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 장치의 데이터 출력장치의 구성을 도시한 것이다.
도 4는 본 발명에 의한 데이터 출력장치에 사용되는 비교부의 구성을 도시한 것이다.
도 5는 본 발명에 의한 데이터 출력장치에 사용되는 서브 리피터의 구성을 도시한 것이다.
도 6은 본 발명에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도이다.
본 발명은 반도체 장치의 데이터 출력장치 및 출력방법에 관한 것으로, 더욱 구체적으로는 반도체 장치에서 데이터를 출력할 때 데이터 천이에 의해 발생할 수 있는 출력드라이버에서의 파워 노이즈를 감소시키고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있는 반도체 장치의 데이터 출력장치 및 출력방법에 관한 것이다.
반도체 메모리 장치의 지속적인 발전에 따라, 최근에는 고속으로 데이터를 처리함에 있어 여러가지 새로운 동작방식이 제안되고 있다. 반도체 메모리 장치는 입/출력단의 동작에 의해 리드/라이트(read/write) 동작을 수행하게 된다. 즉, 외부로 데이터를 전달하거나 또는 외부에서 전달된 데이터를 내부로 받아들여 그 데이터를 메모리에 기억하게 된다. 이러한 데이터의 리드 또는 라이트 동작은 DQ 핀을 통하여 이루어진다.
종래 저주파수(low frequency) 동작 환경 하에서는 메모리 장치의 고속동작에 대한 중요성은 크게 대두되지는 않았으나, 프로세서(CPU, GPU,...)의 고속동작에 대한 요구가 급진전되면서 메모리 장치의 경우에도 저전력/고속동작에 대한 필요성이 증가하게 되었다. 한편, 정확하고 안정적인 데이터 전송을 위해서는 데이터는 일정한 대역폭(bandwidth)이 보장되어야만 하는데, 데이터에 대한 스위칭 동작에 의해 발생된 스위칭 노이즈 및 파워 노이즈로 인하여 입출력단으로 전달된 데이 터는 충분한 대역폭을 얻기가 쉽지 않다. 따라서, 고주파수 동작과 함께 고속 입출력 동작을 가능하게 하는 것 또한 매우 중요한 과제가 되었다.
이러한 과제를 해결하기 위한 데이터 처리방법 중의 하나로서 데이터 비트 반전(DBI:data bit inversion) 방식이 있는데, 이는 출력 드라이버로 출력되는 데이터의 천이 빈도를 감소시킴으로써 출력 드라이버의 동작 중에 발생할 수 있는 파워노이즈를 감소시키는 것을 특징으로 한다. 도 1은 종래 데이터 비트 반전 방식에 의한 데이터 출력방법을 나타낸 개략도이고 도 2는 상기 종래 데이터 출력방법에 따른 타이밍도로서, 이를 참고하여 종래 반도체 장치의 데이터 출력방법을 설명한다.
종래 데이터 비트 반전방식에서는 이전에 발생된 데이터를 래치시켰다가 현재 발생한 데이터와 각 비트별로 비교하여, 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 천이된 비트의 수가 얼마나 되는지 판단한다. 그리고 나서, 상기 판단결과 레벨이 천이된 비트의 수가 전체 비트 수의 절반을 초과하는 경우에는 현재 발생한 데이터의 각 비트를 반전시키고, 반대로 상기 판단결과 레벨이 천이된 비트의 수가 전체 비트 수의 절반을 초과하지 않는 경우에는 현재 발생한 데이터의 각 비트를 반전시키지 않고 출력한다.
이를 좀 더 자세히 설명하면, 도 1에 도시된 바와 같이, 4개의 출력데이터가 글로벌 출력라인을 통해 전송되어 오면, 우선 데이터(GIO_Q0)를 이전 단계에서 발생된 데이터(pre_Q<3>)와 각 비트별로 비교하여, 레벨천이된 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 하이레벨의 데이터반전 플래그신호(DBI_flag<0>) 를 출력하고, 절반을 초과하지 않는 경우에는 로우레벨의 데이터반전 플래그신호(DBI_flag<0>)를 출력한다. 그리고, 상기 데이터반전 플래그신호(DBI_flag<0>)의 레벨에 따라 데이터(GIO_Q0)를 반전 또는 비반전시켜 데이터(Q<0>)로서 출력한다.
다음으로, 상기에서 반전 또는 비반전 처리된 데이터(Q<0>)를 데이터(GIO_Q<1>)와 각 비트별로 비교하여, 레벨천이된 비트의 수에 따라 하이레벨 또는 로우레벨의 데이터반전 플래그신호(DBI_flag<1>)를 출력한다. 그리고, 상기 데이터반전 플래그신호(DBI_flag<1>)의 레벨에 따라 데이터(GIO_Q1)를 반전 또는 비반전시켜 데이터(Q<1>)로서 출력한다. 종래 데이터 비트 반전방식에서는 이러한 동작을 계속 반복하여 실행한다.
그런데, 상기와 같은 종래 데이터비트 반전 방식에 따른 데이터 출력방법은 충분한 어드레스 액세스 타임(address access time) 마진을 확보하지 못하고 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 없는 문제점이 있었다. 즉, 종래 데이터 비트 반전방식에서는 상기에서 볼 수 있는 바와 같이 이전 처리 데이터를 현재의 데이터와 순차적으로 비교함으로 말미암아, 가령 4 비트 프리페치(4 bit pre-fetch)방식인 경우에는 1 출력단계 당 4번의 순차적인 비교동작이 필요하고, 8비트 프리페치 방식인 경우에는 1 출력단계 당 8번의 순차적인 비교동작이 필요하기 때문에 최소한 5clk~8clk의 구간을 보장받아야만 데이터를 출력할 수 있었다(도 2 참조). 이에 따라, 데이터 액세스 타임 마진을 확보하기가 힘들며 비교적 많은 시간이 소요되었다. 따라서, 종래 데이터비트 반전 방식에 따른 데이터 출력방법은 고주파수 동작에서는 그 적용 및 구현이 쉽지 않을 뿐만 아니라 고 속데이터의 정확하고 안정된 처리에는 부적합한 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치에서 데이터를 출력할 때 데이터 천이에 의해 발생할 수 있는 출력드라이버에서의 파워 노이즈를 감소시키고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있는 반도체 장치의 데이터 출력장치 및 출력방법를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호를 출력하는 제 1 비교부와; 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 2 프리플래그 신호를 출력하는 제 2 비교부와; 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하는 제 1 논리부와; 상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 제 2 논리부와; 상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 리피터와; 상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 2 리피터를 포함하여 구성되는 반도체 장치의 데이터 출력장치를 제공한다.
본 발명에서, 상기 제 1 및 제 2 비교부는 동시에 동작을 수행하는 것이 바람직하다.
본 발명에서, 상기 각각의 제 1 및 제 2 비교부는 비교결과 레벨 천이된 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 상기 제 1 및 제 2 프리플래그신호를 각각 인에이블시키는 것이 바람직하다.
본 발명에서, 임의의 2개의 출력데이터를 각 비트별로 비교하는 상기 제 1 및 제 2 비교부의 각각은 상기 2개의 출력데이터에 각각 포함된 임의의 동순위의 데이터 비트 2개를 논리연산하여 그 결과를 출력하는 복수의 논리소자와; 소정 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리연산하여 제 1 노드와 제 2 노드로 각각 공급하는 복수의 신호공급부와; 상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 1 차동증폭기와; 상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 2 차동증폭기와; 상기 제 1 및 제 2 차동증폭기로부터의 신호를 비교증폭하여 프리플래그 신호를 출력하는 메인증폭기를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 복수의 논리소자의 각각은 배타적 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 복수의 신호공급부의 각각은 상기 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리곱연산한 신호를 상기 제 1 노드로 공급하는 제 1 논리수단과, 상기 스트로브 신호의 반전신호와 상기 각 논리소자로부터의 신호를 부정논리합연산한 신호를 상기 제 2 노드로 공급하는 제 2 논리수단을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 논리부의 각각은 배타적 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 리피터의 각각은 복수의 서브 리피터를 포함하는 것이 바람직하다.
본 발명에서, 상기 서브 리피터는 상기 복수의 데이터 비트 중 어느 하나의 비트를 입력받고 상기 데이터반전 플래그 신호의 인에이블에 응답하여 동작하는 제 1 전달게이트와; 상기 어느 하나의 비트를 입력받고 상기 데이터반전 플래그 신호의 디스에이블에 응답하여 동작하는 제 2 전달게이트와; 상기 제 1 전달게이트로부터의 신호를 버퍼링하는 제 1 버퍼와; 상기 제 2 전달게이트로부터의 신호를 버퍼링하는 제 2 버퍼를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 버퍼는 반전버퍼이고, 상기 제 2 버퍼는 비반전 버퍼인 것이 바람직하다.
본 발명에서, 상기 반도체 장치의 데이터 출력장치는 상기 제 1 및 제 2 데이터반전 플래그 신호를 수신하여 반도체 장치의 칩셋(chipset)으로 공급하는 플래그 출력부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전 송되는 것을 특징으로 한다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 것이 바람직하다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 것이 바람직하다.
또한, 본 발명은 (a) 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 1 프리플래그 신호를 출력함과 동시에, 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 2 프리플래그 신호를 출력하는 단계와; (b) 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하고, 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 단계와; (c) 상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하고, 상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 단계를 포함하는 반도체 장치의 데이터 출력방법을 제공한다.
본 발명에서, 상기 단계 (a)의 비교결과, 레벨 천이된 비트의 수가 전체 비트수의 절반을 각각 초과하는 경우에는 상기 제 1 또는 제 2 프리플래그신호를 각각 인에이블시키는 것이 바람직하다.
본 발명에서, 상기 단계 (b)에서의 논리연산으로는 배타적 논리합 연산을 수행하는 것이 바람직하다.
본 발명에 따른 데이터 출력방법은 상기 제 1 및 제 2 데이터반전 플래그 신호를 반도체 장치의 칩셋(chipset)으로 공급하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전송되는 것을 특징으로 한다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 것이 바람직하다.
본 발명에서, 상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 장치의 데이터 출력장치의 구성을, 도 4는 본 발명에 의한 데이터 출력장치에 사용되는 비교부의 구성을, 도 5는 본 발명에 의한 데이터 출력장치에 사용되는 서브 리피터의 구성을 도시한 것이며, 도 6은 본 발명에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도를 나타낸 것이다. 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 본 발명에 따른 반도체 장치의 데이터 출력장치는 제 1 출력데이터(GIO_Q0)와 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호(pre_flag<0>)를 출력하는 제 1 비교부(100)와; 임의의 제 k 비교부가 제 k-1 출력데이터와 제 k 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 k 프리플래그 신호를 출력하는 제 2 내지 제 4 비교부(200, 300, 400)(2≤k≤4, k는 임의의 자연수)와; 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)와 제 1 프리플래그 신호(pre_flag<0>)를 배타적 논리합연산하여 제 1 데이터반전 플래그신호(DBI_flag<0>)를 출력하는 제 1 XOR부(110)와; 임의의 제 k XOR부가 제 k-1 데이터반전 플래그신호와 제 k 프리플래그 신호를 배타적논리합연산하여 제 k 데이터반전 플래그신호를 출력하는 제 2 내지 제 4 XOR부(210, 310, 410)와; 임의의 제 m 리피터가 제 m 데이터반전 플래그신호에 응답하여 제 m 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 내지 제 4 리피터(120, 220, 320, 420)(1≤m≤4, m은 임의의 자연수)를 포함하여 구성된다.
제 1 내지 제 4 리피터의 각각은 복수의 서브 리피터를 포함한다.
도 5에 도시된 바와 같이, 서브 리피터는 상기 복수의 데이터 비트 중 어느 하나의 비트(GIO_Q)를 입력받고 상기 데이터반전 플래그 신호(DBI_flag)의 인에이블에 응답하여 동작하는 전달게이트(T10)와; 상기 비트(GIO_Q)를 입력받고 상기 데이터반전 플래그 신호(GIO_Q)의 디스에이블에 응답하여 동작하는 전달게이트(T20)와; 전달게이트(T10)로부터의 신호를 반전버퍼링하는 버퍼(10)와; 전달게이트(T20)로부터의 신호를 비반전버퍼링하는 버퍼(20)를 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 3 내지 도 6을 참조하여 구체적으로 설명한다.
먼저, 도 3에 도시된 바와 같이, 제 1 비교부(100)는 글로벌 출력라인을 통하여 전송된 제 1 출력데이터(GIO_Q0)를 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)와 각 비트별로 비교한다. 여기서, 이전 데이터 처리단계에서 래치된 제 4 출력데이터(pre_GIO_Q3)는 현재의 데이터 처리 단계 이전의 데이터 처리단계에서 글로벌 출력라인을 통해 전송된 것을 래치한 것이다. 제 1 비교부(100)는 상기 비교결과 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 레벨천이된 비트의 수가 전체 데이터 비트의 수의 절반을 초과하는 경우에는 하이레벨의 제 1 프리플래그 신호(pre_flag<0>)를 출력하고, 반대로 절반을 초과하지 않는 경우에는 로우레벨의 제 1 프리플래그 신호(pre_flag<0>)를 출력한다.
마찬가지로, 제 2 비교부(200)는 글로벌 출력라인을 통하여 전송된 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1)를 각 비트별로 비교한다. 제 2 비교부(200)는 상기 비교결과 하이레벨에서 로우레벨로 또는 로우레벨에서 하이레벨로 레벨천이된 비트의 수가 전체 데이터 비트의 수의 절반을 초과하는 경우에는 하이레벨의 제 2 프리플래그 신호(pre_flag<1>)를 출력하고, 반대로 절반을 초과하지 않는 경우에는 로우레벨의 제 2 프리플래그 신호(pre_flag<1>)를 출력한다. 그리고, 이와 동일한 동작 원리에 의하여 제 3 비교부(300)는 제 3 프리플래그 신호(pre_flag<2>)를 출력하고, 제 4 비교부(400)는 제 4 프리플래그 신호(pre_flag<3>)를 출력한다.
상기에서, 제 1 내지 제 4 비교부(100, 200, 300, 400)는 동시에 동작을 수행하므로, 순차적으로 비교동작을 수행하는 종래의 데이터 출력장치에 비하여 소요되는 시간이 크게 감소된다.
이러한 제 1 내지 제 4 비교부(100, 200, 300, 400)의 동작을 도 4를 참조하여 구체적으로 설명한다. 도 4는 제 2 비교부(100)의 구성을 도시한 것이다.
제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1)의 크기가 8 비트인 경우, 각 비트에 해당하는 데이터들은 도 4에 도시된 바와 같이 XOR부(700~707)에 각각 입력된다. 먼저, XOR부(700)에는 출력데이터 중의 첫번째 비트 값인 Q0<0>와 Q1<0>가 입력되며, XOR부(700)는 배타적 논리합 연산을 수행하므로 입력되는 두 신호 중의 어느 하나만 하이레벨일 때 하이레벨의 신호를 출력한다. 따라서, Q0<0>와 Q1<0> 간에 레벨 천이가 발생한 경우에는 하이레벨의 값을 출력하고 레벨천이가 발 생하지 않은 경우에는 로우레벨의 값을 출력한다.
이어서, 스트로브신호(strobe1)가 하이레벨로 인에이블되면, 낸드게이트(ND700)와 인버터(IV702)로 구성된 논리수단은 스트로브 신호(strobe1)와 XOR부(700)로부터의 신호를 논리곱연산하여 신호(IN<0>)를 출력하고, 노어게이트(NR700)는 스트로브 신호(strobe1)의 반전신호와 XOR부(700)로부터의 신호를 부정논리합연산하여 신호(INb<0>)를 출력한다. 따라서, 만약, Q0<0>와 Q1<0> 간에 레벨천이가 발생하여 XOR부(700)로부터 출력되는 신호가 하이레벨이 될 경우, 신호(IN<0>)는 하이레벨이 되고 신호(INb<0>)는 로우레벨이 된다. 반대로, Q0<0>와 Q1<0> 간에 레벨천이가 발생하지 않아 XOR부(700)로부터 출력되는 신호가 로우레벨이 될 경우에는, 신호(IN<0>)는 로우레벨이 되고 신호(INb<0>)는 하이레벨이 된다.
이와 같이, 레벨천이가 일어난 비트에 대해서는 노드(A)로의 신호(IN)는 하이레벨이 되고 노드(B)로의 신호(INb)는 로우레벨이 되며, 레벨천이가 일어나지 않은 비트에 대해서는 노드(A)로의 신호(IN)는 로우레벨이 되고 노드(B)로의 신호(INb)는 하이레벨이 된다. 이에 따라, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 노드(B)에 비하여 노드(A)에 하이레벨의 출력신호가 더 많이 출력되므로, 노드(A)로부터 출력되는 신호에 의한 구동력이 노드(B)로부터 출력되는 신호에 의한 구동력보다 더 커지게 된다.
이어서, 노드(A)의 출력신호는 NMOS(N104)와 NMOS(N105)에 입력되고, 노드(B)의 출력신호는 NMOS(N103)와 NMOS(N106)에 입력된다. 이 때 스트로브신호(strobe2)가 하이레벨로 인에이블되면 차동증폭기(710)와 차동증폭기(720)가 턴-온 된다. 먼저 차동증폭기(710)의 경우를 살펴 보면, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하는 경우 노드(A)로부터 출력되는 신호에 의한 구동력이 노드(B)로부터 출력되는 신호에 의한 구동력보다 더 크므로, NMOS(N104)가 더 크게 턴-온되어 노드(D)의 전위는 상대적으로 로우레벨이 된다. 이에 따라 인버터(IV801)로부터 메인증폭기(750)로 출력되는 신호는 하이레벨이 된다. 이 때, 차동증폭기(720)의 경우에는, NMOS(N105)가 더 크게 턴-온되어 노드(E)의 전위는 상대적으로 로우레벨이 된다. 이에 따라 PMOS(P104)가 턴-온되어 노드(F)는 하이레벨이 되며, 인버터(IV802)로부터 출력되는 신호는 로우레벨이 된다.
한편, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하지 않는 경우 노드(A)로부터 출력되는 신호에 의한 구동력이 노드(B)로부터 출력되는 신호에 의한 구동력보다 더 작아지도록 된다. 따라서, 차동증폭기(710)의 경우 NMOS(N103)가 더 크게 턴-온되어 노드(C)의 전위는 상대적으로 로우레벨이 되고 PMOS(P102)가 턴-온되어 노드(D)는 하이레벨이 된다. 이에 따라 인버터(IV801)로부터 메인증폭기(750)로 출력되는 신호는 로우레벨이 된다. 이 때, 차동증폭기(720)의 경우에는, NMOS(N106)가 더 크게 턴-온되어 노드(F)의 전위는 상대적으로 로우레벨이 된다. 이에 따라 인버터(IV802)로부터 출력되는 신호는 하이레벨이 된다.
다음으로, 스트로브 신호(strobe3)에 의하여 인에이블되는 메인증폭기(750)는 인버터(IV801)와 인버터(IV802)로부터 입력되는 서로 다른 레벨의 신호에 응답하여, 이 두 신호를 비교 증폭하여 프리플래그신호(pre_flag<1>)를 출력한다. 즉, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 인 버터(IV801)로부터는 하이레벨의 신호를, 인버터(IV802)로부터는 로우레벨의 신호를 입력받아, 이렇게 다른 레벨의 신호를 서로 비교증폭하여 하이레벨의 프리플래그신호(pre_flag<1>)를 출력한다. 반대로, 만약 레벨 천이가 일어난 비트의 수가 전체 비트수의 절반을 초과하지 않는 경우에는 인버터(IV801)로부터는 로우레벨의 신호를, 인버터(IV802)로부터는 하이레벨의 신호를 입력받아, 이렇게 다른 레벨의 신호를 서로 비교증폭하여 로우레벨의 프리플래그신호(pre_flag<1>)를 출력한다.
이와 같이, 제 2 비교부(100)는 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1)를 각 비트별로 비교하여 레벨천이된 비트수에 따라 제 2 프리플래그신호(pre_flag<1>)를 출력한다. 이와 마찬가지로, 제 1 비교부(100), 제 3 비교부(300) 및 제 4 비교부(300)도 제 2 비교부(100)와 구성 및 그 동작은 동일하다.
다음으로, 제 1 XOR부(110)는 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)와 제 1 프리플래그 신호(pre_flag<0>)를 배타적 논리합연산하여 제 1 데이터반전 플래그신호(DBI_flag<0>)를 출력한다. 여기서, 이전 데이터 처리단계에서 래치된 제 4 데이터반전 플래그신호(pre_DBI_flag<3>)는 현재의 데이터 처리 단계 이전의 데이터 처리단계에서 제 4 XOR부(410)로부터 출력된 것을 래치한 것이다.
그리고, 제 2 XOR부(210)는 제 2 프리플래그 신호(pre_flag<1>)와 제 1 XOR부(110)로부터 출력되는 제 1 데이터반전 플래그신호(DBI_flag<0>)를 배타적 논리합연산하여 제 2 데이터반전 플래그신호(DBI_flag<1>)를 출력한다. 마찬가지로, 제 3 XOR부(310)는 제 3 프리플래그 신호(pre_flag<2>)와 제 2 데이터반전 플래그신호(DBI_flag<1>)를 배타적 논리합연산하여 제 3 데이터반전 플래그신호(DBI_flag<2>)를 출력하고, 제 4 XOR부(410)는 제 4 프리플래그 신호(pre_flag<3>)와 제 3 데이터반전 플래그신호(DBI_flag<2>)를 배타적 논리합연산하여 제 4 데이터반전 플래그신호(DBI_flag<3>)를 출력한다.
이어서, 제 1 리피터(120)는 제 1 데이터반전 플래그신호(DBI_flag<0>)에 응답하여, 만약 제 1 데이터반전 플래그신호(DBI_flag<0>)가 하이레벨로 인에이블되면 제 1 출력데이터(GIO_Q0)에 포함된 복수의 데이터 비트를 반전시켜 출력하고, 만약 제 1 데이터반전 플래그신호(DBI_flag<0>)가 로우레벨로 디스에이블되면 제 1 출력데이터(GIO_Q0)에 포함된 복수의 데이터 비트를 반전시키지 않고 출력한다. 동일한 동작원리에 의하여, 제 2 내지 제 4 리피터(220, 320, 420)는 각각 제 2 내지 제 4 데이터 반전 플래그신호(DBI_flag<1>~DBI_flag<3>)에 응답하여 제 2 내지 제 4 출력데이터(GIO_Q1~GIO_Q3)를 반전 또는 비반전시켜 출력한다.
이러한 리피터의 동작을 보다 구체적으로 살펴 보면 다음과 같다. 상기 제 1 내지 제 4 리피터(120, 220, 320, 420)의 각각은 복수의 서브 리피터를 포함하는데, 각각의 서브 리피터는 전체 비트 중의 어느 하나의 비트를 담당한다. 도 5는 본 발명에 의한 데이터 출력장치에 사용되는 서브 리피터의 구성을 도시한 것이다.
도 5에 도시된 바와 같이, 전달게이트(T10)와 전달게이트(T20)는 데이터반전 플래그 신호(DBI_flag)에 응답하여 동작한다. 즉, 데이터 반전 플래그신호(DBI_flag)가 하이레벨로 인에이블되면, 전달게이트(T10)는 턴-온되고 전달게이트 (T20)는 턴-오프된다. 이에 따라, 서브 리피터는 인버터(IV10)를 포함하는 버퍼(10)의 동작에 의하여 출력데이터(GIO_Q)를 반전시켜 출력한다. 반대로, 데이터 반전 플래그신호(DBI_flag)가 로우레벨로 디스에이블되면, 전달게이트(T10)는 턴-오프되고 전달게이트(T20)는 턴-온되며, 서브 리피터는 버퍼(20)의 동작에 의하여 출력데이터(GIO_Q)를 반전시키지 않고 출력한다. 이와 같이, 서브 리피터를 포함하는 제 1 내지 제 4 리피터(120, 220, 320, 420)는 데이터 반전 플래그 신호에 응답하여 각 출력데이터에 포함된 데이터 비트들을 반전 또는 비반전시켜 출력하게 된다.
마지막으로, 상기 제 1 내지 제 4 데이터반전 플래그 신호(DBI_flag<0> ~ DBI_flag<3>)는 플래그 출력부(600)로 입력되며, 플래그 출력부(600)는 상기 데이터 반전 플래그 신호들을 반도체 장치의 칩셋으로 공급한다. 그리고, 칩셋에서는 상기 DQ부(500)로부터 출력된 출력데이터들을 상기 데이터 반전 플래그 신호들에 의하여 원래 데이터로 복원한다.
그런데, 상기에서, 제 1 내지 제 4 XOR부(110, 210, 310, 410)는 배타적 논리합 연산을 수행하는 블럭으로서, 입력되는 두 신호 중의 어느 하나만 하이레벨일 때 하이레벨의 신호를 출력한다. 즉, 제 2 XOR부(210)를 예로 들면, 제 1 데이터반전 플래그 신호(DBI_flag<0>)와 제 2 프리플래그 신호(pre_flag<1>) 중 어느 하나만 하이레벨일 때 하이레벨의 데이터 반전 플래그신호(DBI_flag<1>)를 출력한다.
따라서, 제 1 데이터반전 플래그 신호(DBI_flag<0>)와 제 2 프리플래그 신호(pre_flag<1>)가 모두 로우레벨인 경우에는, 제 1 출력데이터(GIO_Q0)가 리피터(120)에 의하여 반전되지 않는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에 데이터 비트의 반전이 필요하지 않은 경우이므로, 제 2 XOR부(210)는 로우레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트를 반전시키지 않도록 한다.
제 1 데이터반전 플래그 신호(DBI_flag<0>)는 로우레벨이고 제 2 프리플래그 신호(pre_flag<1>)는 하이레벨인 경우에는, 제 1 출력데이터(GIO_Q0)는 리피터(120)에 의하여 반전되지 않는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에는 데이터 비트의 반전이 필요한 경우이므로, 제 2 XOR부(210)는 하이레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트를 반전시키도록 한다.
한편, 제 1 데이터반전 플래그 신호(DBI_flag<0>)는 하이레벨이고 제 2 프리플래그 신호(pre_flag<1>)는 로우레벨인 경우에는, 제 1 출력데이터(GIO_Q0)는 리피터(120)에 의하여 반전되는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에는 데이터 비트의 반전이 필요하지 않은 경우, 즉 결과적으로 봤을 때는 제 2 출력데이터(GIO_Q1)도 반전이 필요한 경우이므로, 제 2 XOR부(210)는 하이레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트를 반전시키도록 한다.
마지막으로, 제 1 데이터반전 플래그 신호(DBI_flag<0>)와 제 2 프리플래그 신호(pre_flag<1>)가 모두 하이레벨인 경우에는, 제 1 출력데이터(GIO_Q0)는 리피터(120)에 의하여 반전되는 경우이면서, 동시에 제 1 출력데이터(GIO_Q0)와 제 2 출력데이터(GIO_Q1) 간에는 데이터 비트의 반전이 필요한 경우, 즉 결과적으로 봤 을 때는 제 2 출력데이터(GIO_Q1)는 반전이 필요하지 않은 경우이므로, 제 2 XOR부(210)는 로우레벨의 신호를 출력하여 제 2 출력데이터(GIO_Q1)의 데이터 비트를 반전시키지 않도록 한다.
이와 같이, 본 발명에 따르면, 종래의 방식과는 달리 출력데이터의 반전 여부를 결정하고 그 결정된 출력데이터를 다음 출력데이터와 순차적으로 비교하는 등의 방식을 적용할 필요가 없다. 즉, 본 발명에 따르면, 각 글로벌 출력라인을 통해 전송되어 온 출력데이터들 간의 비교가 동시에 이루어지기 때문에, 어드레스 액세스 타임(address access time) 마진을 충분히 확보할 수 있고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있게 된다. 도 6은 본 발명에 의한 반도체 장치의 데이터 출력방법에 따른 타이밍도를 나타낸 것으로서, 여기서 볼 수 있는 바와 같이 종래에 비하여 본 발명에 따르면 충분한 어드레스 액세스 타임을 확보할 수 있다는 것을 확인할 수 있다.
한편, 상기 실시예에서는 주로 4 비트 프리페치방식에 따른 경우를 예로 들었으나 본 발명은 이에 한정되지 않는다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 데이터 출력장치 및 출력방법은 반도체 장치에서 데이터를 출력할 때 데이터 천이에 의해 발생할 수 있는 출력드라이버에서의 파워 노이즈를 감소시키고, 고주파수 동작에서 고속데이터를 정확하고 안정적으로 처리할 수 있는 효과가 있다.
Claims (21)
- 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 1 프리플래그(pre-flag) 신호를 출력하는 제 1 비교부와;상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블여부가 결정되는 제 2 프리플래그 신호를 출력하는 제 2 비교부와;이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하는 제 1 논리부와;상기 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 제 2 논리부와;상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 1 리피터와;상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 제 2 리피터를 포함하여 구성되는 반도체 장치의 데이터 출력장치.
- 제 1항에 있어서,상기 제 1 및 제 2 비교부는 동시에 동작을 수행하는 반도체 장치의 데이터 출력장치.
- 제 1항에 있어서,상기 각각의 제 1 또는 제 2 비교부는 비교결과 레벨 천이된 비트의 수가 전체 비트수의 절반을 초과하는 경우에는 상기 제 1 또는 제 2 프리플래그신호를 각각 인에이블시키는 반도체 장치의 데이터 출력장치.
- 제 3항에 있어서,임의의 2개의 출력데이터를 각 비트별로 비교하는 상기 제 1 및 제 2 비교부의 각각은상기 2개의 출력데이터에 각각 포함된 임의의 동순위의 데이터 비트 2개를 논리연산하여 그 결과를 출력하는 복수의 논리소자와;소정 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리연산하여 제 1 노드와 제 2 노드로 각각 공급하는 복수의 신호공급부와;상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 1 차동증폭기와;상기 제 1 노드와 제 2 노드로부터의 신호를 비교증폭하는 제 2 차동증폭기와;상기 제 1 및 제 2 차동증폭기로부터의 신호를 비교증폭하여 프리플래그 신호를 출력하는 메인증폭기를 포함하여 구성되는 반도체 장치의 데이터 출력장치.
- 제 4항에 있어서,상기 복수의 논리소자의 각각은 배타적 논리합 연산을 수행하는 반도체 장치의 데이터 출력장치.
- 제 5항에 있어서,상기 복수의 신호공급부의 각각은상기 스트로브 신호와 상기 각 논리소자로부터의 신호를 논리곱연산한 신호를 상기 제 1 노드로 공급하는 제 1 논리수단과,상기 스트로브 신호의 반전신호와 상기 각 논리소자로부터의 신호를 부정논리합연산한 신호를 상기 제 2 노드로 공급하는 제 2 논리수단을 포함하는 반도체 장치의 데이터 출력장치.
- 제 1항에 있어서,상기 제 1 및 제 2 논리부의 각각은 배타적 논리합 연산을 수행하는 반도체 장치의 데이터 출력장치.
- 제 1항에 있어서,상기 제 1 및 제 2 리피터의 각각은 복수의 서브 리피터를 포함하는 반도체 장치의 데이터 출력장치.
- 제 8항에 있어서,상기 서브 리피터는상기 복수의 데이터 비트 중 어느 하나의 비트를 입력받고 상기 데이터반전 플래그 신호의 인에이블에 응답하여 동작하는 제 1 전달게이트와;상기 어느 하나의 비트를 입력받고 상기 데이터반전 플래그 신호의 디스에이블에 응답하여 동작하는 제 2 전달게이트와;상기 제 1 전달게이트로부터의 신호를 버퍼링하는 제 1 버퍼와;상기 제 2 전달게이트로부터의 신호를 버퍼링하는 제 2 버퍼를 포함하는 반도체 장치의 데이터 출력장치.
- 제 9항에 있어서,상기 제 1 버퍼는 반전버퍼이고, 상기 제 2 버퍼는 비반전 버퍼인 반도체 장치의 데이터 출력장치.
- 제 1항에 있어서,상기 제 1 및 제 2 데이터반전 플래그 신호를 수신하여 반도체 장치의 칩셋(chipset)으로 공급하는 플래그 출력부를 더 포함하는 반도체 장치의 데이터 출력장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전송되는 것을 특징으로 하는 반도체 장치의 데이터 출력장치.
- 제 1항에 있어서,상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 반도체 장치의 데이터 출력장치.
- 제 1항에 있어서,상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 반도체 장치의 데이터 출력장치.
- (a) 제 1 출력데이터와 이전 데이터 처리단계에서 래치된 임의의 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 1 프리플래그 신호를 출력함과 동시에, 상기 제 1 출력데이터와 제 2 출력데이터를 각 비트별로 비교하여, 레벨 천이된 비트의 수에 따라 인에이블 여부가 결정되는 제 2 프리플래그 신호를 출력하는 단계와;(b) 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호와 상기 제 1 프리플래그 신호를 논리연산하여 제 1 데이터반전 플래그신호를 출력하고, 제 1 데이터반전 플래그신호와 제 2 프리플래그 신호를 논리연산하여 제 2 데이터반전 플래그신호를 출력하는 단계와;(c) 상기 제 1 데이터반전 플래그신호에 응답하여 상기 제 1 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하고, 상기 제 2 데이터반전 플래그신호에 응답하여 상기 제 2 출력데이터에 포함된 복수의 데이터 비트를 반전 또는 비반전시켜 출력하는 단계를 포함하는 반도체 장치의 데이터 출력방법.
- 제 15항에 있어서,상기 단계 (a)의 비교결과, 레벨 천이된 비트의 수가 전체 비트수의 절반을 각각 초과하는 경우에는 상기 제 1 또는 제 2 프리플래그신호를 각각 인에이블시키는 반도체 장치의 데이터 출력방법.
- 제 15항에 있어서,상기 단계 (b)에서의 논리연산으로는 배타적 논리합 연산을 수행하는 반도체 장치의 데이터 출력방법.
- 제 15항에 있어서,상기 제 1 및 제 2 데이터반전 플래그 신호를 반도체 장치의 칩셋(chipset)으로 공급하는 단계를 더 포함하는 반도체 장치의 데이터 출력방법.
- 제 15 항에 있어서,상기 제 1 및 제 2 출력데이터는 글로벌 출력라인을 통하여 전송되는 것을 특징으로 하는 반도체 장치의 데이터 출력방법.
- 제 15항에 있어서,상기 이전 데이터 처리단계에서 래치된 임의의 출력데이터는 이전 데이터 처리단계에서의 마지막 출력데이터인 반도체 장치의 데이터 출력방법.
- 제 15항에 있어서,상기 이전 데이터 처리단계에서 래치된 임의의 데이터반전 플래그신호는 이전 데이터 처리단계에서의 마지막 데이터반전 플래그 신호인 반도체 장치의 데이터 출력방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050060595A KR100613463B1 (ko) | 2005-07-06 | 2005-07-06 | 반도체 장치의 데이터 출력장치 및 출력방법 |
| TW094128683A TWI280587B (en) | 2005-07-06 | 2005-08-23 | Data output device and method of semiconductor device |
| JP2005243212A JP4776305B2 (ja) | 2005-07-06 | 2005-08-24 | 半導体装置のデータ出力装置及び出力方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050060595A KR100613463B1 (ko) | 2005-07-06 | 2005-07-06 | 반도체 장치의 데이터 출력장치 및 출력방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100613463B1 true KR100613463B1 (ko) | 2006-08-22 |
Family
ID=37602763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050060595A KR100613463B1 (ko) | 2005-07-06 | 2005-07-06 | 반도체 장치의 데이터 출력장치 및 출력방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7423914B2 (ko) |
| JP (1) | JP4776305B2 (ko) |
| KR (1) | KR100613463B1 (ko) |
| TW (1) | TWI280587B (ko) |
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-
2005
- 2005-07-06 KR KR1020050060595A patent/KR100613463B1/ko not_active IP Right Cessation
- 2005-08-23 TW TW094128683A patent/TWI280587B/zh not_active IP Right Cessation
- 2005-08-24 JP JP2005243212A patent/JP4776305B2/ja not_active Expired - Fee Related
- 2005-08-31 US US11/162,171 patent/US7423914B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7995403B2 (en) | 2008-11-13 | 2011-08-09 | Hynix Semiconductor Inc. | Semiconductor integrated circuit with data bus inversion function |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI280587B (en) | 2007-05-01 |
| JP2007020135A (ja) | 2007-01-25 |
| JP4776305B2 (ja) | 2011-09-21 |
| US7423914B2 (en) | 2008-09-09 |
| TW200703356A (en) | 2007-01-16 |
| US20070011481A1 (en) | 2007-01-11 |
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