KR100656448B1 - 반도체 메모리의 ｄｂｉ 신호 생성장치 및 방법 - Google Patents

반도체 메모리의 ｄｂｉ 신호 생성장치 및 방법 Download PDF

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Abstract

전류소모를 최소화하고 DBI 신호오류를 방지할 수 있도록 한 반도체 메모리의 DBI 신호 생성장치 및 방법에 관한 것으로, 이전 데이터와 현재 데이터의 일치여부를 검출하여 그에 따른 검출신호를 출력하는 데이터 스위칭 검출수단, 및 상기 검출신호를 이용한 차지 쉐어링(Charge sharing) 레벨 차이에 따른 DBI 신호를 출력하는 DBI 검출수단을 포함하므로 전류 소모를 최소화할 수 있으며, 트랜지스터의 저항 스큐(Skew)에 영향을 받지 않아 DBI 신호 생성오류 및 이로 인한 데이터 전송오류를 방지하고 결국, 반도체 메모리 적용 시스템의 신뢰성을 향상시킬 수 있다.
DBI, 차지 쉐어링, 충전 소자

Description

반도체 메모리의 ＤＢＩ 신호 생성장치 및 방법{Apparatus and Method for Generating DBI Signal of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 DBI 신호 생성장치의 구성을 나타낸 회로도,
도 2는 본 발명에 따른 반도체 메모리의 DBI 신호 생성장치의 구성을 나타낸 블록도,
도 3은 도 2의 데이터 스위칭 검출부의 구성을 나타낸 회로도,
도 4는 도 2의 DBI 검출부의 구성을 나타낸 회로도,
도 5는 도 4의 비교부의 구성을 나타낸 회로도,
도 6은 본 발명에 따른 반도체 메모리의 DBI 신호 생성장치의 동작을 설명하기 위한 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 데이터 스위칭 검출부 110: 논리 회로부
120: 신호 출력부 121: 제 1 신호 출력부
122: 제 2 신호 출력부 123: 제 3 신호 출력부
200: DBI 검출부 210: 차지 쉐어링부
211: 제 1 차지 쉐어링부 212: 제 2 차지 쉐어링부
213: 제 3 차지 쉐어링부 220: 비교부
221: 지연소자 230: 프리 차지부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 DBI 신호 생성장치 및 방법에 관한 것이다.
DBI(Data Bus Inversion)는 데이터 전송시 데이터 비트가 스위칭하는 개수가 늘어남에 따라 즉, 전체 데이터 비트 중에서 이전 데이터 비트에 비해 현재 데이터 비트가 바뀌는 개수가 증가함에 따라 발생되는 문제 즉, 동시 스위칭 노이즈(Simultaneous Switching Noise) 또는 내부 심볼 간섭(Inter Symbol Interference)을 방지하기 위해 사용되는 방식이다.
상기 DBI 방식은 전체 데이터 비트 중에서 스위칭된 비트의 수가 전체 데이터 비트의 절반 이상일 경우, DBI 신호(DBI Flag)를 인에이블 시키고 정상적인 데이터 대신 반전된 데이터를 전송하여 데이터 비트의 스위칭 개수를 절반 이하로 줄임으로써, 상술한 문제를 해결하였다.
이하, 종래의 기술을 도 1을 참조하여 설명하면 다음과 같다.
종래의 기술에 따른 반도체 메모리의 DBI 신호 생성장치는 도 1에 도시된 바와 같이, 0 에서 N까지 N+1개의 비트로 이루어진 이전 데이터(PREV_DATA) 및 현재 데이터(CURR DATA)를 각각의 XOR 게이트를 통해 비교한다.
그리고 이전 데이터 비트와 현재 데이터 비트가 다른 경우 EVAL<0:N> 신호 중 해당 신호를 인에이블 시키고 이를 반전시킨 EVALB<0:N> 신호를 생성한다.
이때 상기 EVALB<0:N> 신호는 이전 데이터 비트와 현재 데이터 비트가 동일한 경우에 해당하는 신호가 인에이블된 신호이다.
그리고 상기 EVAL<0:N> 신호 및 이를 반전시킨 EVALB<0:N> 신호는 각각 동일한 노드에 출력단이 연결된 해당 인버터 어레이들 중에서 자신에 해당하는 인버터 어레이에 입력되고 상기 각 인버터 어레이의 출력이 비교기의 부입력단(-)과 정입력단(+)에 입력된다.
이때 EVAL<0:N> 신호 및 이를 반전시킨 EVALB<0:N> 신호 중 인에이블된 신호에 따라 인버터에서 온 되는 P형 트랜지스터와 N형 트랜지스터의 수가 달라지게 된다.
따라서 P형 트랜지스터와 N형 트랜지스터의 저항비에 따라 상기 부입력단(-)과 정입력단(+)의 전압차이가 발생하고, 비교기는 그 전압차이에 따라 DBI 신호를 하이 또는 로우로 출력하게된다.
예를 들어, N = 7이라고 가정하고, EVAL<0:N> 신호 중에서 인에이블된 신호가 4개 이상일 경우 비교기의 부입력단 전압이 정입력단 전압보다 낮아지게 되므로, DBI 신호가 인에이블되고(예를 들어, 하이), 그 반대의 경우 DBI 신호가 로우로 디스에이블된다.
그러나 종래의 기술에 따른 반도체 메모리의 DBI 신호 생성장치는 다음과 같은 문제점이 있다.
첫째, 인버터들의 출력이 동일한 노드에 연결되어 있으므로 쇼트 서킷 커런트(Short Circuit Current)를 발생시켜 전류 소모를 증가시킨다.
둘째, 각 인버터의 트랜지스터의 저항 스큐(Skew)로 DBI 신호 생성오류 및 이로 인한 데이터 전송오류를 초래할 수 있으며, 결국, 반도체 메모리 적용 시스템의 동작오류를 발생시킬 수 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 전류소모를 최소화하고 DBI 신호 오류를 방지할 수 있도록 한 반도체 메모리의 DBI 신호 생성장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 DBI 신호 생성장치는 이전 데이터와 현재 데이터의 일치여부를 검출하여 그에 따른 검출신호를 출력하는 데이터 스위칭 검출수단, 및 상기 검출신호를 이용한 차지 쉐어링(Charge sharing) 차이에 따른 DBI 신호를 출력하는 DBI 검출수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 DBI 신호 생성방법은 소정 제어신호에 따라 상기 제 1 및 제 2 충전소자를 동일한 레벨로 충전시키는 단계, 이전 데이터와 현재 데이터를 비교하여 그에 따른 소정 검출신호를 생성하는 단계, 상기 검출신호에 따라 상기 제 1 충전소자 및 제 2 충전소자를 방전시키는 단계, 및 상기 방전 후 상기 제 1 충전소자와 제 2 충전소자의 레벨 차이에 따라 DBI 신호를 생성하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 DBI 신호 생성장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 DBI 신호 생성장치의 구성을 나타낸 블록도, 도 3은 도 2의 데이터 스위칭 검출부의 구성을 나타낸 회로도, 도 4는 도 2의 DBI 검출부의 구성을 나타낸 회로도, 도 5는 도 4의 비교부의 구성을 나타낸 회로도, 도 6은 본 발명에 따른 반도체 메모리의 DBI 신호 생성장치의 동작을 설명하기 위한 타이밍도이다.
후술되는 본 발명의 실시예는 데이터의 비트수에 상관없이 적용할 수 있으나, 설명의 편의를 위해 8 비트 데이터에 대한 예를 들기로 한다.
본 발명에 따른 반도체 메모리의 DBI 신호 생성장치는 도 2에 도시된 바와 같이, 이전 데이터(PREV DATA <0:7>)와 현재 데이터(CURR DATA <0:7>)의 일치여부를 검출하여 그에 따른 검출신호(DATAP <0:7>, DATAPB <0:7>)를 출력하는 데이터 스위칭 검출부(100), 및 상기 검출신호를 이용한 차지 쉐어링(Charge sharing) 레벨차이에 따른 DBI 신호(DBI Flag)를 출력하는 DBI 검출부(200)를 포함한다.
상기 데이터 스위칭 검출부(100)는 도 3에 도시된 바와 같이, 각 데이터 비트별로 이전 비트와 현재 비트의 일치여부에 따른 비교신호(DATAS <0:7>)를 출력하는 논리회로부(110), 제 1 제어신호 즉, 데이터 스트로브 신호(DATA STROBE SIGNAL, 이하 스트로브 신호라 칭함)에 따라 상기 논리회로부(110)에서 출력된 비교신호(DATAS <0:7>)를 이용하여 상기 검출신호(DATAP <0:7>, DATAPB <0:7>)를 생성하는 신호 출력부(120)를 포함한다.
상기 논리회로부(110)는 데이터 비트 수 만큼의 XOR 게이트(XOR0 ~ XOR7)를 포함한다. 그리고 상기 신호 출력부(120)는 스트로브 신호의 인에이블 구간동안 상기 논리회로부(110)에서 출력된 비교신호에 따른 펄스형태의 제 1 검출신호(DATAP <0:7>)를 출력하며, 데이터 비트 수 만큼 구비된 제 1 신호 출력부(121), 상기 스트로브 신호의 인에이블 구간동안 상기 제 1 검출신호(DATAP <0:7>)와 위상이 반대인 제 2 검출신호(DATAPB <0:7>)를 출력하며, 데이터 비트 수 만큼 구비된 제 2 신호 출력부(122), 및 상기 스트로브 신호의 인에이블 구간동안 보조 검출신호(DATAPH)를 출력하는 제 3 신호 출력부(123)를 포함한다.
이때 제 1 신호 출력부(121)는 상기 비교신호(DATAS <0:7>)를 각각 입력받는 제 1 인버터(IV1), 입력단에 상기 제 1 인버터(IV1)의 출력이 입력되고 제어단에 상기 스트로브 신호가 입력되는 제 1 전달소자(T1), 상기 스트로브 신호를 입력받는 제 2 인버터(IV2), 및 게이트에 상기 제 2 인버터(IV2)의 출력이 입력되고 드레인에 상기 제 1 전달소자(T1)의 출력이 입력되며 소오스가 접지된 트랜지스터(N1)를 포함한다. 그리고 상기 제 2 신호 출력부(122)는 입력단에 상기 비교신호(DATAS <0:7>)를 각각 입력받고 제어단에 상기 스트로브 신호가 입력되는 제 2 전달소자(T2), 상기 스트로브 신호를 입력받는 제 3 인버터(IV3), 및 게이트에 상기 제 3 인버터(IV3)의 출력이 입력되고 드레인에 상기 제 2 전달소자(T2)의 출력이 입력되며 소오스가 접지된 트랜지스터(N2)를 포함한다. 그리고 제 3 신호 출력부(123)는 전원단(VDD)이 연결된 제 4 인버터(IV4), 입력단에 상기 제 4 인버터(IV4)의 출력이 입력되고 제어단에 상기 스트로브 신호가 입력되는 제 3 전달소자(T3), 상기 스 트로브 신호를 입력받는 제 5 인버터(IV5), 및 게이트에 상기 제 5 인버터(IV5)의 출력이 입력되고 드레인에 상기 제 3 전달소자(T3)의 출력이 입력되며 소오스가 접지된 트랜지스터(N3)를 포함한다.
상기 DBI 검출부(200)는 도 4에 도시된 바와 같이, 상기 제 1 및 제 2 검출신호(DATAP <0:7>, DATAPB <0:7>)를 차지 쉐어링(Charge Sharing)하기 위한 차지 쉐어링부(210), 상기 차지 쉐어링에 의한 레벨 차이에 따라 DBI 신호를 출력하는 비교부(220), 및 상기 제 1 충전소자(CCOMP)와 제 2 충전소자(CCOMPB) 사이에 연결되어 프리 차지신호(PRE)에 따라 상기 제 1 충전소자(CCOMP)와 제 2 충전소자(CCOMPB)를 프리 차지시키기 위한 프리 차지부(230)를 포함한다.
상기 차지 쉐어링부(210)는 제 1 충전소자(CCOMP), 상기 제 1 검출신호(DATAP <0:7>)에 따라 상기 제 1 충전소자(CCOMP)를 방전시키는 제 1 차지 쉐어링부(211), 제 2 충전소자(CCOMPB), 상기 제 2 검출신호(DATAPB <0:7>)에 따라 상기 제 2 충전소자(CCOMPB)를 방전시키는 제 2 차지 쉐어링부(212), 및 상기 차지 쉐어링 동작 후 상기 제 1 충전 소자(CCOMP)와 제 2 충전 소자(CCOMPB)의 충전량이 동일하게 되는 것을 방지하기 위한 부가적인 차지 쉐어링 동작을 수행하는 제 3 차지 쉐어링부(213)를 포함한다.
이때 제 1 차지 쉐어링부(211)는 게이트에 상기 제 1 검출신호(DATAP <0:7>)가 입력되고, 드레인 또는 소오스 중 하나가 해당 커패시터(C00 ~ C07)를 통해 접지단에 연결되고 다른 하나가 공통 연결된 복수개의 트랜지스터(M00 ~ M07), 및 상기 각 커패시터(C00 ~ C07) 양단에 소오스와 드레인이 연결되고 게이트에 제 2 제 어신호 즉, 프리 차지 신호(PRE)가 입력되는 복수개의 트랜지스터(P00 ~ P07)를 포함한다.
상기 제 2 차지 쉐어링부(212)는 게이트에 상기 제 2 검출신호(DATAPB <0:7>)가 입력되고, 드레인 또는 소오스 중 하나가 해당 커패시터(C10 ~ C17)를 통해 접지단에 연결되고 다른 하나가 공통 연결된 복수개의 트랜지스터(M10 ~ M17), 및 상기 각 커패시터(C10 ~ C17) 양단에 소오스와 드레인이 연결되고 게이트에 프리 차지신호(PRE)가 입력되는 복수개의 트랜지스터(P10 ~ P17)를 포함한다.
상기 제 3 차지 쉐어링부(213)는 게이트에 상기 보조 검출신호(DATAPH)가 입력되고, 드레인 또는 소오스 중 하나가 커패시터(C08)를 통해 접지단에 연결되고 다른 하나가 상기 제 1 충전소자(CCOMP)와 연결된 트랜지스터(M08), 및 상기 커패시터(C08) 양단에 소오스와 드레인이 연결되고 게이트에 상기 프리 차지신호(PRE)가 입력되는 트랜지스터(P08)를 포함한다.
이때 도 4의 트랜지스터(M00 ~ M08, M10 ~ M17)는 모두 동일한 사이즈 및 온 저항값을 갖는 것을 사용하며, 커패시터(C00 ~ C08, C10 ~ C17)의 충전용량 또한 동일한 것을 사용한다.
상기 비교부(220)는 도 5에 도시된 바와 같이, 상기 제 1 충전소자(CCOMP)의 레벨값과 제 2 충전소자(CCOMPB)의 레벨값을 입력받아 비교하고 클럭신호(LAT_CLK)에 맞도록 그 비교결과에 따른 DBI 신호를 출력하는 차동 증폭기를 포함한다. 이때 상기 클럭신호(LAT_CLK)는 상기 스트로브 신호를 지연소자(221)를 통해 소정 시간 지연시켜 생성한다.
상기 프리 차지부(230)는 게이트에 프리 차지신호(PRE)가 입력되고 상기 제 1 충전소자(CCOMP)와 제 2 충전소자(CCOMPB) 사이에 연결된 제 1 트랜지스터(M20), 게이트에 프리 차지신호(PRE)가 입력되고 소오스가 상기 제 1 충전소자(CCOMP)와 연결되며 드레인에 전원(VDD)이 인가된 제 2 트랜지스터(M21), 및 게이트에 프리 차지신호(PRE)가 입력되고 소오스에 전원(VDD)이 인가되며 드레인이 상기 제 2 충전소자(CCOMPB)와 연결된 제 3 트랜지스터(M22)를 포함한다.
이와 같이 구성된 본 발명에 따른 일실시예의 동작을 도 2 내지 도 6을 참조하여 설명하면 다음과 같다.
먼저, 도 2의 데이터 스위칭 검출부(100)는 상기 프리 차지 신호(PRE)에 따라 프리 차지가 이루어지는 동안에는 동작하지 않고 데이터 출력을 위한 스트로브 신호와 연계하여 동작하도록 구성되어 있다.
즉, 도 3의 논리회로부(110)가 이전 데이터(PREV DATA <0:7>)와 현재 데이터(CURR DATA <0:7>)를 비트별로 각각 비교하여 값이 같을 경우 그에 해당하는 신호가 로우 레벨, 값이 다를 경우 그에 해당하는 신호가 하이 레벨이 되도록 비교신호(DATAS <0:7>)를 출력한다.
그리고 도 3의 신호 출력부(120)가 스트로브 신호의 인에이블 구간동안 상기 비교신호(DATAS <0:7>)에 따른 제 1 검출신호(DATAP <0:7>), 제 2 검출신호(DATAPB <0:7>) 및 보조 검출신호(DATAH)를 출력한다.
이때 제 1 검출신호(DATAP <0:7>)는 상기 스트로브 신호의 인에이블 구간동안 상기 비교신호(DATAS <0:7>) 중에서 하이 레벨인 신호 각각에 대해서 펄스가 발 생되는 신호이다. 그리고 제 2 검출신호(DATAPB <0:7>)는 상기 제 1 검출신호(DATAP <0:7>)와 위상이 반대인 신호로서, 상기 스트로브 신호의 인에이블 구간동안 상기 비교신호(DATAS <0:7>) 중에서 로우 레벨인 신호 각각에 대해서 펄스가 발생되는 신호이다. 또한 보조 검출신호(DATAH)는 데이터 비교와 상관없이 상기 스트로브 신호의 인에이블 구간동안 펄스가 발생되는 신호로서, 상기 제 1 검출신호(DATAP <0:7>)와 상기 제 2 검출신호(DATAPB <0:7>)의 펄스수가 동일할 경우 제 1 검출신호(DATAP <0:7>)의 펄스 수가 많아지도록 하기 위한 보조적인 역할을 수행하는 신호이다.
한편, 도 4의 DBI 검출부(200)는 반도체 메모리의 프리 차지가 이루어지는 동안 프리 차지신호(PRE)에 따라 프리 차지부(230)의 제 1 내지 제 3 트랜지스터(M20 ~ M22)가 온 되어 제 1 충전소자(CCOMP) 및 제 2 충전소자(CCOMPB)를 전원(VDD)레벨로 충전시킨다. 또한 프리 차지 구간에는 스트로브 신호가 디스에이블 상태 즉, 로우이므로 제 1 및 제 2 검출신호(DATAP <0:7>, DATAPB <0:7>)가 모두 로우가 되어 이를 입력받는 모든 트랜지스터(M00 ~ M08, M10 ~ M17)가 오프 된다. 그리고 프리 차지신호(PRE)가 하이로 입력되는 모든 트랜지스터(P00 ~ P08, P10 ~ P17)가 온 되어 모든 커패시터(C00 ~ C08, C10 ~ C17)는 0(Zero) 레벨로 방전된다.
도 6에는 본 발명의 동작에 따른 신호 타이밍의 일예가 도시되어 있다. 도 6의 A 시점을 살펴보면, 제 1 검출신호 DATAP 0, 1, 3 및 5에서 펄스가 발생한 예 즉, CURR_DATA 0, 1, 3, 5가 PREV_DATA 0, 1, 3, 5와 다른 경우가 도시되어 있으므로 이를 참조하여 본 발명을 설명하기로 한다.
즉, 프리 차지신호(PRE)가 로우로 입력되고 스트로브 신호가 하이인 구간동안 제 1 차지 쉐어링부(211) 및 제 2 차지 쉐어링부(212)는 차지 쉐어링 동작을 수행한다.
즉, 제 1 차지 쉐어링부(211)는 상기 DATAP 0, 1, 3 및 5에 따라 해당 트랜지스터(M00, M01, M03, M05), 및 제 3 차지 쉐어링부(213)의 트랜지스터(M08)가 턴온되고 상기 턴온된 5개의 트랜지스터(M00, M01, M03, M05, M08)와 연결된 5개의 커패시터(C00, C01, C03, C05, C08)를 통해 상기 제 1 충전소자(CCOMP)에 충전된 전하를 방전시킨다.
이와 동시에 제 2 차지 쉐어링부(212)는 DATAPB 2, 4, 6, 7에 따라 해당 트랜지스터(M12, M14, M16, M17)가 턴온되고 상기 턴온된 4개의 트랜지스터(M12, M14, M16, M17)와 연결된 4개의 커패시터(C12, C14, C16, C17)를 통해 상기 제 2 충전소자(CCOMPB)에 충전된 전하를 방전시킨다.
이때 트랜지스터(M00 ~ M08, M10 ~ M17)는 모두 동일한 사이즈 및 온 저항값을 갖는 것을 사용하며, 커패시터(C00 ~ C08, C10 ~ C17)의 충전용량 또한 동일한 것을 사용한다. 따라서 제 1 충전소자(CCOMP)의 방전량이 제 2 충전소자(CCOMPB)에 비해 크게 되고, 결국 제 1 충전소자(CCOMP)에 충전된 전압(VCOMP) 레벨이 상기 제 2 충전소자(CCOMPB)에 충전된 전압(VCOMPB) 레벨보다 낮아지게 된다. 물론 상기 트랜지스터(M00 ~ M08, M10 ~ M17) 및 커패시터(C00 ~ C08, C10 ~ C17)가 물성차이 및 공정상의 이유로 약간의 차이가 있을 수 있으나, 그 차이값은 미미하므로 본 발명의 동작을 저해할 수 있는 수준은 되지 못한다.
이어서 상기 제 1 충전소자(CCOMP)에 충전된 전압(VCOMP)과 상기 제 2 충전소자(CCOMPB)에 충전된 전압(VCOMPB)이 각각 비교부(220)의 부입력단(-)과 정입력단(+)에 입력된다.
그리고 도 5에 도시된 바와 같이, 비교부(220)는 상기 스트로브 신호를 지연소자(221)를 이용하여 소정 시간 지연시킨 클럭신호(LAT_CLK)가 인에이블되는 타이밍 예를 들어, 로우에서 하이로 천이되는 타이밍에 따라 상기 전압(VCOMP)과 전압(VCOMPB)을 비교하여 그 결과값(COMP_OUT, COMP_OUTB)을 출력한다. 이때 상기 스트로브 신호에 비해 지연된 클럭신호(LAT_CLK)를 이용하는 이유는 차지 쉐어링이 완전히 끝나기 전에 비교부(220)가 동작하는 것을 방지하기 위함이다.
이어서 상술한 바와 같이, 전압(VCOMP) 레벨이 전압(VCOMPB) 레벨보다 낮으므로 상기 결과값 CCOMP_OUT은 로우가 되고, CCOMP_OUTB는 하이가 되어, DBI 신호(DBI Flag)는 하이가 출력된다.
즉, 데이터 비트가 바뀐 개수가 절반이상이면 DBI 신호가 하이로 출력되고, 그렇지 않으면 DBI 신호가 로우로 출력된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
본 발명에 따른 반도체 메모리의 DBI 신호 생성장치 및 방법은 다음과 같은 효과가 있다.
첫째, 데이터 스위칭을 검출하기 위해 사용되는 소자들의 출력단이 동일 노드에 연결되어 있지 않으므로 쇼트 서킷 커런트(Short Circuit Current)가 발생하지 않아 전류 소모를 최소화할 수 있다.
둘째, 트랜지스터의 저항 스큐(Skew)에 영향을 받지 않으므로 DBI 신호 생성오류 및 이로 인한 데이터 전송오류를 방지하고 결국, 반도체 메모리 적용 시스템의 신뢰성을 향상시킬 수 있다.

Claims (33)

  1. 이전 데이터와 현재 데이터의 일치여부를 검출하여 그에 따른 검출신호를 출력하는 데이터 스위칭 검출수단; 및
    상기 검출신호를 이용한 차지 쉐어링(Charge sharing) 레벨차이에 따른 DBI 신호를 출력하는 DBI 검출수단을 포함하는 반도체 메모리의 DBI 신호 생성장치.
  2. 제 1 항에 있어서,
    상기 데이터 스위칭 검출수단은 각 데이터 비트별로 이전 비트와 현재 비트의 일치여부에 따른 비교신호를 출력하는 논리회로부,
    제 1 제어신호에 따라 상기 논리회로부에서 출력된 비교신호를 이용하여 상기 검출신호를 생성하는 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  3. 제 2 항에 있어서,
    상기 신호 출력부는 상기 제 1 제어신호의 인에이블 구간동안 상기 논리회로부에서 출력된 비교신호에 따른 펄스형태의 제 1 검출신호를 출력하는 제 1 신호 출력부, 및
    상기 제 1 제어신호의 인에이블 구간동안 상기 제 1 검출신호와 위상이 반대인 제 2 검출신호를 출력하는 제 2 신호 출력부를 포함하는 것을 특징으로 하는 반 도체 메모리의 DBI 신호 생성장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 제어신호는 데이터 스트로브(Data Strobe) 신호인 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  5. 제 2 항에 있어서,
    상기 DBI 검출수단은 현재 데이터와 이전 데이터의 일치 및 불일치 각각에 따른 제 1 검출신호와 제 2 검출신호를 차지 쉐어링하기 위한 차지 쉐어링부, 및
    상기 차지 쉐어링에 의한 레벨 차이에 따라 DBI 신호를 출력하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  6. 제 5 항에 있어서,
    상기 차지 쉐어링부는 제 1 충전소자,
    상기 제 1 검출신호에 따라 상기 제 1 충전소자를 방전시키는 제 1 차지 쉐어링부,
    제 2 충전소자, 및
    상기 제 2 검출신호에 따라 상기 제 2 충전소자를 방전시키는 제 2 차지 쉐어링부를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  7. 이전 데이터와 현재 데이터가 일치하면 제 1 검출신호를 출력하고, 상기 이전데이터와 상기 현재 데이터가 불일치하면 제 2 검출신호를 출력하는 데이터 스위칭 검출수단; 및
    상기 제 1 검출신호가 인에이블되는 경우 전하를 방전하기 위한 제 1 충전소자;
    상기 제 1 충전소자를 방전시키기 위한 제 1 차지쉐어링부;
    상기 제 2 검출신호가 인에이블되는 경우 전하를 방전하기 위한 제 2 충전소자;
    상기 제 2 충전소자를 방전시키기 위한 제 2 차지쉐어링부; 및
    상기 제 1 충전소자의 전압 레벨과 상기 제 2 충전소자의 전압레벨을 비교하여 그 결과 신호를 출력하기 위한 비교부를 포함하는 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  8. 제 7 항에 있어서,
    상기 데이터 스위칭 검출수단은 각 데이터 비트별로 이전 비트와 현재 비트의 일치여부에 따른 비교신호를 출력하는 논리회로부,
    제 1 제어신호에 따라 상기 논리회로부에서 출력된 비교신호를 이용하여 상기 제 1 검출신호 및 제 2 검출신호를 생성하는 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  9. 제 2 항 또는 제 8 항에 있어서,
    상기 논리회로부는 이전 비트와 현재 비트를 입력받는 복수개의 XOR 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  10. 제 8 항에 있어서,
    상기 신호 출력부는 상기 제 1 제어신호의 인에이블 구간동안 상기 논리회로부에서 출력된 비교신호에 따른 펄스형태의 상기 제 1 검출신호를 출력하는 제 1 신호 출력부, 및
    상기 제 1 제어신호의 인에이블 구간동안 상기 제 1 검출신호와 위상이 반대인 상기 제 2 검출신호를 출력하는 제 2 신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  11. 제 3 항 또는 제 10 항에 있어서,
    상기 제 1 신호 출력부는 상기 비교신호를 입력받는 제 1 인버터,
    입력단에 상기 제 1 인버터의 출력이 입력되고 제어단에 상기 제 1 제어신호가 입력되는 전달소자,
    상기 제 1 제어신호를 입력받는 제 2 인버터, 및
    게이트에 상기 제 2 인버터의 출력이 입력되고 드레인에 상기 전달소자의 출력이 입력되며 소오스가 접지된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  12. 제 3 항 또는 제 10 항에 있어서,
    상기 제 2 신호 출력부는 입력단에 상기 비교신호가 입력되고 제어단에 상기 제 1 제어신호가 입력되는 전달소자,
    상기 제 1 제어신호를 입력받는 인버터, 및
    게이트에 상기 인버터의 출력이 입력되고 드레인에 상기 전달소자의 출력이 입력되며 소오스가 접지된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  13. 제 3 항 또는 제 10항에 있어서,
    상기 제 1 제어신호의 인에이블 구간동안 보조 검출신호를 출력하는 제 3 신호 출력부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  14. 제 13 항에 있어서,
    상기 제 3 신호 출력부는 입력단에 전원단이 연결된 제 1 인버터,
    입력단에 상기 제 1 인버터의 출력이 입력되고 제어단에 상기 제 1 제어신호가 입력되는 전달소자,
    상기 제 1 제어신호를 입력받는 제 2 인버터, 및
    게이트에 상기 제 2 인버터의 출력이 입력되고 드레인에 상기 전달소자의 출력이 입력되며 소오스가 접지된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  15. 제 6 항 또는 제 7항에 있어서,
    상기 제 1 차지 쉐어링부는 게이트에 상기 제 1 검출신호가 입력되고, 드레인 또는 소오스 중 하나가 커패시터를 통해 접지단에 연결되고 다른 하나가 공통 연결된 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  16. 제 15 항에 있어서,
    상기 복수개의 트랜지스터 각각의 커패시터 양단에 소오스와 드레인이 연결되고 게이트에 제 2 제어신호가 입력되는 복수개의 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  17. 제 6 항 또는 제 7항에 있어서,
    상기 제 2 차지 쉐어링부는 상기 제 2 검출신호가 입력되고, 드레인 또는 소오스 중 하나가 커패시터를 통해 접지단에 연결되고 다른 하나가 공통 연결된 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  18. 제 6 항에 있어서,
    상기 제 2 차지 쉐어링부는 상기 제 2 검출신호가 입력되고, 드레인 또는 소오스 중 하나가 커패시터를 통해 접지단에 연결되고 다른 하나가 공통 연결된 복수개의 트랜지스터를 포함하고, 상기 복수개의 트랜지스터 각각의 커패시터 양단에 소오스와 드레인이 연결되고 게이트에 제 2 제어신호가 입력되는 복수개의 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  19. 제 7 항에 있어서,
    상기 제 2 차지 쉐어링부는 상기 제 2 검출신호가 입력되고, 드레인 또는 소오스 중 하나가 커패시터를 통해 접지단에 연결되고 다른 하나가 공통 연결된 복수개의 트랜지스터를 포함하고, 상기 복수개의 트랜지스터 각각의 커패시터 양단에 소오스와 드레인이 연결되고 게이트에 제어신호가 입력되는 복수개의 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  20. 제 6 항 또는 제 7 항에 있어서,
    차지 쉐어링 동작 후 상기 제 1 충전 소자와 제 2 충전 소자의 충전량이 동일하게 되는 것을 방지하기 위해 보조 검출신호에 따라 부가적인 차지 쉐어링 동작을 수행하는 제 3 차지 쉐어링부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  21. 제 20 항에 있어서,
    상기 제 3 차지 쉐어링부는 게이트에 상기 보조 검출신호가 입력되고, 드레인 또는 소오스 중 하나가 커패시터를 통해 접지단에 연결되고 다른 하나가 상기 제 1 충전소자와 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  22. 제 6 항에 있어서,
    상기 커패시터 양단에 소오스와 드레인이 연결되고 게이트에 제 2 제어신호가 입력되는 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  23. 제 7 항에 있어서,
    상기 커패시터 양단에 소오스와 드레인이 연결되고 게이트에 제어신호가 입력되는 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  24. 제 6 항 또는 제 7 항에 있어서,
    상기 비교부는 상기 제 1 충전소자의 레벨값과 제 2 충전소자의 레벨값을 입력받아 비교하고 소정 클럭신호에 응답하여 그 비교결과에 따른 DBI 신호를 출력하는 차동 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  25. 제 24 항에 있어서,
    데이터 스트로브 신호를 지연시켜 상기 클럭신호를 생성하기 위한 지연소자를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  26. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 충전소자와 제 2 충전소자 사이에 연결되어 프리 차지신호에 따라 상기 제 1 충전소자와 제 2 충전소자를 프리 차지시키기 위한 프리 차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  27. 제 26 항에 있어서,
    상기 프리 차지부는 게이트에 프리 차지신호가 입력되고 상기 제 1 충전소자와 제 2 충전소자 사이에 연결된 제 1 트랜지스터,
    게이트에 프리 차지신호가 입력되고 소오스가 상기 제 1 충전소자와 연결되며 드레인에 전원이 인가된 제 2 트랜지스터, 및
    게이트에 프리 차지신호가 입력되고 소오스에 전원이 인가되며 드레인이 상기 제 2 충전소자와 연결된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성장치.
  28. 제 1 및 제 2 충전소자를 갖는 반도체 메모리의 DBI 신호 생성방법에 있어 서,
    소정 제어신호에 따라 상기 제 1 및 제 2 충전소자를 동일한 레벨로 충전시키는 단계;
    이전 데이터와 현재 데이터를 비교하여 그에 따른 소정 검출신호를 생성하는 단계;
    상기 검출신호에 따라 상기 제 1 충전소자 및 제 2 충전소자를 방전시키는 단계; 및
    상기 방전 후 상기 제 1 충전소자와 제 2 충전소자의 레벨 차이에 따라 DBI 신호를 생성하는 단계를 포함하는 반도체 메모리의 DBI 신호 생성방법.
  29. 제 28 항에 있어서,
    상기 동일한 레벨은 외부전원 레벨인 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성방법.
  30. 제 28 항에 있어서,
    상기 제어신호는 프리 차지신호인 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성방법.
  31. 제 28 항에 있어서,
    상기 이전 데이터와 현재 데이터를 비교하여 그에 따른 소정 검출신호를 생 성하는 단계는
    이전 데이터와 현재 데이터를 각 비트별로 비교하는 단계,
    상기 비교결과 이전 비트와 현재 비트가 일치함에 따른 검출신호를 생성하는 단계, 및
    상기 비교결과 이전 비트와 현재 비트가 불일치함에 따른 검출신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성방법.
  32. 제 28 항에 있어서,
    상기 검출신호 생성은 데이터 스트로브 신호의 인에이블 구간에 이루어짐을 특징으로 하는 반도체 메모리의 DBI 신호 생성방법.
  33. 제 28 항에 있어서,
    상기 검출신호는 펄스 신호인 것을 특징으로 하는 반도체 메모리의 DBI 신호 생성방법.
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