JPH11306799A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 従来のフラッシュメモリなどでは、フローテ
ィングゲート電極に注入した電荷が経時的に消失するこ
とでデータの誤反転が生じるなどの課題があった。 【解決手段】 読出用メモリ素子２ａとともに、これよ
りもフローティングゲート電極に注入した電荷が早く消
失する検出用メモリ素子３ａを設けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はフラッシュメモリ
などのフローティングゲート電極に電荷を注入すること
でメモリ素子の記憶情報を変更するタイプの不揮発性の
半導体メモリに係り、詳しくは、当該フローティングゲ
ート電極に注入された電荷が経時的に減少し、これによ
り当該メモリ素子に基づく読出データが反転してしまう
現象、所謂メモリトランジスタの閾値低下の発生を防止
するための改良に関するものである。

【０００２】

【従来の技術】図１８は特開昭５６−７１８９８号公報
などに開示される従来のフラッシュメモリの一般的な一
部内部回路構成を示すブロック図である。図において、
１は複数のメモリ素子が配列されたメモリ形成領域であ
り、２はそれぞれ当該メモリ形成領域１内に形成された
複数のメモリ素子（読出用メモリ素子）からなる読出用
メモリバンクであり、４はそれぞれ読出用メモリバンク
２毎に設けられ、このフラッシュメモリに対するデータ
読出アクセスがなされる際に入力されるアドレスデータ
のうちの一部によって、当該読出用メモリバンク２にお
いて複数の読出用メモリ素子に接続された複数のビット
ラインの内から１つを選択する読出用ビットライン選択
器であり、６はそれぞれ各読出用ビットライン選択器４
に対応して設けられ、当該読出用ビットライン選択器４
で選択されたビットラインの電圧レベルと所定の読出用
閾値電圧とを比較して、これらの電圧関係に応じた電圧
レベルを有する読出データＲＤを出力する読出用センス
アンプであり、８はこのフラッシュメモリに対するデー
タ読出アクセスがなされる際に、アドレスデータＡＤの
うち読出用ビットライン選択器４に入力されたもの以外
が入力され、この入力アドレスに応じてメモリ形成領域
１に接続された複数のワードラインの内から１つを選択
するワードラインデコーダである。

【０００３】次に動作について説明する。このようなフ
ローティングゲート電極を有するフラッシュメモリで
は、各読出用メモリ素子のフローティングゲート電極に
対して電荷を注入し、これにより各読出用メモリ素子の
閾値電圧を設定する。一般的には、フローティングゲー
ト電極に電荷を注入した場合にはメモリ素子のトランジ
スタをオンさせるための閾値電圧が高くなるため、読出
用センスアンプ６を接続しても電流が流れず、読出信号
の電圧レベルはハイレベルとなる。逆に、フローティン
グゲート電極に電荷を注入していない場合にはメモリ素
子のトランジスタをオンさせるための閾値電圧が低いた
め、読出用センスアンプ６を接続すると電流が流れ、読
出信号の電圧レベルはローレベルとなる。そして、この
読出用センスアンプ６は、この読出信号の電圧レベルと
図１９に実線で示す閾値電圧Ｖ_THとを比較して、例えば
閾値電圧Ｖ_THよりも読出信号のレベルが高い場合には
「０」を出力し、閾値電圧Ｖ_THよりも読出信号のレベル
が低い場合には「１」を出力する。なお、図１９におい
て、横軸はフラッシュメモリに供給される電圧Ｖ_CCを示
し、縦軸は閾値電圧と読出信号のレベルを示す。

【０００４】

【発明が解決しようとする課題】従来のフローティング
ゲート電極を有する半導体メモリは以上のように構成さ
れているので、各読出用メモリ素子のフローティングゲ
ート電極に電荷を注入してから所定の時間の後には当該
電荷が抜けてしまい、図１９に示すように、読出用セン
スアンプ６の閾値電圧Ｖ_THよりも当該読出信号の電圧レ
ベルが降下してしまい、本来「０」を記憶させた読出用
メモリ素子の読出データＲＤが「１」に反転してしまう
という現象が生じてしまう。

【０００５】そして、従来においては、各半導体メモリ
を検査して所定の特性が得られるもののみを出荷するこ
とで、このメモリトランジスタの閾値低下の問題の発生
を未然に防止しようとしていた。しかしながら、このよ
うなメモリトランジスタの閾値低下対策では、実際にフ
ィールドにおいてメモリトランジスタの閾値低下が発生
してしまう可能性を経験的に低減させるだけであり、し
かも、半導体メモリの歩留まりを制限してしまうことに
なる。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、読出データのメモリトランジスタ
の閾値低下を確実に防止するとともに、半導体メモリの
歩留まりも向上させることができる半導体メモリを得る
ことを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る半導体メ
モリは、フローティングゲート電極を有するとともにこ
のフローティングゲート電極に注入された電荷量に応じ
たレベルの電圧を有する読出信号を出力する１またはそ
れ以上の読出用メモリ素子と、上記読出用メモリ素子と
同一の半導体基板上に形成され、フローティングゲート
電極に注入された電荷量に応じたレベルの電圧を有する
検出信号を出力する１またはそれ以上の検出用メモリ素
子と、上記読出信号の電圧レベルを第１の閾値電圧に基
づいて判別して読出データを出力する読出用センスアン
プと、上記検出信号の電圧レベルを第２の閾値電圧に基
づいて判別して検出データを出力する検出用センスアン
プとを具備し、上記検出用メモリ素子および上記検出用
センスアンプの少なくとも一方は、フローティングゲー
ト電極の電荷の経時変化において上記読出データよりも
上記検出データの方が早く誤りデータ反転を生じるよう
に形成されているものである。

【０００８】この発明に係る半導体メモリは、フローテ
ィングゲート電極を有するとともにこのフローティング
ゲート電極に注入された電荷量に応じたレベルの電圧を
有する読出信号を出力する１またはそれ以上の読出用メ
モリ素子と、上記読出用メモリ素子と同一の半導体基板
上に形成され、フローティングゲート電極に注入された
電荷量に応じたレベルの電圧を有する検出信号を出力す
る１またはそれ以上の検出用メモリ素子と、上記読出信
号の電圧レベルを第１の閾値電圧に基づいて判別して読
出データを出力するとともに、上記検出信号の電圧レベ
ルを第２の閾値電圧に基づいて判別して検出データを出
力する共用センスアンプとを具備し、上記共用メモリ素
子および上記検出用センスアンプの少なくとも一方は、
フローティングゲート電極の電荷の経時変化において上
記読出データよりも上記検出データの方が早く誤りデー
タ反転を生じるように形成されているものである。

【０００９】この発明に係る半導体メモリは、検出用メ
モリ素子が、読出用メモリ素子の形成領域内に分散して
設けられているものである。

【００１０】この発明に係る半導体メモリは、フローテ
ィングゲート電極に電荷を注入した際に得られる検出信
号の電圧と第２の閾値電圧との電位差が、フローティン
グゲート電極に電荷を注入した際に得られる読出信号の
電圧と第１の閾値電圧との電位差よりも小さくなるよう
に上記第１の閾値電圧および第２の閾値電圧が設定され
ているものである。

【００１１】この発明に係る半導体メモリは、検出用メ
モリ素子は、読出用メモリ素子よりもフローティングゲ
ート電極から電荷が抜け易い特性に形成されているもの
である。

【００１２】この発明に係る半導体メモリは、検出用メ
モリ素子における半導体基板とフローティングゲートと
の距離は、読出用メモリ素子におけるそれよりも小さく
形成されているものである。

【００１３】この発明に係る半導体メモリは、読出用メ
モリ素子は、Ｎ型ソース拡散領域と、その周囲に形成さ
れた低濃度Ｎ型ソース拡散領域とを有するものである。

【００１４】この発明に係る半導体メモリは、読出用メ
モリ素子上にコーティングを形成したものである。

【００１５】この発明に係る半導体メモリは、半導体メ
モリに対してデータアクセスがあった際に、検出用メモ
リ素子に基づく検出用センスアンプからの検出データの
出力をイネーブルする制御回路を有するものである。

【００１６】この発明に係る半導体メモリは、当該半導
体メモリに対して電源が投入された際に、検出用メモリ
素子に基づく検出用センスアンプからの検出データの出
力をイネーブルする制御回路を有するものである。

【００１７】この発明に係る半導体メモリは、所定の期
間毎に、検出用メモリ素子に基づく検出用センスアンプ
からの検出データの出力をイネーブルする制御回路を有
するものである。

【００１８】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリの一部内部回路構成を示すブロック図で
ある。図において、１は複数のメモリ素子が配列された
メモリ形成領域（読出用メモリ素子の形成領域）であ
り、２はそれぞれ当該メモリ形成領域１内に形成された
複数のメモリ素子（読出用メモリ素子）２ａからなる読
出用メモリバンクであり、３は上記メモリ形成領域１内
に形成された複数のメモリ素子（検出用メモリ素子）３
ａからなる検出用メモリバンクであり、４はそれぞれ読
出用メモリバンク２毎に設けられ、このフラッシュメモ
リに対するデータ読出アクセスがなされる際に入力され
るアドレスデータのうちの一部によって、当該読出用メ
モリバンク２において複数のメモリ素子２ａに接続され
た複数のビットラインの内から１つを選択する読出用ビ
ットライン選択器であり、５は検出用メモリバンク３に
対応して設けられ、このフラッシュメモリに対するデー
タ読出アクセスがなされる際に入力されるアドレスデー
タのうちの一部によって、当該検出用メモリバンク３に
おいて複数のメモリ素子３ａに接続された複数のビット
ラインの内から１つを選択する検出用ビットライン選択
器であり、６はそれぞれ各読出用ビットライン選択器４
に対応して設けられ、当該読出用ビットライン選択器４
で選択されたビットラインの電圧レベルと所定の読出用
閾値電圧とを比較して、これらの電圧関係に応じた電圧
レベルを有する読出データＲＤを出力する読出用センス
アンプ（センスアンプ）であり、７は検出用ビットライ
ン選択器５に対応して設けられ、当該検出用ビットライ
ン選択器５で選択されたビットラインの電圧レベルと所
定の検出用閾値電圧とを比較して、これらの電圧関係に
応じた電圧レベルを有する検出データＤＤを出力する検
出用センスアンプ（センスアンプ）であり、８はこのフ
ラッシュメモリに対するデータ読出アクセスがなされる
際に、アドレスデータＡＤのうち読出用ビットライン選
択器４に入力されたもの以外が入力され、この入力アド
レスに応じてメモリ形成領域１に接続された複数のワー
ドラインの内から１つを選択するワードラインデコーダ
であり、９はデータ読出アクセスの際のイネーブル信号
ＥＳが入力され、これに基づいて読出用センスアンプ６
および検出用センスアンプ７に対して動作制御信号を出
力する検出制御回路である。

【００１９】図２はこの発明の実施の形態１によるメモ
リ素子２ａ，３ａの構造を示す断面図である。図におい
て、１０はソースラインに接続されるソース端子であ
り、１１はビットラインに接続されるドレイン端子であ
り、１２はワードラインに接続されるゲート端子であ
り、１３はＰ型の半導体基板であり、１４はこの半導体
基板１３内に形成されるとともにソース端子１０に接続
されたＮ型のソース拡散領域であり、１５はこの半導体
基板１３内においてソース拡散領域１４と離間して形成
されるとともにドレイン端子１１に接続されたＮ型のド
レイン拡散領域であり、１７はこれらソース拡散領域１
４とドレイン拡散領域１５との間の半導体基板１３に対
向して且つこの半導体基板１３と離間して配置されると
ともにゲート端子１２に接続されたゲート電極であり、
１６はこのゲート電極１７と半導体基板１３との間にお
いてこれら２つと離間して配置されたフローティングゲ
ート電極である。そして、上記各メモリバンク２，３に
はこのようなメモリ素子２ａ，３ａが多数マトリックス
状に配列されている。

【００２０】図３はこの発明の実施の形態１における２
種類のセンスアンプ６，７の閾値電圧特性を示す特性図
である。図において、横軸はフラッシュメモリに供給さ
れる電源電圧であり、縦軸は閾値電圧レベルであり、Ａ
は検出用センスアンプ７の閾値電圧特性線であり、Ｂは
読出用センスアンプ６の閾値電圧特性線である。図に示
すように、どちらの閾値電圧も電源電圧の上昇とともに
上昇していくが、検出用センスアンプ７の閾値電圧（検
出用閾値電圧）の方が読出用センスアンプ６の閾値電圧
（読出用閾値電圧）よりも常に高い電圧となるように、
これら２種類のセンスアンプ６，７は形成されている。
また、各センスアンプ６，７ともに当該閾値電圧特性線
よりも上側のレベルの信号（読出信号ＲＳ／検出信号Ｄ
Ｓ）が入力されたら「０」のデータ（読出データＲＤ／
検出データＤＤ）を出力し、当該閾値電圧特性線よりも
下側のレベルの信号（読出信号ＲＳ／検出信号ＤＳ）が
入力されたら「１」のデータ（読出データＲＤ／検出デ
ータＤＤ）を出力する。

【００２１】次に動作について説明する。図４はこの発
明の実施の形態１によるメモリ書込フローチャートであ
る。図において、ＳＴ１はメモリ形成領域１の全てのメ
モリ素子２ａ，３ａのフローティングゲート電極１６に
対して電荷を注入する消去前書込ステップであり、ＳＴ
２は当該書込ＳＴ１が終了したメモリ形成領域１から電
荷を引き抜いて閾値電圧よりも低い信号電圧となるまで
消去を行なう消去ステップであり、ＳＴ３はメモリ形成
領域１の全てのメモリ素子２ａ，３ａが当該閾値電圧よ
りも低い信号電圧を出力することを確認するイレーズ・
ベリファイステップであり、ＳＴ４は検出用メモリバン
ク３の全てのメモリ素子３ａのフローティングゲート電
極１６に対して電荷を注入する検出用メモリ領域書込ス
テップであり、ＳＴ５は各読出用メモリバンク２の全て
のメモリ素子２ａのフローティングゲート電極１６に対
して電荷を注入する読出用メモリ領域書込ステップであ
る。

【００２２】図５はこのようなメモリ書込フローチャー
トにおいて、フローティングゲート電極１６に対して電
荷を注入する場合の接続例を示す接続図である。図にお
いて、１８はゲート端子１２に正極性の高電圧を印加す
る第１高圧直流電圧源であり、１９は第１高圧直流電圧
源１８の高電圧よりも低い正電圧をドレイン端子１１に
印加する直流電圧源である。また、ソース端子１０は接
地されている。

【００２３】このような電圧印加状態では、ソース拡散
領域１４とゲート電極１７との間に高い直流電圧が印加
され、ソース拡散領域１４からゲート電極１７に向けて
電子が移動し、これがホットエレクトロンとしてフロー
ティングゲート電極１６内に蓄積される。従って、この
フローティングゲート電極１６に対向する部位の半導体
基板１３ではホールの密度が高くなり、フローティング
ゲート電極１６に対して電荷が注入されていない場合に
比べて高いゲート電圧を印加しなければ、当該部位にＮ
型のチャネルが形成されなくなる。

【００２４】図６はこのようなメモリ書込フローチャー
トにおいて、フローティングゲート電極１６に蓄積され
た電荷を引き抜く場合の接続例を示す接続図である。図
において、２０はソース端子１０に正極性の高電圧を印
加する第２高圧直流電圧源である。また、ゲート端子１
２は接地されるとともに、ドレイン端子１１はフローテ
ィング状態になっている。

【００２５】このような電圧印加状態では、ソース拡散
領域１４とゲート電極１７との間には書込の場合とは逆
向きの高い直流電圧が印加され、ゲート電極１７からソ
ース拡散領域１４に向けて電子を移動させる電界が形成
される。そして、この電界により、フローティングゲー
ト電極１６内に蓄積されていた電荷はソース拡散領域１
４に移動する。

【００２６】次にデータの読出動作について説明する。
図７はフローティングゲート電極１６に電荷が蓄積され
ていないメモリ素子２ａ，３ａの読出時の接続関係を示
す接続図である。図において、２１はゲート端子１２に
接続された電圧源である。また、ソース端子１０は接地
され、ドレイン端子１１には各ビットライン選択器４，
５を介して各センスアンプ６，７が接続される。このよ
うな接続状態では、ゲート電極１７に印加された電源電
圧により半導体基板１３のゲート電極１７に対向する部
位の電子濃度が高くなり、ソース拡散領域１４とドレイ
ン拡散領域１５の間が導通状態となる。従って、データ
読出のために各センスアンプ６，７が所定の読出用電流
源をドレイン端子１１（ビットライン）に接続すると、
ドレイン端子１１からソース端子１０に電流が流れ、ド
レイン端子１１から出力される信号の電圧レベルは低レ
ベルとなる。また、当該各センスアンプ６，７は、この
信号の電圧レベルと所定の閾値電圧とを比較し、閾値電
圧よりも信号の電圧レベルが低いので、図３に示すよう
に「１」のデータを出力する。

【００２７】図８はフローティングゲート電極１６に電
荷が蓄積されたメモリ素子２ａ，３ａの読出時の接続関
係を示す接続図である。各部の接続関係は図７と同様で
ある。このような接続状態では、ゲート電極１７に印加
された電源電圧にも拘らず半導体基板１３のフローティ
ングゲート電極１６に対向する部位にチャネル形成され
ず、ソース拡散領域１４とドレイン拡散領域１５の間は
導通しない。従って、データ読出のために各センスアン
プ６，７が所定の読出用電流源をドレイン端子１１（ビ
ットライン）に接続しても、ドレイン端子１１からソー
ス端子１０に電流が流れず、ドレイン端子１１から出力
される信号の電圧レベルは高レベルとなる。また、当該
各センスアンプ６，７は、この信号の電圧レベルと所定
の閾値電圧とを比較し、閾値電圧よりも信号の電圧レベ
ルが高いので、図３に示すように「０」のデータを出力
する。

【００２８】そして、この実施の形態１では、図３に示
すように検出用センスアンプ７に設定された検出用閾値
電圧が読出用センスアンプ６に設定された読出用閾値電
圧よりも高い電圧に設定されているので、読出時にメモ
リ素子２ａ，３ａから出力される信号の電圧レベルを高
レベルから低レベルに順次低下させた場合、検出用セン
スアンプ７の検出データＤＤの方が読出用センスアンプ
６の読出データＲＤよりも高い信号レベルにおいて
「０」から「１」に変化する。言い換えれば、図３に示
すように、検出信号と検出用閾値との電圧差ＶＤは、読
出信号と読出用閾値との電圧差ＶＲよりも小さく設定さ
れている。従って、図４に示すメモリ書込フローチャー
トに従ってフラッシュメモリの検出用メモリバンク３お
よび読出用メモリバンク２のそれぞれに所定のデータを
書込んだ場合において、フローティングゲート電極１６
に蓄積された電荷量の経時的な低下に起因して読出デー
タＲＤの反転が起こる前に検出データＤＤを反転させる
ことができる。

【００２９】以上のように、この実施の形態１によれ
ば、メモリ素子２ａと同一の半導体基板１３上にメモリ
素子３ａおよび検出用センスアンプ７を設けるととも
に、フローティングゲート電極１６に電荷を注入した際
に得られる検出信号の電圧と検出用センスアンプ７の閾
値電圧との電位差を、フローティングゲート電極１６に
電荷を注入した際に得られる読出信号の電圧と読出用セ
ンスアンプ６の閾値電圧との電位差よりも小さく設定し
ているので、フローティングゲート電極１６に電荷を注
入した後の経時変化において読出データＲＤよりも早く
検出データＤＤを反転させることができる。従って、こ
の検出信号のデータ反転を検出することにより読出デー
タＲＤにおいてデータ反転が生じる予兆を判別すること
ができ、読出データＲＤにおけるデータ反転、いわゆる
メモリトランジスタの閾値低下が生じる前に当該メモリ
トランジスタの閾値低下が生じるおそれがある状態にあ
ることを認識することができ、これに基づいて読出デー
タＲＤに係るメモリトランジスタにおいて閾値低下が生
じる前にデータの更新やメモリ交換などを実施すること
ができる。また、メモリ素子３ａはメモリ素子２ａと同
一の特性に形成しても当該メモリトランジスタの閾値低
下の予兆検出ができるので、半導体基板１３上に検出用
センスアンプ７を形成するためにメモリ形成領域１に変
更を加える必要がなく、従来と同一のメモリ形成領域１
を用いて形成することができる。

【００３０】また、このようなメモリトランジスタの閾
値低下予兆検出機能を持たない従来の半導体メモリのよ
うに、半導体メモリの特性試験をしてメモリトランジス
タの閾値低下が生じる恐れが高い半導体メモリを除くこ
とにより一定の信頼性を確保していた場合に比べて、各
半導体メモリのメモリトランジスタの閾値低下を確実に
防止することができ、しかも、そのメモリトランジスタ
の閾値低下に対する信頼性を確保するために特性の好ま
しくないものを取り除く必要が無くなり、半導体メモリ
の歩留まりも向上させることになる。

【００３１】次に、メモリ素子３ａが複数設けられてい
るので、当該メモリ素子３ａの特性をばらつかせること
ができる。従って、プロセスばらつきなどに起因して、
或るメモリ素子３ａがメモリ素子２ａに比べてメモリト
ランジスタの閾値低下を生じにくい特性に形成されてし
まったとしても、その他のメモリ素子３ａがメモリ素子
２ａに比べてメモリトランジスタの閾値低下を生じ易い
特性に形成されている可能性を残すことができる。それ
故、複数のメモリ素子３ａの検出データＤＤのうちの何
れか１つの反転を検出することにより、プロセスばらつ
きなどの影響を低減して、メモリトランジスタの閾値低
下の予兆を検出することができる。

【００３２】さらに、このように複数設けられたメモリ
素子３ａのなかから検出用センスアンプ７に検出信号を
出力する１つのメモリ素子３ａを選択するにあたって、
メモリ素子２ａを選択するために設けられたワードライ
ンデコーダ８および読出用ビットライン選択器４と同様
の構成の検出用ビットライン選択器５を用いて選択して
いるので、当該半導体メモリに対してデータアクセスが
ある度に異なるメモリ素子３ａに基づく検出データＤＤ
を得ることができる。従って、データアクセスの度にメ
モリ素子３ａのメモリトランジスタの閾値低下を検出す
ることができるので、早期にメモリトランジスタの閾値
低下の予兆を検出することができ、メモリ素子２ａにお
けるメモリトランジスタの閾値低下が生じる前に確実に
メモリトランジスタの閾値低下を検出することができ
る。

【００３３】実施の形態２．図９はこの発明の実施の形
態２によるフラッシュメモリの一部内部回路構成を示す
ブロック図である。図において、検出用メモリバンク３
は各読出用メモリバンク２に隣接する部位に１つずつ設
けられるとともに、この複数の検出用メモリバンク３に
接続された全てのビットラインが検出用ビットライン選
択器５に入力されている。これ以外の構成は実施の形態
１と同様なので説明を省略する。

【００３４】また、動作も実施の形態１と同様なので説
明を省略する。以上のように、この実施の形態２によれ
ば、実施の形態１による効果に加えて、単に複数のメモ
リ素子３ａを設けるだけでなく、その複数のメモリ素子
３ａがメモリ素子２ａの形成領域内に分散して設けられ
ているので、メモリ素子３ａの特性をメモリ素子２ａと
略同様にばらつかせることができる。従って、プロセス
ばらつきなどに起因して、或るメモリ素子３ａがメモリ
素子２ａに比べてメモリトランジスタの閾値低下を生じ
にくい特性に形成されてしまったとしても、その他のメ
モリ素子３ａがメモリ素子２ａに比べてメモリトランジ
スタの閾値低下を生じ易い特性に形成することができ、
複数のメモリ素子３ａの検出データＤＤのうちの何れか
１つの反転を検出することにより、プロセスばらつきな
どの影響を受けることなくメモリトランジスタの閾値低
下の予兆を検出することができる。

【００３５】実施の形態３．図１０はこの発明の実施の
形態３によるフラッシュメモリの一部内部回路構成を示
すブロック図である。図において、４はそれぞれ実施の
形態２と同様の読出用ビットライン選択器であり、５は
それぞれ実施の形態２と同様の検出用ビットライン選択
器であり、３３はそれぞれ検出制御回路９からの制御信
号に基づいて読出用ビットライン選択器４の出力と検出
用ビットライン選択器５の出力のうちの一方を選択して
共用センスアンプ２３に出力する領域切替器である。ま
た、２３はそれぞれ各領域切替器３３に対応して設けら
れ、当該領域切替器３３で選択されたビットラインの電
圧レベルと所定の閾値電圧とを比較して、これらの電圧
関係に応じた電圧レベルを有する読出データＲＤあるい
は検出データＤＤを出力する共用センスアンプ（センス
アンプ）である。

【００３６】図１１は共用センスアンプ２３の閾値判別
部の構成を示す回路図である。図において、２４は読出
信号ＲＳおよび検出信号ＤＳが入力される信号入力端子
であり、２５は検出制御回路９がイネーブル信号ＥＳに
基づいて出力する検出イネーブル信号ＤＥの入力端子で
あり、２６は読出データＲＤおよび検出データＤＤを出
力するデータ出力端子であり、２７はソース端子が電源
電圧に接続されるとともにゲート端子が信号入力端子２
４に接続された第１Ｐ型トランジスタであり、２８はこ
の第１Ｐ型トランジスタ２７のドレイン端子にドレイン
端子が接続され、ゲート端子が信号入力端子２４に接続
され、ソース端子が接地された第１Ｎ型トランジスタで
あり、２９はこの第１Ｐ型トランジスタ２７と第１Ｎ型
トランジスタ２８のドレイン端子接続点の電位が入力さ
れ、それを増幅して出力するトライステートバッファで
あり、３０は検出イネーブル信号ＤＥの入力端子２５に
入力された信号を反転して出力する制御信号反転インバ
ータであり、３１はソース端子が電源電圧に接続される
とともにゲート端子が制御信号反転インバータ３０の出
力に接続された第２Ｐ型トランジスタであり、３２はこ
の第２Ｐ型トランジスタ３１のドレイン端子にソース端
子が接続され、ゲート端子が信号入力端子２４に接続さ
れ、ドレイン端子がトライステートバッファ２９の入力
端子に接続された第３Ｐ型トランジスタである。

【００３７】図１２は領域切替器３３およびその周辺回
路を示す回路構成図である。図において、３４は検出用
ビットライン選択器５の出力と共用センスアンプ２３の
入力との間に配設されて検出制御回路９からの制御信号
に応じてこれらを接続する第１切替トランジスタであ
り、３５は検出制御回路９からの制御信号を反転させる
切替用インバータであり、３６はこの切替用インバータ
３５にて反転された制御信号に応じて読出用ビットライ
ン選択器４の出力と共用センスアンプ２３の入力とを接
続する第２切替トランジスタである。これ以外の構成は
実施の形態２と同様なので説明を省略する。

【００３８】次に動作について説明する。読出アクセス
がなされると、アドレスデータＡＤに基づいてワードラ
インデコーダ８がメモリ素子２ａを選択し、検出制御回
路９は共用センスアンプ２３と領域切替器３３へ制御信
号を出力する。これに応じて各領域切替器３３は読出用
ビットライン選択器４に対して当該メモリ素子２ａの接
続されたビットラインを選択させる。これとともに、各
共用センスアンプ２３にはローレベルの検出イネーブル
信号ＤＥが入力される。従って、第２Ｐ型トランジスタ
３１はゲート端子にハイレベルの電圧が入力されてオフ
状態となり、トライステートバッファ２９の入力電圧は
第１Ｐ型トランジスタ２７および第１Ｎ型トランジスタ
２８による入力インバータに応じて決定される。従っ
て、メモリ素子２ａのフローティングゲート電極１６に
電荷が注入されて読出信号ＲＳがハイレベルとなってい
る場合には、読出データＲＤはローレベルとなる。逆
に、メモリ素子２ａのフローティングゲート電極１６に
電荷が注入されておらず読出信号ＲＳがローレベルとな
っている場合には、読出データＲＤはハイレベルとな
る。こうして、各領域切替器３３は読出用ビットライン
選択器４の出力を共用センスアンプ２３の入力に接続す
る。

【００３９】この読出動作に引き続いて、検出制御回路
９は領域切替器３３への制御信号を反転させて、検出用
ビットライン選択器５の出力を共用センスアンプ２３の
入力に接続し、メモリ素子３ａの検出信号ＤＳの検出を
行なう。この場合には、検出イネーブル信号ＤＥはハイ
レベルとなり、第２Ｐ型トランジスタ３１はオン状態と
なり、トライステートバッファ２９の入力電圧は第１Ｐ
型トランジスタ２７、第３Ｐ型トランジスタ３２および
第１Ｎ型トランジスタ２８による入力インバータに応じ
て決定される。そして、このように並列接続された２つ
のＰ型トランジスタ２７，３２を入力インバータの一方
のトランジスタとして使用することにより、１つのＰ型
トランジスタ２７を入力インバータの一方のトランジス
タとして使用した場合に比べて電流増幅率が大きくな
り、その結果、入力インバータの閾値電圧は高くなる。
従って、検出データＤＤは読出データＲＤに比べてより
高い電圧レベルの検出信号ＤＳにおいてローレベルから
ハイレベルに変化することになる。これ以外の動作は実
施の形態２と同様であるので説明を省略する。

【００４０】以上のように、この実施の形態３によれ
ば、実施の形態２における効果を有するとともに、読出
信号ＲＳおよび検出信号ＤＳをともに共用センスアンプ
２３に入力するようにしているので、回路規模の増大を
抑制しつつも、読出データＲＤに係るメモリトランジス
タにおいて閾値低下が生じる前にデータの更新やメモリ
交換などを実施することができる。また、半導体メモリ
の歩留まりも向上させることができる。

【００４１】実施の形態４．図１３はこの発明の実施の
形態４によるフラッシュメモリの一部内部回路構成を示
すブロック図である。図において、９は電源投入時にフ
ラッシュメモリ外部からのパワーオンリセット信号が入
力される検出制御回路である。これ以外の構成は実施の
形態３と同様なので説明を省略する。

【００４２】次に動作について説明する。フラッシュメ
モリが搭載された電気回路において電源が投入される
と、図示外の所定のイニシャライズ回路からパワーオン
リセット信号が出力される。これに応じて上記検出制御
回路９は検出データＤＤを出力させるように、各ビット
ライン選択器４，５、共用センスアンプ２３、領域切替
器３３に対して制御信号を出力する。その後、読出アク
セスがあると、検出制御回路９は読出データＲＤを出力
させるように、各ビットライン選択器４，５、共用セン
スアンプ２３、領域切替器３３に対して制御信号を出力
する。これ以外の動作は実施の形態３と同様なので説明
を省略する。

【００４３】以上のように、この実施の形態４によれ
ば、通常のパーソナルコンピュータなどのように略毎日
電源を投入して使用する状態のものにおいて、その電源
投入の度にメモリトランジスタの閾値低下の予兆を検出
することができる。従って、メモリトランジスタの閾値
低下は基本的に１年、５年といった年単位において生じ
るものであるので、通常のパーソナルコンピュータなど
においては十分なメモリトランジスタの閾値低下の検出
能力を維持することができ、しかも、データアクセスの
際に検出データＤＤを出力する場合に比べて、消費電力
の増加や処理速度の低下を防止することができる。

【００４４】実施の形態５．図１４はこの発明の実施の
形態５によるフラッシュメモリの一部内部回路構成を示
すブロック図である。図において、３８は電源投入とと
もに連続投入時間をカウントし、数日、数ヶ月といった
所定の時間間隔ごとにオーバフロー信号を出力するタイ
マであり、検出制御回路９にはパワーオンリセット信号
の代わりにこのオーバフロー信号が入力されている。こ
れ以外の構成は実施の形態４と同様のなので説明を省略
する。

【００４５】次に動作について説明する。フラッシュメ
モリが搭載された電気回路において電源が投入された
後、所定の時間が経過すると、タイマ３８からオーバフ
ロー信号が出力される。これに応じて上記検出制御回路
９は検出データＤＤを出力させるように、各ビットライ
ン選択器４，５、共用センスアンプ２３、領域切替器３
３に対して制御信号を出力する。その後、読出アクセス
があると、検出制御回路９は読出データＲＤを出力させ
るように、各ビットライン選択器４，５、共用センスア
ンプ２３、領域切替器３３に対して制御信号を出力す
る。これ以外の動作は実施の形態４と同様なので説明を
省略する。

【００４６】以上のように、この実施の形態５によれ
ば、サーバなどに代表されるオフィスコンピュータなど
のように連続して何ヶ月や何年も電源を投入したままで
使用する状態では、その所定の期間毎にメモリトランジ
スタの閾値低下の予兆を検出することができる。従っ
て、メモリトランジスタの閾値低下は基本的に１年、５
年といった年単位において生じるものであるので、サー
バなどに代表されるオフィスコンピュータなどにおいて
は十分なメモリトランジスタの閾値低下の検出能力を維
持することができ、しかも、データアクセスの際に検出
データＤＤを出力する場合に比べて、消費電力の増加や
処理速度の低下を防止することができる。

【００４７】実施の形態６．図１５はこの発明の実施の
形態６によるフラッシュメモリの検出用メモリ素子３ａ
（同図Ａ）および読出用メモリ素子２ａ（同図Ｂ）の断
面図である。図において、ｄｓはメモリ素子３ａにおけ
るフローティングゲート電極１６と半導体基板１３との
間隔であり、ｄｒはメモリ素子２ａにおけるフローティ
ングゲート電極１６と半導体基板１３との間隔（距離）
であり、ｄｓ＜ｄｒに形成されている。これ以外の構成
は実施の形態２と同様であり説明を省略する。

【００４８】このように構成すると、メモリ素子３ａの
方がメモリ素子２ａよりもフローティングゲート電極１
６からの電荷が抜け易い特性となる。従って、メモリ素
子２ａよりもメモリ素子３ａの方が、フローティングゲ
ート電極１６に注入した電子の抜けによるメモリトラン
ジスタの閾値低下が生じ易くなる。

【００４９】以上のように、この実施の形態６によれ
ば、メモリ素子３ａにおけるメモリトランジスタの閾値
低下が起き易くなっているので、これに基づく検出信号
によりメモリ素子２ａにおけるメモリトランジスタの閾
値低下の予兆をより確実に検出することができる。ま
た、このようにメモリ素子２ａとメモリ素子３ａとを異
なる特性に形成する際に、当該半導体メモリにおけるプ
ロセスばらつきなどを考慮すれば、メモリ素子２ａとメ
モリ素子３ａとを同一の特性に形成した場合に比べてよ
り確実にメモリ素子２ａにおけるメモリトランジスタの
閾値低下の予兆を判断することができる。特に、複数の
メモリ素子３ａをメモリ素子２ａの形成領域内に分散し
て設けているので、メモリ素子２ａにおけるメモリトラ
ンジスタの閾値低下予兆検出の確実性を格段に向上す
る。

【００５０】なお、この実施の形態６では実施の形態２
との組み合わせで説明したが、その他の実施の形態との
組み合わせでも同様の効果を奏することは言うまでもな
い。

【００５１】実施の形態７．図１６はこの発明の実施の
形態７によるフラッシュメモリの検出用メモリ素子３ａ
（同図Ａ）および読出用メモリ素子２ａ（同図Ｂ）の断
面図である。図において、３９はメモリ素子２ａのソー
ス拡散領域１４の周囲に形成されたＮ^- ソース拡散領域
である。これ以外の構成は実施の形態２と同様であり説
明を省略する。

【００５２】このようにメモリ素子２ａにのみＮ^- ソー
ス拡散領域３９を形成することにより、メモリ素子３ａ
の方がメモリ素子２ａよりもフローティングゲート電極
１６からの電荷が抜け易い特性となる。従って、メモリ
素子２ａよりもメモリ素子３ａの方が、フローティング
ゲート電極１６に注入した電子の抜けによるメモリトラ
ンジスタの閾値低下が生じ易くなる。

【００５３】以上のように、この実施の形態７によれ
ば、メモリ素子２ａよりもメモリ素子３ａの方がメモリ
トランジスタの閾値低下を生じ易くなっているので、実
施の形態６と同様の効果を奏する。なお、この実施の形
態７では実施の形態２との組み合わせで説明したが、そ
の他の実施の形態との組み合わせでも同様の効果を奏す
ることは言うまでもない。

【００５４】実施の形態８．図１７はこの発明の実施の
形態８によるフラッシュメモリのチップの概観図であ
る。図１７において、４０はフラッシュメモリチップ、
４１はそれぞれボンディングワイヤが接続されるパッド
であり、４２はポリイミドコート領域である。そして、
このポリイミドコート領域４２は、フラッシュメモリチ
ップ４０のうちパッド４１および検出用メモリバンク３
の表面以外の部分に形成されている。これ以外の構成は
実施の形態２と同様であり説明を省略する。

【００５５】このようにメモリ形成領域１においては、
読出用メモリバンク２にのみポリイミド樹脂をコーティ
ングにより積層することにより、メモリ素子３ａの方が
メモリ素子２ａよりもフローティングゲート電極１６か
らの電荷が抜け易い特性となる。従って、メモリ素子２
ａよりもメモリ素子３ａの方が、フローティングゲート
電極１６に注入した電子の抜けによるメモリトランジス
タの閾値低下が生じ易くなる。

【００５６】以上のように、この実施の形態８によれ
ば、メモリ素子２ａよりもメモリ素子３ａの方がメモリ
トランジスタの閾値低下を生じ易くなっているので、実
施の形態６と同様の効果を奏する。なお、この実施の形
態８では実施の形態２との組み合わせで説明したが、そ
の他の実施の形態との組み合わせでも同様の効果を奏す
ることは言うまでもない。

【００５７】

【発明の効果】以上のように、この発明によれば、フロ
ーティングゲート電極を有するとともにこのフローティ
ングゲート電極に注入された電荷量に応じたレベルの電
圧を有する読出信号を出力する１またはそれ以上の読出
用メモリ素子と、上記読出用メモリ素子と同一の半導体
基板上に形成され、フローティングゲート電極に注入さ
れた電荷量に応じたレベルの電圧を有する検出信号を出
力する１またはそれ以上の検出用メモリ素子と、上記読
出信号の電圧レベルを第１の閾値電圧に基づいて判別し
て読出データを出力する読出用センスアンプと、上記検
出信号の電圧レベルを第２の閾値電圧に基づいて判別し
て検出データを出力する検出用センスアンプとを具備
し、上記検出用メモリ素子および上記検出用センスアン
プの少なくとも一方は、フローティングゲート電極の電
荷の経時変化において上記読出データよりも上記検出デ
ータの方が早く誤りデータ反転を生じるように形成され
ているので、フローティングゲート電極に電荷を注入し
た後の経時変化において読出データよりも早く検出デー
タを反転させることができる。従って、この検出信号の
データ反転を検出することにより読出データにおいてデ
ータ反転が生じる予兆を判別することができ、読出デー
タにおけるデータ反転、いわゆるメモリトランジスタの
閾値低下が生じる前に当該メモリトランジスタの閾値低
下が生じるおそれがある状態にあることを認識すること
ができ、これに基づいて読出データに係るメモリトラン
ジスタにおいて閾値低下が生じる前にデータの更新やメ
モリ交換などを実施することができる効果がある。

【００５８】この発明によれば、フローティングゲート
電極を有するとともにこのフローティングゲート電極に
注入された電荷量に応じたレベルの電圧を有する読出信
号を出力する１またはそれ以上の読出用メモリ素子と、
上記読出用メモリ素子と同一の半導体基板上に形成さ
れ、フローティングゲート電極に注入された電荷量に応
じたレベルの電圧を有する検出信号を出力する１または
それ以上の検出用メモリ素子と、上記読出信号の電圧レ
ベルを第１の閾値電圧に基づいて判別して読出データを
出力するとともに、上記検出信号の電圧レベルを第２の
閾値電圧に基づいて判別して検出データを出力する共用
センスアンプとを具備し、上記共用メモリ素子および上
記検出用センスアンプの少なくとも一方は、フローティ
ングゲート電極の電荷の経時変化において上記読出デー
タよりも上記検出データの方が早く誤りデータ反転を生
じるように形成されているので、フローティングゲート
電極に電荷を注入した後の経時変化において読出データ
よりも早く検出データを反転させることができる。従っ
て、この検出信号のデータ反転を検出することにより読
出データにおいてデータ反転が生じる予兆を判別するこ
とができ、読出データにおけるデータ反転、いわゆるメ
モリトランジスタの閾値低下が生じる前に当該メモリト
ランジスタの閾値低下が生じるおそれがある状態にある
ことを認識することができ、これに基づいて読出データ
に係るメモリトランジスタにおいて閾値低下が生じる前
にデータの更新やメモリ交換などを実施することができ
る効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるフラッシュメ
モリの一部内部回路構成を示すブロック図である。

【図２】 この発明の実施の形態１によるメモリ素子の
構造を示す断面図である。

【図３】 この発明の実施の形態１における２種類のセ
ンスアンプの閾値電圧特性を示す特性図である。

【図４】 この発明の実施の形態１によるメモリ書込フ
ローチャートである。

【図５】 図４のメモリ書込フローチャートにおいて、
フローティングゲート電極に対して電荷を注入する場合
の接続例を示す接続図である。

【図６】 図４のメモリ書込フローチャートにおいて、
フローティングゲート電極に蓄積された電荷を引き抜く
場合の接続例を示す接続図である。

【図７】 この発明の実施の形態１において、フローテ
ィングゲート電極に電荷が蓄積されていないメモリ素子
の読出時の接続関係を示す接続図である。

【図８】 この発明の実施の形態１において、フローテ
ィングゲート電極に電荷が蓄積されたメモリ素子の読出
時の接続関係を示す接続図である。

【図９】 この発明の実施の形態２によるフラッシュメ
モリの一部内部回路構成を示すブロック図である。

【図１０】 この発明の実施の形態３によるフラッシュ
メモリの一部内部回路構成を示すブロック図である。

【図１１】 この発明の実施の形態３による共用センス
アンプの閾値判別部の構成を示す回路図である。

【図１２】 この発明の実施の形態３による領域切替器
およびその周辺回路を示す回路構成図である。

【図１３】 この発明の実施の形態４によるフラッシュ
メモリの一部内部回路構成を示すブロック図である。

【図１４】 この発明の実施の形態５によるフラッシュ
メモリの一部内部回路構成を示すブロック図である。

【図１５】 この発明の実施の形態６によるフラッシュ
メモリの検出用メモリ素子（同図Ａ）および読出用メモ
リ素子（同図Ｂ）の断面図である。

【図１６】 この発明の実施の形態７によるフラッシュ
メモリの検出用メモリ素子（同図Ａ）および読出用メモ
リ素子（同図Ｂ）の断面図である。

【図１７】 この発明の実施の形態８によるフラッシュ
メモリのチップの上面図である。

【図１８】 従来のフラッシュメモリの一般的な一部内
部回路構成を示すブロック図である。

【図１９】 従来のセンスアンプの閾値電圧特性を示す
特性図である。

【符号の説明】

１ メモリ形成領域（読出用メモリ素子の形成領域）、
２ａ メモリ素子（読出用メモリ素子）、３ａ メモリ
素子（検出用メモリ素子）、６ 読出用センスアンプ
（センスアンプ）、７ 検出用センスアンプ（センスア
ンプ）、１３ 半導体基板、１６ フローティングゲー
ト電極、２３ 共用センスアンプ（センスアンプ）。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 フローティングゲート電極を有するとと
   もにこのフローティングゲート電極に注入された電荷量
   に応じたレベルの電圧を有する読出信号を出力する１ま
   たはそれ以上の読出用メモリ素子と、 上記読出用メモリ素子と同一の半導体基板上に形成さ
   れ、フローティングゲート電極に注入された電荷量に応
   じたレベルの電圧を有する検出信号を出力する１または
   それ以上の検出用メモリ素子と、 上記読出信号の電圧レベルを第１の閾値電圧に基づいて
   判別して読出データを出力する読出用センスアンプと、 上記検出信号の電圧レベルを第２の閾値電圧に基づいて
   判別して検出データを出力する検出用センスアンプと を具備し、上記検出用メモリ素子および上記検出用セン
   スアンプの少なくとも一方は、フローティングゲート電
   極の電荷の経時変化において上記読出データよりも上記
   検出データの方が早く誤りデータ反転を生じるように形
   成されていることを特徴とする半導体メモリ。
2. 【請求項２】 フローティングゲート電極を有するとと
   もにこのフローティングゲート電極に注入された電荷量
   に応じたレベルの電圧を有する読出信号を出力する１ま
   たはそれ以上の読出用メモリ素子と、 上記読出用メモリ素子と同一の半導体基板上に形成さ
   れ、フローティングゲート電極に注入された電荷量に応
   じたレベルの電圧を有する検出信号を出力する１または
   それ以上の検出用メモリ素子と、 上記読出信号の電圧レベルを第１の閾値電圧に基づいて
   判別して読出データを出力するとともに、上記検出信号
   の電圧レベルを第２の閾値電圧に基づいて判別して検出
   データを出力する共用センスアンプとを具備し、上記共
   用メモリ素子および上記検出用センスアンプの少なくと
   も一方は、フローティングゲート電極の電荷の経時変化
   において上記読出データよりも上記検出データの方が早
   く誤りデータ反転を生じるように形成されていることを
   特徴とする半導体メモリ。
3. 【請求項３】 検出用メモリ素子が、読出用メモリ素子
   の形成領域内に分散して設けられていることを特徴とす
   る請求項１または請求項２記載の半導体メモリ。
4. 【請求項４】 フローティングゲート電極に電荷を注入
   した際に得られる検出信号の電圧と第２の閾値電圧との
   電位差が、フローティングゲート電極に電荷を注入した
   際に得られる読出信号の電圧と第１の閾値電圧との電位
   差よりも小さくなるように上記第１の閾値電圧および第
   ２の閾値電圧が設定されていることを特徴とする請求項
   １または請求項２記載の半導体メモリ。
5. 【請求項５】 検出用メモリ素子は、読出用メモリ素子
   よりもフローティングゲート電極から電荷が抜け易い特
   性に形成されていることを特徴とする請求項１または請
   求項２記載の半導体メモリ。
6. 【請求項６】 検出用メモリ素子における半導体基板と
   フローティングゲートとの距離は、読出用メモリ素子に
   おけるそれよりも小さく形成されていることを特徴とす
   る請求項４記載の半導体メモリ。
7. 【請求項７】 読出用メモリ素子は、Ｎ型ソース拡散領
   域と、その周囲に形成された低濃度Ｎ型ソース拡散領域
   とを有することを特徴とする請求項４記載の半導体メモ
   リ。
8. 【請求項８】 読出用メモリ素子上にコーティングを形
   成したことを特徴とする請求項４記載の半導体メモリ。
9. 【請求項９】 半導体メモリに対してデータアクセスが
   あった際に、検出用メモリ素子に基づく検出用センスア
   ンプからの検出データの出力をイネーブルする制御回路
   を有することを特徴とする請求項１または請求項２記載
   の半導体メモリ。
10. 【請求項１０】 半導体メモリに対して電源が投入され
    た際に、検出用メモリ素子に基づく検出用センスアンプ
    からの検出データの出力をイネーブルする制御回路を有
    することを特徴とする請求項１または請求項２記載の半
    導体メモリ。
11. 【請求項１１】 所定の期間毎に、検出用メモリ素子に
    基づく検出用センスアンプからの検出データの出力をイ
    ネーブルする制御回路を有することを特徴とする請求項
    １または請求項２記載の半導体メモリ。