JP2012133875A - テストセルを用いたフラッシュメモリの劣化の早期検出 - Google Patents
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Abstract
【解決手段】実際のユーザデータストレージセルを使用する代わりに、劣化の早期検出(EDD)回路を備える特別なテストセルを使用する、本発明の実施形態を用いたフラッシュメモリシステムとデータ管理方法が開示される。フラッシュメモリテストセルは、実験的に決定される感度の高い書き込みVTと、可変読み込みVTを使用して標準的なセルより高感度にすることにより、「炭鉱のカナリア」の役割を果たすようにすることができる。フラッシュメモリの中の劣化の早期検出(EDD)の技術は、読み込み動作中に、NAND型フラッシュメモリセルの集合(たとえばページ)の閾値電圧(VT)の分散を測定する。
【選択図】図15
Description
シングルレベルおよびマルチレベルメモリセル構造20に適用可能な先行技術によるNAND型フラッシュを図1に示す。問い合わせられているNAND型フラッシュメモリセルには、有効なVTレベルの書き込まれている他のメモリセルが直列に設置されている点に注意されたい。(注:これは、NOR型フラッシュメモリには当てはまらない。)。NAND型構造のセルは、2つのセルアレイ、すなわち、トランジスタの左側のカラムとして示されるセルアレイ(a)と、右側のカラムとして示されるセルアレイ(b)に分けられる。セル構造20は、ビット毎ベリファイ(BV)回路21a、21bを含み、これらは2本のビット線BLai、BLbiの各々に接続される。2本のビット線と2つのBV回路は、DRAMのオープンビット線方式と同様に、共通のREADWRITE(R/W)回路を共有する。R/W回路は、読み込み動作ではフリップフロップ型の差動センスアンプ22として、また書き込み/書き換え動作ではデータラッチ回路として機能する。
(i)TTCの分散は、読み込まれているセルのVTの分散に代わるものとなる。
(ii)フラッシュメモリのページが初めて使用される時点のTTCの分散の値を基準値として保存し、これをその後読み込み時に測定された分散と比較して、メモリセルの劣化がいつ、データ保護動作を確実に行える限界を超えたかを判断することができる。
(iii)読み込み動作中の各セルのTTCの分散に関する知識を使って、ソフト情報を、判断されたメモリセルの内容の各々に割り当てることができる。
先行技術によるNOR型フラッシュメモリセルとそれぞれのセンスアンプの構成は、図7Aと7Bにおいて、基本的な動作を強調するために単純化された略図として示されるとおりである。カラムデコーダトランジスタだけがNOR型フラッシュメモリセルと感知回路に直列に配置される点に留意されたい。そのために、NOR型フラッシュセルの読み込みは、シングルレベルセル(SLC)とマルチレベルセル(MLC)のいずれでも、アナログ−デジタル変換回路と同様に平行して行うことができ、各セルに書き込まれたVTは、1回の問い合わせで判断される(これは、逐次的な問い合わせが必要なNAND型フラッシュと異なる)。コンパレータCOMP1から3は一般に、再生ループを用いて、入力線(ビット線MAT1から3、REF1から3)の小さな分離を、完全に生成された出力電圧レベルとして生成する。回路とタイミングの性能は、シングルレベルセル(SLC)とマルチレベルセル(MLC)の読み込みの両方を適正に表している。
1)NOR型フラッシュでは、いくつかのメモリセルが平行して読み込まれ、この読み込み動作は、適正に決定された同じタイミング信号によって起動される。(タイミング信号は、読み込み動作に関わる全てのセンスアンプの線を等化し、感知をトリガする。)このため、セルの強弱によって、センスアンプの線の分離が異なり(等化後)、感知のトリガからセンスアンプの出力でのフル電圧の生成までの時間(「完了時間」(TTL)と呼ぶ)は、より強いセルとより弱いセルとで異なる。
2)NOR型フラッシュマトリクス内のすべてのメモリセルは、名目上同じであり、各々が閾値電圧VTに書き込まれ、それにより、それらの書き込まれたVTのすぐ上の特定の電圧レベルで問い合わせられると、所定の電流レベルを生成するため、
(i)(1)で定義されたTTCの時間の分散は、読み込まれているセルのVTの分散に代わるものとなる。
(ii)フラッシュメモリが初めて使用される時点のTTCの分散の値を保存し、これをその後の読み込み時のTTCの分散と比較して、メモリセルの劣化がいつ、データ保護動作を確実に行える限界を超えたかを判断することができる。分散基準値として選択された値を実際に測定された値の代わりに使用することもできる。
(iii)読み込み動作中の全セルのTTCの分散に関する知識を使って、ソフト情報を、判断されたメモリセルの内容の各々に割り当てることができる。
通常の動作において、NOR型およびNAND型フラッシュメモリセルには、浮遊ゲートへの電荷の注入または浮遊ゲートからの電荷の消失を発生させる障害が起こる。以下の表1は、IEEE Standard 1005−1998,page 97から引用したものであるが、異なる障害条件での動作と状態および、障害が生じたメモリセルの中の電荷に対するそれらの影響を示している。表1の動作集合は、障害を起こす可能性のある動作のデフォルトリストと仮定される。しかしながら、本発明はいかなる特定の動作集合にも限定されない。
本発明による方法で、表1に記載された動作の全部または一部のような動作集合に関する平均相対的障害強度を測定する。障害強度は、製造工程の一部として判断されるべきである。障害強度は、後述のように、デバイスがセルフテストによって判断できるが、代表的なサンプルデバイスについてテストを実施し、障害強度マトリクスをリードオンリメモリの一部として生産デバイスに供給することも可能である。特定のデバイスで使用されるフラッシュメモリチップは、同じチップ構成とデバイス技術およびプロセスを使用する、ある製造者からのものであり、異なる動作に関する実質的に同様の平均相対的障害強度を見せることを前提とする。異なる製造者のチップの間の、異なる障害に関する平均相対的強度の違いは十分に明瞭であり、特定の用途にどのフラッシュメモリチップ製造者の製品が部品として最も適切かを顧客が判断できるということがありうる。
メモリセルに注入される電荷は、そのメモリセル内のVT電圧を増大させる。この方向への障害が徐々に進むと、VTは閾値を超え、そのセルはVTの記録可能なレベルにおける1つ高いレベルに対応するデータを含むものとして読み込まれる。反対に、障害を発生させるイベントにより電荷が消失すると、VT電圧は低下し、この方向への障害が徐々に進むと、最終的にVTはVTの記録な可能レベル範囲の中の1つ低いレベルに移動する。
本発明のある実施形態によるSSDシステム130は、障害強度マトリクス135と動作履歴137を使用して、データのリフレッシュまたは移動等の予防的活動をいつ実行すべきかを判断するデータ管理システム133を有する。前述のように、ある製造者からの選択されたメモリチップに関する、障害誘発動作の相対的強度は、同じチップ構成と技術および製造工程を使用する、同じ製造者からのすべての部品についての、障害動作の相対的強度を表すものとみなすことができることを前提とする。それゆえ、この実施形態によるシステムでは、
(i)あるフラッシュチップに対して実行された、それまでの動作(書き込み−書き換え、消去、読み込み)の継続的な履歴が保持される。すなわち動作履歴137である。
(ii)異なる障害動作の平均相対的障害強度と、注入・消失の方向とが、障害強度マトリクス135の中でわかる。および、
(iii)実際に実行された障害動作全部の電荷に対する累積的影響を、障害強度と注入・消失の方向とを使って推測できる。各種の動作に関する電荷の注入と消失は差し引きされる。
これから説明する本発明の別の実施形態では、実際のユーザデータストレージセルの代わりに、劣化の早期検出(EDD)回路を備える特別なテストセルを使用する。その結果、フラッシュチップ全体の中で、テストセルとして動作するように指定されるセルが少なくなるため、オーバーヘッドが低減される。たとえば、劣化および/または障害を感知するために、何千個ものページセルの中で2、3個のセルを使用すればよい。ユーザデータセルとは別のテストセルを使用することにより、テストセルの性能をよりよく制御でき、それゆえ、テストセルの内容(書き込み電圧VT)は、より制御可能となる。通常のユーザデータセルの内容は、ユーザまたはフラッシュコントローラのいずれによっても(たとえば、リクラメーションアルゴリズム、ウェアレベリング、間接参照方式等を実行することにより)、変化しうる。読み込み電圧VTのためのMRR型コマンドを使用して、テストセルの劣化の分解能をより大きくする(たとえば、SLCチップにMLC読み込み電圧の分解能を提供する)ことができる。NAND型フラッシュのセルのストリングがテストセルのストリングとして使用される場合、各テストセルは、これも既知の直列トランジスタの内容で問い合わせられる点に注意されたい。
Claims (19)
- ユーザデータメモリセルの集合であって、第一の閾値基準電圧の集合を使用して前記各ユーザデータメモリセルの内容を読み込むための手段を備えるユーザデータメモリセルの集合と、
テストメモリセルの集合であって、前記ユーザデータメモリセルの集合の中に分散配置され、第二の閾値基準電圧の集合を使用して前記各テストメモリセルの内容を読み込む手段を有するテストメモリセルの集合と、
を備え、
前記第二の閾値基準電圧の集合は、前記ユーザデータメモリセルよりも前に前記テストメモリセルにおいて劣化を検出することができるような、より厳しい閾値基準電圧の集合である、
フラッシュメモリ素子。 - 第一の測定ユニットの集合であって、前記各第一の測定ユニットが対応する少なくとも1つの前記テストメモリセルに接続され、前記第一の測定ユニットが、読み込み動作における前記テストメモリセルの閾値電圧が示す、前記読み込み動作に関する前記テストメモリセルの完了時間に基づいて、測定信号を生成する第一の測定ユニットの集合と、
前記測定信号を受信して、前記テストメモリユニットの前記測定信号に関する現在の分散値を判断する第一の分散アナライザと、
をさらに含む、
請求項1に記載のフラッシュメモリ素子。 - 第二の測定ユニットの集合であって、前記各第二の測定ユニットは選択された前記ユーザデータメモリセルに接続され、前記読み込み動作に関する前記ユーザデータメモリセルの完了時間を示す測定信号を生成する第二の測定ユニットの集合と、
前記第二の測定ユニットの集合から前記測定信号を受信して、前記測定信号に関する現在の分散値を判断する第二の分散アナライザと、
をさらに含む、
請求項2に記載のフラッシュメモリ素子。 - 前記第一の分散アナライザは、基準分散値との差が閾値量よりも大きい前記現在の分散値を示す出力信号を生成する、
請求項2に記載のフラッシュメモリ素子。 - 前記第一の分散アナライザは、
前記第一の測定ユニットの集合からの前記測定信号の最大電圧に対応する第一の電圧を出力する最大電圧検知器と、
前記第一の測定ユニットの集合からの前記測定信号の最小電圧に対応する第二の電圧を出力する最小電圧検知器と、
前記最大電圧と前記最小電圧の差分を前記現在の分散値として判断する手段と、
をさらに含む、
請求項4に記載のフラッシュメモリ素子。 - 前記第一の分散アナライザの出力信号に応答して、前記ユーザデータメモリセルの集合上に記録されたデータを第二のユーザデータメモリセルの集合に移動させる手段をさらに含む、
請求項4に記載のフラッシュメモリ素子。 - 前記テストメモリセルは、フラッシュコントローラのウェアレベリング動作から除外される、
請求項1に記載のフラッシュメモリ素子。 - 前記テストメモリセルが、読み込み閾値電圧を調整可能な手段を含む、
請求項1に記載のフラッシュメモリ素子。 - 前記テストメモリセルが、書き込み閾値電圧を調整可能な手段を含む、
請求項1に記載のフラッシュメモリ素子。 - 前記ユーザデータメモリセルに使用される書き込み閾値電圧よりも電圧劣化に対して高感度な書き込み閾値電圧で前記テストメモリセルに書き込む手段をさらに含む、
請求項9に記載のフラッシュメモリ素子。 - ユーザデータメモリセルの集合の中に分散配置されたテストメモリセルの集合を、前記ユーザデータメモリセルに使用される読み込み閾値電圧よりも高い分解能の、選択された読み込み閾値電圧を使って逐次的に読み込むことにより、劣化情報を取得するステップと、
前記劣化情報を使用して、前記テストメモリセルに関連付けられた前記ユーザデータメモリセルから読み込まれたデータのエラー確率を割り当てるステップと、
を含む、
フラッシュメモリ素子の操作方法。 - 前記エラー確率を割り当てるステップは、エラーバーを推測するステップと、前記推測されたエラーバーを使用するステップと、をさらに含む、
請求項11に記載のフラッシュメモリ素子の操作方法。 - 前記テストメモリセルの集合の読み込み動作に関する完了時間に基づいて第一の測定値の集合を生成するステップであって、前記各第一の測定値が前記読み込み動作中の前記テストメモリセルのうちの1つの閾値電圧を示すステップと、
前記第一の測定値の集合の分散を解析して、前記テストメモリセルの集合の現在の分散値を判断するステップと、
をさらに含む、
請求項11に記載のフラッシュメモリ素子の操作方法。 - 前記ユーザデータメモリセルの集合の読み込み動作に関する完了時間に基づいて第二の測定値の集合を生成するステップであって、前記各第二の測定値が前記読み込み動作中の前記ユーザデータメモリセルのうちの1つの閾値電圧を示すステップと、
前記第二の測定値の集合の分散を解析して、前記ユーザデータメモリセルの集合の現在の分散値を判断するステップと、
をさらに含む、
請求項13に記載のフラッシュメモリ素子の操作方法。 - 前記ユーザデータメモリセルに使用される書き込み閾値電圧よりも電圧劣化に対して高感度な書き込み閾値電圧で前記テストメモリセルに書き込むステップをさらに含む、
請求項11に記載のフラッシュメモリ素子の操作方法。 - 前記一連の読み込み閾値電圧を使って、前記テストメモリセルを逐次的に読み込むステップをさらに含む、
請求項15に記載のフラッシュメモリ素子の操作方法。 - 複数の書き込み閾値電圧に対する障害応答を判断し、前記障害応答に基づいて劣化感度の高い書き込み閾値電圧を選択することにより、前記劣化感度の高い書き込み閾値電圧を判断するステップをさらに含む、
請求項11に記載のフラッシュメモリ素子の操作方法。 - 前記障害応答を判断するステップは、選択された前記テストメモリセルの集合に対して、選択された前記テストメモリセルの集合の内容に検出可能な変化が発生するまで、選択された動作を実行するステップをさらに含む、
請求項17に記載のフラッシュメモリ素子の操作方法。 - 前記障害応答を判断するステップは、選択された前記テストメモリセルの集合に対して、選択された前記テストメモリセルの集合に関する分散値に変化が発生するまで、選択された動作を実行するステップをさらに含む、
請求項17に記載のフラッシュメモリ素子の操作方法。
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