CN102708928A - 使用测试单元的闪存中的早期恶化检测 - Google Patents

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Abstract

描述了使用本发明实施方式的闪存系统和数据管理的方法，其使用具有早期恶化检测(EDD)电路的特殊测试单元来代替使用实际的用户数据存储单元。通过使用实验地确定的敏感的写VT和可变的读VT，使得闪存测试单元与标准单元相比更敏感，可以使其作为“煤矿中的金丝雀”。用于闪存中早期恶化检测(EDD)的技术测量读操作期间一组(如，页)NAND闪存单元的阈值电压(VT)的漂移。在本发明的实施方式中，存储单元的读操作的完成时间(TTC)用作阈值电压(VT)的漂移的代理。漂移分析器确定该组TTC值的漂移。

Description

使用测试单元的闪存中的早期恶化检测
相关申请
本申请的发明人的相关申请(其为共同转让的申请)标题为“NOR闪存中恶化的早期检测”。序列号将在得到时提供。
本申请的发明人的相关申请(其为共同转让的申请)标题为“NAND闪存中恶化的早期检测”。序列号将在得到时提供。
技术领域
本公开总体上涉及非易失性半导体存储器，更具体地涉及闪存的恶化检测和纠错技术。
背景技术
EEPROM和闪存(NOR和NAND)使用浮栅(floating gate，FG)来存储电荷以表示信息。这些存储器件在编程/擦除周期(其对于器件可以耐用的擦除/编程操作次数施加了限制)之后遭受恶化机制。多层单元(MLC，Multi-Level Cell)闪存器件一般比单层单元(SLC，Single-Level Cell)器件具有显著更低的编程/擦除周期耐用性。
各种编程和擦除操作可导致相邻单元中的电荷的增加或损失，这称为“干扰”。当作为对附近单元执行的编程或读取操作的结果，单元的初始/编程状态改变时，出现干扰错误。干扰错误是软错误。当通过读取与干扰单元在形体上靠近的或共享控制线的另一单元来变更存储单元中的电荷量时出现“读取干扰”。单个的读取干扰事件可能不会在电荷内容中产生足够的变化以影响错误，但是累积的读取干扰可能最终导致如此。读取干扰的累积影响通过擦除操作来复位。然而，干扰的相对强度可以是闪存芯片的老化的函数，即，干扰的相对强度可以作为擦除-编程周期的数量的函数而变化(以可预测的方式)。NAND闪存的特定矩阵架构导致比NOR闪存更多的“读取干扰”。编程干扰错误导致在页面编程期间将位设置为错误值。位错误可以在正被编程的页面(page)上发生，但是也可以在块中的不同页面上出现。
在US专利5715193(1998年2月3日)中，Robert Norman描述了一种方法，用于监控对于存储单元块的干扰影响，其中每当对擦除块进行擦除时，控制器通过将干扰单元添加到解码块中每一个其它擦除块的计数并将擦除块的计数复位为零来更新包含擦除块的解码块的表。Norman还指出，控制器最好对干扰计数达到预定最大值的每一个擦除块进行刷新操作。在刷新操作期间，进行任何必要的恢复过程，以将合适的电荷复原到擦除块的每一个单元的浮栅，从而防止否则将会在不执行刷新操作的情况下(由于干扰影响)发生的数据的任何错误读取。
多层单元(MLC)闪存器件可以通过将晶体管的浮栅充电到不同的所选阈值电压(VT)电平来针对每个存储单元存储多个位，从而在将位模式(bitpattern)映射到特定电压电平时使用单元的模拟特性。在NAND闪存的情况下，MLC器件的VT在概念上通过顺序地将所选择的读取电压(VREAD)电平施加到各单元的浮栅而加以读取。一般地，以每一个范围之间的安全带来选择电压范围，以帮助确保正常的VT分布不会重叠。
在NOR闪存中，各单元并联连接到位线，这允许单独读取和编程各单元。
Tieniu Li的公开的美国专利申请20080307270(2008年12月11日)描述了对于主机装置实施的用于检测在NAND中新出现的坏块的机制，其包括保持读取操作期间至少一部分错误历史。
Nishihara等人的公开的美国专利申请20100214847描述了NAND闪存系统，其据说通过包括包含用于存储和检索供存储控制器使用的校正的读取电压的部件，来减小各芯片间的读取干扰特性的变化。存储控制器对于闪存执行数据输入/输出控制和数据管理，在写入时添加纠错码(ECC)，并在读取时分析纠错码。
Chang Wan Ha等人的公开的美国专利申请20090116283描述了使用特别形成的测试单元来测量存储单元阵列的恶化参数的方法。通过经历相同的恶化因子，测试单元被设计为表示存储块的所有单元。测试单元可以基本上与活动用户数据单元相同地循环；然而，用户数据未写入测试单元。额外的基准单元也可以包括在阵列中，其被设计为提供阵列中存储单元的初始、未恶化的电特性的基准的一次可编程(“OTP”)存储单元。
H.Y.Lee的美国专利6172910描述了用于分析闪存EEPROM单元的恶化原因的测试单元。该测试单元包括已经在整体上形成浮栅和控制栅的三个单位单元。
Coulson等人的公开的美国专利申请20100162084描述了称为‘运动读基准’(MRR)的处理，其使用可调整的读阈值电压。对于基准电压的接近用作识别非易失性存储阵列中低置信度单元的方式。MRR可以用以测量每一个单元中的模拟电荷电压。每一个读基准电压可以通过一个范围的值增加。对于多层单元技术，其中存在多个基准电压，一些实施方式对于每一个新周期可以仅增加单个基准电压，而其他实施方式对于每一个新周期可以增加多个基准电压。MRR命令允许闪存控制器固件测量存储单元的读期间存储单元的现有电荷级别，并上下调整编程的读VT。当纠错码(ECC)单元在非易失性存储器中发现不可校正的错误时，处理可以首先标识“低置信度”存储单元(其有可能包含错误)，然后确定正确数据可能是什么。
Berman等人进行的公开的美国专利申请20080192544描述了可调整的写电压阈值，其可以由闪存控制器固件在写操作期间调整。
固态驱动器(SSD)是一般设计为传统硬盘驱动器(HDD)的功能置换的数据存储器件，但是SSD使用固态存储器存储数据。术语SSD在这里仅用于指代基于闪存的器件。SSD通常使用与硬盘驱动器相同的命令接口以允许在许多应用中使用SSD取代HDD而不要求软件修正。包括HDD和SSD特征二者的混合器件也是可能的。
假定闪存内容的恶化随着时间和编程/擦除周期的数量是渐进的且不可避免的，存在开发用于检测恶化和校正错误的有效技术的需求。
发明内容
本发明的实施方式包括使用基于系统对于电荷干扰操作的灵敏度以及由系统执行的电荷干扰操作的历史的概率的闪存器件(如，固态驱动器(SSD))和数据管理的方法。在本发明的实施方式中，对于电荷干扰操作的灵敏度以干扰强度矩阵实施，其中所选择的操作具有相关联的数值，其为引起可能导致数据错误的电荷中的干扰的这种操作的相对强度的估计。干扰强度矩阵也可以包括指示电荷的增加或损失的错误的方向(direction)。在一个实施方式中，干扰强度矩阵由进行自测试的装置确定，其中通过执行所选操作来触发电荷干扰错误，直到出现可检测到的错误为止。可以潜在地引起电荷干扰的所有操作都可以包括在测试中。在本发明的实施方式中，操作的干扰强度将由产生闪存单元的电荷内容中的变化引起的可检测到的干扰(位变化)所需的操作数量来确定。引起错误所需的操作数量越高，则干扰强度越低。
在可替代的实施方式中，通过测试来自同类群体的所选单元来确定干扰强度矩阵。相对小的所选样本装置组的使用允许测试是破坏性的，即包括执行缩短或耗尽装置使用寿命的操作。
在可替代的实施方式中，通过计数读操作中完成时间(TTC)值的漂移(dispersion)中出现可检测到的变化之前可以执行的操作数量来估计干扰强度。TTC值用作该读操作中查询的存储单元中的阈值电压(VT)的漂移的代理。
干扰强度测试应该作为工厂中制造工艺的一部分执行(对于每一个装置或所选样本)，然后干扰强度矩阵将用作根据本发明的每一个装置中数据管理系统的一部分。干扰强度矩阵与之前在SSD系统上执行的电荷干扰操作的运行历史记录(操作历史)结合使用，以确定何时执行预防动作以防止数据损失。还可以使用干扰强度矩阵和操作历史来分配从存储器读取的数据点值是结果累积的电荷干扰的概率。数据点值具有已经在特定方向中被干扰的足够高概率的获知允许实时地执行纠错，作为SSD正常读出操作的一部分。
本发明的可替代实施方式使用通过用户数据存储单元散布的特殊的测试存储单元，，其被分析用于存储器内容中的恶化。测试存储单元可以与早期恶化检测(EDD)电路连接，代替使用实际的用户数据存储单元。通过使用实验地确定的敏感的写VT和可变的读VT，使得与标准单元相比更敏感，可以使得闪存测试单元用作“煤矿中的金丝雀”。可以使用可变阈值电压来读取测试单元，以获得相关联的用户数据存储单元的存储器内容中的过度恶化的报警。
附图说明
图1是现有技术NAND闪存多层存储单元结构的图示。
图2A是图1的现有技术NAND闪存多层存储单元结构的读取操作的所选时序曲线的图示。
图2B是示出了图1的一组现有技术NAND闪存单元结构的时序曲线的可能范围的该组的读取操作的所选时序曲线的图示。
图3是本发明实施方式中使用的具有早期恶化检测(EDD)的NAND闪存页面中的所选组件的图示。
图4是根据本发明的NAND闪存实施方式的完成时间测量单元的所选功能设计块的图示。
图5是根据本发明的NAND闪存实施方式的漂移分析器的所选功能设计块的图示。
图6是根据本发明实施方式的漂移分析器中使用的最大电压检测器的设计的图示。
图7A和7B图示具有用于快速读出的并行灵敏放大器组的现有技术多层NOR闪存。图7A是概念性示意图，图7B示出了具有电流镜和几个并行的灵敏放大器(每一个都有其自身的基准电压，同时切换)的改进方案。
图8是在本发明实施方式中使用的NOR闪存系统中的所选组件的图示。
图9是根据本发明的NOR闪存实施方式的完成时间测量单元的所选功能设计块的图示。
图10是本发明NOR闪存实施方式中使用的多路复用器(MUX)的设计的图示。
图11是图示根据本发明实施方式的用于通过强制错误来确定一组闪存操作的干扰强度的方法的流程图。
图12是图示根据本发明实施方式的用于通过使用漂移分析确定一组闪存操作的干扰强度的方法的流程图。
图13A图示闪存的读出值的分布。
图13B图示根据本发明实施方式的示出错误条的闪存的读出值的分布。
图14是图示根据本发明实施方式的SSD中的所选组件的框图。
图15图示根据本发明实施方式的具有测试单元的闪存芯片的读出值的分布。
图16图示根据本发明实施方式的具有测试单元的闪存芯片的读出值的分布，其图示了错误条，以及测试单元的分布的可能移动的示例。
图17是根据本发明实施方式的具有测试单元的NOR闪存系统中的所选组件的图示。
图18是根据本发明实施方式的具有测试单元的NAND闪存系统中的所选组件的图示。
具体实施方式
图14是图示根据本发明实施方式的SSD 130中的所选组件的框图。其仅作为图示提供。本领域技术人员要理解，可以在不脱离本发明的精神的情况下将描述的一些功能重新配置给主机。SSD包括通信接口131，其处理SSD和主机装置(如，计算机120)之间的两个通信。SSD包括数据管理单元133，其管理至和自阵列控制器139的数据的流动，阵列控制器139继而控制至和自闪存阵列141(其可以是NAND或NOR型器件)的数据的流动。此实施方式中的数据管理单元133将包括具有存储了固件程序的相关联非易失性存储器的标准微处理器(未示出)。固件程序由微处理器执行，以实现下面描述的数据管理处理步骤。数据管理单元133与运行操作历史137一起使用干扰强度矩阵135(下面描述)，以确定何时执行预防数据管理活动。在各种实施方式中，数据管理单元133通过记录对闪存阵列141执行的每一个显著操作来维持操作历史137。在一些实施方式中，向数据管理单元133提供干扰强度矩阵135作为只读数据，这是由于对其它所选择的样本装置执行干扰强度测试。然而，在一些实施方式中，数据管理单元133通过运行自测试来创建干扰强度矩阵135。
本发明包括使用NAND闪存阵列141的实施方式和使用NOR闪存阵列141的实施方式。下面将描述本发明的实施方式中包括的NAND和NOR闪存(其包括根据相关发明的早期恶化检测(EDD)系统)。
具有早期恶化检测的NAND闪存实施方式
图1中图示了可应用于单个和多层存储单元结构20的现有技术NAND闪存。注意，具有任何有效编程VT电平的其它存储单元与正被查询的NAND闪存单元串联放置。(注意，对于NOR闪存不是这样的情况)。将以NAND结构化的单元划分为具有示出为左手列的晶体管的单元阵列(a)和作为右手列的单元阵列(b)的这两个单元阵列。单元结构20包括逐位验证(BV)电路21a、21b，其连接到两条位线BLai、BLbi的每一个。两条位线和BV电路共享与DRAM的开放位线架构类似的公共读写(R/W)电路。R/W电路在读取操作中用作触发器型差分灵敏放大器22，在编程/写入操作中用作数据锁存电路。
通过所选时间点t1、t2和t3将图1的结构的读取操作的所选时序曲线示出在图2A中。为了简化，所有时序图和讨论假设完美匹配的读出电路，用于页面中所有单元的并行读取。这些电路中的不匹配可以通过简单的校准过程来说明。例如，使用具有已知内容的特定组的存储单元的基准读出可以在存储器阵列中单元的稍后读出中用以校正灵敏放大器不匹配。
灵敏放大器22(其为比较器)一般使用再生环路(regenerative loop)来将图1中传输门后的输入线与位线BLai和BLbi的小分离发展为完全发展后的输出电压电平。图1中的电路和图2A中的曲线适当地代表NAND闪存读出。图2B是图1的一组现有技术NAND闪存单元结构的、对于1.8v读取的BLai“1”的t3之后的所选部分的图示，其示出了典型的时序曲线26，以及由线25、27界定的一组单元的时序曲线的可能范围的示例。一组单元的BLbi信号将示出类似的时序曲线分布。本发明的实施方式通过测量或估计该组单元的完成时间(TTC)来检测一页单元的性能中的漂移的变化。曲线的上升部分时刻的漂移将变为读取操作的完成时间(TTC)的差异。应该注意，闪存读出电路一般包括用以确保时序性能中的正常漂移绝不产生读出错误的特征，即，电路被“强迫(sandbag)”。因此，本发明是揭示本领域技术人员未意识到的闪存的方面并在新应用中使用该现象的这种公开。
NAND闪存架构导致根据未选择的存储单元中不同的内容状态而对于所选单元呈现不同系列的电阻。因此，查询NAND闪存单元内容，并且在顺序步骤中将其与不同的基准电平进行比较，其中查询VT的不同电平。
在NAND闪存中并行地读取一页存储单元，其要求通过适当的同步时间信号来启动读取操作。时序信号将均衡用于页面的各条线的所有灵敏放大器，但是更强和更弱的单元将不同地驱动灵敏放大器线(在均衡后)，因此，对于更强和更弱的单元，从触发锁存器到灵敏放大器的输出上形成完全电压的时间(即，TTC)将会是不同的。根据本发明，可以以适当的形式测量和存储完成时间(TTC)中的这些差异，以供系统进一步分析。
由于NAND闪存矩阵中的所有存储单元在名义上是相同的，并且每一个被编程到阈值电压VT，其在以紧接在其编程的VT之上的特定电压电平(VREAD)查询时产生预先限定的电流级别，那么：
(i)TTC中的漂移将是正被读取的单元的VT中的漂移的代理(proxy)；
(ii)闪存页面的寿命开始时TTC中的漂移值可以保存为基准值，并且与读出时稍后测量的漂移进行比较以确定存储单元何时恶化超出保证数据保护动作的限度；以及
(iii)读取操作中从每一个单元获知TTC中的漂移可以用以将软信息分配给每一个确定的存储单元内容。
图3示出了具有根据本发明实施方式的早期恶化检测(EDD)系统的NAND闪存页面60的所选功能块。控制器30包括时间基31、顺序VT查询控制33和解码器35，它们根据现有技术设计出，将不会详细描述。一旦确定了存储单元的VT，解码器35输出存储单元内容的对应二进制码。顺序VT查询控制33是在所选存储单元中顺序地搜索正确的VT的NAND闪存中使用的电路的抽象(abstraction)。时间基31为传输门产生必要的时间信号，并且锁存在灵敏放大器中，并且还计时完成时间(TTC)测量单元32。
完成时间(TTC)测量单元32测量由存储单元结构20中的存储单元驱动的位线输出达到其最终值所需的时间。控制器30和存储单元结构20形成具有漂移测量(MSDM)单元40的将称为存储结构的单元。存储器的页面将要求并行连接到漂移分析器50的多个MSDM(MSDM_1...MSDM_n)。在商用闪存中，存储单元结构实际上以具有共享电路的存储阵列实施，而不脱离该描述的精神。因而图3是构造为图示本发明的构思的简化描述，并且仅为了图示的目的而提供，而不限制本发明。
在顺序读处理中，当来自哑(dummy)位线(BLbi)的输入基准在处于读取操作下(即，正被查询)的存储单元的VT以上时，存储单元结构中的灵敏放大器将仅在特定方向上发展完全输出。因此，将以二进制形式确定和解码所选存储单元的内容。此外，在该时刻，已经由完成时间测量单元32测量出的适当的完成时间(TTC)将由TTC报告器34报告到漂移分析器50。TTC报告器34可以包括适应于正确地将完成时间的信息传送到漂移分析器的缓冲器和信号。
图4中示出了完成时间测量单元32的实施方式的图示。该实施方式类似于锁相环(PLL)系统的相位检测器电路中使用的电荷泵电路。在本说明性实现中，但不是以任何限制形式，将完成时间信息存储在TTC测量单元32内部的电容器COUT73中的电荷中。电容器上的电压正比于允许来自电流源I1的电流经由开关S1流入电容器的时间。S1的切换由触发器72控制，所述触发器72由来自差分到单端转换器71的输出复位。差分到单端转换器71使用来自存储单元结构的两个二进制输出作为输入。在确定存储单元的VT之后，将正确的完成时间报告给漂移分析器(DA)。基于来自时间基的信号，电容器73经由开关S2和电流源I2排泄。
图5是根据本发明实施方式的漂移分析器50的所选功能设计块的图示。漂移分析器50是模拟信号处理块。在该实施方式中，其功能包括从页面读取操作的TTC测量单元32的组确定最大和最小完成时间。每一个TTC测量单元32输出经过TTC报告器34并且传递至漂移分析器50的模拟电压电平(TTCM_out)。漂移分析器中的Min/Max检测器51确定来自TTC报告器的其多个输入处的最大电压和最小电压。将总的最大和最小值之间的差(delta)确定为通过减法器52的页面的漂移的测量。漂移分析器使用比较器54来确定计算出的delta是否大于基准值53，并且相应地设置警告信号。基准值是预先确定的阈值或者在NAND闪存的寿命开始时建立的初始值。在实施方式中，在存储系统中NAND闪存芯片的操作开始时，在编程命令之后，发布读取命令以建立基准值，用于在每一次读取操作时比较VT中的未来漂移。因此，通过使得漂移分析器计算总的最大和最小值之间的初始delta并且保存该初始delta作为基准值，可以将基准值设置为制造工艺的一部分。
图6是根据本发明实施方式的Min/Max检测器51漂移分析器中使用的最大电压检测器51A的设计的图示。在图6中，示出了用于最大输入电压确定的CMOS电路的示例。它是“大赢家(winner-takes-all)”电路。该电路的输出跟随最大输入电压到各输入电平之间的1mV差的精度。电路中的输入数量可以通过电路的复制直接地增大，或者两个输入电路可以布置成层级树。为了跟随最小输入电压，使用从NMOS到PMOS的插入电路(inset circuit)中的适当变化。
早期恶化检测系统可以用以向从每个存储单元读取出的内容分配错误的概率或正确的置信度。通过利用关于完成时间(TTC)测量的信息而读取的关于每个单元的VT的位置的信息可以用以将正确的置信度分配给从每个单元读取的数据。这允许新的且更有效的编码和纠错算法用在NAND闪存芯片上，所述NAND闪存芯片配备有通知读取的每一个单元数据的理想分布中的VT的位置的这种能力。所有要求单个读出。
具有早期恶化检测的NOR闪存实施方式
现有技术NOR闪存单元和各个灵敏放大器如简化示意图中的图7A和7B指示的那样排列以强调基本操作。回想仅列解码器晶体管与NOR闪存单元和感测电路串联放置。因此，NOR闪存单元(单层单元(SLC)或多层单元(MLC))的读出可以如模数转换器电路中那样并行地完成，并且在单个查询中确定每一个单元中编程的VT(其不同于NAND闪存情况，其中顺序查询是必须的)。比较器COMP1-3一般使用再生环来将输入线(位线MAT1-3、REF1-3)的小分离发展为完全发展的输出电压电平。电路和时序性能适当地代表单层单元(SLC)和多层单元(MLC)读出二者。
图7A和7B的现有技术多层(MLC)闪存电路已修正为包括适当的基准比较器(REF1-3)，如指示的那样。使用一组灵敏放大器97、98(COMP1-3)的并行、同时操作，这是由于如提及的那样，仅列解码器晶体管与NOR闪存中正被读取的存储单元串联，并且可以定义适当的基准电压，用于确定读操作下的存储单元的阈值电压。
根据本发明的NOR闪存的早期恶化检测系统的原理可以通过观察如下几点来说明：
1)由于在NOR闪存中并行读取几个存储单元，并且该读取操作由相同的适当定义的时间信号(其均衡读取操作中涉及的所有灵敏放大器的线，并且触发感测)来发起，因此更强和更弱的单元将不同地分离灵敏放大器线(均衡之后)，并且从触发感测到灵敏放大器的输出处的完全电压发展的时间(这将称为“完成时间”(TTC))对于更强和更弱的单元将会是不同的。
2)由于NOR闪存矩阵中的所有存储器单元在名义上是相同的，并且每一个被编程到阈值电压VT，其在以紧接在其编程的VT之上的特定电压电平查询时产生预定电流电平，那么：
(i)如(1)中限定的TTC中的时间漂移将是正被读取的单元的VT中的漂移的代理；
(ii)可以保存闪存寿命开始时TTC中的漂移值，并将其与稍后读出的TTC中的漂移比较，以确定何时存储单元已经恶化超过保证数据保护动作的限度。漂移基准值的所选值也可以取代实际的测量值加以使用；以及
(iii)读取操作中所有单元的TTC中的漂移的获知可以用于将软信息分配给每一个确定的存储单元内容。
图8图示具有根据本发明实施方式的早期恶化检测系统的NOR闪存80中的所选组件。本发明的NOR实施方式的漂移分析器50在功能上类似于本发明的NAND实施方式的漂移分析器，但是如下所述，输入将会是不同的。漂移分析器50接收来自多个(1...n)TTC测量单元120的输入，其示出为产生MUX_OUT...MUXn_OUT信号。对于该实施方式假设4层NOR闪存，但不是限制条件。当输入基准在读操作下(MAT1-3)处于存储单元的VT之上时，灵敏放大器98仅将其输出(OUT1-3)发展为完全的正轨迹(rail)。因此，三个完成时间(TTC1-3)单元32A-C将发展完成时间的有限值，即在其输出的电压的有限值，仅用于VREAD在VT以上的那些比较。其它TTC单元的块将其输出饱和为完全轨线电压。
现有技术温度计解码器(TD)25(其在该图示中输出二进制格式的存储单元的内容)还提供了用于模拟多路复用器(MUX)23的筛选信号(screeningsignal)，用于表示要发送到漂移分析器50的存储单元内容的完成时间的电压的适当选择。如果在读出操作中读取的所有单元(或所有单元的子集)的完成时间(TTC)中的值的漂移大于预定值，则漂移分析器50将设置恶化报警信号。
图10是本发明实施方式的多路复用器(MUX)23的设计的图示。MUX23的输入是来自各个TTC单元32A-C的输出(TTC1_OUT33A、TTC2_OUT33B、TTC3_OUT33C)。MUX选择这些输入之一以继续传递到漂移分析器作为MUX1_OUT信号。MUX 23可以在概念上描述为传输门的模拟阵列。但是几个不同的实现是可能的，用于以适当的缓冲器和信号调整电路(signal conditioning circuit)将来自三个TTS单元32A-C之一的输出的电压电平传送到漂移分析器50的输入的功能。
在NOR闪存读出电路的实施方式中，将来自查询的存储单元的信号并行地与基准复制电压(REF1-3)进行比较，所述基准复制电压(REF1-3)与查询的存储单元可以保持的不同内容电荷电平对应。根据设计选择，来自该图示中的比较器COMP1-3的一些输出将呈现值‘0’，一些呈现剩余值‘1’，其中‘0’和‘1’将好像温度计刻度中那样出现，即，例如在OUT2和OUT3处输出‘0’，在OUT1处输出‘1’，或者在OUT3处输出‘0’，在OUT1和OUT2处输出‘1’，其为可能输出的两个示例。
温度计解码器25然后将该温度计刻度(scale)输出转换为二进制编码。在实施方式中，保持输出‘1’的OUT1-3信号的第一个表示正被查询的单元的阈值电平(VT)以上的第一基准电平，并且其位置也将被编码为来自温度计解码器25的要发送到MUX23的信号S(s0，s1)。信号S由温度计解码器确定，其在实施方式中用作存储单元内容读出的温度计解码器。在概念性描述中，但是并非限制意义上地，信号S(s0，s1)选择哪一个TTC1-3信号是要由MUX送到漂移分析器的待报告的完成时间(TTC)。
TTC单元32A-C是相同的。产生输出TTC1-OUT的TTC1单元32A的示例性实施方式示出在图9中。其类似于锁相环(PLL)电路中使用的电荷泵电路，其中要确定VCO频率与基准频率之间的相位分离以用于校正的动作。将从灵敏放大器均衡(SAEQ)信号升高到Vout(分别OUT1-3)升高的时间转换为电容器Cout上的电压电平。此外，使用标准时序信号AddressTransition Detection(ATD，地址转变检测)和ENDREAD或其它类似的信号。缓冲器电路(未示出)可以用在TTC块的输出与MUX电路之间。
在此实施方式中，漂移分析器50确定最大和最小完成时间，如来自页面读取操作的多个TTC测量单元120的输出信号中指示的那样。每一个TTC32A-C输出去往MUX 23的模拟电压电平，所述MUX 23继而选择其三个输入之一以继续发送到漂移分析器50。漂移分析器中的Min/Max检测器51确定来自多个TTC测量单元120的其多个输入处的最大电压和最小电压。将总的最大和最小值之间的差(delta)确定为通过减法器52的页面的漂移的量度。减法器52的输出是本发明实施方式中使用的漂移值，这将在下面进一步描述。漂移分析器使用比较器54来确定计算出的delta是否大于基准值53，并相应地设置报警信号。基准值是预先确定的阈值或在闪存的寿命开始时建立的初始值。在一个实施方式中，在存储系统中闪存芯片的操作开始时，在编程命令之后，发布读取命令以建立用于在每一读取操作时比较VT中的未来漂移的基准值。因此，通过使得漂移分析器计算总的最大和最小值之间的初始delta并保存该初始delta作为基准值，可以将基准值设置为制造工艺的一部分。
通过注意漂移分析器具有关于来自被读取的所有单元的完成时间的信息，对于本发明的实施方式可以开发要求软信息的纠错码机制的支持。根据完成时间结果的漂移中的其发起单元的位置，可以将适当的正确概率分配给最终的二进制结果。所有要求单个读出。
使用干扰强度&操作历史的错误校正的概率估计
在正常操作中，NOR和NAND闪存单元经历可能增加或去除来自浮栅的电荷的干扰。从IEEE标准1005-1998，第97页中得出的下表1给出了不同的干扰条件的操作和条件以及它们对于干扰的存储单元中的电荷的影响。表1中的一组操作将假设为具有产生干扰的电位的操作的默认列表。然而，本发明不限于任何特定的操作组。
  简称   操作模式   电子输送类型
  栅极擦除   编程   损失
  栅极编程   编程   增加
  漏极擦除   编程   增加
  编程干扰   编程   损失
  击穿编程   编程   增加
  反隧穿编程   编程   增加
  源极擦除   擦除   损失
  沟道擦除   擦除   损失
  栅极读擦除   读取   损失
  沟道读编程   读取   增加
  软编程   读取   增加
表1
通过强制错误测量干扰强度
实施本发明的方法测量一组操作(如，所列出的表1中那些的全部或一部分)的平均相对干扰强度。应当将干扰强度确定为制造工艺的一部分。干扰强度可以由装置通过自测试来确定，如下面将描述的那样，但是也可以在代表性的样本装置上运行测试，然后将干扰强度矩阵作为只读存储器的一部分提供到产生装置。假设特定装置中使用的闪存芯片来自使用相同芯片架构以及装置技术和工艺的给定制造商，对于不同的操作展示出基本上类似的平均相对干扰强度。可能的是，不同干扰的平均相对强度在来自不同制造商的芯片中是充分区别的，以允许客户决定哪一个闪存芯片制造商的产品对于所选应用是最胜任的部分。
测试和特征方法的实施方式将借助于图11中的流程图加以讨论。闪存芯片应该完全擦除，否则在测试开始之前置于一致、已知的状态。为了说明目的，图11示出了闪存芯片中特征化不同干扰操作的平均相对干扰强度的任务的流程图的示例。方法通过从能够电荷干扰11的操作的完全列表中选择操作而开始。
尽管方法可以使用列表中的任何操作，但是读取操作具有一些优点，这是由于，除了其它理由之外，对于可以执行的读取操作的数量没有固有限制。下面将进一步讨论对于一些操作的执行数量的限制。此外，不同于一些操作，可以在不顺序地执行其它操作的情况下执行读取。例如，编程一般需要之前的擦除操作，这按块完成。
一些操作(如擦除或读取操作)可能不具有任何相关联的数据位模式，但是例如编程操作可以具有在方法的内部模式环中应用的对应组的位模式。模式可以是标准存储器位模式(如，AAh或55h)或任何其它合适的模式。可以考虑存储单元可能根据相邻存储单元中出现的电荷而或多或少受到干扰影响的适当数据模式的选择。为了对此进行检查，系统可能需要将单元编程到例如‘1’，同时将其相邻单元编程为‘0’，并且检查对于干扰的敏感度。接下来，将另一内容编程到所选单元中，同时将不同内容编程到相邻单元中。当进行干扰强度自测试时，可以应用多个模式，但是最后在最终的干扰强度矩阵中，对于每个操作应当存在单个值。尽管可以以许多有意义的方式(包括平均)使用模式编号的组，但是保守的办法将选择引起最强干扰的模式的编号。目标是要具有报警即将发生的问题的鲁棒性系统，以便可以采取补救动作。
执行一次所选择的操作和所选择的(第一或下一)模式(如果有的话)，以产生初始基线(baseline)结果12。读出并保存从步骤12产生的存储器的初始内容以用于随后的比较13。如果有的话，存储器然后通过使用当前模式执行相对高数量的所选操作而被应力化(stressed)，14。计数已经执行的所选操作的总次数14。再次读取存储器的内容15。将当前内容与初始内容比较，以查看是否已经强制了错误16。如果当前内容仍然与初始内容相同，那么通过循环回步骤14执行更多操作。最终，将引发错误，并且方法将进行到步骤17，其记录在检测到错误之前执行的操作总数。由于在每一次操作之后不比较/测试存储器内容，因此分辨率由每一读出/测试之间执行的操作数量限制。还记录错误(电荷的增加或损失)的方向17。该点处的结果用于所选操作，并且可能是一个模式，因此现在选择了所选操作的任何额外模式，并且再次执行内部模式环18。当已经执行了所选操作的所有模式时，如果在列表中存在更多操作，则再次执行外部环19。
一旦已经测试了所有操作，记录的数据是对于每一个操作的干扰强度的矩阵19a。如果对于单个操作已经测试了多个模式，则矩阵中记录的值将是从如上讨论的模式编号组中选择或计算出的单个编号。记录编号的比较给出每一个操作的相对干扰强度。对于该数据矩阵的一种可能的用途是作为用于在所提及的闪存制造商之间进行区分的工具。
在正测试样本且破坏性的测试是允许的情况下，方法的可选实施方式为确定随着存储器经历擦除/编程周期的干扰强度变化做准备。在此实施方式中，在所选数量的擦除编程周期和整个处理重复多次以确定作为擦除/编程周期数量的函数的干扰强度变化之后，重新执行图11中所示的方法。然后将分析干扰强度变化，以得出有用的算法或一组矩阵，其可以在产生装置中实施以使得干扰强度矩阵跟踪存储器随着时间经历擦除/编程周期时的变化。作为示例，可以得出能够用以在擦除/编程周期数量随着时间增大时调整干扰强度矩阵的等式。
当确定在不显著地缩短芯片的寿命或达到寿命终止限度的情况下可以进行的操作数量时需要考虑一些因素。对于任何特定的闪存芯片，制造商将指定某些操作的上限。当设计和制造技术随着时间发展，可以期望绝对数量变化。例如，特定闪存芯片可以被指定为承受成百上千的擦除/编程周期。因此，必须以正使用的实际芯片的特定限度来选择在干扰强度测试中可以执行的操作数量，除非破坏性测试是允许的。对于想要在运行干扰强度测试之后使用的装置，操作数量相比于指定限度应该很小。可替代的实施方式可以对一批闪存芯片的所选样本执行干扰测试，并且外延至该批中其它芯片的行为。可能的是，测试来自一代芯片(其全部具有来自制造商的相同设计和制造技术)的样本可能就足够了。当样本用以确定干扰强度时，将提供干扰强度矩阵作为产生数据存储装置的程序存储器中的只读数据。
注意，在从来自制造商的、与相同一代元件的其全体产品一起使用的一组样本定义相对干扰强度的矩阵的情况下，图11中描述的过程流程可以跟随到闪存芯片可用寿命的限度。其对于使用的样本将会是破坏性的特征。除了装置自测试中使用的过程的擦除/编程周期版本中更被限制之外，可以使用这种破坏性的过程。
使用漂移的变化来估计干扰强度
存储单元增加的电荷将会增大该存储单元中的VT电压。相同方向上的渐进干扰将会移动VT超出阈值限度，并且将该单元读取为包含与VT可记录电平中更高的下一电平对应的数据。相反，由于干扰事件损失的电荷将会降低VT电压，并且相同方向上的渐进干扰将会最终使得VT移动到VT可记录电平范围中更低的下一电平。
总之，可以在不向闪存芯片添加额外电路的情况下形成干扰的相对强度的矩阵。相对干扰强度以干扰事件的数量加以测量，以改变目标单元的VT电压超出其原始记录的VT值以上或以下的阈值。
然而，清楚的是，一旦基于TTC漂移的EDD的额外电路是可用的，则相比于本申请中的先前描述，可以以更少数量的干扰事件以及因此以低成本和更短的时间来构造干扰的相对强度的矩阵。
注意，EDD额外电路不仅提供关于在页面读出中查询的全体组存储单元的总漂移的信息，还提供关于页面读取中每一个存储单元的VT的相对位置的信息。因此，干扰的相对强度的矩阵可以基于干扰的数量来构造，以影响给定存储单元的单元VT位置中的可检测移位，或者更精确地，相对于该给定单元的TTC块中的给定变化。
在此部分中将要描述的实施方式中，如之前针对NAND或NOR闪存描述的那样，系统包括具有漂移分布估计的EDD系统。如之前实施方式中那样，干扰强度应该确定为制造工艺的一部分。在此实施方式中使用来自漂移分析器50的漂移值信号(示出在图5中)。同样可以以该方法使用VT分布的可替代量度。漂移值是表示存储器页面的最大和最小完成时间值之间的delta的模拟信号。在移动到下一页面之前的时间，可以对单个页面执行该方法，或者可以对于所有页面执行各步骤。在实施方式中，测试和特征化方法将通过完全擦除闪存芯片而开始。图12示出了将用以描述方法的实施方式的流程图。从能够电荷干扰的操作的列表中选择操作11C。选择位模式并将其写入存储器12C。执行读取操作，并且保存漂移分析器产生的初始漂移值13C。重复所选操作相对大量的次数14C。通过执行读取操作来重新测量当前漂移值15C。然后将当前漂移值与初始漂移值进行比较16C。如果两个值相等(在公差值内)，那么方法循环回步骤14C以执行另一批操作并重新测量漂移值。一旦当前漂移值不等于初始漂移值，则把所执行的引起漂移值中的给定变化的操作的计数记录为所选操作的干扰强度17C。如果对于该操作存在任何其它期望的模式，那么方法循环回步骤12C以针对下一模式重复测试18C。一旦已经测试了所选操作的全部模式，那么方法在列表中存在更多操作的情况下循环回步骤11C。
然后以以上测量记录该组操作的相对干扰强度的矩阵20C。如果对于单个操作已经测试了多个模式，则如上所述，将以矩阵记录单个值。在正测试样本且允许破坏性测试的情况下，像如上所述的图11的方法一样，图12中所示的方法可以在所选数量的擦除编程周期之后重新执行，以确定作为擦除编程周期数量的函数的干扰强度的变化。
数据管理动作的分配概率
根据本发明实施方式的SSD系统130具有数据管理系统133，其使用干扰强度矩阵135和操作历史137来决定何时执行预防动作(如，刷新或移动数据)。如上所述，假设来自给定制造商的所选存储器芯片的干扰操作的相对强度可以当作对于来自相同制造商的所有元件(其使用相同的芯片架构和技术以及制造工艺)的干扰操作的相对强度的代表。因此，在根据该实施方式的系统中：
(i)维持在闪存芯片上执行的之前操作(编程-写、擦除、读)的运行历史，即操作历史137；
(ii)不同干扰操作的平均相对干扰强度和增加-损失方向在干扰强度矩阵135中已知；以及
(iii)对于实际上执行的所有干扰操作的电荷的累积影响可以使用干扰强度和增加-损失方向而估计出。将净产出(net out)各种操作的电荷的增加和损失。
图13A图示将用以说明本发明的实施方式的多层闪存芯片的读出值(VT)的分布。在图13A中，各种数据点具有正确的相关联概率，即尚未受到原始编程值干扰，其可以使用本发明的技术来估计。在此示例中，分布1-3中所示的数据点均在MLC的原始可允许目标编程值的可接受范围内，因此其将被解释为通过现有技术系统来校正。然而，由于电荷增加或损失，数据点可以从一个分布移动到另一个。现有技术闪存芯片的读出操作可以恢复例如数据点121、122处的数据如同在分布2中，但是可能已经在分布1或3中原始地编程了这些数据点。
通过使用干扰操作的执行历史和这些操作的相对干扰强度，可以将概率分配给包括121、122的任意数据点值的正确性。因此，通过使用根据本发明的方法，向数据点值121分配可能是之前编程到分布1中的可能状态之一并且通过从干扰操作增加电荷来达到其最终状态的存储单元的最终干扰状态的概率。类似地，通过可能导致电荷损失的操作的影响，最初在分布3中的数据点可以移动到较低值并且落入分布2中，如数据点122。电荷的增加或损失的方向和量值是特定操作的干扰强度、增加-损失方向以及实际执行的操作的累积影响的函数。
应该注意，擦除操作清除目标存储单元上的电荷，但是这不要求复位操作的历史。擦除操作将添加到历史记录，并将用以更新该闪存的干扰事件的累积影响。注意，对于擦除周期，干扰的相对强度可能变化。
在一个实施方式中，干扰操作的历史可以固定为干扰操作的总数中每一个干扰操作的百分比。这将导致那些干扰操作对于浮动栅中的电荷数量的最终净干扰影响的相对强度的加权和。干扰操作的该历史可以按芯片的页面或扇区(sector)记录，并且也可以调整以在每一个干扰操作时反映芯片的可能的不同内容。
干扰强度矩阵和操作历史可以以多种方式使用，以做出关于预防动作的决定来防止数据损失。一种办法使用保守决定来强制闪存芯片中数据的刷新或移动。例如，从干扰强度测试，数据管理系统可能例如已经观察到给定(非常敏感)单元上的1百万个读取操作在读取的存储器内容中产生位干扰。根据本发明的装置的一个实施方式然后可以在1百万个读取操作之后在其单元的任何一个中请求或执行数据刷新。可替代地，代替强制刷新，概率可以是刚刚读取(一百万个读操作之后)的单元可能处于错误的分配的所选概率。可以将该信息发送到作为其应该分配到该读取数据的确信度级别的代理的错误检测和纠错单元。然后将在错误检测器和纠错单元的控制下请求刷新。
总之，如图13B中所示，干扰的历史和擦除周期可以用于产生读出数据上错误条的估计。特定单元的TTC信息估计在其分布上该单元的VT的位置。通过添加两条信息，管理系统可以将错误概率分配给从闪存读取出的任何数据。
使用用于早期恶化检测的测试单元的实施方式
将在该部分中描述的本发明的可替代实施方式使用具有早期恶化检测(EDD)电路的特殊测试单元，代替使用实际的用户数据存储单元。由于整个闪存芯片中更少的单元被指定用作测试单元，因此这导致更低的开销。例如，每千页单元中的很少单元可以用于感测恶化和/或干扰。与用户数据单元分离的测试单元的使用允许对于测试单元的性能的更大控制，因此测试单元的内容(写VT)更可控。可以通过用户或通过闪存控制器(如，通过执行回收算法、磨损评级(wear-leveling)、间接机制等)修正正常用户数据单元的内容。读VT的MRR类型命令可以用以允许测试单元恶化的更大分辨率(如，在SLC芯片中提供MLC读电压分辨率)。注意，如果NAND闪存中一串单元用作一串测试单元，则以同样已知的串联晶体管的内容查询每一个测试单元。
通过使用由于其敏感性已经实验地选择的写VT并使用可变的读VT，使得与标准单元相比更敏感，可以使得闪存测试单元用作“煤矿中的金丝雀(canary in coal mine)”。此外，可以使得阈值电压(相对于其那些测试单元的内容被读取)与普通用户数据中使用的阈值相比更紧密。还应该理解，由于测试单元在数量上仅为相对少数，因此如果所有数据单元必须具有VT中相同的更紧密的分布，则它们可以以更紧密的分布写入，而不对于控制器观察到的程序施加时间上的显著恶化。
该部分中的一些实施方式包括EDD电路，但是不包括EDD的实施方式也是可能的，其中以根据相对于阈值电压的特殊组操作读VT或读取测试单元的概率分析来测试恶化。
一些实施方式具有的优点在于，以现有技术中描述的写VT和读VT电平的独立可调整的阈值来使用闪存。阈值应该使用简单命令和/或固件修改而可调整。优选的是，读操作的多阈值基准电平可用于以相等或比其被写入的那些更精细的阈值电平组来读取存储单元数据。还存在能够以任意数量的阈值电平和/或在特定阈值电平处写入闪存单元的优点。类似地，优选的是能够在与写电压不同的阈值电平处读取存储单元。例如，通过使用多个读电压，可以写入存储单元，就好像它是SLC并且可以读回存储单元就好像它是MLC。在本发明的可替代实施方式中，测试单元(和用户数据存储单元)是单层单元(SLC)，其以这种方式像多层(MLC)那样使用。
存在使得测试单元的编程内容(写阈值电压)相同地或比普通用户数据单元更易受恶化和/或干扰影响的优点。导致更易受恶化影响的写阈值电压由实验确定。通过使用与更高恶化速率相关联的实验上发现的写VT，这些测试单元然后可以提供早期报警功能(“煤矿中的金丝雀”)。在恶化影响正常用户数据存储单元中的数据之前，这些单元中将可检测到早期恶化。可以将测试单元的写阈值电压选择到与用于图15中所示的相同芯片中的用户数据存储单元的值不同的值。图15图示根据本发明的具有测试单元的闪存芯片的读出值的分布。选择三个“干扰”测试群体曲线以沿着用户数据存储单元的VT曲线轴落在八个单元分布峰值之间。各个测试单元可以被编程在与其他测试单元不同的VT，用于存储单元恶化的更好建模(如图15中的三个干扰群体测试曲线所示)。
测试单元可以具有与闪存芯片的正常用户数据存储单元相同的物理设计/布局。然而，测试单元的循环(cycling)和内容(或写VT)如现有技术中那样控制。优选的是，用户数据单元的正常闪存控制器操作(如，间接、微调、刷新和磨损评级)不应用于测试单元。测试单元具有芯片上的静态、已知位置。
设定的特征命令(如，上述MRR命令)可以用以将测试单元的读VT调整为与读取的一般用户数据单元的读VT不同。测试单元的读取可以在一个VT或顺序地在几个VT处执行。
用于测试单元的EDD电路也可以在NAND实施方式中实施，其中储备全部NAND串以用作测试单元。在NAND实施方式中，这允许正被查询的测试单元的内容和串联的所有单元的内容预先已知。这避免了考虑与NAND实施方式的正被查询的单元串联的单元的未知内容的影响的困难。(由于不同的单元架构，因此该替代方式对于NOR实施方式不是有用的)。
在可替代的实施方式中，一些选择的用户数据单元可以还具有附连的EDD电路(除了测试单元的那些之外)，这允许获得闪存芯片的实际使用中更好的统计信息，并允许将一般用户数据的恶化之间的相关性确定为以更易受影响的阈值电压写入的测试单元的测量的恶化的函数。
存在具有EDD电路的测试单元可以被分布的方式的各种置换(permutation)。例如，对于每一闪存“页面”或标准数据块，可能存在具有EDD电路的一组数量的测试单元。EDD电路可以在闪存芯片周围扩散，这是由于制造工艺或芯片布局可以引起闪存芯片上不同位置中的恶化的差异。
使用一些测试单元可以执行可选测试，作为正常读取操作的一部分。通过使用MRR型变化以读取阈值电压，可以从用户数据单元的读取中获得额外的统计恶化信息。使用测试以创建“错误条(error bar)”估计。图16图示根据本发明实施方式的具有测试单元的闪存芯片的读出值的分布，其图示了错误条，以及测试单元的分布的可能移动的示例。分布81是初始写入时间的测试单元群体，并且分布82是恶化之后的示例测试单元群体。图16中所示的错误条可以用以使用上述技术分配用户数据读取的错误概率。
图17是根据本发明实施方式的具有测试单元120T的NOR闪存系统80T中的所选组件的图示。测试单元的EDD电路与之前的NOR型实施方式中所示的相同，但是在该实施方式中，仅测试单元具有EDD电路121T。用户数据单元120S不具有EDD电路。仅示出了一组单元，但是实际的装置将具有多组单元。测试单元120T用于用户数据单元的VT分布宽度的估计，如上所述。具有仅用于测试单元的EDD电路的好处在于，在闪存芯片内部添加并复制了较少硬件，并且使用较小的硅面积。漂移分析器50具有与之前实施方式相同的功能，但是这种情况下的其输入仅来自围绕芯片分布的测试单元120T的MUX 23。
图18是根据本发明实施方式的具有NAND测试单元20T的NAND闪存系统60T中的所选组件的图示。NAND实施方式与NOR实施方式的类似之处在于，仅测试单元具有EDD电路。用户数据NAND存储单元40S不具有EDD电路。漂移分析器50具有与之前实施方式中相同的功能，但是这种情况下的其输入仅来自围绕芯片分布的测试单元20T的TTC报告器34。
尽管已经参照特定实施方式示出并描述了本发明，但是本发明仅受到所附权利要求中指定的范围中的限制。

Claims (19)

1.一种闪存装置，包括：
多组用户数据存储单元结构，其具有用于使用第一组阈值基准电压来读取每一个单元内容的部件；以及
一组测试存储单元结构，其散布在用户数据存储单元结构之中，并具有用于使用第二组阈值基准电压来读取每一个单元的内容的部件，并且其中第二组阈值基准电压提供允许在用户数据存储单元结构之前的测试存储单元结构中检测恶化的更紧密的一组阈值电压。
2.如权利要求1所述的装置，进一步包括：
第一组测量单元，其中每一个测量单元连接到至少一个对应的测试存储单元，测量单元产生作为读操作中测试存储单元的阈值电压的量度的、基于测试存储单元的读操作的完成时间的测量信号；以及
第一漂移分析器，接收测量信号，并确定测试存储单元的测量信号的当前漂移值。
3.如权利要求2所述的装置，进一步包括：
第二组测量单元，其中每一个测量单元连接到所选择的用户数据存储单元并产生作为读操作中用户数据存储单元的读操作的完成时间的度量的测量信号；以及
第二漂移分析器，从该组测量单元接收测量信号，并确定测量信号的当前漂移值。
4.如权利要求2所述的装置，其中，漂移分析器产生输出信号，所述输出信号指示当前漂移值与基准漂移值相差了多于阈值量。
5.如权利要求4所述的装置，其中，漂移分析器进一步包括：
最大检测器，其输出与来自第一组测量单元的测量信号中的最大电压对应的第一电压；
最小检测器，其输出与来自第一组测量单元的测量信号中的最小电压对应的第二电压；以及
用于将最大电压与最小电压之间的delta确定为当前漂移值的部件。
6.如权利要求4所述的装置，进一步包括用于响应于漂移分析器的输出信号将该组存储单元上记录的数据移动到第二组存储单元的部件。
7.如权利要求1所述的装置，其中，从闪存控制器磨损评级动作中排除测试单元。
8.如权利要求1所述的装置，其中，测试存储单元包括能够调整的读阈值电压部件。
9.如权利要求1所述的装置，其中，测试存储单元包括能够调整的写阈值电压部件。
10.如权利要求9所述的装置，进一步包括用于以恶化敏感写阈值电压写入测试存储单元的部件，其中所述恶化敏感写阈值电压具有比用于用户数据存储单元的写阈值电压更高的对于电压恶化的敏感性。
11.一种操作闪存装置的方法，包括：
通过使用具有比用于用户数据存储单元的读阈值电压更高分辨率的所选择的读阈值电压顺序地读取一组测试存储单元来获得恶化信息，该组测试存储单元散布在一组用户数据存储单元之中；以及
使用恶化信息来分配从用户数据存储单元读取的数据的错误概率，所述用户数据存储单元与测试存储单元相关联。
12.如权利要求11所述的方法，其中，分配错误概率进一步包括创建错误条估计并使用错误条估计。
13.如权利要求11所述的方法，进一步包括：
基于该组测试存储单元的读操作的完成时间来产生第一组测量值，每一个测量值指示读操作中测试存储单元之一的阈值电压；以及
分析第一组测量值中的漂移，以确定该组测试存储单元的当前漂移值。
14.如权利要求13所述的方法，进一步包括：
基于该组用户数据存储单元的读操作的完成时间来产生第二组测量值，每一个测量值指示读操作中用户数据存储单元之一的阈值电压；以及
分析第二组测量值中的漂移，以确定该组用户数据存储单元的当前漂移值。
15.如权利要求11所述的方法，进一步包括以具有比用于用户数据存储单元的写阈值电压更高的对于电压恶化的敏感性的恶化敏感写阈值电压来写入测试存储单元。
16.如权利要求15所述的方法，进一步包括使用读阈值电压的序列来顺序地读取测试存储单元。
17.如权利要求11所述的方法，进一步包括通过确定对于多个写阈值电压的干扰响应并基于干扰响应选择恶化敏感写阈值电压来确定恶化敏感写阈值电压。
18.如权利要求17所述的方法，其中，确定干扰响应进一步包括：对于所选择的一组测试存储单元执行所选择的操作，直到出现所选择的一组测试存储单元的内容中的可检测到的变化为止。
19.如权利要求17所述的方法，其中，确定干扰响应进一步包括对于所选择的一组测试存储单元执行所选择的操作，直到出现所选择的一组测试存储单元的漂移值中的变化为止。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658613A (zh) * 2014-12-30 2015-05-27 中国电子科技集团公司第四十七研究所 Eeprom耐久性试验方法及装置
CN111798909A (zh) * 2019-04-04 2020-10-20 爱思开海力士有限公司 非易失性存储装置、其写入方法及使用其的系统
CN114999542A (zh) * 2021-03-02 2022-09-02 慧与发展有限责任合伙企业 通过监测金丝雀单元检测存储器单元干扰的系统和方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080288712A1 (en) * 2007-04-25 2008-11-20 Cornwell Michael J Accessing metadata with an external host
US8189379B2 (en) 2009-08-12 2012-05-29 Texas Memory Systems, Inc. Reduction of read disturb errors in NAND FLASH memory
US8649215B2 (en) * 2010-12-22 2014-02-11 HGST Netherlands B.V. Data management in flash memory using probability of charge disturbances
US8510636B2 (en) * 2011-04-01 2013-08-13 Intel Corporation Dynamic read channel calibration for non-volatile memory devices
US8713404B2 (en) * 2011-07-01 2014-04-29 Apple Inc. Controller interface providing improved data reliability
KR101835605B1 (ko) * 2011-11-24 2018-03-08 삼성전자 주식회사 플래시 메모리 시스템 및 플래시 메모리 시스템의 리드 방법
US8990644B2 (en) 2011-12-22 2015-03-24 Micron Technology, Inc. Apparatus and methods of programming memory cells using adjustable charge state level(s)
KR20160062214A (ko) * 2012-03-29 2016-06-01 인텔 코포레이션 메모리 셀을 위한 적응적 판독 기준 이동
US9208022B2 (en) * 2012-03-29 2015-12-08 Intel Corporation Techniques for adaptive moving read references for memory cell read error recovery
US8793558B2 (en) * 2012-08-27 2014-07-29 Freescale Semiconductor, Inc. Adaptive error correction for non-volatile memories
WO2014065774A1 (en) * 2012-10-22 2014-05-01 Hewlett-Packard Development Company, L.P. Refreshing a group of memory cells in response to presence of potential disturbance
KR102065664B1 (ko) 2013-08-09 2020-01-13 삼성전자 주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
US9298534B2 (en) 2013-09-05 2016-03-29 Kabushiki Kaisha Toshiba Memory system and constructing method of logical block
KR102110767B1 (ko) 2013-12-24 2020-06-09 삼성전자 주식회사 메모리 컨트롤러 구동방법 및 메모리 컨트롤러
US9916884B2 (en) * 2014-03-07 2018-03-13 Intel Corporation Physically unclonable function circuit using resistive memory device
KR102198855B1 (ko) 2014-04-24 2021-01-05 삼성전자 주식회사 메모리 시스템 및 상기 메모리 시스템의 동작 방법
US10235056B2 (en) 2014-09-26 2019-03-19 Western Digital Technologies, Inc. Storage device health diagnosis
US9552885B2 (en) 2014-12-10 2017-01-24 Sandisk Technologies Llc Partial block erase for open block reading in non-volatile memory
US9418000B2 (en) 2014-12-22 2016-08-16 Intel Corporation Dynamically compensating for degradation of a non-volatile memory device
US9543023B2 (en) 2015-01-23 2017-01-10 Sandisk Technologies Llc Partial block erase for block programming in non-volatile memory
US9564210B2 (en) 2015-05-25 2017-02-07 Qualcomm Incorporated Aging sensor for a static random access memory (SRAM)
US10410738B2 (en) 2016-03-15 2019-09-10 Toshiba Memory Corporation Memory system and control method
US9965198B2 (en) * 2016-07-21 2018-05-08 Western Digital Technologies, Inc. Internally preconditioning solid state drives for various workloads
US10074440B2 (en) 2016-10-28 2018-09-11 Sandisk Technologies Llc Erase for partially programmed blocks in non-volatile memory
KR20180122146A (ko) 2017-05-02 2018-11-12 에스케이하이닉스 주식회사 열화를 보상하는 반도체 장치 및 이를 이용하는 반도체 시스템
US10936205B2 (en) 2017-10-05 2021-03-02 International Business Machines Corporation Techniques for retention and read-disturb aware health binning
TWI806927B (zh) 2017-11-15 2023-07-01 以色列商普騰泰克斯有限公司 積體電路邊限測量和故障預測裝置
TWI835631B (zh) 2017-11-23 2024-03-11 以色列商普騰泰克斯有限公司 積體電路板失效檢測
US10824352B2 (en) 2017-12-06 2020-11-03 International Business Machines Corporation Reducing unnecessary calibration of a memory unit for which the error count margin has been exceeded
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
CN111837045B (zh) 2018-01-08 2024-04-16 普罗泰克斯公司 集成电路工作负载、温度和/或亚阈值泄漏传感器
US20190294346A1 (en) * 2018-03-26 2019-09-26 International Business Machines Corporation Limiting simultaneous failure of multiple storage devices
TWI828676B (zh) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 用於積體電路剖析及異常檢測之方法和相關的電腦程式產品
US10453537B1 (en) 2018-05-10 2019-10-22 International Business Machines Corporation Techniques for reducing read voltage threshold calibration in non-volatile memory
EP3811246A4 (en) 2018-06-19 2022-03-23 Proteantecs Ltd. EFFICIENT SIMULATION AND TESTING OF AN INTEGRATED CIRCUIT
US10699791B2 (en) 2018-08-24 2020-06-30 International Business Machines Corporation Adaptive read voltage threshold calibration in non-volatile memory
KR102651129B1 (ko) * 2018-12-21 2024-03-26 삼성전자주식회사 메모리 장치의 데이터 재기입 방법, 상기 메모리 장치를 제어하는 메모리 컨트롤러 및 상기 메모리 컨트롤러의 제어 방법
KR20220002246A (ko) 2018-12-30 2022-01-06 프로틴텍스 엘티디. 집적 회로 ｉ／ｏ 무결성 및 열화 모니터링
CN114981893A (zh) 2019-12-04 2022-08-30 普罗泰克斯公司 存储器设备退化监测
JP2023521500A (ja) 2020-04-20 2023-05-24 プロテアンテックス リミテッド ダイ間接続性監視
US11626180B2 (en) * 2021-05-11 2023-04-11 Micron Technology, Inc. Memory degradation detection and management
US11651834B2 (en) 2021-05-11 2023-05-16 Micron Technology, Inc. Memory duty-cycle skew management
US12112821B2 (en) 2021-06-21 2024-10-08 Seagate Technology Llc Read destructive memory wear leveling system
US11868621B2 (en) 2021-06-22 2024-01-09 Seagate Technology Llc Data storage with multi-level read destructive memory
US12040785B2 (en) * 2021-09-24 2024-07-16 Qualcomm Incorporated Robust transistor circuitry
US11815551B1 (en) 2022-06-07 2023-11-14 Proteantecs Ltd. Die-to-die connectivity monitoring using a clocked receiver
US12013800B1 (en) 2023-02-08 2024-06-18 Proteantecs Ltd. Die-to-die and chip-to-chip connectivity monitoring
US12123908B1 (en) 2023-09-12 2024-10-22 Proteantecs Ltd. Loopback testing of integrated circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6999854B2 (en) * 2004-05-28 2006-02-14 International Business Machines Corporation Medical infusion pump capable of learning bolus time patterns and providing bolus alerts
US20080219070A1 (en) * 2007-03-06 2008-09-11 Elpida Memory, Inc Semiconductor memory device
CN101529526A (zh) * 2006-02-10 2009-09-09 晟碟以色列有限公司 用于估计和报告闪存盘存储器的预期寿命的方法
CN101853692A (zh) * 2009-04-03 2010-10-06 群联电子股份有限公司 具闪存测试功能的控制器及其储存系统与测试方法
CN101868832A (zh) * 2007-11-21 2010-10-20 美光科技公司 用于从快闪存储器读取数据的方法及设备

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5715193A (en) 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
KR100250756B1 (ko) 1996-12-04 2000-05-01 김영환 플래쉬 이이피롬 셀의 특성 분석을 위한 테스트 셀 및 이를 이용한 플래쉬 이이피롬 셀의 특성 분석 방법
JPH11306799A (ja) * 1998-02-23 1999-11-05 Mitsubishi Electric Corp 半導体メモリ
JP2000215680A (ja) * 1999-01-21 2000-08-04 Mitsubishi Electric Corp メモリ制御回路
US7508693B2 (en) * 2006-03-24 2009-03-24 Macronix International Co., Ltd. One-time-programmable (OTP) memory device and method for testing the same
JP2008066466A (ja) 2006-09-06 2008-03-21 Toshiba Corp 半導体記憶装置およびその読み出し電圧の補正方法
JP5457195B2 (ja) * 2006-12-22 2014-04-02 シデンス・コーポレーション 二重機能データレジスタ
US20080192544A1 (en) 2007-02-13 2008-08-14 Amit Berman Error correction coding techniques for non-volatile memory
JP2008269473A (ja) * 2007-04-24 2008-11-06 Toshiba Corp データ残存期間管理装置及び方法
US7765426B2 (en) 2007-06-07 2010-07-27 Micron Technology, Inc. Emerging bad block detection
KR100837282B1 (ko) * 2007-06-14 2008-06-12 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템,그것의 프로그램 방법 및 읽기 방법
US20090016130A1 (en) * 2007-07-12 2009-01-15 Manfred Menke Memory device and method of testing a memory device
US7782674B2 (en) 2007-10-18 2010-08-24 Micron Technology, Inc. Sensing of memory cells in NAND flash
US7894264B2 (en) 2007-11-07 2011-02-22 Micron Technology, Inc. Controlling a memory device responsive to degradation
JP2009140564A (ja) * 2007-12-06 2009-06-25 Toshiba Corp Ｎａｎｄ型フラッシュメモリおよびメモリシステム
JP5172555B2 (ja) 2008-09-08 2013-03-27 株式会社東芝 半導体記憶装置
US8291297B2 (en) 2008-12-18 2012-10-16 Intel Corporation Data error recovery in non-volatile memory
CN101814922B (zh) 2009-02-23 2013-06-19 国际商业机器公司 基于bch码的多位错纠错方法和装置以及存储系统
US8159881B2 (en) 2009-06-03 2012-04-17 Marvell World Trade Ltd. Reference voltage optimization for flash memory
US8599609B2 (en) * 2010-12-22 2013-12-03 HGST Netherlands B.V. Data management in flash memory using probability of charge disturbances
US8422296B2 (en) * 2010-12-22 2013-04-16 HGST Netherlands B.V. Early detection of degradation in NAND flash memory
US8369143B2 (en) * 2010-12-22 2013-02-05 HGST Netherlands B.V. Early detection of degradation in NOR flash memory
US8649215B2 (en) * 2010-12-22 2014-02-11 HGST Netherlands B.V. Data management in flash memory using probability of charge disturbances

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6999854B2 (en) * 2004-05-28 2006-02-14 International Business Machines Corporation Medical infusion pump capable of learning bolus time patterns and providing bolus alerts
CN101529526A (zh) * 2006-02-10 2009-09-09 晟碟以色列有限公司 用于估计和报告闪存盘存储器的预期寿命的方法
US20080219070A1 (en) * 2007-03-06 2008-09-11 Elpida Memory, Inc Semiconductor memory device
CN101868832A (zh) * 2007-11-21 2010-10-20 美光科技公司 用于从快闪存储器读取数据的方法及设备
CN101853692A (zh) * 2009-04-03 2010-10-06 群联电子股份有限公司 具闪存测试功能的控制器及其储存系统与测试方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658613A (zh) * 2014-12-30 2015-05-27 中国电子科技集团公司第四十七研究所 Eeprom耐久性试验方法及装置
CN111798909A (zh) * 2019-04-04 2020-10-20 爱思开海力士有限公司 非易失性存储装置、其写入方法及使用其的系统
CN111798909B (zh) * 2019-04-04 2024-03-29 爱思开海力士有限公司 非易失性存储装置、其写入方法及使用其的系统
CN114999542A (zh) * 2021-03-02 2022-09-02 慧与发展有限责任合伙企业 通过监测金丝雀单元检测存储器单元干扰的系统和方法
CN114999542B (zh) * 2021-03-02 2024-04-02 慧与发展有限责任合伙企业 通过监测金丝雀单元检测存储器单元干扰的系统和方法

Also Published As

Publication number Publication date
US8422303B2 (en) 2013-04-16
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