CN101868832A - 用于从快闪存储器读取数据的方法及设备 - Google Patents

Abstract

本发明揭示方法及设备，例如涉及包含存储器单元阵列(100)的快闪存储器装置的那些方法及设备。一种此类方法包含检测存储于所述存储器单元阵列中的选定存储器单元中的电荷值。所述方法还包含根据维特比(Viterbi)算法处理所述所检测值以确定存储于所述选定存储器单元中的数据。在一个实施例中，所述快闪存储器单元阵列(100)包含字线WL0到WLN及位线BL0到BLM。检测所述电荷值包含通过选择所述字线中的一者来检测存储于选定存储器单元行中的电荷值。所述维特比算法在所述单元之间的信号间干扰影响读取数据的准确度的情形下提供校正数据。例如，可使用所述维特比算法来补充错误校正码(ECC)。

Description

用于从快闪存储器读取数据的方法及设备

技术领域

本发明的实施例涉及存储器装置，且更特定来说，在一个或一个以上实施例中，其涉及快闪存储器装置。

背景技术

快闪存储器装置是非易失性存储器装置，其以不需要电力来维持其中所存储信息的方式将信息存储在半导体上。快闪存储器装置通常包含呈具有列与行的矩阵形式的存储器单元阵列。每一存储器单元包含电荷存储节点，例如形成于半导体衬底上的浮动栅极晶体管。所述单元经布置以形成多个串，使得在每一串中每一单元的晶体管的源极耦合到相邻单元的晶体管的漏极。存储器单元阵列包含感测线(通常称为位线)，所述感测线的每一者连接到所述存储器单元阵列中的一单元列。所述存储器单元阵列还包含选择线(通常称为字线)，所述选择线垂直于位线且彼此平行地延伸。所述字线的每一者连接到所述存储器单元阵列中一单元行中的晶体管的控制栅极。

随着快闪存储器的几何形状的减小，所述存储器单元阵列中单元之间的距离也减小。这些所减小的距离可招致相邻存储器单元之间的信号间干扰(ISI)。术语“信号间干扰”是指陷获于一个存储器单元的电荷存储节点中的电子对相邻存储器单元的电磁效应。信号间干扰可影响快闪存储器装置的操作。因此，需要一种用于具有减小的大小的快闪存储器装置的错误校正逻辑或算法。

附图说明

根据具体实施方式且根据意在图解阐释而非限定实施例的附图，将更好地理解所述实施例，且其中：

图1是根据一个实施例的NAND快闪存储器装置的存储器单元阵列的示意图；

图2是根据一个实施例的图1的NAND快闪存储器装置的示意性横截面图；

图3A是图解阐释在无信号间干扰的情形下理想NAND快闪存储器阵列中所写入的数据位及对应的经陷获电子的数目的图示；

图3B是图解阐释在具有信号间干扰的情形下从NAND快闪存储器阵列读取的数据位的图示；

图4是图解阐释具有信号间干扰的NAND快闪存储器阵列的示意性框图；

图5A是图解阐释NAND快闪存储器上写入操作的实例的图示；

图5B是图解阐释NAND快闪存储器上读取操作的实例的图示；

图6A到6J图解阐释根据一个实施例使用维特比算法来校正从NAND快闪存储器阵列读取的数据的方法；且

图7图解阐释根据另一实施例使用维特比算法来校正从NAND快闪存储器阵列读取的数据的方法。

具体实施方式

如上所述，随着快闪存储器装置的几何形状的减小，所述存储器装置中单元之间的距离也减小。在此类快闪存储器装置中，信号间干扰可影响快闪存储器装置的操作(特定来说，数据读取操作)。因此，需要一种用于快闪存储器装置的错误校正逻辑或算法。

在一个实施例中，给快闪存储器装置提供基于维特比算法或其变化形式的用于数据读取操作的错误校正逻辑或算法。使用维特比算法来处理从快闪存储器装置读取的原始数据。可构造图表(称为网格结构)以包含可存储于所述快闪存储器的一单元行中的数据状态的所有可能组合。使用维特比算法来确定具有最小错误的数据路径，由此提供校正数据。

图1图解阐释根据一个实施例的NAND快闪存储器阵列100。所图解阐释的快闪存储器阵列100包含第一到第M位线BL0到BLM及第一到第N字线WL0到WLN。位线BL0到BLM在列方向上彼此平行延伸。字线WL0到WLN在行方向上彼此平行延伸。NAND快闪存储器阵列100还包含用于选择位线的选择晶体管120a、120b。

每一位线包含一串源极到漏极串联耦合的浮动栅极晶体管。例如，第二位线BL1包含串联连接的浮动栅极晶体管110。相同行中的单元的浮动栅极晶体管110的控制栅极耦合到相同字线。浮动栅极晶体管110的每一者形成存储电荷(或没有电荷)的存储器单元，其中所存储电荷的量可用于表示(例如)一个或一个以上状态，且其中所述一个或一个以上状态可表示一个或一个以上数据数字(例如，位)。所述存储器单元可为单层级单元(SLC)或多层级单元(MLC)。在一个实施例中，存储于浮动栅极晶体管110中的电荷量可通过感测流过浮动栅极晶体管110的电流来检测。在另一实施例中，存储于浮动栅极晶体管110中的电荷量可通过感测浮动栅极晶体管110的阈值电压值来检测。

图2图解阐释第二位线BL1中的浮动栅极晶体管110的横截面图。浮动栅极晶体管110形成于衬底201上。浮动栅极晶体管110的每一者包含源极区域210(对于相邻晶体管来说，其为漏极区域)、漏极区域212(对于相邻晶体管来说，其为源极区域)、经掺杂通道区域214、第一电介质(例如，隧道氧化物)216、浮动栅极218、第二电介质(例如，栅极氧化物，其中所述隧道及栅极氧化物可由相同或不同的材料形成)220及控制栅极222。隧道氧化物216形成于通道区域214上以将浮动栅极218与通道区域214隔离。栅极电介质220使浮动栅极218与控制栅极222实体及电分离。控制栅极222耦合到适当字线，例如，字线WL1。电子可被陷获于浮动栅极218上且可用于存储数据。

参照图3A，存储器单元中包含某一数目(包含0)的经陷获电子，此取决于所存储的数据。为图解阐释起见，假定浮动栅极晶体管在其浮动栅极中不具有陷获的电子以存储“1”(反之亦然)。同样，假定形成存储器单元的浮动栅极晶体管可在其浮动栅极中陷获8个电子以存储“0”。为解释起见，在本文中电子数目为任意数目，且所属领域的技术人员将了解电子数目端视存储器单元阵列的设计而发生极大变化。

理想地，当所存储数据位为“1”时，经感测以检测存储器单元状态的电流将指示所述单元不具有经陷获电子(即，存在电流流动)。另一方面，当所存储数据位为“0”时，经感测以检测存储器单元状态的电流将指示所述单元具有8个经陷获电子(即，不存在电流流动)。

经感测以检测存储器单元状态的电流可指示经陷获电子的数目处在连续范围内而非0或8。因此，所感测电流的阈值经设定以确定存储器单元是具有“1”还是具有“0”(对于多层级单元来说，或者具有更多状态)的数据。在所图解阐释的实例中，阈值可为4，即，如果存在4个或4个以上经陷获电子，则所存储数据为“0”；如果存在少于4个经陷获电子，则所存储数据为“1”。例如，图3B中，在一存储器单元行中经陷获电子为0、11、5及0。经陷获电子指示所存储数据b₀、b₁、b₂、b₃为1、0、0、1。

随着NAND快闪存储器的几何形状的减小，所述存储器单元阵列中单元之间的距离也减小。这些减小的距离可招致相邻存储器单元之间的信号间干扰(ISI)。参照图4，NAND快闪存储器包含存储器单元阵列400。在所图解阐释的实施例中，存储器单元410可经历来自相同行中及/或相同列中的相邻存储器单元421到424的信号间干扰。

此信号间干扰可影响NAND快闪存储器的读取操作。例如，如果一个或一个以上邻近存储器单元421到424中具有8个经陷获电子，则存储器单元410在被感测时可表现为仿佛其具有比实际上具有的电子多2个一样。例如，存储器单元410在被感测时可表现为仿佛其具有2个电子(即使其实际上不具有电子)一样，或表现为仿佛其具有10个电子(即使其实际上具有8个电子)一样。

由于信号间干扰，因此当电子数目接近阈值时，可能会不准确地读取数据。例如，当实际经陷获电子的数目为3时，在存在信号间干扰时所感测的数目可能对应于5。例如，参照回至图3B，第三位b2事实上可为0，因为读取的电子数目(“5”)可为信号间干扰的结果。在所图解阐释的实例中，阈值为“4”。存储第三位b2的单元可表现为仿佛其具有5个电子一样，尽管其实际上具有3个电子。

参照图5A到5B及6A到6J，现在将详细描述根据一个实施例的确认/校正从NAND快闪存储器阵列读取的数据的方法。在所图解阐释的实施例中，使用维特比算法来确认/校正从NAND快闪存储器读取的数据。维特比算法是用于找出最可能的隐藏状态序列(称为维特比路径)的算法。如果在存储器单元行中观察到经陷获电子的样式，则考虑到信号间干扰而使用维特比算法来确定所述行中所述存储器单元的最可能状态。

在所图解阐释的实施例中，假设一行中的一个单元仅对相同行中紧邻所述一个单元的单元(例如，在从左到右方向上)施加信号间干扰。然而，所属领域的技术人员将了解可将维特比算法延伸到任一给定单元周围的其它相邻单元。

假定存储逻辑“1”的单元在其浮动栅极中具有0个电子且存储逻辑“0”的单元在其浮动栅极中具有8个电子。如果在左侧上紧邻相同行中特定单元的相邻单元存储“1”(例如，无经陷获电子)，则所述特定单元不受所述相邻单元的影响。然而，如果相邻单元存储“0”(例如，8个经陷获电子)，则所述特定单元可经历来自相邻单元的信号间干扰，仿佛除自身的经陷获电子之外其还具有另外2个电子。

参照图5A，出于图解阐释的目的，假定写入行1中四个单元b1到b4上的数据为1、0、1、1。参照图5B，现假定来自单元b1到b4的所感测信息指示单元b1到b4分别存储0、11、5及0个电子。单元b1到b4的这些电子数目将作为读取数目在图6A到6J的实例中再次使用。如果阈值为4个电子(如果存在4个或4个以上电子，则所存储数据为0；如果存在少于4个电子，则所存储数据为1)，则可将所读取数据转译为不同于写入数据1、0、1、1的1、0、0、1。

参照图6A到6J，使用维特比算法来确认/校正从单元b1到b4行读取的数据。在维特比算法中，沿网格结构的最小错误路径经确定以指示校正数据。与沿所述网格结构的数据状态相关联的错误是通过由方程式1所表示的偏差D来确定：

D＝(RE-PE)²    (1)

在方程式1中，RE为所读取的电子数目，且PE为沿所述网格结构的下一状态中可能的电子数目。所使用的RE数据将为0、11、5及0。当沿网格结构获取路径时，错误被积累。由方程式2表示积累错误Ei：

$\mathrm{Ei}=\stackrel{i}{\mathrm{\Σ}}\mathrm{Di}---\left(2\right)$

在方程式2中，Ei为在每一目标状态下的积累错误，且Di为在所述目标状态下的偏差。将通向每一状态(1或0)的替代路径(从0或1)相互比较。在每一目标状态下仅选择具有最小错误的路径。重复此过程直到确定到所有给定状态的路径为止。所述选定路径用于指示存储于存储器单元中的校正数据。

在图6A到6J中，上部行表示其中存储于存储器单元中的数据位为1的状态而下部行表示其中存储于存储器单元中的数据位为0的状态。图6A到6J中，邻近箭头的每一数字是可预期在下一单元中所感测到的电子数目。为解释起见，本文中的电子数目为任意数目，且所属领域的技术人员将了解电子数目端视存储器单元阵列的设计及单元及/或感测电路的灵敏度而发生极大变化。

所述数字使得先前状态全部为“1”，即，初始状况为积累错误为0。在图6A中，初始单元b0的状态可处于1或处于0。对于其中初始单元b0处于1且第一单元b1也处于1的路径，存储于第一单元b1中的可能的电子数目(PE)为0，因为不存在初始单元b0对第一单元b1的信号间干扰。在所述实例中，对于b1，所读取的电子数目(RE)为0，且与此路径(1到1)相关联的积累错误E1a为(RE-PE)²＝(0-0)²＝0。

对于其中初始单元b0处于1且第一单元b1处于0的路径(路径1到0)，第一单元b1中可能的电子数目为8，因为在没有初始单元b0的信号间干扰的情况下第一单元b1将具有8个电子。因此，与此路径(1到0)相关联的积累错误E1c为(0-8)²＝64。

另一方面，对于其中初始单元b0处于0且第一单元b1处于1的路径，所感测的可能电子数目为2，因为第一单元b1中将不存储电子，但经历来自初始单元b0的信号间干扰(2个电子)。因此，与此路径(0到1)相关联的积累错误E1b为(0-2)²＝4。

对于其中初始单元b0处于0且第一单元b1也处于0的路径，在具有来自初始单元b0的信号间干扰(2个电子)的情况下，第一单元b1将存储8个电子，因此表现为仿佛其具有10个电子一样。因此，与此路径(0到0)相关联的积累错误E1d为(0-10)²＝100。

基于所述积累错误的量，消除通向所述目标状态(0或1)的每一者的路径中的一者，如通过勾消所指示。在图6B中，对于目标状态1，从0到1的箭头已勾消，因为与此路径(从0到1)相关联的积累错误E1b大于与其它路径(从1到1)相关联的积累错误E1a。类似地，从0到0的箭头已勾消，因为积累错误E1d大于积累错误E1c。在圆圈内画出了指示目标状态的积累错误。

在图6C中，在所图解阐释的实例中，第二单元b2的所读取的电子数目(RE)为11。第一单元b1可处于1或处于0。对于积累错误的计算，第一单元b1具有针对状态1的0及针对状态0的64。对于其中第一单元b1处于1且第二单元b2也处于1的路径，针对第二单元b2所感测的可能电子数目将为0个电子，因为在没有来自第一单元b1的信号间干扰的情况下第二单元b2中不存储电子。因此，偏差D为(11-0)²＝121。对于其中第一单元b1处于1且第二单元b2处于0的路径，偏差D为(11-8)²＝9。积累错误E2a、E2c分别为121及9。

另一方面，对于其中第一单元b1处于0的路径，积累错误以64开始。对于第二单元b2的目标状态1的路径，偏差D为(11-2)²＝81，且积累错误E2b为145，因为将前一路径的积累错误相加至当前路径的偏差。对于其中第一单元b1处于0且第二单元b2也处于0的路径，偏差D为(11-10)²＝1，且积累错误E2d为65。

同样，基于所述积累错误的量，消除通向所述目标状态(0或1)的每一者的所述路径中的一者，如通过勾消所指示。在图6D中，已勾消从0到1的箭头，因为与此路径(从0到1)相关联的积累错误E2b(145)大于与其它路径(从1到1)相关联的积累错误E2a。类似地，已勾消从0到0的箭头，因为与此路径(从0到0)相关联的积累错误E2d大于与其它路径(从1到0)相关联的积累错误E2c。

在图6E中，对于所图解阐释的实例，第三单元b3的所读取电子数目(RE)为5。第二单元b2的状态可处于1或处于0。对于其中第二单元b2处于1且第三单元b3也处于1的路径，偏差D为(5-0)²＝25，且积累错误E3a为146。对于其中第二单元b2处于1且第三单元b3处于0的路径，偏差D为(5-8)²＝9，且积累错误E3c为130。

另一方面，对于其中第二单元b2处于0且第三单元b3处于1的路径，偏差D为(5-2)²＝9，且积累错误E3b为18。对于其中第二单元b2处于0且第三单元b3也处于0的路径，偏差D为(5-10)²＝25，且积累错误E3d为34。

同样，基于所述积累错误的量，消除(例如，勾消)通向每一状态(0或1)的所述路径中的一者。在图6F中，已勾消从1到1的箭头，因为积累错误E3a大于从0到1的路径的积累错误E3b。类似地，已消除从1到0的箭头，因为从1到0的路径的积累错误E3c大于从0至0的路径的积累错误E3d。

在图6G中，对于所图解阐释的实例，第四单元b4的所读取电子数目(RE)为0。第三单元b3的状态可处于1或处于0。对于其中第三单元b3处于1且第四单元b4也处于1的路径，偏差D为(0-0)²＝0，且积累错误E4a为18。对于其中第三单元b3处于1且第四单元b4处于0的路径，偏差D为(0-8)²＝64，且积累错误E4c为82。

另一方面，对于其中第三单元b3处于0且第四单元b4处于1的路径，偏差D为(0-2)²＝4，且积累错误E4b为38。对于其中第三单元b3处于0且第四单元b4也处于0的路径，偏差D为(0-10)²＝100，且积累错误E4d为134。

同样，基于所述积累错误的量，消除通向所述状态(0或1)的每一者的所述路径中的一者。在图6H中，已勾消从0到1的箭头，因为从0到1的路径的积累错误E4b大于从1到1的路径的积累错误E4a。类似地，已勾消从0到0的箭头，因为从0到0的路径的积累错误E4d大于从1到0的路径的积累错误E4c。

图6I图解阐释所得路径，其包含在完成上述过程之后剩余的箭头。现在，将第四单元b4的可能状态下的错误相互比较。在所图解阐释的实例中，对于目标状态“1”，积累错误为18。对于目标状态“0”，积累错误为82。错误越小，单元越可能具有所述状态。因此，更可能的情形为第四单元b4存储“1”。然后，从第四单元b4的状态“1”向后追溯地获取路径。因此，第三单元b3可能存储1。第二单元b2可能存储0。另外，第一单元b1可能存储1。因此，如图6J中所示，校正数据为与所写入数据相同的1、0、1、1。

在另一实施例中，可在使用维特比算法确定校正数据时计及两个或两个以上相邻单元对特定单元的信号间干扰。例如，可在使用维特比算法处理原始数据时，计及在一特定单元正上方的行中相邻单元对所述特定单元的信号间干扰。参照图7，将增量(Δ)相加至每一状态中的可能电子数目。增量(Δ)表示来自特定单元正上方的行中相邻单元的信号间干扰。在其中相同行中各单元之间的信号间干扰相当于2个电子的一个实施例中，所述增量可处在约0与约2之间的范围内。除将所述增量相加至每一状态中的可能电子数目之外，维特比算法的详细过程可如早期参照图6A到6J所述一样。

在上述实施例中，单元经配置以存储两个状态中的一者，即，单层级单元。在其它实施例中，可使用多层级单元来存储多个层级，例如，多于两个状态。在此类实施例中，维特比算法也可适于确认或校正从所述单元读取的数据。

如上所述，可对在读取操作期间所读取的每一数据位行执行维特比算法。在某些实施例中，仅对怀疑有至少一个错误的选定数据区块执行维特比算法。在其它实施例中，仅对包含接近阈值的值(例如，在阈值为4个电子的情形下的5个电子)的选定数据区块，或响应于不可校正错误以补充错误校正码(ECC)而执行维特比算法。所属领域的技术人员将了解也可能有将维特比算法应用于NAND快闪读取操作的各种替代方法。另外，所属领域的技术人员将了解任一经修改维特比算法或类似算法也可适于快闪读取操作。

在上述实施例中，可通过NAND快闪存储器装置中任一合适处理器或电路来执行维特比算法。在其它实施例中，可提供外部处理器或电路以执行维特比算法。所属领域的技术人员将了解可使用处理器电路的任一合适配置来执行上述维特比算法。

根据上述实施例的快闪存储器装置可并入各种电子装置中。所述电子装置的实例可包含但不限于消费者电子产品、电子电路、电子电路组件、消费者电子产品的部件、电子测试装备等。消费者电子产品的实例包含但不限于移动电话、电话、电视、计算机监视器、计算机、手持计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、盒式记录器或播放器、DVD播放器、CD播放器、VCR、MP3播放器、无线电、摄录像机、光学相机、数码相机、清洗机、干燥机、清洗机/干燥机、复印机、传真机、扫描仪、多功能外围装置、腕表、钟表等。此外，所述电子装置可包含未完成的产品。

一个实施例涉及一种从存储器单元检索数据的方法。所述方法包含：确定与存储器单元阵列中选定存储器单元所存储的数据相关联的值；及根据维特比算法来处理所确定值以便确定存储于所述选定存储器单元中的数据。

另一实施例涉及一种从存储器单元中检索数据的方法。所述方法包含：感测存储器单元阵列内第一存储器单元的电状况；及至少部分地基于所述电状况及与所述阵列中邻近于所述第一存储器单元的至少一个存储器单元相关联的电状况及/或逻辑状态来确定所述第一存储器单元的逻辑状态。

又一实施例涉及一种包含存储器单元阵列的设备。所述存储器单元的每一者经配置以存储指示数据数字的电荷。所述设备还包含感测电路，其经配置以检测存储于所述存储器单元的选定存储器单元中的电荷的值。所述设备经配置以根据维特比算法处理所述所检测值。

尽管已根据某些实施例描述了本发明，但对所属领域的技术人员显而易见的其它实施例(包含不能提供本文阐述的全部特征及优点的实施例)也属于本发明的范围内。此外，上述各种实施例也可经组合以提供其它实施例。另外，在一个实施例的上下文中所显示的某些特征也可并入其它实施例中。因此，本发明的范围仅通过参照以上权利要求书来界定。

Claims (20)

1.一种从存储器单元中检索数据的方法，所述方法包括：

确定与存储器单元阵列中的选定存储器单元所存储的数据相关联的值；及

根据维特比算法处理所述所确定值以便确定存储于所述选定存储器单元中的所述数据。

2.如权利要求1所述的方法，其中所述存储器单元中的每一者包含浮动栅极晶体管，其中确定所述值包括感测流过所述浮动栅极晶体管的电流或感测所述浮动栅极晶体管的阈值电压值。

3.如权利要求1所述的方法，其中处理所述所确定值包括：

至少部分地基于所述所确定值及选定存储器单元上的信号间干扰来确定与通向所述选定存储器单元的每一可能状态的路径相关联的错误；及

至少部分地基于所述所确定错误的积累来选择通向每一可能状态的所述路径中的一者，使得所述路径中的所述选定一者具有最小积累错误。

4.如权利要求3所述的方法，其中将所述存储器单元布置成列及行，其中处理所述所确定值包括针对选定存储器单元行中的每一者依序重复确定所述错误及选择所述路径中的一者。

5.如权利要求4所述的方法，其中处理所述所确定值进一步包括：

至少部分地基于与通向所述选定存储器单元行中的最后一个存储器单元的可能状态的路径相关联的错误来选择所述最后一个存储器单元的状态；及

使用具有最小积累错误的所述选定路径，从所述最后一个存储器单元的所述选定状态向后追溯地选择所述选定存储器单元行中的其它存储器单元中的每一者的状态，由此确定存储于所述存储器单元中的所述数据。

6.如权利要求3所述的方法，其中所述信号间干扰包括来自邻近于所述选定存储器单元的一个或一个以上存储器单元的信号间干扰。

7.如权利要求6所述的方法，其中将所述存储器单元布置成列及行，其中所述一个或一个以上存储器单元包括定位于所述阵列中与所述选定存储器单元相同的行中的存储器单元。

8.如权利要求6所述的方法，其中将所述存储器单元布置成列及行，其中所述一个或一个以上存储器单元包括定位于所述阵列中与所述选定存储器单元相同的列中的存储器单元。

9.一种从存储器单元中检索数据的方法，所述方法包括：

感测存储器单元阵列内的第一存储器单元的电状况；及

至少部分地基于所述电状况及与所述阵列中邻近于所述第一存储器单元的至少一个存储器单元相关联的电状况及/或逻辑状态来确定所述第一存储器单元的逻辑状态。

10.如权利要求9所述的方法，其中确定所述逻辑状态包括对所述第一存储器单元的所述电状况及与所述至少一个存储器单元相关联的所述电状况及/或逻辑状态执行维特比算法。

11.如权利要求9所述的方法，其中所述阵列中的所述存储器单元中的每一者包括浮动栅极晶体管，其中感测所述电状况包括将读取电压施加于所述第一存储器单元的所述浮动栅极晶体管及检测流过所述浮动栅极晶体管的电流或所述浮动栅极晶体管的阈值电压值。

12.一种设备，其包括：

存储器单元阵列，所述存储器单元中的每一者经配置以存储指示数据数字的电荷；及

感测电路，其经配置以检测存储于所述存储器单元中的选定存储器单元中的所述电荷的值，

其中所述设备经配置以根据维特比算法处理所述所检测值。

13.如权利要求12所述的设备，其中所述存储器单元布置成列及行，其中所述感测电路经配置以检测存储于选定存储器单元行中的所述电荷值。

14.如权利要求13所述的设备，其中所述存储器单元中的每一者包括包含浮动栅极的浮动栅极晶体管，其中所述感测电路经配置以检测存储于所述选定存储器单元行的所述浮动栅极中的每一者中的电子数目。

15.如权利要求14所述的设备，其中所述感测电路经配置以检测流过所述浮动栅极晶体管的电流或所述浮动栅极晶体管的阈值电压值。

16.如权利要求13所述的设备，其中所述设备进一步经配置以至少部分地基于所述所检测电荷值及所述选定存储器单元上的信号间干扰来确定与通向所述选定存储器单元中的一者的每一可能状态的路径相关联的错误；

其中所述设备进一步经配置以至少部分地基于所述所确定错误的积累来选择通向每一可能状态的所述路径中的一者，使得所述路径中的所述选定一者具有最小积累错误。

17.如权利要求16所述的设备，其中所述设备经配置以针对所述选定存储器单元行中的每一者依序重复确定所述错误及选择所述路径中的一者。

18.如权利要求17所述的设备，其中所述设备进一步经配置以至少部分地基于与通向所述选定存储器单元行中的最后一个存储器单元的可能状态的路径相关联的错误来选择所述最后一个存储器单元的状态，

其中所述设备进一步经配置以使用具有最小积累错误的所述选定路径，从所述最后一个存储器单元的所述选定状态向后追溯地选择所述选定存储器单元行中的其它存储器单元中的每一者的状态，由此确定存储于所述选定存储器单元行中的数据。

19.如权利要求16所述的设备，其中所述信号间干扰包括来自邻近于所述选定存储器单元的一个或一个以上存储器单元的信号间干扰。

20.如权利要求12所述的设备，其中所述设备包括快闪存储器装置。

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