CN103680637B - 具有异常字线检测器的闪存系统及其异常字线检测方法 - Google Patents

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Abstract

提供一种具有异常字线检测器的闪存系统及其异常字线检测方法。用于闪存系统的闪存控制器包括：ECC电路，接收从闪存读取的第一页数据和第二页数据，并分别对第一页数据中的失败位的第一数量以及第二页数据中的失败位的第二数量进行计数；异常字线检测器，被构造为将失败位的第一数量与失败位的第二数量进行比较以推导第一页数据与第二页数据之间的失败位改变率，并响应于失败位改变率来产生异常字线检测信号；控制单元，响应于异常字线检测信号来控制闪存的操作。

Description

具有异常字线检测器的闪存系统及其异常字线检测方法
本申请要求于2012年9月4日提交到韩国知识产权局的第10-2012-0097825号韩国专利申请的优先权，该申请的主题通过引用包含于此。
技术领域
本发明构思涉及半导体存储装置，具体地讲，涉及闪存系统。更具体地讲，本发明构思涉及包括异常字线检测器和/或能够执行异常字线检测的方法的闪存系统。
背景技术
半导体存储器可根据它们的操作性质而被分类为易失性或非易失性。易失性存储器在断电时丢失存储的数据，而非易失性存储器在相似的情况下能够保持存储的数据。易失性存储器包括动态只读存储器（DRAM）、静态RAM（SRAM）和相似的存储器。非易失性存储器包括电可擦除/可编程只读存储器（EEPROM），其中，电可擦除/可编程只读存储器（EEPROM）包括所谓的闪存、相变RAM（PRAM）、磁RAM（MRAM）、铁电RAM（FRAM）等。
在其它类型的非易失性存储器中，闪存取得了相当大的商业成功并被广泛用于许多不同的应用中。闪存的特征为高速读取数据访问、低功耗和大的数据存储密度和大小。因此，闪存已包含在许多当代存储系统（之后被称为“闪存系统”）中。
闪存系统的组成闪存单元被编程为根据一组定义的阈值电压分布而存储数据。理想地，在读取操作期间进行询问时，每个闪存单元将表现特定阈值电压，该特定阈值电压落入与在“正常编程”操作（即，在具有合适的存储单元编程结果的规定状况内执行的编程操作）期间存储的编程数据相关的阈值电压分布内。然而，实际的存储系统操作状况（诸如，闪存系统的突然断电、特定存储系统噪声影响等）可使一个或多个闪存单元的阈值电压失真（即，不期望地改变）。这样的状况通常可被称为“异常”。闪存系统的异常状况通常将导致正被编程、擦除和/或读取的闪存单元中的一个或多个数据错误（或“失败位（fail bit）”）的产生。失败位需要纠正并且失败位通常放慢了闪存系统的整体操作。在极端情况下，失败位降低了存储的数据的可靠性。
为了避免数据退化和/或存储系统缓慢，期望尽可能地检测和纠正潜在地影响存储系统性能的异常操作状况。
发明内容
在一个实施例中，本发明构思提供一种闪存系统，包括具有存储单元阵列的闪存以及被构造为控制闪存的操作的存储器控制器，其中，存储器控制器包括：ECC电路，接收从闪存读取的第一页数据和第二页数据，并分别对第一页数据中的失败位的第一数量以及第二页数据中的失败位的第二数量进行计数；异常字线检测器，被构造为将失败位的第一数量与失败位的第二数量进行比较以推导第一页数据与第二页数据之间的失败位改变率，并响应于失败位改变率来产生异常字线检测信号；控制单元，响应于异常字线检测信号来控制闪存的操作。
在另一实施例中，本发明构思提供一种闪存系统，包括：闪存，具有存储单元阵列；截止单元计数器，使用读取电压对通过读取操作从闪存读取的第一页数据中的截止单元的第一数量进行计数，并对通过读取操作从闪存读取的第二页数据中的截止单元的第二数量进行计数。所述闪存系统还包括被构造为控制闪存的操作的存储器控制器，其中，存储器控制器包括：异常字线检测器，被构造为将截止单元的第一数量与截止单元的第二数量进行比较以推导第一页数据与第二页数据之间的截止单元改变率，并响应于截止单元改变率来产生异常字线检测信号；控制单元，响应于异常字线检测信号来控制闪存的操作。
在另一实施例中，本发明构思提供一种操作包括具有存储单元阵列的闪存以及被构造为控制闪存的操作的存储器控制器的闪存系统的方法，所述方法包括：使用存储器控制器中的ECC电路来接收从闪存读取的第一页数据和第二页数据，并分别对第一页数据中的失败位的第一数量以及第二页数据中的失败位的第二数量进行计数；使用存储器控制器中的与ECC电路分开的异常字线检测器将失败位的第一数量与失败位的第二数量进行比较并推导第一页数据与第二页数据之间的失败位改变率，并响应于失败位改变率来产生异常字线检测信号，其中，存储器控制器中的控制单元响应于异常字线检测信号来控制闪存的操作。
附图说明
从参照附图做出的以下描述中，本发明构思的上述以及其它目的和特征连同本发明构思的制造和使用可容易地被理解。
图1是示出根据本发明构思的实施例的闪存系统的框图。
图2是进一步示出图1的闪存的框图。
图3和图4是示出与图2的闪存装置的各种字线相关的存储单元的特定阈值电压分布的各个概念示图。
图5是示出根据本发明构思的实施例的图1的闪存系统的异常字线检测方法的框图。
图6是示出使用图5的闪存系统的页的失败位之间的比较来检测异常字线的闪存操作方法的概念示图。
图7是概括根据本发明构思的实施例的图5的闪存系统的异常字线检测方法的流程图。
图8是示出根据本发明构思的另一实施例的闪存系统的框图。
图9是进一步示出图8的闪存装置2100的框图。
图10是示出图8的闪存系统的异常字线检测方法的概念示图。
图11是示出使用图10的闪存系统中的页的截止单元数量之间的比较来检测异常字线的方法的概念示图。
图12是示出可包含根据本发明构思的实施例的存储系统的存储卡系统的框图。
图13是示出可包含根据本发明构思的存储系统的固态驱动（SSD）系统的框图。
图14是进一步示出图13的SSD控制器的框图。
图15是示出可包含根据本发明构思的实施例的闪存系统的电子装置的框图。
图16是示出一种类型的可被包含于本发明构思的实施例的具有三维（3D）存储单元阵列的闪存装置的框图。
图17是进一步示出在图16中示出的单个存储块的情况下的3D存储单元阵列的透视图。
图18是图17的存储块的部分等效电路。
具体实施方式
现在将参照附图更详细地描述本发明构思的实施例。然而，本发明构思可以以各种不同的形式来实现，而不应被解释为仅限于示出的实施例。相反，提供这些实施例作为示例以使得本公开将是全面和完整的，并且这些实施例将向本领域技术人员充分传达本发明构思的构思。因此，针对本发明构思的实施例中的一些实施例，不对已知的处理、元件和技术进行描述。除非另外指出，否则贯穿附图和书面描述，相同的标号和标记表示相同或相似的元件。为了清楚，可以夸大半导体层和区域的大小和相对大小。
将理解，虽然术语“第一”、“第二”、“第三”等在这里可被用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该被这些术语所限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分进行区分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称为第二元件、组件、区域、层或部分。
为了方便用于描述如附图中所示出的一个元件或特征与另一元件或特征的关系的叙述，在这里可使用空间相对术语（诸如“在……下面”、“在……下方”、“下面”、“在……之下”、“在……之上”、“上面”等）。将理解，空间相对术语除了意图包含附图中描绘的方位之外，还意图包含装置在使用或操作中的不同的方位。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下方”或“下面”或“之下”的元件将随后被定位于在所述其它元件或特征“之上”。因此，示例性术语“在…下方”和“在…之下”可包含上面和下面的方位两者。装置可以被另外定位（旋转90度或处于其它方位），并且相应地对这里使用的空间相对描述符进行解释。另外，还将理解，当层被称为在两层“之间”时，可以是在两层之间仅有所述层，或者也可存在一个或多个中间层。
这里使用的术语仅是为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解，当在说明书中被使用时，术语“包括”和/或“包含”表示存在所陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。如这里所使用的，术语“和/或”包括相关列出的项中的一个或多个项的任何组合和所有组合。此外，术语“示例性”意图表示示例或说明。
将理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层或“与”另一元件或层“相邻”时，所述元件或层可直接“在”所述另一元件或层“上”、“连接到”或“结合到”所述另一元件或层或“与”所述另一元件或层“相邻”，或者可存在中间元件或层。相反，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层或“与”另一元件或层“直接相邻”时，不存在中间元件或层。
除非另外定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明构思所属的技术领域的普通技术人员通常理解的含义相同的含义。还将进一步理解，除非在这里特别定义，否则诸如在通用字典中定义的术语应被解释为具有与在现有技术和/或本说明书的上下文中的含义一致的含义，并且将不被解释为理想化或过于正式的意义。
图1是示出根据本发明构思的实施例的闪存系统的框图。参照图1，闪存系统1000通常包括闪存1100和存储器控制器1200。闪存系统1000可包括基于闪存的数据存储装置（诸如，存储卡、USB存储器、固态驱动器（SSD）等）。
闪存1100可在存储器控制器1200的控制下，执行擦除、写入和/或读取操作。参照图1，闪存1100可包括存储单元阵列1110和数据输入/输出电路1140。闪存1100可通过存储块来执行擦除操作，并通过页来执行写入或读取操作。
存储器控制器1200可响应于主机的请求来控制在闪存1100上的读取和写入操作。存储器控制器1200包括主机接口1210、闪存接口1220、控制单元1230、RAM1240、ECC电路1250和异常字线检测器1260。
存储器控制器1200可经由主机接口1210将数据发送到主机并从主机接收数据。存储器控制器1200可经由闪存接口1220将数据发送到闪存1100并从闪存1100接收数据。主机接口1210可经由并行ATA总线、串行ATA总线、SCSI、USB等与主机进行连接。
控制单元1230可控制包括读取、写入、文件系统管理等的闪存1100的整体操作。例如，控制单元1230可包括CPU、处理器、SRAM、DMA控制器等。
RAM1240可响应于控制单元1230的控制来进行操作，并可用作工作存储器、缓冲存储器、高速缓冲存储器等。当用作工作存储器时，由控制单元1230处理的数据可被暂时存储在RAM1240中。当用作缓冲存储器时，RAM1240可用于对将被从闪存1100传送到主机或从主机传送到闪存1100的数据进行缓冲。当用作高速缓冲存储器时，RAM1240可使低速闪存1100能够以高速进行操作。
ECC电路1250可以是用于纠正失败位或从闪存1100输出的数据的错误位的纠错码（ECC）。ECC电路1250可对将被提供到闪存1100的数据执行错误纠正编码以形成添加了校验位的数据。校验位可被存储在闪存1100中。
ECC电路1250可对从闪存1100输出的数据执行错误纠正解码。即，ECC电路1250可使用奇偶校验来纠正错误。ECC电路1250可使用编码调制（诸如LDPC（低密度奇偶校验）码、BCH码、turbo码、Reed-Solomon码、卷积码、RSC（递归系统码）、TCM（网格编码调制）、BCM（分组编码调制）等）来纠正错误。
然而，在纠正从异常字线输出的错误的同时，ECC电路1250可不纠正在与异常字线相邻的剩余字线被编程时或在闪存已使用很长时间时的错误。因此，必须尽早具体检测出异常字线以确保闪存系统的适当操作。另外，特定的传统的错误纠正技术（例如，读取错误恢复操作）可有效地忽视错误数据（假设基于异常阈值电压分布而被纠正），或连续地将相同的错误数据重新编程到目标存储单元。这里，术语“异常字线”用于指示将由于一些异常情况或闪存操作状况而持续地显示一个或多个异常（例如，错误、不合格）阈值电压分布的存储单元进行连接的字线。
在该情况下，假设ECC电路1250可纠正n位错误（其中，“n”为自然数），从而建立允许纠正范围。例如，当假设ECC电路1250的允许纠正范围为40位时，ECC电路1250可在从闪存1100读取的数据中纠正高达40位错误。在图1的示出的实施例中，控制单元1230依靠ECC电路1250或依靠建立的纠正余量来有效地纠正落在允许纠正范围内的所有错误。但是，控制单元1230可用于检测闪存单元阵列内的异常字线的操作存在性。例如，控制单元1230可检测（或识别）20位数据错误，其中，20位数据错误大约为工作示例所假设的允许纠正范围（例如，40位）的50%。
如果关于字线检测到20位错误，则ECC电路1250可确定所述字线为“异常的”。然而，经由ECC电路1250的操作检测异常字线的传统方法可错过与通常不能与正常字线进行区分的异常字线相关的特定问题。可选择地或另外，在正常字线由于连接到字线的存储单元的一些物理特征（例如，所述存储单元随着时间的劣化）而经历20失败位的情况下，ECC电路1250可错误地确定“正常的”字线为异常的。将参照图3和图4更充分地描述这样的情况。
为了解决上述问题，与图1的ECC电路1250分开的异常字线检测器1260用于检测异常字线。在一个方法中，异常字线检测器1260将从ECC电路1250接收失败位信息（FB），并可使用（例如）一个或多个页的失败位改变率来准确地检测异常字线。将参照图5、图6和图7详细地描述该方法。
图2是进一步示出根据本发明构思的实施例的图1的闪存1100的框图。参照图2，闪存1100包括存储单元阵列1110、地址解码器1120、页缓冲电路1130、数据输入/输出电路1140、电压产生器1150和控制逻辑1160。
存储单元阵列1110可由多个存储块组成。作为示例，在图2中示出一个存储块。每个存储块可由多个物理页组成。这里，物理页可表示与字线连接的一组存储单元。在图2中，标号“1111”可指示物理页。每个物理页可由多个存储单元组成。每个存储单元可由具有控制栅极和浮置栅极的单元晶体管组成。
存储单元阵列1110可包括多个单元串1112。每个单元串1112可包括与串选择线SSL连接的串选择晶体管、均与多条字线WL0至WL63连接的多个存储单元以及与接地选择线GSL连接的接地选择晶体管。在每个单元串1112中，串选择晶体管可与相应的位线连接，接地选择晶体管可与共源线CSL连接。
在闪存1100中，一个存储单元可存储单个位的数据或者两个或更多个位的数据（在下文中，被称为多位数据）。每一存储单元的存储1位数据的SLC闪存可根据阈值电压分布而具有擦除状态和编程状态之一。每一存储单元的存储多位数据的MLC闪存可根据阈值电压分布而具有如下状态之一：擦除状态和多个编程状态。
地址解码器1120可经由选择线SSL和GSL以及字线WL0至WL63而连接到存储单元阵列1110。在编程操作或读取操作中，地址解码器1120可响应于地址（ADDR）来选择字线（例如，WL0）。
页缓冲电路1130可经由位线BL0至BLm连接到存储单元阵列1110。页缓冲电路1130可包括多个页缓冲器（未示出）。页缓冲器可连接到被称为全位线结构的位线。两个或更多个页缓冲器可连接到被称为屏蔽位线结构的位线。页缓冲电路1130可暂时存储将被编程的数据或从选择的页1111读出的数据。
数据输入/输出电路1140可经由数据线DL连接到页缓冲电路1130。此外，数据输入/输出电路1140可经由输入/输出线连接到存储器控制器1200（参照图1）。数据输入/输出电路1140可在编程时从存储器控制器1200接收编程数据，并且可在读取时将读取的数据提供给存储器控制器1200。
电压产生器1150可从存储器控制器1200接收电力（PWR）以产生读取数据或写入数据所需的字线电压（VWL）。字线电压可被提供给地址解码器1120。如图2所示，电压产生器1150可包括选择读取电压（Vrd）产生器1151、非选择读取电压（Vread）产生器1152和编程电压（Vpgm）产生器1153。
选择读取电压产生器1151可产生将被传送到选择的字线（例如，WL0）的选择读取电压。非选择读取电压产生器1152可产生将被传送到未选择的字线（例如，WL1至WL63）的非选择读取电压。非选择读取电压可具有足够导通与单元串连接的存储单元的电压电平。编程电压产生器1153可在编程操作中产生将被传送到选择的字线WL0的编程电压。
控制逻辑1160可使用命令（CMD）、地址（ADDR）和控制信号（CTRL）来控制闪存1100的编程、读取和擦除。例如，在读取时，控制逻辑1160可控制地址解码器1120将选择读取电压提供给选择的字线WL0和页缓冲电路1130，并控制数据输入/输出电路1140读取在选择的页1111编程的数据。
在假设的图2的闪存1100的情况下，图3是示出存储单元阵列1110的闪存单元的阈值电压分布的概念示图。为了该描述，假设每个闪存单元存储2位数据。因此，每个2位闪存单元应“正常地”显示落在四个可能数据状态中的一个状态内的阈值电压，其中，所述四个可能数据状态分别与擦除状态E0、第一编程状态P1、第二编程状态P2和第三编程状态P3相关联。应注意，各个阈值电压分布具有从擦除状态E0至第三编程状态P3依次增高的范围。
如通常理解的，闪存装置1100可以是同时连接到字线的一组编程闪存单元。该编程操作类型的一个特定形式被称为“页编程”（经由“页编程操作”），这是因为定义的全部连接到同一字线的闪存单元的页被一起进行编程。因此，假设工作示例使用2位闪存单元，则每个页编程操作将是针对字线执行的两倍（2x）。即，第一页编程操作（例如，最低有效位（LSB）页编程操作）和第二页编程操作（例如，最高有效位（MSB）页编程操作）被依次执行。
相邻的阈值电压分布被特定的读取余量分开。例如，理想地，各个读取余量应存在于E0与P1之间、P1与P2之间、以及P2与P3之间。然而，在实际工作状况的压力下，读取余量可由于闪存单元的特定物理特征的劣化、信号线噪声影响、突然短暂断电等而收缩或消失。减小的或不存在的读取余量导致失败位的产生。
参照图3，假设字线WL0至WL3中的每一个提供具有平均大约5失败位的读取数据。假设这样的情况是正常的，这是因为它们落在闪存系统1000的操作期望和/或规格内。然而，假设在某个时间点由于突然断电而发生关于字线WL3的异常操作状况。例如，在指向连接到字线WL3的闪存单元的数据访问操作期间，施加到闪存1100的电力突然中断。结果，由连接到字线WL3的存储单元显示的阈值电压分布在图3示出的规格外改变。这里，假设阈值电压分布收缩为明显重叠。例如，该组改变的阈值电压分布关系导致20失败位的存在。在一条字线与其他相邻或邻近字线清楚不同地进行操作的这样的情况下，图1的ECC电路1250可用于有效地确定字线WL3为异常字线。
图4是示出图1和图2的存储系统1000的另一情况的另一概念示图，其中，四条字线WL0、WL1、WL2和WL3均提供具有（例如）平均20失败位的读取数据。在连接到所述四条字线的闪存单元相似地疲劳（即，由于长期使用而耗损）的情况下，这类结果是可能的。在来自所述四条字线中的每一条的读取数据中检测到的失败位的数量将大约相同，该失败位的总体电平不应导致异常字线操作的确定。
然而，在关于图4的示例描述的状况下，由ECC电路实现的传统的异常字线确定技术可错误地确定WL0、WL1、WL2和WL3中的一条或多条为异常字线。换句话说，引起图4的过多失败位的状况（例如，闪存单元疲劳）可被错误解释为异常字线状况。
本发明构思的实施例成功地解决了其它问题之外的这类问题，并可用于容易地和更准确地确定异常字线的存在。此外，本发明构思的实施例可比类似的传统的存储系统和方法更早地确定异常字线。包括异常字线检测器的本发明构思的特定实施例可用于使用闪存单元的各个字线相关分组（例如，闪存单元的各个页）的各个失败位改变率将异常字线与正常字线进行区分。
图5是进一步示出根据本发明构思的实施例的包括异常字线检测器1260的图1的闪存系统的操作的框图。参照图5，闪存系统1000再次包括闪存1100、控制单元1230、ECC电路1250和异常字线检测器1260。
ECC电路1250可用于产生从闪存1100取回的每页的数据（DATA）的所谓的“失败位信息”（FB）。失败位信息可被提供给异常字线检测器1260。
假设异常字线检测器1260响应于从控制单元1230接收的使能信号（EN）进行操作。异常字线检测器1260可用于使用失败位信息来检测闪存1100中的异常字线。这里，假设失败位信息指示在每页的数据中存在的多个失败位。因此，在该示例中，假设闪存1100以逐页为基础执行读取操作，因此，以页为基础提供失败位信息。当然，可使用具有相应失败位信息的闪存单元的其它字线相关分组，但是许多闪存系统指定数据页。
在本发明构思的特定实施例中，异常字线检测器1260可存储页方面的失败位信息。例如，异常字线检测器1260可存储关于相应的“第i页”的“FBi”失败位信息以及关于相应的“第j页”的“FBj”失败位信息。在检测异常字线的特定方法期间，各个存储的失败位信息FBi和FBj可被比较，以产生异常字线检测信号（DET）。
控制单元1230可响应于来自异常字线检测器1260的异常字线检测信号来控制闪存1100。例如，控制单元1230可通过对异常字线涉及的存储单元执行恢复操作（例如，特定重新编程操作）来响应异常字线检测信号。
图6是示出通过比较在与图5的描述一致的闪存系统中的页的失败位的数量来检测异常字线的方法的示图。在图6中，情况“A”是这样一种情况：针对（图3的）字线WL3产生异常情况；情况“B”是这样一种情况：四条字线WL0、WL1、WL2和WL3中的每一条由于组成存储单元的物理特征的总体劣化而提供包括平均20失败位的页数据。
参照情况A，由于在字线WL0和WL1分别产生5失败位，因此字线WLO与WL1之间的失败位改变率为0%。同样地，字线WL1与WL2之间的失败位改变率为0%。然而，由于在字线WL2产生5失败位，且在字线WL3产生20失败位，因此字线WL2与WL3之间的失败位改变率为400%。在这些状况下，异常字线检测器1260基于与相邻或邻近的字线相关的失败位信息来确定字线WL3为异常字线。
参照情况B，因为由于闪存单元的物理特征的总体劣化而在每条字线WL0、WL1、WL2和WL3产生平均20失败位，所以每对相邻字线之间的相应失败位改变率为0%。因此，异常字线检测器1260将不确定考虑的字线中的任何一条为异常字线。然而，在本发明构思的特定实施例中，异常字线检测器1260可用于在特定失败位改变率超过参考失败位改变率时产生“失败信号”，并在失败位改变率不超过考失败位改变率时产生“通过信号”。
图7是概括根据本发明构思的实施例的图1和图2的闪存系统1000的异常字线检测方法的流程图。
根据该示例性方法，在操作S110，闪存1100在控制单元1230的控制下读取“第n”页（或页（n））。作为结果的读取数据被提供给ECC电路1250，并且ECC电路1250对第n页的读取数据的失败位FB（n）的数量进行计数。
在操作S120，闪存1100在控制单元1230的控制下读取下一页或“第（n+1）”页（或页（n+1））。作为结果的读取数据被提供给ECC电路1250，并且ECC电路1250对第（n+1）页的失败位FB（n+1）的数量进行计数。
在操作S130，异常字线检测器1260可用于将从ECC电路1250提供的值FB（n）和FB（n+1）进行比较。异常字线检测器1260可在内部存储分别在操作S110和S120计算的每页的失败位信息。
在操作S140，异常字线检测器1260可用于计算（例如）相邻页的读取数据（即，从相邻布置的字线取回的读取数据）之间的失败位改变率。可选择地，异常字线检测器1260可用于计算（例如）邻近页的读取数据（即，从邻近布置的字线取回的读取数据）之间的失败位改变率。
在操作S150，异常字线检测器1260可基于在操作S140计算的失败位改变率来检测异常字线。如上所述，异常字线与正常字线之间的失败位改变率可大于正常字线之间的失败位改变率。异常字线检测器1260可将检测信号DET提供给控制单元1230。当检测到异常字线时，失败信号可被提供给控制单元1230，而当未检测到异常字线时，通过信号可被提供给控制单元1230。
如上所述，图1的闪存系统1000可在相对较早的阶段检测异常字线。此外，可使用经由异常字线检测器1260计算的页的失败位改变率来区分正常字线和异常字线。这样做的原因会是：在正常字线的情况下，由于存储单元的物理特征的变化，在失败位发生频率之间几乎没有区别。
图8是示出根据本发明构思的另一实施例的闪存系统的框图。参照图8，闪存系统2000通常包括闪存2100和存储器控制器2200。
存储单元的阈值电压分布可由于异常情况（诸如突然断电或物理特征的变化（诸如由长期使用而引起的存储单元的劣化））而与初始阈值电压分布进行区分。如果阈值电压分布之间的间隙变窄，则将在读取操作期间产生失败位。本发明构思的特定实施例可将相邻或邻近页中的截止单元的数量的改变率进行比较，以相对早地检测异常字线。此外，本发明构思的实施例可正确地将正常字线与异常字线进行区分。
闪存2100可被修改为包括“截止单元计数器”2165。截止单元计数器2165是在读取操作期间对将被编程为特定数据值（例如，二进制闪存单元的0和1）的存储单元的数量进行计数的电路，其中，在读取操作期间特定读取电压被施加到选择的字线。这里，任何选择的数据值可被用于识别闪存单元阵列中的“截止单元”。
存储器控制器2200包括主机接口2210、闪存接口2220、控制单元2230、RAM2240、ECC电路2250和异常字线检测器2260。异常字线检测器2260从截止单元计数器2165接收截止单元信息（OFFC），并可准确检测与推导的每页的截止单元改变率相关的异常字线。这将参照图10和图11被更充分地描述。
图9是进一步示出图8的闪存2100的框图。参照图9，闪存2100包括存储单元阵列2110、地址解码器2120、页缓冲电路2130、数据输入/输出电路2140、电压产生器2150和控制逻辑2160。
电压产生器2150可包括选择读取电压产生器2151、非选择读取电压产生器2152和编程电压产生器2153。控制逻辑2160可使用命令（CMD）、地址（ADDR）和控制信号（CTRL）来控制闪存2100的编程、读取和擦除。
参照图9，控制逻辑2160可包括截止单元计数器2165。截止单元计数器2165可用于对与每条字线连接的存储单元中的截止单元的数量进行计数。即，在使用施加到字线的特定读取电压（Vrd）执行的读取操作期间，截止单元计数器2165对具有特定数据值（例如，0）的存储单元的数量进行计数。
截止单元计数器2165随后将截止单元信息提供给异常字线检测器2260。异常字线检测器2260可检测与每页的读取数据的截止单元改变率相关的异常字线。异常字线检测器2260可在截止单元改变率超过参考改变率时产生失败信号，或在截止单元改变率未超过参考改变率时产生通过信号。
图8的闪存系统2000可较早地检测异常字线。此外，本发明构思可使用由异常字线检测器2260计算的页的截止单元改变率较早地将正常字线与异常字线进行区分。
图10是示出图8的闪存系统2000的异常字线检测方法的框图。参照图10，闪存系统2000再次包括闪存2100、控制单元2230和异常字线检测器2260。
假设异常字线检测器2260响应于从控制单元2230接收的使能信号（EN）而进行操作。异常字线检测器2260从闪存2100接收截止单元信息。这里，可从在使用施加到选择的字线的特定读取电压（Vrd）或截止单元的数量的读取操作期间获得的读取数据推导截止单元信息。由于假设闪存2100以页为基础执行读取操作，因此以页为基础提供截止单元信息。
异常字线检测器2260可存储闪存2100的每页的截止单元信息。例如，异常字线检测器2260可存储第i页的截止单元信息OFFCi和第j页的截止单元信息OFFCj，将截止单元信息OFFCi与截止单元信息OFFCj进行比较，并产生异常字线检测信号DET作为比较结果。
图11是示出通过图10的闪存系统2000中的页的截止单元数量之间的比较来检测异常字线的方法的示图。在图11中，情况“A”为这样一种情况：由字线WL3产生异常情况；情况“B”是这样一种情况：存储单元的阈值电压分布通常由于存储单元疲劳而改变。
参照情况A，在特定读取电压（Vrd）被施加到闪存2100的读取操作期间，从每条字线获得的多个截止单元可被理解为与每个阈值电压分布的阴影区域有关。即，在由字线WL3产生异常情况的情况下，异常字线与正常字线之间的截止单元改变率将大于两个正常字线之间的截止单元改变率。
参照情况B，因为与字线WL0、WL1、WL2和WL3中的每条字线相关的存储器单元的阈值电压分布由于存储单元疲劳而改变，所以各种字线之间的截止单元改变率将为0%。在这样的状况下，异常字线检测器2260将不基于任何两个相邻或邻近字线之间的截止单元信息来确定异常字线。
如上所述，图8中的闪存系统2000可在早期检测异常字线。此外，可使用经由异常字线检测器2260计算的页的截止单元改变率来对正常字线和异常字线进行区分。
根据本发明构思的实施例的存储系统可被应用到或提供给各种产品。根据本发明构思的实施例的存储系统可由电子装置（诸如，个人计算机、数字相机、摄像机、蜂窝电话、MP3播放器、PMP、PSP、PDA等）以及存储装置（诸如存储卡、USB存储器、固态驱动器（在下文中，被称为SSD）等）来实现。
图12是示出可包含根据本发明构思的实施例的存储系统的存储卡系统的框图。存储卡系统3000可包括主机3100和存储卡3200。主机3100可包括主机控制器3110、主机连接单元3120和DRAM3130。
主机3100可将数据写入在存储卡3200中并从存储卡3200读取数据。主机控制器3110可经由主机连接单元3120将命令（例如，写入命令）、从主机3100中的时钟发生器（未示出）产生的时钟信号CLK以及数据发送到存储卡3200。DRAM3130可以为主机3100的主存储器。
存储卡3200可包括卡连接单元3210、卡控制器3220和闪存3230。卡控制器3220可响应于经由卡连接单元3210输入的命令将数据存储在闪存3230中。可与从卡控制器3220中的时钟发生器（未示出）产生的时钟信号同步地存储数据。闪存3230可存储从主机3100传送的数据。例如，在主机3100为数字相机的情况下，存储卡3200可存储图像数据。
存储卡系统3000可包括在卡控制器3220或闪存3230内的异常字线检测器（参照图1或图8）。存储卡系统3000可在早期检测异常字线。此外，可使用经由异常字线检测器计算的页的失败位改变率或截止单元改变率来对正常字线和异常字线进行区分。
图13是示出可包含根据本发明构思的存储系统的固态驱动系统的框图。参照图13，固态驱动（SSD）系统4000可包括主机4100和SSD4200。主机4100可包括主机接口4111、主机控制器4120和DRAM4130。
主机4100可将数据写入SSD4200中或从SSD4200读取数据。主机控制器4120可经由主机接口4111将信号SGL（诸如命令、地址、控制信号等）传送到SSD4200。DRAM4130可以为主机4100的主存储器。
SSD4200可经由主机接口4211与主机4100交换信号SGL，并可经由电源连接器4221被提供有电力。SSD4200可包括多个非易失性存储器4201至420n、SSD控制器4210和辅助电源4220。这里，非易失性存储器4201至420n可不仅由NAND闪存实现而且还可由非易失性存储器（诸如PRAM、MRAM、ReRAM等）实现。
多个非易失性存储器4201至420n可用作SSD4200的存储介质。多个非易失性存储器4201至420n可经由多个通道CH1至CHn与SSD控制器4210连接。一个通道可与一个或多个非易失性存储器连接。与一个通道连接的非易失性存储器可与同一数据总线连接。
SSD控制器4210可经由主机接口4211与主机4100交换信号SGL。这里，信号SGL可包括命令、地址、数据等。SSD控制器4210可被构造为根据主机4100的命令向相应的非易失性存储器写入数据或从相应的非易失性存储器读出数据。将参照图14更充分地描述SSD控制器4210。
辅助电源4220可经由电源连接器4221与主机4100连接。辅助电源4220可通过来自主机4100的电力PWR进行充电。辅助电源4220可被布置在SSD4200的内部或外部。例如，辅助电源4220可被放置在主板上以将辅助电力提供给SSD4200。
图14是进一步示出图13的SSD控制器的框图。参照图14，SSD控制器4210可包括NVM接口4211、主机接口4212、异常字线检测器4213、控制单元4214和SRAM4215。
NVM接口4211可将从主机4100的主存储器传送的数据分别分散到通道CH1至CHn。NVM接口4211可经由主机接口4212将从非易失性存储器4201至420n读取的数据传送到主机4100。
主机接口4212可根据主机4100的协议向接口提供SSD4200。主机接口4212可使用USB（通用串行总线）、SCSI（小型计算机系统接口）、PCI express、ATA、PATA（并行ATA）、SATA（串行ATA）、SAS（串行连接SCSI）等与主机4100进行通信。主机接口4212还可执行使主机4100能够将SSD4200识别为硬盘驱动器（HDD）的盘仿真功能。
异常字线检测器4213可划分或检测非易失性存储器4201至420n中的每页的截止单元信息或失败位信息或异常字线。控制单元4214可分析和处理从主机4100输入的信号。控制单元4214可通过主机接口4212或NVM接口4211来控制主机4100或非易失性存储器4201至420n。控制单元4214可根据驱动SSD4200的固件来控制非易失性存储器4201至420n。
SRAM4215可用于驱动有效地管理非易失性存储器4201至420n的软件。SRAM4215可存储从主机4100的主存储器输入的元数据或高速缓冲数据。在突然断电的操作，可使用辅助电源4220将存储在SRAM4215中的元数据或高速缓冲数据存储在非易失性存储器4201至420n中。
返回到图13，SSD系统4000可在早期检测异常字线。此外，可使用经由异常字线检测器计算的页的失败位改变率或截止单元改变率来区分正常字线和异常字线。
图15是示出可包含根据本发明构思的实施例的闪存系统的电子装置的框图。这里，电子装置5000可以为个人计算机或手持电子装置，诸如，笔记本计算机、蜂窝电话、PDA、相机等。
参照图15，电子装置5000可包括存储系统5100、电源装置5200、辅助电源5250、CPU5300、DRAM5400和用户接口5500。存储系统5100可包括闪存5110和存储器控制器5120。存储系统5100可被内置在电子装置5000中。
电子装置5000可在早期检测异常字线。此外，可使用经由异常字线检测器计算的页的失败位改变率或截止单元改变率来将正常字线与异常字线进行区分。
根据本发明构思的特定实施例的存储系统可包含具有三维（3D）存储单元阵列以及二维存储单元阵列或者以二维存储单元阵列代替三维存储单元阵列的闪存。
图16是示出应用到本发明构思的实施例的具有3D存储单元阵列的闪存的框图。参照图16，闪存6000可包括三维（3D）单元阵列6110、数据输入/输出电路6120、地址解码器6130和控制逻辑6140。
3D单元阵列6110可包括均被形成为具有三维结构（或，垂直结构）的多个存储块BLK1至BLKz。在具有二维（水平）结构的存储块中，可沿与基板平行的方向形成存储单元。在具有三维结构的存储块中，可沿与基板垂直的方向形成存储单元。存储块BLK1至BLKz中的每一个可以为闪存6000的擦除单元。
数据输入/输出电路6120可经由多条位线与3D单元阵列6110连接。数据输入/输出电路6120可从外部装置接收数据或将从3D单元阵列6110读取的数据输出到外部装置。地址解码器6130可经由多条字线以及选择线GSL和SSL与3D单元阵列6110连接。地址解码器6130可响应于地址（ADDR）来选择字线。
控制逻辑6140可控制闪存6000的编程、擦除、读取等。例如，在编程操作，控制逻辑6140可控制地址解码器6130和数据输入/输出电路6120，使得编程电压被提供给选择的字线并且数据被编程。
图17是进一步示出图16中示出的存储块的3D结构的透视图。参照图17，可沿与基板SUB垂直的方向形成存储块BLK1。可在基板SUB形成n+掺杂区域。栅极电极层和绝缘层可被交替布置在基板SUB上。可在栅极电极层与绝缘层之间形成充电存储层。
如果沿垂直方向形成栅极电极层和绝缘层的图案，则可形成V形柱。所述柱可经由栅极电极层和绝缘层与基板SUB连接。所述柱的外部O可由通道半导体形成，所述柱的内部I可由绝缘材料（诸如硅氧化物）形成。
存储块BLK1的栅极电极层可与接地选择线GSL、多条字线WL1至WL8以及串选择线SSL连接。存储块BLK1的所述柱可与多条位线BL1至BL3连接。在图17中，示出这样的情况：一个存储块BLK1具有两条选择线SSL和GSL、八条字线WL1至WL8以及三条位线BL1至BL3。然而，本发明构思不限于此。
图18是图17中示出的存储块的等效电路。参照图18，NAND串NS11至NS33可连接在位线BL1至BL3与共源线CSL之间。每个NAND串（例如，NS11）可包括串选择晶体管SST、多个存储单元MC1至MC8以及接地选择晶体管GST。
串选择晶体管SST可与串选择线SSL1至SSL3连接。存储单元MC1至MC8可分别与相应的字线WL1至WL8连接。接地选择晶体管GST可与接地选择线GSL连接。串选择晶体管SST可与位线连接，接地选择晶体管GST可与共源线CSL连接。
具有同一高度的字线（例如，WL1）可被共同连接，串选择线SSL1至SSL3可相互分开。在对与第一字线WL1连接并包括在NAND串NS11、NS12和NS13中的存储单元（构成了页）编程时，可选择第一字线WL1和第一串选择线SSL1。
具有三维结构的闪存6000可在早期检测异常字线。此外，可使用经由异常字线检测器计算的页的失败位改变率或截止单元改变率来将正常字线与异常字线进行区分。
尽管已参照示例性实施例描述了本发明构思，但是对于本领域的技术人员将清楚的是，在不脱离由权利要求限定的本发明构思的范围的情况下，可做出各种改变和修改。因此，应理解，上述实施例不是限制性的而是示例性的。

Claims (17)

1.一种闪存系统，包括：
具有存储单元阵列的闪存以及被构造为控制闪存的操作的存储器控制器，其中，存储器控制器包括：
ECC电路，接收从闪存读取的第一页数据和第二页数据，并分别对第一页数据中的失败位的第一数量以及第二页数据中的失败位的第二数量进行计数；
异常字线检测器，被构造为：将失败位的第一数量与失败位的第二数量进行比较以推导第一页数据与第二页数据之间的失败位改变率，确定失败位改变率是否超过参考失败位改变率，并且响应于失败位改变率超过参考失败位改变率，来产生指示检测到异常字线的“失败信号”作为异常字线检测信号，响应于失败位改变率不超过参考失败位改变率，来产生指示未检测到异常字线的“通过信号”作为异常字线检测信号；
控制单元，响应于异常字线检测信号来控制闪存的操作。
2.如权利要求1所述的闪存系统，其中，异常字线检测器响应于由控制单元提供的使能信号而进行操作。
3.如权利要求1所述的闪存系统，其中，从连接到第一字线的第一闪存单元读取第一页数据，从连接到与第一字线不同的第二字线的第二闪存单元读取第二页数据。
4.如权利要求3所述的闪存系统，其中，第一字线和第二字线在存储单元阵列中彼此物理地相邻。
5.如权利要求1所述的闪存系统，其中，异常字线检测器还被构造为存储失败位的第一数量和失败位的第二数量。
6.如权利要求1所述的闪存系统，其中，存储单元阵列具有三维结构。
7.一种闪存系统，包括：
闪存，包括：
存储单元阵列；
截止单元计数器，使用读取电压对通过读取操作从闪存读取的第一页数据中的截止单元的第一数量进行计数，并对通过读取操作从闪存读取的第二页数据中的截止单元的第二数量进行计数；
存储器控制器，被构造为控制闪存的操作，其中，存储器控制器包括：
异常字线检测器，被构造为：将截止单元的第一数量与截止单元的第二数量进行比较以推导第一页数据与第二页数据之间的截止单元改变率，确定截止单元改变率是否超过参考截止单元改变率，并且响应于截止单元改变率超过参考截止单元改变率来产生指示检测到异常字线的“失败信号”作为异常字线检测信号，响应于截止单元改变率不超过参考截止单元改变率,来产生指示未检测到异常字线的“通过信号”作为异常字线检测信号；
控制单元，响应于异常字线检测信号来控制闪存的操作。
8.如权利要求7所述的闪存系统，其中，异常字线检测器响应于由控制单元提供的使能信号而进行操作。
9.如权利要求7所述的闪存系统，其中，从连接到第一字线的第一闪存单元读取第一页数据，从连接到与第一字线不同的第二字线的第二闪存单元读取第二页数据。
10.如权利要求9所述的闪存系统，其中，第一字线和第二字线在存储单元阵列中彼此物理地相邻。
11.如权利要求7所述的闪存系统，其中，异常字线检测器还被构造为存储截止单元的第一数量和截止单元的第二数量。
12.如权利要求7所述的闪存系统，其中，存储单元阵列具有三维结构。
13.一种操作包括具有存储单元阵列的闪存以及被构造为控制闪存的操作的存储器控制器的闪存系统的方法，所述方法包括：
使用存储器控制器中的ECC电路来接收从闪存读取的第一页数据和第二页数据，并分别对第一页数据中的失败位的第一数量以及第二页数据中的失败位的第二数量进行计数；
使用存储器控制器中的与ECC电路分开的异常字线检测器将失败位的第一数量与失败位的第二数量进行比较并推导第一页数据与第二页数据之间的失败位改变率，确定失败位改变率是否超过参考失败位改变率，并且响应于失败位改变率超过参考失败位改变率来产生指示检测到异常字线的“失败信号”作为异常字线检测信号，响应于失败位改变率不超过参考失败位改变率,来产生指示未检测到异常字线的“通过信号”作为异常字线检测信号，
其中，存储器控制器中的控制单元响应于异常字线检测信号来控制闪存的操作。
14.如权利要求13所述的方法，其中，从连接到第一字线的第一闪存单元读取第一页数据，从连接到与第一字线不同的第二字线的第二闪存单元读取第二页数据。
15.如权利要求14所述的方法，其中，第一字线和第二字线在存储单元阵列中彼此物理地相邻。
16.如权利要求13所述的方法，还包括存储失败位的第一数量和失败位的第二数量。
17.如权利要求13所述的方法，其中，存储单元阵列具有三维结构。
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