KR20140123230A - 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법 - Google Patents

플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법 Download PDF

Info

Publication number
KR20140123230A
KR20140123230A KR1020130040221A KR20130040221A KR20140123230A KR 20140123230 A KR20140123230 A KR 20140123230A KR 1020130040221 A KR1020130040221 A KR 1020130040221A KR 20130040221 A KR20130040221 A KR 20130040221A KR 20140123230 A KR20140123230 A KR 20140123230A
Authority
KR
South Korea
Prior art keywords
bad
page
flash memory
word line
bad page
Prior art date
Application number
KR1020130040221A
Other languages
English (en)
Other versions
KR102083547B1 (ko
Inventor
남상완
박기태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130040221A priority Critical patent/KR102083547B1/ko
Priority to US14/073,155 priority patent/US9418753B2/en
Priority to CN201410148555.0A priority patent/CN104103318B/zh
Publication of KR20140123230A publication Critical patent/KR20140123230A/ko
Priority to US15/219,742 priority patent/US9588714B2/en
Application granted granted Critical
Publication of KR102083547B1 publication Critical patent/KR102083547B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 기판과 수직 방향으로 형성되는 셀 스트링을 갖는 플래시 메모리; 및 상기 플래시 메모리의 배드 페이지 정보를 얻고, 상기 배드 페이지 정보를 기초로 페이지 단위로 배드 페이지 관리 동작을 수행하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 상기 플래시 메모리의 배드 페이지, 그리고 상기 배드 페이지와 워드 라인을 공유하는 나머지 페이지(이하, 위크 페이지라 함)에 대해서 배드 페이지 관리 동작을 수행한다. 본 발명은 메모리 블록 단위로 배드 블록 관리 동작을 수행하지 않고, 페이지 단위로 배드 페이지 관리 동작을 수행함으로, 데이터 손실을 줄이고 메모리를 효율적으로 사용할 수 있다.

Description

플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법{DATA STORAGE DEVICE INCLUDING FLASH MEMORY AND MEMORY CONTROLLER AND BAD PAGE MANAGEMENT METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 배드 페이지 관리 동작을 수행하는 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 데이터 저장 장치이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 메모리 셀들이 기판과 수평 방향으로 형성되는 2차원 플래시 메모리와 수직 방향으로 형성되는 3차원 플래시 메모리로 구분된다. 2차원 플래시 메모리는 데이터를 읽거나 쓰는 도중에 불량이 발생하면, 불량 페이지(defected page)를 포함하는 메모리 블록을 배드 블록(bad block)으로 처리한다. 배드 블록은 다시 사용되지 않거나 자주 사용되지 않도록 관리된다.
2차원 플래시 메모리는, 3차원 플래시 메모리에 비해, 메모리 블록의 수가 많고 하나의 메모리 블록의 크기가 작다. 따라서 2차원 플래시 메모리는 불량 페이지를 포함하는 메모리 블록을 배드 블록으로 처리해도 크게 문제가 되지 않는다. 그러나 3차원 플래시 메모리는 메모리 블록의 수가 작고 하나의 메모리 블록의 크기가 크기 때문에, 불량 페이지를 포함하는 메모리 블록을 배드 블록으로 처리하는 데는 문제가 있다.
본 발명은 상술한 기술적 문제를 해결하기 위한 것으로, 본 발명의 목적은 페이지 단위로 배드 페이지 관리 동작을 수행함으로 데이터 손실을 줄이고 메모리를 효율적으로 사용할 수 있는 메모리 컨트롤러, 그것을 포함하는 데이터 저장 장치, 및 그것의 배드 페이지 관리 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 기판과 수직 방향으로 형성되는 셀 스트링을 갖는 플래시 메모리; 및 상기 플래시 메모리의 배드 페이지 정보를 얻고, 상기 배드 페이지 정보를 기초로 페이지 단위로 배드 페이지 관리 동작을 수행하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 상기 플래시 메모리의 배드 페이지, 그리고 상기 배드 페이지와 워드 라인을 공유하는 나머지 페이지(이하, 위크 페이지라 함)에 대해서 배드 페이지 관리 동작을 수행한다.
실시 예로서, 상기 메모리 컨트롤러는 상기 플래시 메모리의 소거 검증 동작 시에, 상기 배드 페이지 정보를 참조하여 배드 워드 라인에 인가하는 소거 검증 전압을 제어한다. 상기 배드 워드 라인에 인가하는 소거 검증 전압은 소거 검증 결과가 항상 패스로 판단되는 전압이다. 상기 메모리 컨트롤러는 상기 배드 워드 라인의 수에 따라, 상기 배드 워드 라인을 제외한 나머지 워드 라인에 인가되는 소거 검증 전압을 조절한다. 또한, 상기 메모리 컨트롤러는 상기 플래시 메모리의 소거 검증 동작 시에, 상기 배드 페이지 정보를 참조하여 배드 워드 라인에 대한 소거 검증 동작을 제외할 수 있다.
다른 실시 예로서, 상기 메모리 컨트롤러는 소거 커맨드를 제공하기 전에 배드 워드 라인 정보를 상기 플래시 메모리로 제공하고, 상기 플래시 메모리는 상기 배드 워드 라인 정보를 참조하여 배드 워드 라인에 인가하는 소거 검증 전압을 제어한다. 상기 플래시 메모리는 소거 동작 시에 내부에 저장된 배드 워드 라인 정보를 읽고 배드 워드 라인에 인가하는 소거 검증 전압을 제어한다.
또 다른 실시 예로서, 상기 메모리 컨트롤러는 배드 페이지 관리 동작을 수행하기 위한 배드 페이지 관리자를 포함한다. 상기 배드 페이지 관리자는 상기 플래시 메모리의 프로그램 루프 횟수를 통해 상기 배드 페이지 정보를 얻을 수 있다. 또는 상기 배드 페이지 관리자는 상기 메모리 컨트롤러 내의 ECC 회로를 통해 상기 배드 페이지 정보를 얻을 수 있다.
또 다른 실시 예로서, 상기 배드 페이지 관리자는 배드 페이지 관리 테이블을 이용하여, 상기 배드 페이지와 상기 위크 페이지로 관리한다. 상기 배드 페이지 관리자는 배드 페이지 관리 테이블을 이용하여, 상기 배드 페이지와 동일한 높이에 형성되는 페이지를 위크 페이지로 관리한다. 상기 배드 페이지 관리자는 상기 배드 페이지와 동일한 워드 라인에 연결되는 페이지를 제 1 위크 페이지로 관리하고, 다른 워드 라인에 연결되는 페이지를 제 2 위크 페이지로 관리한다.
본 발명의 다른 일면은 기판과 수직 방향으로 형성되는 셀 스트링을 갖는 플래시 메모리를 제어하기 위한 메모리 컨트롤러에 관한 것이다. 본 발명의 실시 예에 따른 메모리 컨트롤러는, 상기 플래시 메모리와 데이터를 주고 받기 위한 플래시 인터페이스; 상기 플래시 메모리의 동작을 제어하기 위한 제어 유닛; 및 상기 플래시 메모리의 배드 페이지 정보를 얻고, 상기 배드 페이지 정보를 기초로 페이지 단위로 배드 페이지 관리 동작을 수행하기 위한 배드 페이지 관리자를 포함하되, 상기 배드 페이지 관리자는 상기 플래시 메모리의 배드 페이지, 그리고 상기 배드 페이지와 워드 라인을 공유하는 위크 페이지에 대해서 배드 페이지 관리 동작을 수행한다.
실시 예로서, 상기 배드 페이지 관리자는 상기 플래시 메모리의 프로그램 루프 횟수를 통해 상기 배드 페이지 정보를 얻는다. 또는 상기 메모리 컨트롤러는 상기 플래시 메모리로부터 읽은 데이터의 에러를 정정하기 위한 ECC 회로를 더 포함하고, 상기 배드 페이지 관리자는 상기 ECC 회로로부터 상기 배드 페이지 정보를 얻는다.
다른 실시 예로서, 상기 배드 페이지 관리자는 소거 동작 시에 배드 워드 라인 정보를 상기 플래시 메모리로 제공하고, 상기 플래시 메모리는 상기 배드 워드 라인 정보를 참조하여 배드 워드 라인에 인가하는 소거 검증 전압을 제어한다. 상기 배드 페이지 관리자는 소거 동작 시에 배드 워드 라인 정보를 상기 플래시 메모리로 제공하고, 상기 플래시 메모리는 배드 워드 라인의 수에 따라 상기 배드 워드 라인을 제외한 나머지 워드 라인에 인가되는 소거 검증 전압을 조절한다.
본 발명의 또 다른 일면은 기판과 수직 방향으로 형성되는 셀 스트링을 갖는 플래시 메모리를 제어하기 위한 메모리 컨트롤러의 배드 페이지 관리 방법에 관한 것이다. 본 발명의 실시 예에 따른 메모리 컨트롤러의 배드 페이지 관리 방법은, 상기 플래시 메모리의 배드 페이지 정보를 얻는 단계; 및 상기 배드 페이지 정보를 기초로 페이지 단위로 배드 페이지 관리 동작을 수행하는 단계를 포함하되, 상기 메모리 컨트롤러는 상기 플래시 메모리의 배드 페이지, 그리고 상기 배드 페이지와 워드 라인을 공유하는 위크 페이지에 대해서 배드 페이지 관리 동작을 수행한다.
본 발명의 실시 예에 따른 데이터 저장 장치는 메모리 블록 단위로 배드 블록 관리 동작을 수행하지 않고, 페이지 단위로 배드 페이지 관리 동작을 수행함으로, 데이터 손실을 줄이고 메모리를 효율적으로 사용할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 A, B 단면을 보여주는 평면도이다.
도 5는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 6은 도 5에 도시된 2비트 멀티 레벨 셀(MLC)의 문턱 전압 분포를 보여주는 다이어그램이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치가 배드 페이지 정보를 얻는 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치가 배드 페이지 정보를 얻는 다른 예를 보여주는 블록도이다.
도 9는 도 5에 도시된 메모리 블록의 제 4 워드 라인을 상세하게 보여주는 회로도이다.
도 10은 도 9에 도시된 메모리 블록의 배드 페이지 관리 테이블을 예시적으로 보여주는 도면이다.
도 11은 동일 높이에 형성되지만 워드 라인을 공유하지 않는 페이지를 갖는 3차원 플래시 메모리를 보여주는 회로도이다.
도 12 및 도 13은 도 11에 도시된 메모리 블록의 배드 페이지 관리 테이블을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치의 메모리 블록 소거 방법을 설명하기 위한 순서도이다.
도 15 내지 도 17은 소거 검증 동작 시에 워드 라인에 제공되는 소거 검증 전압을 설명하기 위한 도면이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 19는 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 20은 도 19 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
Ⅰ. 배드 페이지 관리자를 포함하는 데이터 저장 장치
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 플래시 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 데이터 저장 장치(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
도 1을 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110)와 제어 로직(1160)을 포함한다. 메모리 셀 어레이(1110)는 복수의 메모리 블록을 포함하며, 메모리 블록은 기판과 수직 방향으로 형성되는 3차원 구조 (또는 수직 구조)를 갖는다. 제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
메모리 컨트롤러(1200)는 호스트의 요청에 응답하여 플래시 메모리(1100)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 컨트롤러(1200)는 호스트 인터페이스(1210), 플래시 인터페이스(1220), 제어 유닛(1230), 램(1240), ECC 회로(1250), 그리고 배드 페이지 관리자(1260)를 포함한다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1210)를 통해 호스트와 데이터 등을 주고 받고, 플래시 인터페이스(1220)를 통해 플래시 메모리(1100)와 데이터 등을 주고 받는다. 호스트 인터페이스(1210)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe 등을 통해 호스트와 연결될 수 있다.
제어 유닛(1230)은 플래시 메모리(1100)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 제어 유닛(1230)에는 중앙처리장치(CPU), 프로세서(processor), 에스램, DMA 제어기 등이 포함될 수 있다.
램(1240)은 제어 유닛(1230)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(1240)이 워크 메모리로 사용되는 경우에, 제어 유닛(1230)에 의해서 처리되는 데이터가 임시 저장된다. 램(1240)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 플래시 메모리(1100)로 또는 플래시 메모리(1100)에서 호스트로 전송될 데이터를 버퍼링하는 데 사용된다. 램(1240)이 캐시 메모리로 사용되는 경우에는 저속의 플래시 메모리(1100)가 고속으로 동작하도록 한다.
ECC 회로(1250)는 플래시 메모리(1100)로부터 수신한 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(1250)는 플래시 메모리(1100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 플래시 메모리(1100)에 저장될 수 있다.
한편, ECC 회로(1250)는 플래시 메모리(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(1250)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(1250)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
ECC 회로(1250)는 에러 정정 허용 범위를 갖는다. 예를 들면, ECC 회로(1250)는 2K 바이트의 페이지 데이터에 대하여 최대 40비트의 에러를 정정할 수 있다. 이 경우에 ECC 회로(1250)가 에러를 정정할 수 있는 최대 허용 범위는 40비트이다. 즉, ECC 회로(1250)는 40비트보다 많은 에러가 발생하는 경우에 그 페이지의 에러를 정정할 수 없다. 이와 같이 에러를 정정할 수 없는 페이지를 불량 페이지(defected page)라 한다. 불량 페이지에서 에러가 발생한 메모리 셀을 불량 셀(defected cell)이라고 한다.
일반적으로 플래시 메모리는 불량 페이지(defected page)를 포함하는 메모리 블록을 배드 블록(bad block)으로 처리하고, 그 배드 블록을 더 이상 사용하지 않는다. 3차원 플래시 메모리와 비교할 때, 2차원 플래시 메모리는 메모리 블록의 수가 많고 메모리 블록의 사이즈가 작다. 그렇기 때문에, 2차원 플래시 메모리는 배드 블록으로 처리해도 데이터 손실이 크지 않다. 그러나 3차원 플래시 메모리는 메모리 블록의 수가 작고 메모리 블록의 사이즈가 크기 때문에, 하나의 페이지가 q불량 페이지로 된 경우에 그 불량 페이지를 포함하는 메모리 블록을 배드 블록으로 처리하면 데이터 손실이 크다.
본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 메모리 블록 단위로 배드 블록 관리 동작(bad block management operation)을 수행하지 않고, 페이지 단위로 배드 페이지 관리 동작(bad page management operation)을 수행할 수 있다. 배드 페이지 관리자(1260)는 배드 페이지 관리 동작을 수행하기 위한 것으로, 하드웨어 또는 소프트웨어로 구현될 수 있다. 배드 페이지 관리자(1260)가 소프트웨어로 구현되는 경우에, 그 알고리즘은 플래시 메모리(1100)나 메모리 컨트롤러(1200)에 저장될 수 있고, 배드 페이지 관리 동작이 필요할 때에 램(1240) 등을 통해 구동될 수 있다.
배드 페이지 관리자(1260)는 여러 가지 방법으로 배드 페이지(bad page)를 정의할 수 있다. 예를 들어, 배드 페이지 관리자(1260)는 ECC 회로(1250)의 최대 정정 허용 범위(예를 들면, 40비트)의 80%를 기준으로 하여 배드 페이지(bad page)를 정의할 수 있다. 즉, 배드 페이지 관리자(1260)는 어느 한 페이지로부터 32비트 이상의 에러가 검출되면, 그 페이지를 배드 페이지(bad page)로 판단할 수 있다.
다른 예로서, 배드 페이지 관리자(1260)는 플래시 메모리(1100)의 프로그램 동작 시 프로그램 루프 회수를 이용하여 배드 페이지를 정의할 수 있다. 즉, 플래시 메모리(1100)가 허용하는 최대 프로그램 루프 회수가 20이라고 하면, 배드 페이지 관리자(1260)는 프로그램 루프 회수가 16회 이상이 될 때 그 페이지를 배드 페이지(bad page)로 판단할 수 있다.
한편, 배드 페이지 관리자(1260)는 배드 페이지(bad page)와 관련되고 에러 발생 가능성이 큰 페이지를 위크 페이지(weak page)로 정의할 수 있다. 예를 들어, 배드 페이지 관리자(1260)는 3차원 플래시 메모리에서 배드 페이지와 워드 라인을 공유하는 나머지 페이지를 위크 페이지(weak page)로 정의할 수 있다. 이 경우에, 배드 페이지 관리자(1260)는 배드 페이지를 사용하지 않도록 관리하고, 위크 페이지를 읽기 동작 등에 한해서만 제한적으로 사용하도록 관리할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 메모리 블록 단위로 배드 블록 관리 동작을 수행하지 않고, 페이지 단위로 배드 페이지 관리 동작을 수행함으로, 데이터 손실을 줄이고 메모리 셀을 효율적으로 사용할 수 있다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 프로그램 전압 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성될 수 있다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결되나, 두 개 또는 그 이상의 비트 라인이 연결될 수도 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 동작 시에는 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용되고, 읽기 동작 시에는 읽기 전압(Vread)으로 사용되고, 소거 동작 시에는 소거 전압(Verase)으로 사용될 수 있다.
도 2의 예에서, 전압 발생기(1150)는 Vpgm 발생기(1151), Vpass 발생기(1152), 그리고 Vsl 발생기(1153)를 포함한다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 증가할 수 있다. Vpass 발생기(1152)는 프로그램 동작 시에 선택 및 비선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성한다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되어도 일정하게 유지된다. Vsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다.
제어 로직(1160)은 메모리 컨트롤러(1200)로부터 제공되는 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 A, B 단면을 보여주는 평면도이다. A 단면은 제 8 워드 라인(WL8)에 대응하는 평면의 단면도이고, B 단면은 제 4 워드 라인(WL4)에 대응하는 평면의 단면도이다.
A 및 B 단면을 살펴보면, 메모리 셀은 필라 내부에서부터 순차적으로 충전 유전 패턴(filing dielectric pattern), 수직 활성 패턴(vertical active pattern), 정보 저장막(information storage layer), 그리고 게이트 전극막(gate electrode layer)으로 구성될 수 있다. 필라 내부의 충전 유전 패턴은 실리콘 산화물(Silicon Oxide)이나 에어갭(Air gap)으로 형성될 수 있다. 수직 활성 패턴은 P 타입의 실리콘층으로 형성될 수 있으며, 메모리 셀의 채널로 동작한다.
정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
다시 도 3을 참조하면, 3차원 플래시 메모리는 여러 층의 박막을 한 번에 에칭하여 홀(Hole)을 형성하고, 그 내부에 실리콘 채널막을 형성함으로써 만들어진다. 이때, 에칭 공정을 통해 형성된 홀(Hole)의 지름은 깊이에 따라 달라질 수 있으며, 통상적으로는 기판(SUB) 쪽으로 내려갈수록 그 지름이 작아진다. 도 4에서 보는 바와 같이, 제 8 워드 라인(WL8)에 대응하는 충전 유전 패턴의 반지름(R)은 제 4 워드 라인(WL4)에 대응하는 충전 유전 패턴의 반지름(r)보다 크다.
이러한 현상은 식각 깊이 차이에 기인하는 현상으로, 제 8 워드 라인(WL8)과 제 4 워드 라인(WL4)에 연결되는 메모리 셀의 특성 차이의 요인이 되고 있다. 통상적으로 필라의 지름이 커질수록, 게이트 전극막의 유효 면적이 감소하여 저항이 커진다. 그리고 각 막들 사이에 형성되는 용량의 크기도 증가한다. 따라서, 필라의 지름이 커질수록 메모리 셀의 커플링 용량과 저항은 증가한다. 결국, 필라의 최상층에 위치하는 제 8 워드 라인(WL8)의 저항(R)과 용량(C)이 최대가 될 것이다.
한편, 동일 높이에 형성되는 메모리 셀은 비슷한 셀 특성을 가질 수 있다. 예를 들어, 제 4 워드 라인(WL4)에 연결되는 메모리 셀은 동일한 필라의 지름을 갖기 때문에, 메모리 셀의 커플링 용량과 저항이 비슷할 것이다. 따라서 제 4 워드 라인(WL4)에 연결된 하나의 페이지가 배드 페이지로 되는 경우에, 나머지 페이지도 배드 페이지로 될 가능성이 크다.
또한, 동일 워드 라인을 공유하는 메모리 셀은 프로그램 전압(Vpgm)이나 패스 전압(Vpass), 읽기 전압(Vread), 소거 전압(Verase) 등의 고전압을 함께 입력받기 때문에 동일한 셀 스트레스(cell stress)를 받는다. 이러한 이유 때문에, 본 발명의 실시 예에 따른 데이터 저장 장치(도 1 참조, 1000)는 배드 페이지(bad page)와 동일 높이에 있거나 동일 워드 라인을 공유하는 나머지 페이지를 위크 페이지(weak page)로 관리한다.
도 5는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 5를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지가 연결될 수 있다. 도 5를 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
도 6은 도 5에 도시된 2비트 멀티 레벨 셀(MLC)의 문턱 전압 분포를 보여주는 다이어그램이다. 도 6에서, 가로축은 메모리 셀의 문턱 전압 레벨(Vth)을 나타내고, 세로축은 메모리 셀의 수(# of cells)를 나타낸다. 2비트 멀티 레벨 셀(MLC)은 문턱 전압에 따라 4개의 상태(E0, P1, P2, P3) 중 하나를 갖는다.
메모리 셀은 제조 공정 단계뿐만 아니라 제품 사용 단계에서도 불량(defect)이 발생할 수 있다. 제조 공정 단계에서 발생하는 불량은 초기 불량(initial defect)이라 하고, 제품 사용 중에 발생하는 불량은 진행성 불량(progressive defect)이라 한다. 진행성 불량이 발생한 메모리 셀은 배드 셀(bad cell)로 될 수 있다.
도 6에서, 실선(A)은 문턱 전압 분포의 초기(initial) 상태를 보여주고, 점선(B)은 진행성 불량이 발생한 경우의 문턱 전압 분포를 보여준다. 초기 상태에서, 서로 이웃하는 프로그램 상태(program state)는 충분한 읽기 마진(read margin)을 확보하고 있다. 그러나 진행성 불량이 발생하면, 서로 이웃하는 프로그램 상태는 충분한 읽기 마진을 확보하지 못하고 서로 겹칠 수 있다. 이러한 진행성 불량은 데이터를 반복해서 쓰고 지우거나, 데이터를 반복해서 읽거나, 데이터를 쓰고 오랜 시간이 지난 경우에 발생할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치(도 1 참조, 1000)는 진행성 불량이 발생한 경우에, 메모리 블록 단위로 배드 블록 관리 동작을 수행하지 않고, 페이지 단위로 배드 페이지 관리 동작을 수행함으로, 데이터 손실을 줄이고 메모리를 효율적으로 사용할 수 있다.
Ⅱ. 배드 페이지 관리자가 배드 페이지 정보를 얻는 방법
도 1에 도시된 배드 페이지 관리자(1260)는 배드 페이지 관리 동작을 수행한다. 배드 페이지 관리자(1260)가 배드 페이지 관리 동작을 수행하기 위해서는, 배드 페이지에 관한 정보를 얻어야 한다. 이하에서는 배드 페이지 관리자(1260)가 배드 페이지 정보를 얻는 방법이 예시적으로 설명될 것이다.
도 7은 본 발명의 실시 예에 따른 데이터 저장 장치가 배드 페이지 정보를 얻는 방법을 설명하기 위한 도면이다. 도 7을 참조하면, 데이터 저장 장치(2001)는 플래시 메모리(2100)와 메모리 컨트롤러(2200)를 포함한다. 메모리 컨트롤러(2200)는 제어 유닛(2230)과 배드 페이지 관리자(2260)를 포함한다.
메모리 컨트롤러(2200)의 제어 유닛(2230)은 플래시 메모리(2100)로 프로그램 커맨드를 제공한다. 메모리 컨트롤러(2200)는 프로그램 커맨드(PGM command)와 더불어, 어드레스(ADDR)와 데이터(DATA)를 제공한다. 여기에서, 어드레스(ADDR)는 데이터를 저장할 페이지를 선택하기 위한 것이다.
플래시 메모리(2100)는 프로그램 커맨드에 응답하여 프로그램 동작을 수행한다. 도 7에서는 플래시 메모리(2100)의 내부에서 수행되는 프로그램 동작의 순서가 도시되어 있다.
S110 단계에서, 선택된 페이지에 대한 프로그램 동작이 실행된다. 선택된 워드 라인에는 프로그램 전압(Vpgm)이 제공되고, 비선택된 워드 라인에는 패스 전압(Vpass)이 제공된다. 그리고 선택된 스트링 선택 라인에는 전원 전압(Vcc)이 제공되고, 비선택된 스트링 선택 라인에는 접지 전압이 제공된다.
S120 단계에서, 프로그램 검증 동작이 수행되고, 프로그램 검증 결과로서 프로그램 패스인지가 판단된다. 선택된 워드 라인에는 프로그램 검증 전압(Vfy)이 제공되고, 비선택된 워드 라인에는 읽기 전압(Vread)이 제공된다. 여기에서, 읽기 전압(Vread)은 모든 메모리 셀을 턴 온 하기에 충분한 전압이다.
프로그램 패스가 아닌 경우에(No), S130 단계에서, 다음 프로그램 루프(next PGM loop)가 수행된다. S140 단계에서, 마지막 프로그램 루프(last PGM loop)인지가 판단된다. 마지막 프로그램 루프가 아닌 경우에(No), S110 단계부터 S130 단계가 반복적으로 수행된다.
S120 단계에서 프로그램 패스이거나 S140 단계에서 마지막 프로그램 루프인 경우에, 플래시 메모리(2100)는 메모리 컨트롤러(2200)로 프로그램 종료 신호(PGM end)를 제공한다. 배드 페이지 관리자(2260)는 프로그램 종료 신호에 응답하여 플래시 메모리(2100)로 상태 체크 신호를 제공한다.
플래시 메모리(2100)는 상태 체크 신호에 응답하여, 메모리 컨트롤러(2200)로 배드 페이지 정보(bad page information)를 제공한다. 여기에서, 배드 페이지 정보는 프로그램 루프의 횟수 등을 포함한다. 즉, 배드 페이지 관리자(2260)는 플래시 메모리(2100)의 최종 프로그램 루프 횟수를 이용하여 배드 페이지 정보를 얻을 수 있다.
플래시 메모리(2100)는 최대 프로그램 루프 횟수를 정하고 있다. 플래시 메모리(2100)가 허용하는 최대 프로그램 루프 횟수가 20회이고 20번째 프로그램 루프까지 계속해서 프로그램 페일이 나면, 플래시 메모리(2100)는 그 페이지에 대한 프로그램 동작을 종료하고 최종적으로 페일 처리를 한다. 만약 최대 프로그램 루프인 20회 이전에 프로그램 패스이면, 플래시 메모리(2100)는 최종 프로그램 루프 수를 메모리 컨트롤러(2200)로 제공한다.
배드 페이지 관리자(2260)는 배드 페이지로 관리하기 위한 기준 프로그램 루프 횟수 정보를 가지고 있다. 배드 페이지 관리자(2260)는 플래시 메모리(2100)로부터 제공된 최종 프로그램 루프 수와 내부적으로 가지고 있는 기준 프로그램 루프 수를 비교하고, 비교 결과로서 해당 페이지가 배드 페이지인지를 판단한다. 예를 들면, 최종 프로그램 루프 수(예를 들면, 18회)가 기준 프로그램 루프 수(예를 들면, 16회)보다 크면, 배드 페이지 관리자(2260)는 해당 페이지를 배드 페이지(bad page)로 판단할 수 있다.
배드 페이지 관리자(2260)는 플래시 메모리(2100)로부터 배드 페이지 정보를 얻고, 이를 기초로 하여 플래시 메모리(2100)에 대한 배드 페이지 관리 동작을 수행할 수 있다. 배드 페이지 관리자(2260)의 배드 페이지 관리(bad page management)는 이하에서 상세하게 설명될 것이다.
도 8은 본 발명의 실시 예에 따른 데이터 저장 장치가 배드 페이지 정보를 얻는 다른 예를 보여주는 블록도이다. 도 8을 참조하면, 데이터 저장 장치(2002)는 플래시 메모리(2100)와 메모리 컨트롤러(2200)를 포함한다. 메모리 컨트롤러(2200)는 제어 유닛(2230), ECC 회로(2250), 그리고 배드 페이지 관리자(2260)를 포함한다.
메모리 컨트롤러(2200)의 제어 유닛(2230)은 플래시 메모리(2100)로 읽기 커맨드를 제공한다. 메모리 컨트롤러(2200)는 읽기 커맨드(read command)와 더불어, 어드레스(ADDR)를 제공한다. 여기에서, 어드레스(ADDR)는 데이터를 읽을 페이지를 선택하기 위한 것이다.
플래시 메모리(2100)는 읽기 커맨드에 응답하여 읽기 동작을 수행한다. 도 8에서는 플래시 메모리(2100)의 내부에서 수행되는 읽기 동작의 순서가 간단하게 도시되어 있다.
S210 단계에서, 선택된 페이지에 대한 읽기 동작이 수행된다. 선택된 워드 라인에는 선택 읽기 전압(Vrd)이 제공되고, 비선택된 워드 라인에는 비선택 읽기 전압(Vread)이 제공된다. 여기에서, 비선택 읽기 전압(Vread)은 메모리 셀을 턴 온 하기에 충분한 전압이다. 그리고 선택된 스트링 선택 라인에는 전원 전압(Vcc)이 제공되고, 비선택된 스트링 선택 라인에는 접지 전압이 제공된다. S220 단계에서, 플래시 메모리(2100)는 읽기 데이터를 메모리 컨트롤러(2200)로 제공한다.
메모리 컨트롤러(2200)의 ECC 회로(2250)는 메모리 컨트롤러(2200)로부터 제공받은 읽기 데이터에 대한 에러 정정 동작(error correction operation)을 수행한다. ECC 회로(2250)는 최대 에러 정정 비트 수를 갖는다. 예를 들면, ECC 회로(2250)는 한 페이지 데이터에 대하여 40비트까지의 에러를 정정할 수 있다. ECC 회로(2250)는 40비트보다 많은 에러가 발생하는 경우에 그 페이지의 에러를 정정할 수 없다.
배드 페이지 관리자(2260)는 배드 페이지로 관리하기 위한 기준 에러 정정 비트 수 정보를 가지고 있다. 배드 페이지 관리자(2260)는 ECC 회로(2250)가 에러를 정정한 비트 수(이하, ECC 에러 정정 비트 수라 함)와 기준 에러 정정 비트 수를 비교하고, 비교 결과로서 해당 페이지가 배드 페이지인지를 판단할 수 있다. 예를 들면, ECC 에러 정정 비트 수(예를 들면, 34비트)가 기준 에러 정정 비트 수(예를 들면, 32회)보다 크면, 배드 페이지 관리자(2260)는 해당 페이지를 배드 페이지(bad page)로 판단할 수 있다.
배드 페이지 관리자(2260)는 ECC 회로(2250)로부터 배드 페이지 정보를 얻고, 이를 기초로 하여 플래시 메모리(2100)에 대한 배드 페이지 관리 동작을 수행할 수 있다. 도 7 및 도 8에서 설명한 바와 같이, 배드 페이지 관리자(2260)는 플래시 메모리(2100)로부터 배드 페이지 정보를 얻거나, 메모리 컨트롤러(2200) 내부로부터 배드 페이지 정보를 얻고, 플래시 메모리(2100)에 대한 배드 페이지 관리 (bad page management)를 수행할 수 있다.
Ⅲ. 배드 페이지 관리자의 배드 페이지 관리 방법
도 9는 도 5에 도시된 메모리 블록의 제 4 워드 라인을 상세하게 보여주는 회로도이다. 도 9를 참조하면, 제 4 워드 라인(WL4)에는 기판으로부터 동일 높이에 형성된 3개의 페이지(page41, page42, page43)가 연결된다. 각각의 페이지는 스트링 선택 라인(SSL1~SSL3)에 의해 구분된다.
페이지 41은 메모리 셀 a1, b1, c1으로 구성되고 제 1 스트링 선택 라인(SSL1)에 의해 선택된다. 페이지 42는 메모리 셀 a2, b2, c2로 구성되고 제 2 스트링 선택 라인(SSL2)에 의해 선택된다. 그리고 페이지 43은 메모리 셀 a3, b3, c3로 구성되고 제 3 스트링 선택 라인(SSL3)에 의해 선택된다. 예로서, 페이지 41이 배드 페이지(bad page)라고 가정하자. 이 경우에 메모리 셀 a1, b1, c1 중에서 적어도 하나는 배드 셀(bad cell)이다.
배드 페이지 관리자(도 1 참조, 1260)는 배드 페이지(예를 들면, page41)와 동일 워드 라인(WL4)을 공유하는 나머지 페이지(page42, page43)를 위크 페이지(weak page)로 관리한다. 이 경우에, 배드 페이지 관리자(1260)는 배드 페이지(page41)를 사용하지 않도록 관리하고, 위크 페이지(page42, page43)를 읽기 동작 등에 한해서만 제한적으로 사용하도록 관리할 수 있다. 배드 페이지 관리자(1260)는 배드 페이지 관리(bad page management)를 위해 배드 페이지 관리 테이블을 가질 수 있다.
도 10은 도 9에 도시된 메모리 블록의 배드 페이지 관리 테이블을 예시적으로 보여주는 도면이다. 배드 페이지 관리자(도 1 참조, 1260)는 페이지 단위로 배드 페이지 관리 동작을 수행하기 위하여 배드 페이지 관리 테이블(bad page management table)을 갖는다.
도 10을 참조하면, 배드 페이지 관리 테이블에는 각각의 워드 라인에 대한 페이지 번호(page number)가 표시된다. 각각의 워드 라인에 연결된 페이지들은 스트링 선택 라인에 의해 구분된다. 제 1 워드 라인(WL1)에는 페이지 11, 12, 13이 연결되어 있다. 페이지 11은 제 1 스트링 선택 라인(SSL1)에 의해 선택되고, 페이지 12는 제 2 스트링 선택 라인(SSL2)에 의해 선택되며, 페이지 13은 제 3 스트링 선택 라인(SSL3)에 의해 선택된다.
배드 페이지 관리자(1160)가 배드 페이지 정보를 기초로 하여 제 4 워드 라인(WL4)에 연결된 페이지 41을 배드 페이지(bad page)로 판단하면, 페이지 41에 배드 페이지 마크(B로 표기됨)를 표시한다. 그리고 배드 페이지 관리자(1160)는 배드 페이지 41과 워드 라인을 공유하는 나머지 페이지(page42, page43)에 위크 페이지 마크(W로 표기됨)를 표시한다.
배드 페이지 관리자(1160)는 배드 페이지 관리 테이블을 참조로 하여, 배드 페이지 또는 위크 페이지에 대한 쓰기, 읽기, 소거 동작 등을 제어한다. 예를 들어, 배드 페이지(page41)에 대한 쓰기 또는 읽기 요청이 있는 경우에, 배드 페이지 관리자(1160)는 배드 페이지에 대한 읽기나 쓰기 동작 등을 금지할 수 있다. 이 경우에, 배드 페이지 관리자(1160)는 배드 페이지(page41)에 대한 쓰기 동작 등을 수행하기 전에 카피백(copy back) 동작 등을 통해 다른 페이지로 데이터를 옮길 수 있다. 위크 페이지(예를 들면, page42)의 경우에, 배드 페이지 관리자(1160)는 쓰기 동작을 금지하고 읽기 동작만을 허용하거나, 위크 페이지에 대한 사용 횟수를 제한할 수 있다.
앞에서 설명한 바와 같이, 동일 높이에 형성되는 메모리 셀은 비슷한 셀 특성을 보인다. 그리고 동일 워드 라인을 공유하는 메모리 셀은 프로그램 전압(Vpgm)이나 패스 전압(Vpass), 읽기 전압(Vread), 소거 전압(Verase) 등의 고전압을 함께 입력받기 때문에 동일한 셀 스트레스(cell stress)를 받는다. 따라서 동일 워드 라인에 연결된 하나의 페이지가 배드 페이지로 되면, 나머지 페이지도 배드 페이지로 될 가능성이 크다. 이러한 이유로 인해 배드 페이지 관리자(1160)는 배드 페이지와 동일 높이에 형성되고 동일 워드 라인에 연결되는 페이지를 위크 페이지로 관리한다.
도 11은 동일 높이에 형성되지만 워드 라인을 공유하지 않는 페이지를 갖는 3차원 플래시 메모리를 보여주는 회로도이다. 도 11을 참조하면, 기판으로부터 동일 높이에 형성된 4개의 페이지가 연결된다. 각각의 페이지는 스트링 선택 라인(SSL1~SSL4)에 의해 구분된다.
페이지 41은 메모리 셀 a1, b1, c1으로 구성되고 제 1 스트링 선택 라인(SSL1)에 의해 선택된다. 페이지 42는 메모리 셀 a2, b2, c2로 구성되고 제 2 스트링 선택 라인(SSL2)에 의해 선택된다. 페이지 43은 메모리 셀 a3, b3, c3로 구성되고 제 3 스트링 선택 라인(SSL3)에 의해 선택된다. 페이지 44는 메모리 셀 a4, b4, c4로 구성되고 제 4 스트링 선택 라인(SSL4)에 의해 선택된다. 여기에서, 페이지 41과 페이지 43은 제 4a 워드 라인(WL4a)에 연결되고, 페이지 42와 페이지 44는 제 4b 워드 라인(WL4b)에 연결된다.
배드 페이지 관리자(도 1 참조, 1260)는 배드 페이지(예를 들면, page41)와 동일 워드 라인(WL4a)을 공유하는 나머지 페이지(page43)만을 위크 페이지(weak page)로 관리할 수 있다. 또한, 배드 페이지 관리자(1160)는 배드 페이지(page41)와 동일 높이에 있는 나머지 페이지(page42, page43, page44)를 위크 페이지(weak page)로 관리할 수 있다. 이 경우에, 배드 페이지 관리자(1260)는 배드 페이지(page41)와 동일 워드 라인(WL4a)에 연결되는 위크 페이지(page43)와 다른 워드 라인(WL4b)에 연결되는 위크 페이지(page42, page44)를 구분하여 배드 페이지 관리 동작을 수행할 수 있다.
도 12 및 도 13은 도 11에 도시된 메모리 블록의 배드 페이지 관리 테이블을 예시적으로 보여주는 도면이다. 도 12 및 도 13을 참조하면, 제 4a 워드 라인(WL4a)에는 페이지 41과 43이 연결되어 있다.
페이지 41은 제 1 스트링 선택 라인(SSL1)에 의해 선택되고, 페이지 43은 제 3 스트링 선택 라인(SSL3)에 의해 선택된다. 제 4b 워드 라인(WL4b)에는 페이지 42와 44가 연결되어 있다. 페이지 42는 제 2 스트링 선택 라인(SSL2)에 의해 선택되고, 페이지 44는 제 4 스트링 선택 라인(SSL4)에 의해 선택된다.
도 12를 참조하면, 배드 페이지 관리자(1160)가 배드 페이지 정보를 기초로 하여 제 4a 워드 라인(WL4a)에 연결된 페이지 41을 배드 페이지(bad page)로 판단하면, 페이지 41에 배드 페이지 마크(B로 표기됨)를 표시한다. 그리고 배드 페이지 관리자(1160)는 배드 페이지 41과 워드 라인을 공유하는 나머지 페이지(page43)에 위크 페이지 마크(W로 표기됨)를 표시한다.
동일 워드 라인을 공유하는 메모리 셀은 읽기 전압(Vread) 등의 고전압을 함께 입력받기 때문에 동일한 셀 스트레스(cell stress)를 받는다. 따라서 동일 워드 라인에 연결된 하나의 페이지가 배드 페이지로 되면, 나머지 페이지도 배드 페이지로 될 가능성이 크다. 이러한 이유로 인해 배드 페이지 관리자(1160)는 배드 페이지와 동일 워드 라인에 연결되는 페이지를 위크 페이지로 관리한다.
도 13을 참조하면, 배드 페이지 관리자(1160)는 배드 페이지(page41)와 동일 워드 라인(WL4a)에 연결되는 위크 페이지(page43)에 제 1 위크 페이지 마크(W1로 표기됨)를 표시하고, 다른 워드 라인(WL4b)에 연결되는 위크 페이지(page42, page44)에 제 2 위크 페이지 마크(W2로 표기됨)를 표시할 수 있다. 동일 높이에 형성되는 메모리 셀은 비슷한 셀 특성을 가질 수 있기 때문에, 배드 페이지 관리자(1160)는 배드 페이지와 다른 워드 라인에 연결되지만 동일 높이에 형성되는 페이지를 위크 페이지로 관리할 수 있다.
배드 페이지 관리자(1160)는 배드 페이지 관리 테이블을 참조로 하여, 배드 페이지와 제 1 및 제 2 위크 페이지에 대한 쓰기, 읽기, 소거 동작 등을 구분하여 제어할 수 있다. 예를 들어, 배드 페이지 관리자(1160)는 배드 페이지(page41)에 대해서는 읽기나 쓰기 동작 등을 금지하고, 제 1 위크 페이지(page43)에 대해서는 읽기 동작만을 허용하며, 제 2 위크 페이지(page42, page44)에 대해서는 싱글 레벨 셀(SLC)로 사용하도록 제어할 수 있다.
Ⅳ. 배드 페이지 관리자의 메모리 블록 소거 관리 방법
플래시 메모리(도 2 참조, 1100)는 소거 동작 시에 워드 라인(WLs)에 0V의 전압을 인가하고, 기판(SUB)에 약 20V의 소거 전압(Verase)을 인가한다. 소거 동작 후에는 메모리 셀의 문턱 전압이 소거 상태(도 6 참조, E0)로 되었는지를 판단하기 위한 소거 검증 동작이 수행된다. 소거 검증 동작 시에 배드 페이지(bad page)로 인해 소거 검증 결과가 항상 페일인 것으로 판단될 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치(도 1 참조, 1000)는 소거 검증 동작 시에 배드 페이지에 연결된 워드 라인(이하, 배드 워드 라인이라 함)에 소정의 전압(예를 들면, Vread)을 인가함으로, 배드 워드 라인으로 인해 소거 검증 페일(erase verify fail)이 발생하는 것을 막을 수 있다. 배드 페이지 관리자(도 1 참조, 1260)는 앞에서 설명한 배드 페이지 정보를 통해 배드 워드 라인 정보를 얻을 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치의 메모리 블록 소거 관리 방법을 설명하기 위한 순서도이다.
S310 단계에서, 플래시 메모리(1100)는 배드 워드 라인 정보를 읽어온다. 플래시 메모리(1100)는 여러 가지 방법으로 배드 워드 라인 정보를 읽어 올 수 있다. 예를 들면, 메모리 컨트롤러(1200)가 플래시 메모리(1100)로 소거 커맨드를 제공하기 전에, 배드 페이지 관리자(1260)가 배드 워드 라인 정보를 플래시 메모리(1100)로 제공할 수 있다. 다른 예로는, 플래시 메모리(1100)가 배드 워드 드라인 정보를 미리 저장하고 있고, 소거 커맨드를 받은 후에 내부에 저장한 배드 워드 라인 정보를 읽을 수 있다.
S320 단계에서, 플래시 메모리(1100)는 소거 커맨드에 응답하여 메모리 블록에 대한 소거 동작을 수행한다. 플래시 메모리(1100)는 워드 라인(WL1~WL8)에 약 0V의 전압을 인가하고, 기판(SUB)에 약 20V의 소거 전압(Verase)을 인가한다.
S330 단계에서, 소거 동작 후에는 메모리 셀의 문턱 전압이 소거 상태(도 6 참조, E0)로 되었는지를 판단하기 위한 소거 검증 동작이 수행된다. 이때 플래시 메모리(1100)는 배드 워드 라인(bad WL)을 제외한 나머지 워드 라인에 소거 검증 전압(erase verify voltage)을 제공한다. 배드 워드 라인에는 소거 검증 페일을 막기 위한 전압(예를 들면, Vread)이 제공된다.
S340 단계에서, 플래시 메모리(1100)는 소거 검증 결과가 패스인지를 판단한다. 패스가 아닌 경우에는 소거 동작이 다시 수행된다(S320). 패스인 경우에는 소거 동작이 종료된다.
도 15 내지 도 17은 소거 검증 동작 시에 워드 라인에 제공되는 소거 검증 전압을 설명하기 위한 도면이다.
도 15는 배드 워드 라인이 하나인 경우에 각각의 워드 라인에 제공되는 소거 검증 전압을 보여준다. 소거 검증 동작 시에, 배드 워드 라인(WL4)에는 소거 검증 결과가 항상 패스로 되기에 충분한 전압(예를 들면, Vread)이 제공된다. 나머지 워드 라인(WL1~WL3, WL5~WL8)에는 제 1 소거 검증 전압(EV1)이 제공된다. 도 17을 참조하면, 배드 워드 라인(WL4)에 제공되는 소거 검증 전압(Vread)은 약 4V이고, 나머지 워드 라인에 제공되는 제 1 소거 검증 전압(EV1)은 약 1V이다.
도 16은 배드 워드 라인이 여러 개인 경우에 각각의 워드 라인에 제공되는 소거 검증 전압을 보여준다. 배드 워드 라인의 수가 많아지면 소거 검증 결과가 실제와 다르게 나타날 수 있다. 따라서 배드 워드 라인의 수나 위치에 따라, 나머지 워드 라인에 제공되는 소거 검증 전압이 달라질 수 있다.
도 16을 참조하면, 배드 워드 라인은 제 4, 5, 7 워드 라인(WL4, WL5, WL7)이다. 소거 검증 동작 시에, 배드 워드 라인(WL4, WL5, WL7)에는 읽기 전압(Vread)이 제공되고, 나머지 워드 라인(WL1~WL3, WL6, WL8)에는 제 2 소거 검증 전압(EV2)이 제공된다. 제 2 소거 검증 전압(EV2)은 도 15에 도시된 제 1 소거 검증 전압(EV1)과 다를 수 있다.
도 17을 참조하면, 배드 워드 라인(WL4, WL5, WL7)에 제공되는 읽기 전압(Vread)은 약 4V이고, 나머지 워드 라인(WL1~WL3, WL6, WL8)에 제공되는 제 2 소거 검증 전압(EV2)은 약 0.9V이다. 배드 워드 라인의 수가 많아지면 소거 동작 시 메모리 셀의 문턱 전압 분포 특성이 나빠질 수 있기 때문에, 문턱 전압 분포의 정확도를 높이기 위해 제 2 소거 검증 전압(EV2)을 제 1 소거 검증 전압(EV1)보다 낮게 설정한다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 데이터 저장 장치(도 1 참조, 1000)는 메모리 블록 단위로 배드 블록 관리 동작을 수행하지 않고, 페이지 단위로 배드 페이지 관리 동작을 수행함으로, 데이터 손실을 줄이고 메모리를 효율적으로 사용할 수 있다. 배드 페이지 관리자(1260)는 플래시 메모리(1100)로부터 배드 페이지 정보를 얻거나, 메모리 컨트롤러(1200) 내부로부터 배드 페이지 정보를 얻고, 플래시 메모리(1100)에 대한 배드 페이지 관리 동작(bad page management operation)을 수행할 수 있다.
배드 페이지 관리자(1260)는 배드 페이지 관리(bad page management)를 위해 배드 페이지 관리 테이블을 가질 수 있다. 배드 페이지 관리자(1160)는 배드 페이지와 동일 높이에 형성되고 동일 워드 라인에 연결되는 페이지를 위크 페이지로 관리한다. 한편, 본 발명의 실시 예에 따른 데이터 저장 장치(도 1 참조, 1000)는 소거 검증 동작 시에 배드 페이지에 연결된 워드 라인(이하, 배드 워드 라인이라 함)에 소정의 전압(예를 들면, Vread)을 인가함으로, 배드 워드 라인으로 인해 소거 검증 페일(erase verify fail)이 발생하는 것을 막을 수 있다.
Ⅴ. 적용 예
본 발명의 실시 예에 따른 데이터 저장 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 데이터 저장 장치는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 여기에서, 플래시 메모리(3230)는 앞에서 설명한 3차원 플래시 메모리로 구현된다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 19는 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 19를 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.
SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 플래시 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다.
복수의 플래시 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 20을 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 20은 도 19 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 그리고 버퍼 메모리(4215)를 포함한다.
NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 플래시 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(4213)는 플래시 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 플래시 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.
중앙 처리 장치(4214)는 호스트(4100, 도 17 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 플래시 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리(4201~420n)의 동작을 제어한다.
버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 플래시 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다.
도 21은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 21을 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 데이터 저장 장치 1100: 플래시 메모리
1110: 메모리 셀 어레이 1120: 어드레스 디코더
1130: 페이지 버퍼 회로 1140: 데이터 입출력 회로
1150: 전압 발생기 1151: 프로그램 전압 발생기
1152: 패스 전압 발생기 1153: 선택 라인 전압 발생기
1160: 제어 로직

Claims (25)

  1. 기판과 수직 방향으로 형성되는 셀 스트링을 갖는 플래시 메모리; 및
    상기 플래시 메모리의 배드 페이지 정보를 얻고, 상기 배드 페이지 정보를 기초로 페이지 단위로 배드 페이지 관리 동작을 수행하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 플래시 메모리의 배드 페이지, 그리고 상기 배드 페이지와 워드 라인을 공유하는 나머지 페이지(이하, 위크 페이지라 함)에 대해서 배드 페이지 관리 동작을 수행하는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 플래시 메모리의 소거 검증 동작 시에, 상기 배드 페이지 정보를 참조하여 배드 워드 라인에 인가하는 소거 검증 전압을 제어하는 데이터 저장 장치.
  3. 제 2 항에 있어서,
    상기 배드 워드 라인에 인가하는 소거 검증 전압은 소거 검증 결과가 항상 패스로 판단되는 전압인 데이터 저장 장치.
  4. 제 2 항에 있어서,
    상기 메모리 컨트롤러는 상기 배드 워드 라인의 수에 따라, 상기 배드 워드 라인을 제외한 나머지 워드 라인에 인가되는 소거 검증 전압을 조절하는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 플래시 메모리의 소거 검증 동작 시에, 상기 배드 페이지 정보를 참조하여 배드 워드 라인에 대한 소거 검증 동작을 제외하는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 소거 커맨드를 제공하기 전에 배드 워드 라인 정보를 상기 플래시 메모리로 제공하고, 상기 플래시 메모리는 상기 배드 워드 라인 정보를 참조하여 배드 워드 라인에 인가하는 소거 검증 전압을 제어하는 데이터 저장 장치.
  7. 제 1 항에 있어서,
    상기 플래시 메모리는 소거 동작 시에 내부에 저장된 배드 워드 라인 정보를 읽고 배드 워드 라인에 인가하는 소거 검증 전압을 제어하는 데이터 저장 장치.
  8. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 배드 페이지 관리 동작을 수행하기 위한 배드 페이지 관리자를 포함하는 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 배드 페이지 관리자는 상기 플래시 메모리의 프로그램 루프 횟수를 통해 상기 배드 페이지 정보를 얻는 데이터 저장 장치.
  10. 제 8 항에 있어서,
    상기 배드 페이지 관리자는 상기 메모리 컨트롤러 내의 ECC 회로를 통해 상기 배드 페이지 정보를 얻는 데이터 저장 장치.
  11. 제 8 항에 있어서,
    상기 배드 페이지 관리자는 배드 페이지 관리 테이블을 이용하여, 상기 배드 페이지와 상기 위크 페이지로 관리하는 데이터 저장 장치.
  12. 제 8 항에 있어서,
    상기 배드 페이지 관리자는 배드 페이지 관리 테이블을 이용하여, 상기 배드 페이지와 동일한 높이에 형성되는 페이지를 위크 페이지로 관리하는 데이터 저장 장치.
  13. 제 12 항에 있어서,
    상기 배드 페이지 관리자는 상기 배드 페이지와 동일한 워드 라인에 연결되는 페이지를 제 1 위크 페이지로 관리하고, 다른 워드 라인에 연결되는 페이지를 제 2 위크 페이지로 관리하는 데이터 저장 장치.
  14. 제 1 항에 있어서,
    상기 플래시 메모리와 상기 메모리 컨트롤러는 메모리 카드로 구현되는 데이터 저장 장치.
  15. 제 1 항에 있어서,
    상기 플래시 메모리와 상기 메모리 컨트롤러는 SSD로 구현되는 데이터 저장 장치.
  16. 기판과 수직 방향으로 형성되는 셀 스트링을 갖는 플래시 메모리를 제어하기 위한 메모리 컨트롤러에 있어서,
    상기 플래시 메모리와 데이터를 주고 받기 위한 플래시 인터페이스;
    상기 플래시 메모리의 동작을 제어하기 위한 제어 유닛; 및
    상기 플래시 메모리의 배드 페이지 정보를 얻고, 상기 배드 페이지 정보를 기초로 페이지 단위로 배드 페이지 관리 동작을 수행하기 위한 배드 페이지 관리자를 포함하되,
    상기 배드 페이지 관리자는 상기 플래시 메모리의 배드 페이지, 그리고 상기 배드 페이지와 워드 라인을 공유하는 위크 페이지에 대해서 배드 페이지 관리 동작을 수행하는 메모리 컨트롤러.
  17. 제 16 항에 있어서,
    상기 배드 페이지 관리자는 상기 플래시 메모리의 프로그램 루프 횟수를 통해 상기 배드 페이지 정보를 얻는 메모리 컨트롤러.
  18. 제 16 항에 있어서,
    상기 플래시 메모리로부터 읽은 데이터의 에러를 정정하기 위한 ECC 회로를 더 포함하고, 상기 배드 페이지 관리자는 상기 ECC 회로로부터 상기 배드 페이지 정보를 얻는 메모리 컨트롤러.
  19. 제 16 항에 있어서,
    상기 배드 페이지 관리자는 소거 동작 시에 배드 워드 라인 정보를 상기 플래시 메모리로 제공하고, 상기 플래시 메모리는 상기 배드 워드 라인 정보를 참조하여 배드 워드 라인에 인가하는 소거 검증 전압을 제어하는 메모리 컨트롤러.
  20. 제 16 항에 있어서,
    상기 배드 페이지 관리자는 소거 동작 시에 배드 워드 라인 정보를 상기 플래시 메모리로 제공하고, 상기 플래시 메모리는 배드 워드 라인의 수에 따라 상기 배드 워드 라인을 제외한 나머지 워드 라인에 인가되는 소거 검증 전압을 조절하는 메모리 컨트롤러.
  21. 기판과 수직 방향으로 형성되는 셀 스트링을 갖는 플래시 메모리를 제어하기 위한 메모리 컨트롤러의 배드 페이지 관리 방법에 있어서,
    상기 플래시 메모리의 배드 페이지 정보를 얻는 단계; 및
    상기 배드 페이지 정보를 기초로 페이지 단위로 배드 페이지 관리 동작을 수행하는 단계를 포함하되,
    상기 메모리 컨트롤러는 상기 플래시 메모리의 배드 페이지, 그리고 상기 배드 페이지와 워드 라인을 공유하는 위크 페이지에 대해서 배드 페이지 관리 동작을 수행하는 배드 페이지 관리 방법.
  22. 제 21 항에 있어서,
    상기 메모리 컨트롤러는 상기 플래시 메모리의 프로그램 루프 횟수를 통해 상기 배드 페이지 정보를 얻는 배드 페이지 관리 방법.
  23. 제 21 항에 있어서,
    상기 메모리 컨트롤러는 ECC 회로로부터 상기 배드 페이지 정보를 얻는 배드 페이지 관리 방법.
  24. 제 21 항에 있어서,
    상기 메모리 컨트롤러는 배드 페이지 관리 테이블을 이용하여 상기 배드 페이지와 상기 위크 페이지로 관리하는 배드 페이지 관리 방법.
  25. 제 21 항에 있어서,
    상기 메모리 컨트롤러는 소거 동작 시에 배드 워드 라인 정보를 상기 플래시 메모리로 제공하고, 상기 플래시 메모리는 상기 배드 워드 라인 정보를 참조하여 배드 워드 라인에 인가하는 소거 검증 전압을 제어하는 배드 페이지 관리 방법.
KR1020130040221A 2013-04-12 2013-04-12 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법 KR102083547B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130040221A KR102083547B1 (ko) 2013-04-12 2013-04-12 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법
US14/073,155 US9418753B2 (en) 2013-04-12 2013-11-06 Method of operating memory controller and data storage device including memory controller
CN201410148555.0A CN104103318B (zh) 2013-04-12 2014-04-14 操作存储控制器的方法和包括存储控制器的数据存储设备
US15/219,742 US9588714B2 (en) 2013-04-12 2016-07-26 Method of operating memory controller and data storage device including memory controller

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130040221A KR102083547B1 (ko) 2013-04-12 2013-04-12 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법

Publications (2)

Publication Number Publication Date
KR20140123230A true KR20140123230A (ko) 2014-10-22
KR102083547B1 KR102083547B1 (ko) 2020-03-02

Family

ID=51687588

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130040221A KR102083547B1 (ko) 2013-04-12 2013-04-12 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법

Country Status (2)

Country Link
US (2) US9418753B2 (ko)
KR (1) KR102083547B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180110708A (ko) * 2017-03-29 2018-10-11 삼성전자주식회사 스토리지 장치 및 배드 블록 지정 방법
KR20190030269A (ko) * 2017-09-13 2019-03-22 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법
WO2020076560A1 (en) * 2018-10-12 2020-04-16 Micron Technology, Inc. Reactive read based on metrics to screen defect prone memory blocks
KR20200132674A (ko) * 2019-05-15 2020-11-25 웨스턴 디지털 테크놀로지스, 인코포레이티드 백그라운드 소거를 이용한 솔리드-스테이트 드라이브 기록 성능 향상

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455048B2 (en) * 2013-06-28 2016-09-27 Sandisk Technologies Llc NAND flash word line management using multiple fragment pools
WO2015092879A1 (ja) * 2013-12-18 2015-06-25 株式会社 東芝 半導体記憶装置
KR102116671B1 (ko) * 2014-07-30 2020-06-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법
KR102342849B1 (ko) 2015-03-04 2021-12-23 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
TWI575531B (zh) * 2015-08-10 2017-03-21 慧榮科技股份有限公司 存取快閃記憶體模組的方法及相關的快閃記憶體控制器與記憶裝置
US9619321B1 (en) * 2015-10-08 2017-04-11 Seagate Technology Llc Internal copy-back with read-verify
KR102437591B1 (ko) * 2015-12-03 2022-08-30 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법 및 메모리 컨트롤러의 동작 방법
KR102449337B1 (ko) * 2015-12-14 2022-10-04 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법
KR102435873B1 (ko) * 2015-12-18 2022-08-25 삼성전자주식회사 스토리지 장치 및 그것의 리드 리클레임 방법
KR102654308B1 (ko) * 2018-11-26 2024-04-04 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR102637478B1 (ko) 2018-12-05 2024-02-15 삼성전자주식회사 오픈 채널 솔리드 스테이트 드라이브, 이를 포함하는 비휘발성 메모리 시스템 및 오픈 채널 솔리드 스테이트 드라이브의 파워 로스 프로텍션 방법
KR102159255B1 (ko) 2019-01-25 2020-09-23 삼성전자 주식회사 에어 갭을 갖는 3차원 플래시 메모리 및 그 제조 방법
KR20220072284A (ko) 2020-11-25 2022-06-02 에스케이하이닉스 주식회사 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법
WO2023272548A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Data protection for three-dimensional nand memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161459A1 (en) * 2007-12-20 2009-06-25 Agere Systems Inc. Dynamic Random Access Memory With Low-Power Refresh
KR20120120769A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 메모리와 메모리 콘트롤러를 포함하는 메모리 시스템, 및 이의 동작방법
KR20130068915A (ko) * 2011-12-16 2013-06-26 삼성전자주식회사 메모리 시스템 및 그 동작 제어 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3076195B2 (ja) 1994-04-27 2000-08-14 日本電気株式会社 不揮発性半導体記憶装置
US5615148A (en) 1995-03-28 1997-03-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
KR970003247A (ko) 1995-06-30 1997-01-28 김주용 플래쉬 메모리소자의 소거방법
US6958940B2 (en) 2002-02-28 2005-10-25 Renesas Technology Corp. Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
US7391654B2 (en) 2005-05-11 2008-06-24 Micron Technology, Inc. Memory block erasing in a flash memory device
JP4828938B2 (ja) 2005-12-28 2011-11-30 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US7551492B2 (en) 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100781041B1 (ko) 2006-11-06 2007-11-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 동작 제어 방법
KR100826653B1 (ko) 2007-04-06 2008-05-06 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 소거검증 방법
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US10073626B2 (en) * 2013-03-15 2018-09-11 Virident Systems, Llc Managing the write performance of an asymmetric memory system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090161459A1 (en) * 2007-12-20 2009-06-25 Agere Systems Inc. Dynamic Random Access Memory With Low-Power Refresh
KR20120120769A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 메모리와 메모리 콘트롤러를 포함하는 메모리 시스템, 및 이의 동작방법
KR20130068915A (ko) * 2011-12-16 2013-06-26 삼성전자주식회사 메모리 시스템 및 그 동작 제어 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180110708A (ko) * 2017-03-29 2018-10-11 삼성전자주식회사 스토리지 장치 및 배드 블록 지정 방법
KR20190030269A (ko) * 2017-09-13 2019-03-22 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법
WO2020076560A1 (en) * 2018-10-12 2020-04-16 Micron Technology, Inc. Reactive read based on metrics to screen defect prone memory blocks
US11216349B2 (en) 2018-10-12 2022-01-04 Micron Technology, Inc. Reactive read based on metrics to screen defect prone memory blocks
US11914490B2 (en) 2018-10-12 2024-02-27 Micron Technology, Inc. Reactive read based on metrics to screen defect prone memory blocks
KR20200132674A (ko) * 2019-05-15 2020-11-25 웨스턴 디지털 테크놀로지스, 인코포레이티드 백그라운드 소거를 이용한 솔리드-스테이트 드라이브 기록 성능 향상

Also Published As

Publication number Publication date
US20160335027A1 (en) 2016-11-17
US9588714B2 (en) 2017-03-07
US20140310448A1 (en) 2014-10-16
US9418753B2 (en) 2016-08-16
KR102083547B1 (ko) 2020-03-02

Similar Documents

Publication Publication Date Title
KR102083547B1 (ko) 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법
KR102609130B1 (ko) 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치
KR102302187B1 (ko) 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
US9564229B2 (en) Nonvolatile memory device and method of programming the same
KR102355580B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
US9466381B2 (en) Semiconductor device
KR101891164B1 (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
US9627388B2 (en) Memory system having overwrite operation control method thereof
CN106847339B (zh) 存储器装置及其操作方法
US20150355845A1 (en) Memory systems that support read reclaim operations and methods of operating same to thereby provide real time data recovery
CN108694977B (zh) 储存装置及其操作方法
US9514830B2 (en) Non-volatile memory device, memory system including the same, and method of operating the same
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
TW201640649A (zh) 包含虛擬記憶體單元的半導體記憶體裝置和操作其之方法
KR20140031556A (ko) 플래시 메모리를 포함하는 플래시 메모리 시스템 및 그것의 비정상 워드 라인 검출 방법
KR102267046B1 (ko) 스토리지 장치 및 배드 블록 지정 방법
KR20150015578A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
US9589640B2 (en) Data storage device including nonvolatile memory device and operating method thereof
KR20170076883A (ko) 메모리 시스템 및 그의 동작방법
KR20170076878A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
CN104103318B (zh) 操作存储控制器的方法和包括存储控制器的数据存储设备
US10672481B2 (en) Semiconductor memory device and operating method thereof
CN108986861B (zh) 对非易失性存储器装置进行编程的方法
CN106205695B (zh) 半导体器件及其操作方法
TW201601156A (zh) 半導體裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant