CN109716439A - 用于以电流积分感测产生概率信息的设备及方法 - Google Patents

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Abstract

本发明揭示用于使用电流积分产生用于错误校正的概率信息的方法及设备。实例方法包括：基于第一感测阈值感测第一多个存储器单元；响应于感测所述第一多个单元，使第一组概率信息与所述第一多个存储器单元相关联；基于第二感测阈值感测第二多个存储器单元；响应于感测所述第二多个存储器单元，使第二组概率信息与所述第二多个存储器单元相关联；及至少部分基于第一值及第二值而对所述第一多个存储器单元及所述第二多个存储器单元执行错误校正操作。

Description

用于以电流积分感测产生概率信息的设备及方法
背景技术
低密度奇偶校验(LDPC)码对于存储器装置中的错误校正来说正变得日益普遍。LDPC码是一种类别的逼近信道容量码(capacity approaching code)，能够在给定特定错误校正码(ECC)码率的情况下实现理论上最高可校正原始位错误率(RBER)。基于置信度传播解码对大多数LDPC码进行解码。置信度传播解码意味着LDPC解码器使用每一位的概率或“软”信息以基于码的约束来估计特定位错误的可能性。概率信息可表示为对数似然比(LLR)的形式，所述LLR使用对数尺度来表达经感测的位的所谓值是所述位的实际值的置信度。在许多存储器装置中，如果硬读取操作(简单地感测单元且传回从单元感测的数据)失败，这意味着LDPC解码器指示在解码之后一或多个单元可能具有错误位，那么单元经感测额外次数以便根据软输入LDPC码解码器执行解码。通过对被读取的每一存储器单元执行多次读取选通，针对LDPC解码器产生概率信息以便确定并校正数据中的错误位。基于概率信息及/或经感测位，LDPC解码器可重建有效码字且恢复在经由有噪声信道(noisy channel)传输时丢失的数据。
发明内容
根据一个方面，一种方法包括基于第一感测阈值感测第一多个存储器单元。响应于感测第一多个单元，将第一多个存储器单元的部分识别为具有存储于其上的在电压的第一范围内的电压。基于第二感测阈值感测第二多个存储器单元。响应于感测第二多个存储器单元，将第二多个存储器单元的部分识别为具有存储于其上的在电压的第二范围内的电压。至少部分基于电压的经识别第一范围及经识别第二范围而对第一多个存储器单元及第二多个存储器单元执行错误校正操作。
根据另一方面，一种方法包括确定第一存储器单元具有低于第一感测电压的阈值电压。响应于确定第一存储器单元的阈值电压低于第一感测电压，产生与第一存储器单元相关联的概率信息。至少部分基于概率信息而对第一存储器单元执行错误校正操作。
根据另一方面，一种设备包括多个存储器单元，每一存储器单元经配置以存储多个逻辑状态。感测电路经配置以确定具有在逻辑状态之间的过渡电压的范围内的单元阈值的多个存储器单元的数目。计数器电路经配置以存储具有在逻辑状态之间的过渡电压的范围内的单元阈值的存储器单元的数目。
根据进一步方面，一种方法包括对多个存储器单元执行粗略感测操作，其中粗略感测操作检测具有第一逻辑状态的存储器单元的第一子集。使第一概率信息与存储器单元的第一子集相关联。对多个存储器单元执行精细感测操作，其中精细感测操作检测具有第一逻辑状态的存储器单元的第二子集。使第二概率信息与存储器单元的第二子集相关联且至少部分基于第一概率信息及第二概率信息而对多个存储器单元执行错误校正。
附图说明
图1是根据本发明的实施例的包含存储器装置的运算系统的框图。
图2是根据本发明的实施例的存储器阵列的示意图。
图3是根据本发明的实施例的实例感测电路。
图4是说明根据本发明的实施例的产生针对2位多电平存储器单元的下部页的单侧概率信息的图表。
图5是说明根据本发明的实施例的产生针对2位多电平存储器单元的下部页的双侧概率信息的图表。
图6是说明根据本发明的实施例的产生针对2位多电平存储器单元的上部页的单侧概率信息的图表。
图7是说明根据本发明的实施例的产生针对2位多电平存储器单元的上部页的双侧概率信息的图表。
图8说明根据本发明的实施例的用于使用电流积分产生概率信息的方法。
图9是根据本发明的实施例的存储器的框图。
具体实施方式
下文中陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将清楚，可在无这些特定细节的情况下实践本发明的实施例。此外，本文中描述的本发明的特定实施例通过实例提供且不应用于将本发明的范围限制于这些特定实施例。在其它例子中，尚未详细展示众所周知的电路、控制信号、时序协议及软件操作以避免不必要地混淆本发明。
如上文中论述，许多LDPC码依赖于概率信息以便解码从存储器检索的数据。典型存储器装置通过对被读取的每一单元执行多次读取选通而提取概率信息。基于在多次读取选通期间从单元读取的值，可构造概率信息。举例来说，如果特定单元保留通过全部多次读取选通的相同值或若干值，那么概率信息可指示单元具有具与经感测值相同的实际值的强可能性。替代地，如果从单元读取的值在多次读取选通期间改变，那么概率信息可指示从单元读取的值可能是错误的。基于所使用选通的数目及单元读出每一可能值的次数，如果需要，那么可产生一系列概率信息以便确保单元被校正。执行多次读取选通对于存储器性能具有若干不利副作用。执行多次选通花费时间，且多次读取选通所要求的额外时间负面地影响存储器响应时间、延时及与时序要求的相符性。执行多次读取选通可增大存储器装置的功率消耗。由于每一读取选通产生单独的读取数据，因此必须通过存储器接口传送的数据的数量增加，这可负面地影响接口带宽及延时。
图1是根据本发明的实施例的包含主机102及存储器装置104的运算系统(大体上指定为100)的框图。存储器装置104可包含控制电路106。控制电路106可包含LDPC解码器电路108及LDPC编码器电路110。存储器装置104可进一步包含经由有噪声信道118耦合到控制电路106的存储器阵列112。存储器阵列112可包含多个存储器单元(参见图2)、感测电路114及耦合到所述感测电路114的计数器电路116。
主机102可为(例如)基于处理器的系统，例如膝上型计算机、智能电话、服务器计算机、桌面计算机、平板计算机、个人数字助理，或能够与存储器装置104通信的任何其它电子装置。
存储器装置104可大体上为任何类型的存储器装置，其经配置以使用LDPC码(或使用概率信息的类似码)来执行ECC且经配置以使用电流积分技术来感测单元，如下文中进一步详细描述。控制电路106可大体上为经配置以从主机102接收命令、引导存储器阵列112的存储器操作(例如，读取及写入命令)、且在适当的情况下响应于所接收命令(例如，响应于读取命令)而提供数据到主机的任何电路、装置或其它系统。LDPC编码器电路110可为经配置以根据LDPC码对数据进行编码以供存储于存储器阵列110中的电路、装置或系统。LDPC解码器电路108可为经配置以根据LDPC码规则基于通过感测电路114提供的概率信息而对从存储器阵列112接收的数据执行解码操作的电路、装置或系统。所属领域的技术人员将了解，LDPC编码器电路110及LDPC解码器电路108可基于用于对数据进行编码的特定LDPC编码方案以若干不同方式实施。
存储器阵列112可大体上为能够使用电流积分技术感测的任何类型的存储器阵列。举例来说，存储器阵列112可包含多个NAND快闪存储器单元。多个NAND快闪存储器单元可为单电平单元(SLC)或多电平单元(MLC)。感测电流114可经配置以使用电流积分技术来感测存储器阵列112中的一或多个单元以产生指示存储于所述一或多个单元上的值的感测数据。可使用感测数据来产生用于使用LDPC解码器电路110执行LDPC解码操作的概率信息。下文中关于图3进一步详细描述实例感测电路。计数器电路116可为经配置以维持具有关于通过单元存储的位的值的高不确定性的单元的计数的电路。
在操作中，主机102可提供命令到控制电路106，请求存储于存储器阵列112中的数据。控制电路106可指示存储器阵列112传回所请求数据。感测电路114可使用电流积分技术来感测存储所请求数据的单元以产生概率信息。基于感测操作的结果，存储器阵列112可经由有噪声信道118将所请求数据及相关联概率信息传回到控制电路106。基于所接收数据，控制电路106可用LDPC解码器电路108对数据进行解码且使用通过感测电路114提供的概率信息来校正任何错误位。感测电路114还可在计数器电路116中记录经确定为处于或接近用于感测操作的阈值电压的经感测单元的数目。如果计数器电路116中的单元的数目超过阈值，那么可通过感测电路114执行额外感测以精细化概率信息且改进在LDPC解码操作期间的码字校正的概率。
图2是根据本发明的实施例的存储器阵列(大体上指定为212)的示意图。存储器阵列212包含多个存储器单元202、多个字线204(1)到204(N)、多个位线206(1)到206(N)、感测电路214及计数器电路216。存储器阵列212可经实施为图1的存储器阵列112。存储器单元202中的每一者可为(例如)MLC NAND快闪存储器单元。还可使用其它类型的存储器单元。位线206(1)到206(N)中的每一者可包含串联耦合到感测电路214的多个存储器单元202。存储器单元202的相应栅极可耦合到字线204(1)到204(N)中的一者。在各种实施例中，字线204(1)到204(N)中的每一者可耦合到位线206(1)到206(N)中的每一者的存储器单元202。
存储器单元202中的每一者可具有存储于其上的电荷。存储于每一存储器单元202上的电荷的数量可指示若干逻辑状态中的一者。举例来说，经配置以存储两个位的多电平存储器单元可具有四个可能逻辑状态(例如，11、01、00及10)。由于每一逻辑状态的各种电荷区域彼此相邻，因此当检测到存储器单元202接近逻辑电平之间的阈值电压时，较不确定所述存储器单元202处于正确逻辑状态。因此，存在存储器单元202错误且必须在LDPC解码操作期间校正的较大概率。由于存储于存储器单元202上的电荷的数量基于逻辑状态而变化，因此单元在感测操作期间放电的速率还基于存储器单元202的逻辑状态而变化。在电流积分感测期间，可执行经配置以在不同时间检测存储于存储器单元202上的值以确定存储器单元202是否具有存储于其上的给定值的多次感测操作。举例来说，大幅高于针对特定逻辑状态的阈值的存储器单元202将在感测操作期间更快地放电。因此，与其它存储器单元202相比，可在感测操作中更早地检测这些存储器单元202。具有接近阈值的存储电荷的存储器单元202将在感测操作期间更缓慢地放电。因此，在稍后时间执行第二感测操作以检测接近阈值电压的存储器单元202。
感测电路214可经配置以使用电流积分技术来感测存储于存储器单元202中的值且提供概率信息到控制电路(参见图1)以用于LDPC解码操作中。感测电路214可执行若干感测操作(例如，2次)。举例来说，感测电路214可经配置以执行希望检测存储器单元202的第一感测操作，所述存储器单元202处于第一逻辑状态且充分高于待检测逻辑状态与相邻逻辑状态之间的过渡电压，使得存储器单元202具有在正确逻辑状态中被感测的高概率。第一感测操作可为“粗略”感测操作，意味着第一感测操作经配置以检测充分高于阈值使得存储器单元不太可能是错误的的存储器单元202。因此，在粗略感测操作期间检测的存储器单元202可与指示经感测单元不太可能有错误的概率信息(例如，高LLR)相关联。第二感测操作可为“精细”感测操作，其经配置以感测具有存储于其上的接近相邻逻辑状态之间的过渡电压的电荷的单元。与在粗略感测操作期间感测的单元相比较，在精细感测操作期间检测的存储器单元202可具有是错误的的增大可能性。因此，在精细感测操作期间检测的存储器单元202可具有与其相关联的较低LLR以在LDPC解码操作期间使用。下文中关于图3进一步详细描述感测电路214的操作。计数器电路216可维持处于或接近给定值的阈值电压的经感测存储器单元202的数目的计数。如果存储于计数器电路216中的存储器单元202的数目超过阈值，那么可通过感测电路214对存储器单元202执行额外感测操作以便获取更精细化概率信息以用于LDPC解码操作中，如下文中关于图8描述。
图3是根据本发明的实施例的实例感测电路(大体上指定为314)。感测电路314可经实施为图2的感测电路214或图1的感测电路114。感测电路314大体上包含电流检测器电路302、跳变点选择器电路304及计数器电路306。
电流检测器电路302检测流过一或多个位线的单元电流。在各种实施例中，电流检测器电路可将位线预充电到预定电压。接着，预定电压可通过耦合到位线的存储器单元放电，从而产生单元电流ICELL。单元电流取决于单元上的电压。如上文中论述，单元可为其中不同逻辑状态取决于存储于单元上的电压的多电平单元。界定逻辑状态之间的边界的特定电压电平可大体上被称为阈值电压。与具有存储于其上的接近阈值电压的电压的单元相比，具有存储于其上的充分低于阈值电压的电压的单元可更快地放电。因此，通过改变电流检测器电路302检测单元电流的时间，感测电路314可确定单元电压是否低于感测电压。
电流检测器电路302可包含感测锁存器，所述感测锁存器响应于选通信号而检测具有低于感测电压的单元电压的单元。通过使用多个选通信号检测单元，如在电流积分中常见，单元可经识别为处于或接近逻辑状态之间的阈值电压。举例来说，如果电流检测器电路302在第一时间检测单元电流，那么电流检测器电路302可确定具有低于第一值的单元电压的单元。响应于在第二时间的选通信号而执行的第二感测操作可检测具有介于第一值与第二值之间的单元电压的单元。因此，通过执行随时间间隔开的多次检测，电流检测电路可基于对应于存储于单元上的电压的所检测单元电流识别单元并将单元分类到各种电压范围中。跳变点选择器电路304确定电流检测器电路302何时检测单元电流。跳变点选择器电路304可经配置以使用电流积分技术起始单元电流检测。即，跳变点选择器电路304可指示电流检测器电路302执行第一粗略感测操作以检测具有存储于其上的不接近逻辑电平之间的阈值的电压的单元。对于粗略感测操作，跳变点选择器电路304可指示电流检测器电路按低于逻辑电平之间的阈值电压的第一感测电压执行第一感测操作。接着，跳变点选择器电路304可指示电流检测器电路执行第二精细感测操作以检测具有存储于其上的处于或接近逻辑电平之间的阈值电压的电压的单元。对于精细感测操作，跳变点选择器电路304可指示电流检测器电路302按等于逻辑状态之间的阈值电压的第二感测电压执行感测操作。
计数器电路306可为可存储处于或接近逻辑电平之间的电压阈值的所检测单元的数目的任何类型的存储器电路(例如寄存器)。即，计数器电路306存储通过精细感测操作检测的单元的数目。如果处于或接近阈值电压的所检测单元的数目，那么跳变点选择器电路可指示电流检测器电路执行另一感测操作以检测具有存储于其上的介于第二感测电压与大于阈值电压的第三感测电压之间的电压的单元。
通过第一选通信号检测的存储器单元可与指示所检测存储器单元不接近逻辑状态之间的过渡电压且因此所检测逻辑电平不太可能是错误的的概率信息相关联。举例来说，值可为相对于经确定为接近阈值的单元的大LLR。所属领域的技术人员将了解，其是单元之间的LLR的相对值而非LLR值的绝对值，其与概率ECC方法相关。在已感测存储器单元(例如，以第一选通信号)之后，可抑制单元，使得存储器单元在后续选通期间将不被感测，且通过已感测存储器单元汲取的电流将不产生可影响可在后续选通信号期间被感测的存储器单元的噪声。选通信号产生器338可经配置以在第二时间产生第二选通信号。在第一选通信号与第二选通信号之间，较接近逻辑状态之间的过渡电压的额外存储器单元可能已充分放电到感测锁存器332的跳变点。可通过第二选通信号检测这些存储器单元。通过第二选通信号检测的存储器单元可与概率信息相关联，所述概率信息指示在特定逻辑电平下检测存储器单元，但存在通过第二选通信号检测的存储器单元含有必须在LDPC解码操作期间校正的错误的相对较高概率(与通过第一选通信号检测的存储器单元相比较)。因此，第二值可为相对较低LLR值。
尽管上文中描述两个选通信号，但可使用额外选通信号来产生可将单元划分成的更精确界定区域。举例来说，可使用三个选通来界定三个区域：高LLR区域；中LLR区域；及低LLR区域。对于MLC，可使用额外选通信号来检测多个逻辑状态之间的阈值。下文中关于图4到7描述经配置以存储两个位的感测MLC的实例。
图4是根据本发明的实施例的2位多电平存储器单元的阈值电压的图表。图表的水平轴表示存储器单元的阈值电压。垂直轴具有与存储器单元处于具有特定阈值电压的给定逻辑状态的概率相关联的任意单元。图4展示四个区域。每一区域与经配置以存储两个位的存储器单元的不同逻辑状态相关联。四个可能逻辑状态是11、01、00及10。存储器单元可被认为具有两个页：上部页及下部页。每一页与存储器单元的一个位相关联且可具有0或1的逻辑值。如本文中使用，在提及2位存储器单元时，上部页逻辑值是第一逻辑值且下部页逻辑值是第二逻辑值。每一逻辑状态经说明为具有相对较高中心区域及接近逻辑状态之间的边界的相对较低区域的曲线。曲线的高度与存储器单元处于所述特定逻辑状态的概率相关联。
图4进一步包含在对应于感测具有对应于存储器单元的特定逻辑状态的两个不同阈值电压S1及S2的单元的两个不同时间获取的两个选通信号。在图4的实施例中，选通信号经配置以确定存储器单元的下部页具有1的逻辑值的相对可能性。即，两个选通信号S1及S2可确定存储器单元处于逻辑状态11或01中的一者的可能性。下文中关于图6及7进一步详细描述经配置以检测上部页的逻辑值的选通信号。如上文中关于图3描述，选通信号可经定时以检测存储器单元的不同阈值电压，其对应于不同逻辑状态。参考图4，第一选通信号S1可为检测存储器单元是否具有具含1的逻辑值的下部页位的高概率的粗略感测操作的部分。如果存储器单元的阈值电压低于感测电压(即，图4中的区域A)，那么存储器单元可被认为具有处于状态11或01中的一者的高概率。指示所述结果的高LLR值可与存储器单元相关联。
如果存储器单元尚未通过第一选通信号S1充分放电，那么可使用第二选通信号S2来第二次感测存储器单元。第二选通信号S2可经定时以感测具有处于或接近逻辑状态01与00之间的过渡电压的阈值电压的单元。由于第二选通信号S2可仅感测具有低于S2电压的阈值的单元且在第二选通信号期间抑制具有小于第一选通信号电压S1的阈值的存储器单元，因此仅在第二选通信号期间检测的存储器单元处于图4的区域B中。由于这些存储器单元接近逻辑状态01与00之间的过渡电压，因此存在存储器单元是错误的(例如，存储器单元被感测为处于逻辑状态01，但应被感测为逻辑状态00)的较大概率。因此，可将相对较低LLR值指派给经感测存储器单元。可在LDPC操作期间使用低LLR值以校正所请求数据中的一或多个错误位。在第一选通信号S1及第二选通信号S2中的一者期间未被检测的存储器单元可被认为处于图4的区域C中且具有0的下部页逻辑值(即，处于逻辑状态00或10)。
在一些实施例中，存储器阵列(例如，存储器阵列112或212)可经配置以计数并存储经确定为处于区域B中(即，处于或接近逻辑状态之间的过渡电压且因此更可能是错误的)的存储器单元的数目。可将区域B中的存储器单元的数目存储于计数器电路(例如，计数器电路116或216)中。可比较经确定为处于区域B中的单元的数目与存储器单元的预定阈值数目。如果区域B中的存储器单元的数目超过存储器单元的阈值数目，那么可执行额外感测操作以通过检测接近逻辑状态之间的过渡电压，但具有比第二选通信号S2更大的阈值电压的单元而产生针对逻辑状态之间的给定过渡电压的双侧概率信息。
图5是说明根据本发明的实施例的产生针对2位多电平存储器单元的下部页的双侧概率信息的图表。当通过第二选通信号确定为处于区域B中的存储器单元的数目超过存储器单元的阈值数目时，还可抑制区域B中的存储器单元，且可产生第三选通信号S3以感测具有介于第二选通信号电压S2与第三选通信号电压S3之间的阈值电压的存储器单元。值选通信号电压S3可经选择为高于图5的区域D中的逻辑状态01与00之间的过渡电压。因此，通过第三选通信号检测的存储器单元经感测为处于逻辑状态00，但存在经感测存储器单元中的一或多者是错误的增大概率。因此，相对较低LLR可与在第三选通信号S3期间感测的存储器单元相关联。可在LDPC解码操作期间使用LLR以校正经感测存储器单元中的一或多个错误位。通过第三选通信号S3产生的概率信息可被视为“双侧”概率信息，这是因为在三个选通信号期间检测的存储器单元提供针对逻辑状态之间的过渡电压的两个侧上的可能具有是错误的的增大概率的单元的信息。
图6是说明根据本发明的实施例的产生针对2位多电平存储器单元的上部页的单侧概率信息的图表。用于产生针对2位多电平存储器单元的上部页的单侧信息的一般操作类似于上文中关于图4中的下部页论述的操作。然而，存储器单元的逻辑状态可经定义使得必须检测两个单独阈值以产生概率信息。即，逻辑状态11与01之间的第一过渡电压可具有第一阈值电压，且逻辑状态00与10之间的第二过渡电压可具有第二阈值电压。因此，可产生总计四个选通信号S4到S7以感测存储器单元且产生概率信息。类似于图4，第四选通信号S4可检测具有低于第四选通信号电压S4的阈值的存储器单元。通过第四选通信号S4检测的存储器单元(例如，图6的区域E中的存储器单元)可与指示存储器单元不太可能是错误的的相对较高LLR相关联。可抑制经检测存储器单元以防止其在后续选通信号期间的检测。
可产生第五选通信号S5以检测具有介于第四选通信号电压S4与第五选通信号电压S5之间的单元阈值(即，在图6中的区域F中)的存储器单元。通过第五选通信号S5检测的存储器单元可与指示经检测存储器单元处于或接近逻辑状态11与01之间的过渡电压的相对较低LLR相关联，且可能是错误的且需要在LDPC解码操作期间校正。如同下部页，区域F中的单元的数目可经计数且与存储器单元的阈值数目相比较。如果区域F中的存储器单元的数目大于阈值，那么可执行额外感测操作以产生双侧概率信息，如下文中关于图7论述。一旦检测，便可抑制区域F中的存储器单元，使得其在后续选通信号期间不被检测。
可产生第六选通信号S6以检测介于选通信号电压S5与选通信号电压S6之间(即，在图6中的区域G中)的存储器单元。即，经检测单元经感测以具有0的上部页逻辑值(即，处于逻辑状态01或00)。通过第六选通信号S6检测的存储器单元可与指示存储器单元不太可能是错误的的LLR相关联，这是因为其经检测单元阈值并不接近逻辑状态00与01之间的过渡电压。可抑制在第六选通信号S6期间检测的单元以防止其在后续选通信号期间被感测。可产生第七选通信号S7以检测具有介于第六选通信号电压S6与第七选通信号电压S7之间的阈值电压(即，在图7中的区域H中)的存储器单元。经检测存储器单元可与指示经检测存储器单元可能是错误的的相对较低LLR值相关联，这是因为其具有处于或接近逻辑状态00与01之间的过渡电压的阈值电压。此外，通过第七选通信号S7检测的存储器单元的数目可经计数且与存储器单元的阈值数目比较。如果存储器单元的数目超过存储器单元的阈值数目，那么可执行额外感测操作以产生双侧概率信息，如下文中关于图7论述。
图7是说明根据本发明的实施例的产生针对2位多电平存储器单元的上部页的双侧概率信息的图表。如上文中论述，如果在区域F及/或H内检测的存储器单元的数目超过存储器单元的阈值数目，那么可执行额外感测操作以产生针对存储器单元的双侧概率信息。举例来说，如果经确定为处于区域F中的存储器单元的数目超过存储器单元的阈值数目，那么可产生第八选通信号以检测具有介于第五选通信号电压S5与第八选通信号电压S8之间的阈值(即，图7中的区域J)的存储器单元。经确定以具有区域J中的阈值电压的存储器单元可经感测为处于逻辑状态01且与指示经检测单元可能是错误的且在LDPC解码操作期间要求校正的LLR值相关联。类似地，如果经确定为处于区域H中的存储器单元的数目超过存储器单元的阈值数目，那么可产生第九选通信号S9以检测具有介于第七选通信号电压S7与第九选通信号电压S9之间的阈值电压(即，在图7中的区域K中)的存储器单元。区域K中的存储器单元可经感测为处于逻辑状态10且与指示存储器单元可能是错误的且在LDPC解码操作期间要求校正的LLR值相关联。在感测操作期间未被检测的存储器单元被认为处于逻辑状态10且与指示存储器单元不太可能是错误的的LLR值相关联。
图8说明根据本发明的实施例的用于使用电流积分识别落在不同阈值范围内的存储器单元的方法(大体上指定为800)。一般来说，可使用在方法800的操作中识别的范围来指派针对存储器单元中的两个逻辑状态之间的过渡电压的单侧及/或双侧概率信息。举例来说，在图4到7的实施例中，可使用方法800来识别不同范围中的单元以产生逻辑状态11与01、01与00及/或00与10之间的单侧及/或双侧概率信息。通过方法800产生的信息可用于概率ECC解码操作中，例如LDPC解码操作或可利用软输入信息来校正经接收码字中的错误的其它错误校正方法。出于清楚及简化的目的，参考图2的存储器阵列212及检测2位MLC的下部页逻辑值的图5的感测操作来论述方法800的操作。
在操作802中，感测电路214以第一阈值感测存储器单元202。举例来说，感测电路214可产生经配置以检测具有低于第一选通信号电压S1的阈值(即，图5中的区域A)的存储器单元202的第一选通信号S1。第一选通信号S1可具有低于逻辑状态01与00之间的阈值电压的第一选通信号电压。在操作804中，感测电路214识别落在阈值电压的第一范围中的单元且可抑制经感测单元，使得其在未来感测操作期间不被检测。所识别单元可(例如)具有存储于其上的小于第一阈值的电压的电压。在一些实施例中，控制器电路106可将软信息(例如LLR值或其它概率信息)指派给在操作804中识别的单元。在其中选通信号电压低于逻辑状态01与00之间的阈值电压的实施例中，LLR值可指示经感测单元不太可能是错误的且因此不太可能在后续LDPC解码操作期间要求校正。
在操作806中，感测电路214以第二阈值感测存储器单元202。由于抑制以第一阈值感测的存储器单元，因此未以第二阈值检测所述单元。举例来说，感测电路214可产生第二选通信号S2以检测具有介于第一选通信号电压S1与第二选通信号电压S2之间的阈值(即，图5中的区域B)的存储器单元。在一些实施例中，第二阈值可为处于或接近逻辑状态01与00之间的阈值电压。即，操作806的感测操作检测具有存储于其上的接近逻辑状态之间的阈值的电压且因此更可能在解码操作期间要求校正的存储器单元。在操作808中，感测电路214识别调入阈值电压的第二范围的单元。举例来说，感测电路214可识别在操作806中感测且具有存储于其上的介于第一阈值与第二阈值之间的电压的单元。在一些实施例中，控制器电路106可将软信息(例如LLR值或其它概率信息)指派给在操作806中识别的单元。举例来说，控制电路106可指派指示存在第二范围中识别的单元将在ECC解码操作期间要求校正的增大可能性的LLR值。此外，可抑制经感测单元以防止其在后续感测操作期间被检测。
在决策框810中，感测电路可确定在操作808中经识别为落在第二范围中的单元的数目是否超过存储器单元的阈值数目。在图2的实施例中，在操作808中经识别为落在第二范围中的单元的数目可经计数且存储于计数器电路216中。可比较存储于计数器电路216中的值与单元的预定阈值数目以确定是否应执行额外感测以产生针对具有接近逻辑状态01与00之间的过渡电压的阈值的存储器单元的更精确概率信息。如果经识别为落在第二范围中的存储器单元的数目超过单元的阈值数目(决策框810，“是”分支)，那么在操作812中以第三阈值感测存储器单元202。由于抑制在操作802及806中的前两次感测操作期间被检测的存储器单元202，因此未通过第三感测操作感测所述单元。举例来说，感测电路212可产生第三选通信号S3以检测具有介于第二选通信号电压S2与第三选通信号电压S3之间的阈值(即，图5中的区域D)的存储器单元202。
在操作814中，感测电路212识别落在第三范围内的存储器单元。举例来说，感测电路202可识别具有存储于其上的介于第二阈值与第三阈值之间的电压的存储器单元。举例来说，经识别存储器单元可具有存储于其上的介于第二选通信号电压S2与第三选通信号电压S3之间的电压。控制电路106可将LLR值或其它软信息指派给在操作814中识别的存储器单元。第三LLR值可为指示在第三感测操作期间检测的存储器单元202可能是错误的且可能在LDPC解码操作期间要求校正的概率信息。在操作816中，剩余存储器单元(例如，在操作802到814中未被检测的存储器单元)经识别为落在第四范围中。控制电路106可指派将第四LLR值指派给在第一、第二或第三感测操作的任一者期间未被检测的剩余存储器单元202。第四LLR值可指示剩余存储器单元202具有0的下部页逻辑值且存储器单元202不太可能是错误的。
图9说明根据本发明的实施例的包含存储器装置100的设备。存储器装置100包含具有经配置以存储数据的多个存储器单元的存储器阵列960。可在阵列中通过使用各种信号线、字线(WL)及/或位线(BL)来存取存储器单元。存储器单元可为非易失性存储器单元(例如NAND或NOR快闪存储器单元、相变存储器单元)，或可大体上为任何类型的存储器单元。存储器阵列960的存储器单元可经布置成存储器阵列架构。举例来说，在一个实施例中，存储器单元经布置成3D交叉点架构。在其它实施例中，可使用其它存储器阵列架构，举例来说，单电平交叉点架构等等。存储器单元可为经配置以针对数据的一个位存储数据的单电平单元。存储器单元还可为经配置以针对数据的一个以上位存储数据的多电平单元。
可通过数据选通总线(未展示)传输数据选通信号DQS。可使用DQS信号来提供针对数据到存储器装置100或从存储器装置100的传送的时序信息。I/O总线928连接到I/O控制电路920，所述I/O控制电路920在I/O总线928与内部数据总线922、内部地址总线924及/或内部命令总线926之间路由数据信号、地址信息信号及其它信号。地址寄存器925可由I/O控制电路920提供待临时存储的地址信息。I/O控制电路920通过状态寄存器总线932耦合到状态寄存器934。可由I/O控制电路920响应于提供到存储器装置100的读取状态命令而提供由状态寄存器934存储的状态位。状态位可具有相应值以指示存储器及其操作的各种方面的状态条件。
存储器装置100还包含控制逻辑910，所述控制逻辑910在外部或通过命令总线926接收若干控制信号938以控制存储器装置100的操作。可使用任何适当接口协议来实施控制信号938。举例来说，控制信号938可为基于引脚的(如在动态随机存取存储器及快闪存储器(例如，NAND快闪存储器)中常见)，或基于操作码。实例控制信号938包含时钟信号、读取/写入信号、时钟启用信号等。命令寄存器936耦合到内部命令总线926以存储通过I/O控制电路920接收的信息且将所述信息提供到控制逻辑910。控制逻辑910可通过状态寄存器总线932进一步存取状态寄存器934(例如)以随着状态条件变化而更新状态位。控制逻辑910可经配置以将内部控制信号提供到存储器装置100的各种电路。举例来说，响应于接收存储器存取命令(例如，读取、写入)，控制逻辑910可提供内部控制信号以控制各种存储器存取电路以执行存储器存取操作。在存储器存取操作期间使用各种存储器存取电路，且存储器存取电路可大体上包含电路，例如行及列解码器、电荷泵电路、信号线驱动器、数据及高速缓冲存储器寄存器、I/O电路以及其它电路。
地址寄存器925将块-行地址信号提供到行解码器940且将列地址信号提供到列解码器950。可使用行解码器940及列解码器950来选择存储器单元的块用于存储器操作(例如，读取及写入操作)。行解码器940及/或列解码器950可包含经配置以将偏压信号提供到存储器阵列960中的信号线中的一或多者的一或多个信号线驱动器。列解码器950及/或行解码器940可包含经配置以感测存储器阵列960的一或多个存储器单元且产生与存储器阵列960的存储器单元相关联的概率信息以在ECC解码操作期间使用的感测电路(例如感测电路114、214及/或314)，如上文中关于图1到8描述。
数据I/O电路970包含经配置以基于从控制逻辑910接收的信号而促进I/O控制电路920与存储器阵列960之间的数据传送的一或多个电路。在各种实施例中，数据I/O电路970可包含一或多个寄存器、缓冲器，及用于管理存储器阵列960与I/O控制电路920之间的数据传送的其它电路。举例来说，在写入操作期间，I/O控制电路920通过I/O总线928接收待写入的数据且经由内部数据总线922将所述数据提供到数据I/O电路970。数据I/O电路970在通过行解码器940及列解码器950指定的位置处基于由控制逻辑910提供的控制信号而将数据写入到存储器阵列960。在读取操作期间，数据I/O电路在通过行解码器940及列解码器950指定的地址处基于由控制逻辑910提供的控制信号而从存储器阵列960读取数据。数据I/O电路经由内部数据总线922将读取数据提供到I/O控制电路。接着，I/O控制电路920在I/O总线928上提供读取数据。
所属领域的一般技术人员将进一步了解，结合本文中揭示的实施例描述的各种说明性逻辑块、配置、模块、电路及算法步骤可经实施为电子硬件、通过处理器执行的计算机软件或所述两者的组合。各种说明性组件、块、配置、模块、电路及步骤已在上文中大体上针对其功能性进行描述。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但此类实施方案决策不应解释为导致背离本发明的范围。
提供所揭示实施例的先前描述以使所属领域的技术人员能够制作或使用所揭示实施例。所属领域的技术人员将容易明白这些实施例的各种修改，且本文中定义的原理可应用于其它实施例而不背离本发明的范围。因此，本发明并不希望限于本文中展示的实施例，而应符合可能与如先前描述的原理及新颖特征一致的最宽范围。

Claims (25)

1.一种方法，其包括：
基于第一感测阈值感测第一多个存储器单元；
响应于感测所述第一多个单元，将所述第一多个存储器单元的部分识别为具有存储于其上的在电压的第一范围内的电压；
基于第二感测阈值感测第二多个存储器单元；
响应于感测所述第二多个存储器单元，将所述第二多个存储器单元的部分识别为具有存储于其上的在电压的第二范围内的电压；及
至少部分基于电压的所述经识别第一范围及所述经识别第二范围而对所述第一多个存储器单元及所述第二多个存储器单元执行错误校正操作。
2.根据权利要求1所述的方法，其进一步包括：
确定所述第二多个存储器单元的所述部分中的存储器单元的数目；
确定所述第二多个存储器单元的所述部分中的存储器单元的所述数目是否超过阈值；
响应于所述第二多个存储器单元的所述部分中的存储器单元的所述数目超过所述阈值，基于第三感测阈值感测第三多个存储器单元；及
识别具有存储于其上的在电压的第三范围内的电压的所述第三多个存储器单元的部分。
3.根据权利要求1所述的方法，其进一步包括：
使第一概率信息与所述第一多个存储器单元的所述部分相关联；
使第二概率信息与所述第二多个存储器单元的所述部分相关联，其中所述第一概率信息及所述第二概率信息指示所述第一多个存储器单元及所述第二多个存储器单元的所述部分中的存储器单元是错误的的可能性。
4.根据权利要求3所述的方法，其中所述第一概率信息及所述第二概率信息中的至少一者包括对数似然比。
5.根据权利要求1所述的方法，其中所述错误校正操作包含软输入ECC解码操作。
6.根据权利要求1所述的方法，其进一步包括：
在感测所述第二多个存储器单元之前抑制所述第一多个存储器单元的所述部分。
7.一种方法，其包括：
确定第一存储器单元具有低于第一感测电压的阈值电压；
响应于确定所述第一存储器单元的所述阈值电压低于所述第一感测电压，产生与所述第一存储器单元相关联的概率信息；及
至少部分基于所述概率信息而对所述第一存储器单元执行错误校正操作。
8.根据权利要求7所述的方法，其进一步包括：
抑制所述第一存储器单元，使得所述存储器单元在后续感测操作中不被检测。
9.根据权利要求8所述的方法，其进一步包括：
确定第二存储器单元具有大于所述第一感测电压且低于第二感测电压的阈值电压；
响应于确定所述第二存储器单元的所述阈值电压大于所述第一感测电压且低于所述第二感测电压，产生与所述第二存储器单元相关联的第二概率信息。
10.根据权利要求9所述的方法，其中所述第二概率信息指示相较于所述第一存储器单元，所述第二存储器单元具有是错误的更高概率。
11.根据权利要求10所述的方法，其中所述第一存储器单元及所述第二存储器单元是多电平存储器单元。
12.根据权利要求10所述的方法，其中第二感测阈值指示介于所述第二存储器单元的两个逻辑状态之间的过渡电压。
13.一种设备，其包括：
多个存储器单元，每一存储器单元经配置以存储多个逻辑状态；
感测电路，其经配置以确定具有在所述逻辑状态之间的过渡电压的范围内的单元阈值的所述多个存储器单元的数目；
计数器电路，其经配置以存储具有在所述逻辑状态之间的所述过渡电压的所述范围内的单元阈值的存储器单元的所述数目。
14.根据权利要求13所述的设备，控制电路经配置以基于所述单元阈值处于逻辑状态之间的所述过渡电压的所述范围内而使所述数目个存储器单元的每一存储器单元与概率信息相关联。
15.根据权利要求13所述的设备，其中所述计数器电路进一步经配置以确定所述多个存储器单元的所述数目是否超过阈值；其中
其中所述感测电路进一步经配置以确定具有在所述逻辑状态之间的所述过渡电压的第二范围内的单元阈值的所述多个存储器单元的数目。
16.根据权利要求13的设备，其进一步包括：
控制电路，其经配置以至少部分基于所述概率信息而对所述多个存储器单元执行错误校正码解码操作。
17.根据权利要求16所述的设备，其中所述错误校正码支持软输入解码。
18.根据权利要求13所述的设备，其中所述感测电路经配置以使用电流积分来确定具有在所述逻辑状态之间的所述过渡电压的所述范围内的所述单元阈值的所述多个存储器单元的所述数目。
19.一种方法，其包括：
对多个存储器单元执行粗略感测操作，其中所述粗略感测操作检测具有第一逻辑状态的存储器单元的第一子集；
使第一概率信息与存储器单元的所述第一子集相关联；
对所述多个存储器单元执行精细感测操作，其中所述精细感测操作检测具有所述第一逻辑状态的存储器单元的第二子集；
使第二概率信息与存储器单元的所述第二子集相关联；及
至少部分基于所述第一概率信息及所述第二概率信息而对所述多个存储器单元执行错误校正。
20.根据权利要求19所述的方法，其中所述粗略感测操作及所述精细感测操作检测多电平存储器单元的下部页的逻辑状态。
21.根据权利要求19所述的方法，其进一步包括：
对所述多个存储器单元执行第二粗略感测操作，其中所述第二粗略感测操作检测具有第二逻辑状态的存储器单元的第三子集；
使第三概率信息与存储器单元的所述第三子集相关联；
对所述多个存储器单元执行第二精细感测操作，其中所述第二精细感测操作检测具有所述第二逻辑状态的存储器单元的第四子集；及
使第四概率信息与存储器单元的所述第四子集相关联。
22.根据权利要求21所述的方法，其进一步包括：
对所述多个存储器单元执行第三粗略感测操作，其中所述第三粗略感测操作检测具有第三逻辑状态的存储器单元的第五子集；
使第五概率信息与存储器单元的所述第五子集相关联；
对所述多个存储器单元执行第三精细感测操作，其中所述第三精细感测操作检测具有所述第三逻辑状态的存储器单元的第六子集；及
使第六概率信息与存储器单元的所述第六子集相关联。
23.根据权利要求22所述的方法，其进一步包括：
识别存储器单元的第七子集，其中存储器单元的所述第七子集具有第四逻辑状态；及
使第七概率信息与存储器单元的所述第七子集相关联。
24.根据权利要求23所述的方法，其中执行所述错误校正进一步基于所述第三概率信息、所述第四概率信息、所述第五概率信息、所述第六概率信息及所述第七概率信息。
25.根据权利要求22所述的方法，其中所述第二粗略感测操作及所述第三粗略感测操作以及所述第二精细感测操作及所述第三精细感测操作检测多电平存储器单元的上部页的逻辑状态。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10289484B2 (en) 2016-09-16 2019-05-14 Micron Technology, Inc. Apparatuses and methods for generating probabilistic information with current integration sensing
US10553277B2 (en) * 2016-11-21 2020-02-04 SK Hynix Inc. Cross point array type phase change memory device and method of driving the same
TWI721842B (zh) * 2020-03-27 2021-03-11 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
US11899589B2 (en) 2021-06-22 2024-02-13 Samsung Electronics Co., Ltd. Systems, methods, and devices for bias mode management in memory systems
US11562790B1 (en) 2021-06-30 2023-01-24 Micron Technology, Inc. Systems and methods for adaptive self-referenced reads of memory devices

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120069674A1 (en) * 2010-09-20 2012-03-22 Samsung Electronics Co., Ltd. Flash memory device and related program verification method
US20130135927A1 (en) * 2011-11-30 2013-05-30 Sandisk Technologies Inc. Systems and methods of decoding data using soft bits at a non-binary decoder that uses probabilistic decoding
CN103186490A (zh) * 2011-12-28 2013-07-03 苹果公司 模拟存储单元中的优化的阈值搜索
CN103493139A (zh) * 2011-03-14 2014-01-01 美光科技公司 用于数据感测的方法、装置和系统
US20140082440A1 (en) * 2012-09-07 2014-03-20 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
CN104282340A (zh) * 2014-09-30 2015-01-14 华中科技大学 一种固态盘闪存芯片阈值电压感知方法及系统
US20150178156A1 (en) * 2013-12-24 2015-06-25 SK Hynix Inc. Memory system
US20160225440A1 (en) * 2013-09-12 2016-08-04 The-Aio Inc. Method for regulating reading voltage of nand flash memory device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7904793B2 (en) * 2007-03-29 2011-03-08 Sandisk Corporation Method for decoding data in non-volatile storage using reliability metrics based on multiple reads
US7966546B2 (en) 2007-03-31 2011-06-21 Sandisk Technologies Inc. Non-volatile memory with soft bit data transmission for error correction control
US8254178B2 (en) 2007-08-27 2012-08-28 Infineon Technologies Ag Self-timed integrating differential current
KR20110082016A (ko) * 2008-09-30 2011-07-15 엘에스아이 코포레이션 소프트 데이터 값 생성 방법 및 소프트 데이터 값 생성 시스템
KR20110061650A (ko) * 2008-09-30 2011-06-09 엘에스아이 코포레이션 소프트 데이터 값 생성 방법 및 소프트 데이터 값 생성 시스템
US8607124B2 (en) * 2009-12-24 2013-12-10 Densbits Technologies Ltd. System and method for setting a flash memory cell read threshold
KR101633048B1 (ko) * 2010-02-25 2016-06-24 삼성전자주식회사 메모리 시스템 및 그것의 데이터 처리 방법
KR101792870B1 (ko) * 2011-06-21 2017-11-02 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US8917540B2 (en) 2011-10-27 2014-12-23 Agency For Science, Technology And Research Memory device with soft-decision decoding
KR20130089472A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 카드
DE112012006014B4 (de) * 2012-03-12 2020-02-13 Intel Corporation Verteilte Codewortteile
CN107368386B (zh) * 2012-03-29 2021-03-09 英特尔公司 用于处理从非易失性存储器阵列检索的状态置信度数据的方法和设备
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
US9590656B2 (en) 2013-03-15 2017-03-07 Microsemi Storage Solutions (Us), Inc. System and method for higher quality log likelihood ratios in LDPC decoding
US9728263B2 (en) * 2013-05-31 2017-08-08 Sandisk Technologies Llc Method and device for iteratively updating read voltages
KR20150072098A (ko) * 2013-12-19 2015-06-29 에스케이하이닉스 주식회사 메모리 시스템
US9761309B2 (en) 2014-02-28 2017-09-12 Hewlett Packard Enterprise Development Lp Sensing circuit for resistive memory array
US9607692B2 (en) 2014-10-03 2017-03-28 Micron Technology, Inc. Threshold voltage distribution determination
US10289484B2 (en) 2016-09-16 2019-05-14 Micron Technology, Inc. Apparatuses and methods for generating probabilistic information with current integration sensing

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120069674A1 (en) * 2010-09-20 2012-03-22 Samsung Electronics Co., Ltd. Flash memory device and related program verification method
CN103493139A (zh) * 2011-03-14 2014-01-01 美光科技公司 用于数据感测的方法、装置和系统
US20130135927A1 (en) * 2011-11-30 2013-05-30 Sandisk Technologies Inc. Systems and methods of decoding data using soft bits at a non-binary decoder that uses probabilistic decoding
CN103186490A (zh) * 2011-12-28 2013-07-03 苹果公司 模拟存储单元中的优化的阈值搜索
US20140082440A1 (en) * 2012-09-07 2014-03-20 Macronix International Co., Ltd. Method and apparatus of measuring error correction data for memory
US20160225440A1 (en) * 2013-09-12 2016-08-04 The-Aio Inc. Method for regulating reading voltage of nand flash memory device
US20150178156A1 (en) * 2013-12-24 2015-06-25 SK Hynix Inc. Memory system
CN104282340A (zh) * 2014-09-30 2015-01-14 华中科技大学 一种固态盘闪存芯片阈值电压感知方法及系统

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