CN108573722A - 操作非易失性存储器件的方法和非易失性存储器件 - Google Patents

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Abstract

一种操作包括存储单元阵列的非易失性存储器件的方法，其中所述存储单元阵列包括多个页，并且所述多个页中的每个页包括多个非易失性存储单元，使用第一默认读取电压和第一偏移读取电压来执行第一采样读取操作，以对从所述多个页中选择的第一页的第一区域中的存储单元的第一数量进行计数；以及基于所述第一数量和第一参考值的比较结果，使用第一默认读取电压和第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数。所述第二偏移读取电压不同于所述第一偏移读取电压。

Description

操作非易失性存储器件的方法和非易失性存储器件
相关申请的交叉引用
本申请要求2017年3月13日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0031037的优先权，其公开内容通过引用整体并入本文。
技术领域
示例性实施例大体上涉及半导体存储器件，更具体地，涉及操作非易失性存储器件的方法和非易失性存储器件。
背景技术
半导体存储器件是用例如但不限于硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体制造的存储器件。半导体存储器件可以根据存储器件从电源切断时的数据保持特性而被分类为易失性存储器和非易失性存储器。
易失性存储器可能在断电时丢失存储在其中的内容。易失性存储器包括以下各项：静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器甚至可以在断电时保留存储的内容。非易失性存储器包括以下各项：只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。
闪存可以具有以下优点：大容量存储能力、相对较高的抗噪能力和低功耗操作。为了增加存储容量，闪存可以由每个单元存储两个或更多个数据比特的多级单元(multi-level cell)构成。在一个存储单元中存储至少两个或更多个数据比特的情况下，可以增加容纳数据比特所需的编程状态的数量。因此，两个相邻的编程状态之间的读取裕量可能减小。具有这种减小的读取裕量的闪存在读取操作期间可能容易读取失败。
另外，从存储单元读取的数据包括由于物理因素而导致的错误比特，这些物理因素例如是由于制造定标而导致的由相邻存储单元产生的编程干扰和读取干扰。
这种错误比特可以使用纠错方法来纠正。
发明内容
一些示例性实施例旨在提供一种能够增强性能和数据可靠性的操作非易失性存储器件的方法。
根据示例性实施例，一种非易失性存储器件可以包括存储单元阵列，所述存储单元阵列包括多个页。所述多个页中的每个页包括多个非易失性存储单元，所述多个非易失性存储单元中的每一个存储多个数据比特，并且所述多个数据比特可以通过不同的阈值电压彼此区分。响应于从存储控制器接收的命令和地址，使用第一默认读取电压和第一偏移读取电压来执行第一采样读取操作，以对从所述多个页中选择的第一页的第一区域中的存储单元的第一数量进行计数。基于所述第一数量和第一参考值的比较结果，使用第一默认读取电压和第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数。所述第二偏移读取电压不同于所述第一偏移读取电压。
根据示例性实施例，非易失性存储器件包括存储单元阵列、页缓冲器电路、电压产生器和控制电路。存储单元阵列包括多个页，所述多个页中的每个页包括多个非易失性存储单元，所述多个非易失性存储单元中的每一个存储多个数据比特，并且所述多个数据比特可以通过不同的阈值电压彼此区分。页缓冲器电路通过多个位线耦接到所述存储单元阵列。电压产生器产生第一默认读取电压、第一偏移读取电压和第二偏移读取电压。控制电路响应于从存储控制器接收的命令和地址，通过所述电压产生器和所述页缓冲器电路，使用所述第一默认读取电压和所述第一偏移读取电压来执行第一采样读取操作，以对从所述多个页中选择的第一页的第一区域中的存储单元的第一数量进行计数；以及基于所述第一数量和大于零的第一参考值的比较结果，使用所述第一默认读取电压和所述第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数。所述第二偏移读取电压不同于所述第一偏移读取电压。
根据示例性实施例，在一种操作包括存储单元阵列的非易失性存储器件的方法中，所述存储单元阵列包括多个页，所述多个页中的每个页包括多个非易失性存储单元，并且所述多个非易失性存储单元中的每一个存储多个数据比特。响应于编程命令，可以在从所述多个页中选择的第一页中对随机化数据进行编程，使得所述多个非易失性存储单元中的每一个被配置为将所述多个数据比特存储为与多个逻辑状态相对应的多个阈值电压分布中的一个。可以从存储控制器接收读取命令和地址。响应于所述读取命令和所述地址，可以对所述第一页执行读取操作。所述读取操作包括对所述第一页的第一区域的第一采样读取操作和对所述第一页的第二区域的选择性的第二采样读取操作。
因此，非易失性存储器件在正常读取操作期间对由第一默认读取电压和第一偏移读取电压定义的第一区域中的存储单元的第一数量进行计数，基于第一数量和第一参考值的比较来确定存储单元的劣化程度，并基于该确定选择性地执行第二采样读取操作。因此，当在对第一数量进行计数之后确定读取数据成功(pass)时，可以更快地执行读取操作。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的说明性非限制性示例性实施例。
图1是示出了根据示例性实施例的电子设备的框图。
图2是示出了根据示例性实施例的图1中的存储设备的框图。
图3是示出了根据示例性实施例的图2的存储设备中的存储控制器的框图。
图4是示出了根据示例性实施例的图2的存储设备中的非易失性存储器件的框图。
图5是示出了图4中的存储单元阵列的框图。
图6是示出了图5中的存储器块之一的电路图。
图7是示出了根据示例性实施例的图4的非易失性存储器件中的控制电路的框图。
图8是示出了根据示例性实施例的图7的控制电路中的读取控制电路的框图。
图9是示出了根据示例性实施例的图4的非易失性存储器件中的电压产生器的框图。
图10示出了根据示例性实施例的图4的非易失性存储器件中的页缓冲器电路。
图11和图12是用于解释图4中的存储单元阵列中的一个页的阈值电压分布的图。
图13是示出了根据示例性实施例的操作非易失性存储器件的方法的流程图。
图14是示出了图13中的第一采样操作的流程图。
图15是用于解释图13和图14的图。
图16A和图16B是示出了根据示例性实施例的图13中的第二采样操作的流程图。
图17A至图17F示出了根据阈值电压分布的劣化程度的相邻阈值电压分布的各种示例。
图18示出了按照根据示例性实施例的操作方法的图10的页缓冲器电路的操作。
图19是示出了根据示例性实施例的操作非易失性存储器件的方法的流程图。
图20是示出了根据示例性实施例的移动设备的框图。
具体实施方式
下面将参照附图更全面地描述各种示例性实施例，在附图中示出了一些示例性实施例。
图1是示出了根据示例性实施例的电子设备的框图。
参考图1，电子设备10可以包括主机20和存储设备(或存储系统)30。存储设备30可以包括存储控制器100和至少一个非易失性存储器件200。主机20可以控制存储设备30的整体操作。
非易失性存储器件200可以用NAND闪存来实现。在示例性实施例中，非易失性存储器件200可以是通常可用的非易失性存储器件，例如相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
存储控制器100可以与主机20交换诸如命令、地址、数据等信号。存储控制器100可以根据来自主机20的命令将数据写入非易失性存储器件200并且从非易失性存储器件200读取数据。
图2是示出了根据示例性实施例的图1中的存储设备的框图。
参考图2，存储设备30可以包括存储控制器100和至少一个非易失性存储器件200。
在示例性实施例中，可以以芯片、封装或模块的形式提供存储控制器100和非易失性存储器件200中的每一个。备选地，存储控制器100和非易失性存储器件200可以使用以下中的一项来进行封装：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、碟片包装的晶粒、晶圆形式的晶粒、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形封装(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
非易失性存储器件200可以在存储器控制器100的控制下执行擦除操作、编程操作或写入操作。非易失性存储器件200通过输入/输出线从存储控制器100接收命令CMD、地址ADDR和数据DATA，以执行这些操作。另外，非易失性存储器件200通过控制线从存储控制器100接收控制信号CTRL。此外，非易失性存储器件200通过电源线从存储控制器100接收电力PWR。
非易失性存储器件200的存储单元根据存储单元的数据状态和物理特性而具有不同的阈值电压，因为存储单元的阈值电压可能受到编程经过时间、温度、编程干扰或读取干扰的影响。由于上述原因，存储在非易失性存储器件200中的数据可能变差并导致读取数据错误。为了纠正这样的数据错误，存储控制器100可以使用各种纠错技术。例如，存储控制器100包括纠错码(ECC)引擎120和读取管理模块131。
在读取操作期间，存储控制器100可以使用默认读取电压集读取存储在非易失性存储器件200的第一页中的数据。默认读取电压集可以包括预定读取电压。ECC引擎120可以检测并纠正包括在从非易失性存储器件200读取的数据中的错误。在示例性实施例中，ECC引擎120可以以硬件的形式来实现。
在读取操作中读取的数据可能包括比ECC引擎120可以纠正的错误比特更多的错误比特。在这种情况下，ECC引擎120无法纠正数据的错误，其可以被称为“不可纠正的纠错码(UECC)错误”。具有UECC错误的数据可以被称为“UECC数据”。
当UECC错误发生时，读取管理模块131可以调整非易失性存储器件200的读取电压集。存储控制器100可以重复发送与先前向非易失性存储器件200发送的相同的地址ADDR、命令CMD和控制信号CTRL，以用调整后的读取电压集执行读取操作。
调整后的读取电压集可以包括在控制信号CTRL或命令CMD中。ECC引擎120可以重复检测并纠正用调整后的读取电压集读取的读取数据的错误，直到UECC错误被纠正为止。
在示例性实施例中，读取管理模块131可以以预定次数重复调整读取电压集，并且ECC引擎120可以重复检测并纠正用调整后的读取电压集读取的数据的错误。例如，存储控制器100可以以预定次数重复一组操作：调整读取电压集、使用调整后的读取电压集读取数据、以及纠正读取数据的错误。
当在该组操作的迭代期间读取数据的错误被纠正时，存储控制器100可以将纠正后的数据输出到主机20并且停止该组操作的迭代。当在读取管理模块131的控制下迭代读取操作时，例如，读取数据或读取数据的特定页数据可以存储在图3所示的缓冲器130中。缓冲器130可以是静态随机存取存储器(SRAM)。
当在该组操作的迭代之后读取数据的错误未被纠正时(即，当UECC错误发生时)，存储控制器100基于存储在缓冲器130中的数据来确定用于执行谷值搜索操作的起始电压集。
在示例性实施例中，可以跳过调整读取电压集和使用调整后的读取电压集读取数据的迭代。
当在基于默认读取电压集的读取操作之后或者在该组操作的迭代之后，读取数据的错误未被纠正时，存储控制器100在存储在缓冲器130中的数据中选择包括最高错误比特率的编程状态，并将与所选编程状态相对应的读取电压确定为起始电压集。读取管理模块131基于所确定的起始电压集来执行谷值搜索操作以确定最佳读取电平电压，并且基于最佳读取电平电压对读取数据执行恢复读取操作。
为了确定最佳读取电平电压，读取管理模块131设置由起始读取电压和结束读取电压定义的搜索区域，确定搜索区域是否属于参考区域，如果搜索区域不属于参考区域则改变搜索区域，如果搜索区域属于参考区域则寻找新的读取电压以确定最佳读取电平电压。
当在基于最佳读电平电压的恢复读取操作之后纠正了读取数据的错误(即，读取数据包括可纠正错误或无错误)时，ECC引擎120向回收(reclaim)管理模块(未示出)通知读取数据的错误被纠正。
回收管理模块基于最佳读取电平电压附近的感兴趣区域中的存储单元的阈值电压分布来确定是否执行第一页的回收。
当执行对从存储单元阵列中选择的第一页的读取操作时，非易失性存储器件200使用第一默认读取电压和第一偏移读取电压来执行第一采样读取操作，以对第一页的第一区域中的存储单元的第一数量进行计数；以及基于所述第一数量和大于零的第一参考值的比较结果，使用所述第一默认读取电压和第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数。第一区域可以由第一默认读取电压和第一偏移读取电压来定义，并且第二区域可以由第一默认读取电压和第二偏移读取电压来定义。因此，非易失性存储器件200可以在没有存储控制器100的介入的情况下，根据阈值电压分布的改变自主(内部)地调整读取电压的电平。
图3是示出了根据示例性实施例的图2的存储设备中的存储控制器的框图。
参考图2和图3，存储控制器100可以包括处理器110、ECC引擎120、缓冲器130、读取管理模块131、随机发生器140、主机接口150、只读存储器(ROM)160和非易失性存储器接口170，它们经由总线105连接。ECC引擎120、缓冲器130和读取管理模块131执行与上面关于图2描述的基本相同的功能。
处理器110控制存储控制器100的整体操作。在示例性实施例中，读取管理模块131可以用软件实现并存储在缓冲器130中。存储在缓冲器130中的读取管理模块131可以由处理器110驱动。ROM 160以固件形式存储为了使存储控制器100操作所需的各种信息。
随机发生器140使要存储在非易失性存储器件200中的数据随机化。例如，随机发生器140基于字线使要存储在非易失性存储器件200中的数据随机化。
数据随机化是对数据进行处理以平衡每个数据状态的比例。例如，如果连接到一个字线的存储单元是多级单元(MLC)(每个多级单元存储2比特数据)，则每个存储单元具有擦除状态和第一至第三编程状态中的一个。在这种情况下，随机发生器140使连接到一个字线的存储单元的数据随机化，以平衡存储单元的每个数据状态的数量。这样，具有擦除状态的存储单元的数量、具有第一编程状态的存储单元的数量、具有第二编程状态的存储单元的数量以及具有第三编程状态的存储单元的数量变得基本相等。在从存储单元读出数据之后，随机发生器140对从非易失性存储器件200读取的数据进行去随机化，以从随机化数据中恢复原始数据。
备选地，随机发生器140可以基于页来随机化数据。对于该实施例，随机发生器140将存储单元的每个状态的数据随机化为数量近似相等。这样，编程为一个状态的存储单元的数量与编程为其他状态的存储单元的数量相似，但是数量可能不相同。
存储控制器100通过主机接口150与主机20通信。例如，主机接口150可以包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、PCI-快速(express)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、集成驱动器电子设备(IDE)、移动行业处理器接口(MIPI)、非易失性存储器快速(NVMe)、通用闪存(UFS)等。存储控制器100通过非易失性存储器接口170与非易失性存储器件200通信。
图4是示出了根据示例性实施例的图2的存储设备中的非易失性存储器件的框图。
参考图4，非易失性存储器件200包括存储单元阵列300、地址解码器430、页缓冲器电路410、数据输入/输出电路420、控制电路500和电压产生器700。
存储单元阵列300可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到地址解码器430。另外，存储单元阵列300可以通过多个位线BL耦接到页缓冲器电路410。
存储单元阵列300可以包括耦接到多个字线WL和多个位线BL的多个存储单元。
在一些示例性实施例中，存储单元阵列300可以是以三维结构(或竖直结构)形成在衬底上的三维存储单元阵列。在这种情况下，存储单元阵列300可以包括竖直取向的竖直单元串，使得至少一个存储单元位于另一存储单元上方。以下专利文献(其通过引用并入本文)描述了用于三维存储单元阵列的合适配置：美国专利No.7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开No.2011/0233648。
在其他示例性实施例中，存储单元阵列300可以是以二维结构(或水平结构)形成在衬底上的二维存储单元阵列。
图5是示出了图4中的存储单元阵列的框图。
参考图5，存储单元阵列300可以包括多个存储块BLK1至BLKz。在实施例中，存储块BLK1至BLKz由图4中的地址解码器430选择。例如，地址解码器430可以在存储块BLK1至BLKz中选择与块地址相对应的存储块BLK。
图6是示出了图5中的存储器块之一的电路图。
图6的存储块BLKi可以以三维结构(例如，竖直结构)形成在衬底上。例如，包括在存储块BLKi中的多个存储单元串可以形成在垂直于衬底的方向上。
参考图6，存储块BLKi可以包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的存储单元串NS11至NS33。存储单元串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储单元MC1至MC8和地选择晶体管GST。在图6中，示出了存储单元串NS11至NS33中的每一个包括八个存储单元MC1至MC8。然而，示例性实施例不限于此。在一些示例性实施例中，存储单元串NS11至NS33中的每一个可以包括任何数量的存储单元。
串选择晶体管SST可以连接到相应的串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别连接到相应的字线WL1至WL8。地选择晶体管GST可以连接到相应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到相应的位线BL1、BL2和BL3，并且地选择晶体管GST可以连接到公共源极线CSL。
具有相同高度的字线(例如，WL1)可以共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以分离。在图6中，示出了存储块BLKb耦接到八个字线WL1至WL8和三个位线BL1至BL3。然而，示例性实施例不限于此。在一些示例性实施例中，存储单元阵列300可以耦接到任何数量的字线和位线。
返回图4，控制电路500可以从存储控制器100接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器件200的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。
例如，控制电路500可以基于命令信号CMD产生用于控制电压产生器700的控制信号CTL、用于控制页缓冲器电路410的页缓冲器控制信号PCTL和用于控制数据输入/输出电路420的数据控制信号DCTL。控制电路500可以基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路500可以将行地址R_ADDR提供给地址解码器430，并将列地址C_ADDR提供给数据输入/输出电路420。
地址解码器430可以通过串选择线SSL、多个字线WL和地选择线GSL耦接到存储单元阵列300。在编程操作或读取操作期间，地址解码器430可以基于行地址R_ADDR，将多个字线WL中的一个确定为选择的字线，以及将多个字线WL中除所选择的字线之外的其余字线确定为未选择的字线。
电压产生器700可以基于控制信号CTL产生用于非易失性存储器件200的操作的字线电压VWL。电压产生器700可以从存储控制器100接收电力PWR。字线电压VWL可以通过地址解码器430施加到多个字线WL。
例如，在擦除操作期间，电压产生器700可以将擦除电压施加到存储块的阱，并且可以将地电压施加到存储块的全部字线。在擦除验证操作期间，电压产生器700可以将擦除验证电压施加到存储块的全部字线，或将擦除验证电压逐个字线地顺序施加到字线。
例如，在编程操作期间，电压产生器700可以将编程电压施加到选择的字线，并且可以将编程通过电压施加到未选择的字线。另外，在编程验证操作期间，电压产生器700可以将编程验证电压施加到选择的字线，并且可以将验证通过电压施加到未选择的字线。
另外，在读取操作期间，电压产生器700可以将默认读取电压和偏移读取电压施加到选择的字线，并且可以将读取通过电压施加到未选择的字线。
页缓冲器电路410可以通过多个位线BL耦接到存储单元阵列300。页缓冲器电路410可以包括多个页缓冲器。在一些示例性实施例中，一个页缓冲器可以连接到一个位线。在其他示例性实施例中，一个页缓冲器可以连接到两个或更多个位线。
页缓冲器电路410可以临时存储要在选择的页中编程的数据或者从选择的页中读出的数据。
数据输入/输出电路420可以通过数据线DL耦接到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可以从存储控制器100接收编程数据DATA，并且基于从控制电路500接收的列地址C_ADDR将编程数据DATA提供给页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路500接收的列地址C_ADDR，将存储在页缓冲器电路410中的读取数据DATA提供给存储控制器100。
另外，在采样读取操作期间，数据输入/输出电路420可以将存储在页缓冲器电路410中的读取数据DATA作为内部数据IDTA提供给控制电路500。控制电路500针对内部数据IDTA，对第一区域中的存储单元的第一数量进行计数，并且基于对存储单元的第一数量的计数结果，选择性地对第二区域中的存储单元的第二数量进行计数。
另外，页缓冲器电路410和数据输入/输出电路420从存储单元阵列300的第一存储区域读取数据，并将读取数据写入存储单元阵列300的第二存储区域中。换句话说，页缓冲器电路410和数据输入/输出电路420可以执行回拷(copy-back)操作。页缓冲器电路410和数据输入/输出电路420可以由控制电路500控制。
图7是示出了根据示例性实施例的图4的非易失性存储器件中的控制电路的框图。
参考图7，控制电路500包括命令解码器510、地址缓冲器520、控制信号产生器530和读取控制电路540。
命令解码器510对命令CMD进行解码，并将解码的命令D_CMD提供给控制信号产生器530。当解码的命令D_CMD是读取命令时，命令解码器510将解码的命令D_CMD提供给读取控制电路540。
地址缓冲器520接收地址信号ADDR，将行地址R_ADDR提供给地址解码器430，并且将列地址C_ADDR提供给数据输入/输出电路420。
读取控制电路540从数据输入/输出电路420接收内部数据IDTA，针对内部数据IDTA，对第一区域中的存储单元的第一数量进行计数，基于对存储单元的第一数量的计数结果，选择性地对第二区域中的存储单元的第二数量进行计数，并且向控制信号产生器530提供指示计数操作的结果的决策信号DS。
控制信号产生器530接收解码的命令D_CMD和决策信号DS，基于解码的命令D_CMD所指导的操作产生控制信号CTL，并且将控制信号CTL提供给电压产生器700。另外，控制信号产生器530接收决策信号DS，根据由决策信号DS指示的阈值电压分布的劣化程度产生页缓冲器控制信号PCTL和数据控制信号DCTL，将页缓冲器控制信号PCTL提供给页缓冲器电路410，并将数据控制信号DCTL提供给数据输入/输出电路420。
图8是示出了根据示例性实施例的图7的控制电路中的读取控制电路的框图。
参考图8，读取控制电路540包括缓冲器541、异或逻辑543、计数器545、决策逻辑550和寄存器560。
当对所选择的第一页执行第一采样读取操作时，缓冲器541存储通过将第一默认读取电压和第一偏移读取电压分别施加到耦合到第一页的第一字线而感测到的内部数据IDTA，并将内部数据IDTA作为第一数据DTA1和第二数据DTA2提供给异或逻辑543。异或逻辑543对第一数据DTA1和第二数据DTA2执行异或操作，并输出第一操作数据ODTA1，第一操作数据ODTA1指示第一数据DTA1和第二数据DTA2的相应比特之间的匹配。
计数器545对第一操作数据ODTA1的均具有第一逻辑电平的第一比特的数量进行计数，以输出计数值CV。决策逻辑550将计数值CV和第一参考值REF1进行比较，并向控制信号产生器530提供指示比较结果的决策信号DS。寄存器560可以存储第一参考值REF1、第二参考值REF2和第三参考值REF3。第一参考值REF1大于零，第二参考值REF2大于第一参考值REF1，并且第三参考值REF3大于第二参考值REF2。第一参考值REF1、第二参考值REF2和第三参考值REF3可以指示在测试非易失性存储器件200期间页的阈值电压分布的劣化程度，并且可以被预先确定并预先存储在寄存器560中。第一参考值REF1可以用于非易失性存储器件的初始使用，因为它指示劣化程度还没有成为问题。随着非易失性存储器件的编程/擦除操作的数量的累积，可以使用第二参考值REF2，因为考虑了一定程度的劣化而设置该参考值，并且当劣化程度继续接近非易失性存储器件所允许的极限时，可以使用第三参考值REF3。
当第一操作数据ODTA1中的第一比特的数量大于第一参考值REF1时，需要执行第二采样读取操作。换言之，如果第一操作数据ODTA1中的第一比特的数量小于第一参考值REF1，则可以不需要第二采样读取操作，因为假定第二操作中的第二比特的数量也会足够小。
当对第一页执行第二采样读取操作时，缓冲器541存储通过将第一默认读取电压和第二偏移读取电压分别施加到耦合到第一页的第一字线而感测到的内部数据IDTA，并将内部数据IDTA作为第一数据DTA1和第二数据DTA2提供给异或逻辑543。异或逻辑543对第一数据DTA1和第二数据DTA2执行异或操作，并输出第二操作数据ODTA2，第二操作数据ODTA2指示第一数据DTA1和第二数据DTA2的相应比特之间的匹配。
计数器545对第二操作数据ODTA2中的均具有第一逻辑电平的第一比特的数量进行计数，以输出计数值CV。决策逻辑550将计数值CV与第二参考值REF2和第三参考值REF3进行比较，并向控制信号产生器530提供指示比较结果的决策信号DS。
图9是示出了根据示例性实施例的图4的非易失性存储器件中的电压产生器的框图。
参考图9，电压产生器700包括高电压产生器710和低电压产生器730。电压产生器700还可以包括负电压产生器750。
高电压产生器710可以响应于第一控制信号CTL1，根据命令CMD所指导的操作产生编程电压VPGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。编程电压VPGM施加到所选择的字线，编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS可以施加到未选择的字线，并且擦除电压VERS可以施加到存储块的阱。第一控制信号CTL1可以包括指示由解码的命令D_CMD所指导的操作的多个比特。
响应于第二控制信号CTL2，低电压产生器730可以根据由命令CMD指导的操作来产生编程验证电压VPV、擦除验证电压VEV、默认读取电压VRD以及偏移读取电压VRD01和VRDO2。可以根据非易失性存储器件200的操作将编程验证电压VPV、默认读取电压VRD、偏移读取电压VRDO1和VRD02以及擦除验证电压VEV施加到选择的字线。第二控制信号CTL2可以包括指示由解码的命令D_CMD所指导的操作的多个比特。
响应于第三控制信号CTL3，负电压产生器750可以根据由命令CMD所指导的操作产生具有负电平的编程验证电压VPV’、读取电压VRD’和擦除验证电压VEV’。第三控制信号CTL3可以包括指示由解码的命令D_CMD所指导的操作的多个比特。
图10示出了根据示例性实施例的图4的非易失性存储器件中的页缓冲器电路。
参考图10，页缓冲器电路410包括通过位线BL1～BLn与存储单元阵列300耦接的多个页缓冲器411～41n。页缓冲器411～41n中的每一个包括用于在执行采样读取操作时存储数据的锁存器。页缓冲器411～41n中的每一个包括感测锁存器SL、数据锁存器DL1、DL2和DL3以及缓存锁存器CL。当接收到对第一页的读取命令时，页缓冲器411～41n执行感测和锁存操作。页缓冲器411～41n可以在提供默认读取电压VRD以及偏移读取电压VORD1和VORD2中的每一个的时间点，感测位线BL1～BLn的预充电电压。由感测锁存器SL感测的数据被转储到数据锁存器DL1、DL2和DL3中。
图11和图12是用于解释图4中的存储单元阵列中的一个页的阈值电压分布的图。在图11和图12中，x轴表示阈值电压Vt，y轴表示存储单元的数量。
为了便于描述，假设非易失性存储器件200的存储单元是三级单元(TLC)(每个存储单元存储三个比特)，并且用于确定存储单元的编程状态的读取电压集包括七个读取电压。
参考图11，非易失性存储器件200的每个存储单元具有擦除状态E和第一编程状态P1至第七编程状态P7中的一个。在存储控制器100的控制下，非易失性存储器件200使用默认读取电压集VRD1至VRD7来确定存储单元的编程状态，并且输出读取数据。
可以根据单元特性来预先确定默认读取电压集VRD1至VRD7的电压电平。例如，根据刚好在存储单元被编程之后的阈值电压分布来预先确定默认读取电压集VRD1至VRD7的电压电平。
参考图12，存储单元的阈值电压分布由于存储单元的物理特性或外部因素(例如在存储单元被编程之后的经过时间)而变化，如图12中所示。为此，通过使用默认读取电压集VRD1至VRD7的读取操作的读取数据可能包括错误。
图13是示出了根据示例性实施例的操作非易失性存储器件的方法的流程图，图14是示出了图13中的第一采样操作的流程图，并且图15是用于解释图13和图14的图。
图15示出了图11中的阈值电压分布中的部分重叠的相邻阈值电压分布STa和STb。
参考图2至图15，在操作包括存储单元阵列300的非易失性存储器件200的方法中，存储单元阵列300包括多个页，每个页包括多个非易失性存储单元，每个非易失性存储单元将多个数据比特存储为与多个逻辑状态相对应的多个阈值电压分布中的一个，控制电路500从存储控制器100接收命令和地址ADDR(S100)。控制电路500响应于命令CMD和地址ADDR，使用第一默认读取电压VRDD和第一偏移读取电压VRD01来执行第一采样读取操作，以对从多个页中选择的第一页的第一区域中的存储单元的第一数量MCa进行计数(S200)。第一区域可以由第一默认读取电压VRDD和第一偏移读取电压VRD01来定义。
控制电路500基于第一数量MCa和大于零的第一参考值VREF1的比较结果，使用第一默认读取电压VRDD和第二偏移读取电压VRD02选择性地执行第二采样读取操作，以对第一页的第二区域中的存储单元的第二数量MCb进行计数(S300)。第二区域可以由第一默认读取电压VRDD和第二偏移读取电压VRD02来定义。第一默认读取电压VRDD可以是图11中的默认读取电压集VRD1～VRD7中的一个，第一偏移读取电压VRD01可以比第一默认读取电压VRDD小第一偏移OFS1，并且第二偏移读取电压VRDO2可以比第一默认读取电压VRDD大第二偏移OFS2。因此，用于区分多个阈值电压分布的读取操作可以在减少的时间内执行，因为可以根据第一数量MCa和第一参考值REF1的比较结果来跳过第二采样读取操作。
参考图14和图15，为了执行第一采样读取操作(S200)，地址解码器430将第一偏移读取电压VRD01施加到第一字线，页缓冲器电路410将响应于第一偏移读取电压VRDO1而感测到的数据作为第一数据锁存在数据锁存器DL1中(S210)。地址解码器430将第一默认读取电压VRDD施加到第一字线，页缓冲器电路410将响应于第一默认读取电压VRDD而感测到的数据作为第二数据锁存在数据锁存器DL2中(S220)。锁存在页缓冲器电路410中的第一数据和第二数据经由数据输入/输出电路420提供给读取控制电路540中的缓冲器541，异或逻辑对第一数据DTA1和第二DTA2执行异或运算，以向计数器提供第一操作数据ODTA1(S230)。计数器545对第一操作数据ODTA1中的第一比特的数量进行计数，并向决策逻辑550提供与第一数量Mca相对应的计数值CV(S240)。
图16A和图16B是示出了根据示例性实施例的图13中的第二采样操作的流程图。
参考图2至图12、图15、图16A和图16B，为了选择性地执行第二采样读取操作(S300)，决策逻辑550确定第一数量MCa是否小于第一参考值REF1(S310)。当第一数量MCa小于第一参考值REF1时(S310中的“是”)，跳过第二采样读取操作，并且页缓冲器电路410输出使用第一默认读取电压VRDD读取的数据作为输出数据(S315)。当第一数量MCa等于或大于第一参考值REF1(S310中的“否”)时，页缓冲器电路410将响应于第二偏移读取电压VRDO2而感测到的数据作为第三数据锁存在第三数据锁存器DL3中，并且计数器545基于第二数据和第三数据的比较来对存储单元的第二数量MCb进行计数(S320)。决策逻辑550确定第一数量MCa或第二数量MCb是否小于第三参考值REF3(S325)。当第一数量MCa或第二数量MCb小于第三参考值REF3(S325中的“是”)时，决策逻辑550确定第一数量MCa和第二数量MCb之差的绝对值是否小于第二参考值REF2(S330)。
当第一数量MCa和第二数量MCb之差的绝对值小于第二参考值REF2时(S330中的“是”)(这指示发生阈值电压分布的劣化但不需要调整第一默认读取电压VRDD)，控制电路500通过使用页缓冲器控制信号PCTL控制页缓冲器电路410，从而提供使用第一默认读取电压VRDD读取并存储在第二数据锁存器DL2中的数据作为输出数据(S340)。当第一数量MCa和第二数量MCb之差的绝对值小于第二参考值REF2并且第一数量MCa小于第二数量MCb时(这指示与较高状态相对应的阈值电压分布STb比与较低状态相对应的阈值电压分布STa移位得更多)，控制电路500通过使用页缓冲器控制信号PCTL控制页缓冲器电路410，从而提供使用第二偏移读取电压VRDO2读取并存储在第三数据锁存器DL2中的数据作为输出数据(S345)。
当第一数量MCa和第二数量MCb之差的绝对值等于或大于第二参考值REF2时(S330中的“否”)(这指示与较低状态相对应的阈值电压分布Sta比与较高状态相对应的阈值电压分布STb移位得更多，控制电路500通过使用页缓冲器控制信号PCTL控制页缓冲器电路410，从而提供使用第一偏移读取电压VRDO1读取并存储在第一数据锁存器DL1中的数据作为输出数据(S350)。
当第一数量MCa或第二数量MCb等于或大于第三参考值REF3时(S325中的“否”)(这指示相邻的阈值电压分布STa和STb大幅移位)，决策逻辑550确定第一数量MCa是否小于第二数量MCb(S360)。
当第一数量MCa小于第二数量MCb时(S360中的“是”)(这指示与较高状态相对应的阈值电压分布STb比与较低状态相对应的阈值电压分布STa相比移位得更多，阈值电压分布STb包括UECC错误的可能性很大，并且谷值移向第一偏移读取电压VRDO1)，控制电路500控制电压产生器700，从而对第一页执行使用第一偏移读取电压VRDO1的读取重试操作(S365)。当第一数量MCa等于或大于第二数量MCb时(S360中的“否”)(这指示与较低状态相对应的阈值电压分布Sta比与较高状态相对应的阈值电压分布STb移位得更多，阈值电压分布STa包括UECC错误的可能性很大，并且谷值移向第二偏移读取电压VRDO2)，控制电路500控制电压产生器700，从而对第一页执行使用第二偏移读取电压VRD02的读取重试操作(S370)。
图17A至图17F示出了根据阈值电压分布的劣化程度的相邻阈值电压分布的各种示例。
参考图17A，刚好在第一页被编程之后或者在第一页劣化之前的相邻阈值电压分布STa和STb分别具有形状811和813。由第一默认读取电压VRDD和第一偏移读取电压VRDO1定义的第一区域中的存储单元的第一数量MCa小于第一参考值REF1，非易失性存储器件200跳过第二采样读取操作并输出使用第一默认读取电压VRDD读取的数据作为输出数据，如步骤(S315)中一样。
参考图17B，当即使存储单元劣化，相邻的阈值电压分布STa和STb也分别具有形状821和823时，并且当第一数量MCa和第二数量MCb之差的绝对值小于第二参考值REF2时(如步骤(S330和S340)中一样)，控制电路500通过使用页缓冲器控制信号PCTL控制页缓冲器电路410，从而提供使用第一默认读取电压VRDD读取并存储在第二数据锁存器DL2中的数据作为输出数据。
参考图17C，当即使存储单元劣化，相邻的阈值电压分布STa和STb也分别具有形状831和833时，并且当第一数量MCa和第二数量MCb之差的绝对值小于第二参考值REF2并且第一数量MCa小于第二数量MCb时(如步骤(S330和S345)中一样)，控制电路500通过使用页缓冲器控制信号PCTL控制页缓冲器电路410，从而提供使用第二偏移读取电压VRDO2读取并存储在第三数据锁存器DL2中的数据作为输出数据。
参考图17D，当即使存储单元劣化，相邻的阈值电压分布STa和STb也分别具有形状841和843时，并且当第一数量MCa和第二数量MCb之差的绝对值等于或大于第二参考值REF2时(如步骤(S330和S350)中一样)，控制电路500通过使用页缓冲器控制信号PCTL控制页缓冲器电路410，从而提供使用第一偏移读取电压VRD01读取并存储在第一数据锁存器DL1中的数据作为输出数据。
参考图17E，当相邻的阈值电压分布STa和STb由于存储单元劣化而分别具有形状851和853时，并且当第一数量MCa小于第二数量MCb时(如步骤(S360和S365)中一样)，控制电路500控制电压产生器700，从而对第一页执行使用第一偏移读取电压VRD01的读取重试操作。
参考图17F，当相邻的阈值电压分布STa和STb由于存储单元劣化而分别具有形状861和863时，并且当第一数量MCa等于或大于第二数量MCb时(如步骤(S360和S370)中一样)，控制电路500控制电压产生器700，从而对第一页执行使用第二偏移读取电压VRD02的读取重试操作。
图18示出了依据根据示例性实施例的操作方法的图10的页缓冲器电路的操作。
尽管参考图18示出了页缓冲器411的操作，但是其他页缓冲器412～41n中的每一个的操作都与页缓冲器411的操作基本类似。
参考图18，页缓冲器411包括在感测节点S0处与位线BL1并联连接的感测锁存器SL、数据锁存器DL1～DL3和缓存锁存器CL。如附图标记871所指示的，在第一采样读取操作中通过使用第一偏移读取电压VRDO1感测到的数据经由感测锁存器SL存储在第一数据锁存器DL1中，如附图标记872所指示的，在第一采样读取操作中通过使用第一默认读取电压VRDD感测到的数据经由感测锁存器SL存储在第二数据锁存器DL2中，并且如附图标记873所指示的，在第二采样读取操作中通过使用第二偏移读取电压VRDO2感测到的数据经由感测锁存器SL存储在第三数据锁存器DL3中。存储在数据锁存器DL1～DL3中的数据可以响应于页缓冲器控制信号PCTL而提供给控制电路500或存储控制器100。
图19是示出了根据示例性实施例的操作非易失性存储器件的方法的流程图。
参考图19，非易失性存储器件200响应于编程命令，在存储单元阵列300的第一页中编程随机化数据，使得多个存储单元中的每一个将多个数据比特存储为与多个逻辑状态相对应的多个阈值电压分布中的一个(S410)。非易失性存储器件200接收读取命令和地址(S420)。非易失性存储器件响应于该读取命令和该地址执行读取操作，以对第一页的第一区域执行第一采样读取操作，并且根据第一采样读取操作的结果对第一页的第二区域选择性地执行第二采样读取操作(S430)。因此，操作非易失性存储器件的方法和非易失性存储器件在正常读取操作期间，对由第一默认读取电压和第一偏移读取电压定义的第一区域中的存储单元的第一数量进行计数，基于第一数量和第一参考值的比较来确定存储单元的劣化程度，并基于该确定选择性地执行第二采样读取操作。因此，读取数据的成功/失败可以在片上快速确定。也就是说，读取数据的成功/失败可以在非易失性存储器件内部执行。
图20是示出了根据示例性实施例的移动设备的框图。
参考图20，移动设备1000可以包括应用处理器1100、通信模块1200、显示/触摸模块1300、存储设备1400和缓冲器RAM1500。
应用处理器1100控制移动装置1000的操作。通信模块1200被实现用于执行与外部设备的无线或有线通信。显示/触摸模块1300被实现用于显示由应用处理器1100处理的数据或通过触摸面板接收数据。存储设备1400被实现用于存储用户数据。
存储设备1400可以是eMMC、SSD、UFS设备等。存储设备1400可以采用图2的存储设备30。存储设备1400可以包括存储控制器和至少一个非易失性存储器件。非易失性存储器件在正常读取操作期间可以对由第一默认读取电压和第一偏移读取电压定义的第一区域中的存储单元的第一数量进行计数，基于第一数量和第一参考值的比较来确定存储单元的劣化程度，并基于该确定选择性地执行第二采样读取操作。因此，非易失性存储器件在片上快速确定读取数据的成功/失败。
缓冲器RAM1500临时存储用于处理移动设备1000的操作的数据。
可以使用多种封装类型或封装配置来封装根据示例性实施例的非易失性存储器件或存储设备。
本公开可以应用于包括非易失性存储器件的各种电子设备。例如，本公开可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等。
前述内容是对示例性实施例的说明，而不应被解释为对其的限制。尽管描述了一些示例性实施例，然而本领域技术人员将容易理解，在不实质上脱离本公开的新颖教义和优点的前提下，可以在示例性实施例中进行多种修改。因此，所有这种修改旨在被包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种操作包括存储单元阵列的非易失性存储器件的方法，其中所述存储单元阵列包括多个页，所述多个页中的每个页包括多个非易失性存储单元，所述多个非易失性存储单元中的每一个被配置为存储多个数据比特，并且所述多个数据比特通过不同的阈值电压彼此区分，所述方法包括：
响应于从存储控制器接收的命令和地址，使用第一默认读取电压和第一偏移读取电压来执行第一采样读取操作，以对从所述多个页中选择的第一页的第一区域中的存储单元的第一数量进行计数；以及
基于所述第一数量和第一参考值的比较结果，使用所述第一默认读取电压和第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数，
其中所述第二偏移读取电压不同于所述第一偏移读取电压。
2.根据权利要求1所述的方法，其中，所述第一默认读取电压是用于将第一数据状态与同所述第一数据状态相邻的第二数据状态区分开的读取参考电压，并且所述第一数据状态和所述第二数据状态被编程为具有不同的阈值电压分布，并且
其中执行所述第一采样读取操作包括：
将第一数据锁存到耦接到所述存储单元阵列的页缓冲器电路，其中通过将所述第一偏移读取电压施加到耦接到所述第一页的第一字线来感测所述第一数据；
将第二数据锁存到所述页缓冲器电路，其中通过将所述第一默认读取电压施加到所述第一字线来感测所述第二数据；
对所述第一数据和所述第二数据执行异或操作，以产生指示所述第一数据和所述第二数据的相应比特之间的匹配的第一操作数据；以及
对所述第一操作数据中的第一比特的数量进行计数以提供所述第一数量。
3.根据权利要求2所述的方法，其中，所述页缓冲器电路包括通过多个位线耦接到所述存储单元阵列的多个页缓冲器，
所述多个页缓冲器中的每一个包括在感测节点处与所述多个位线中的相应一个位线并联连接的感测锁存器、第一数据锁存器、第二数据锁存器和第三数据锁存器，
所述第一数据经由所述多个页缓冲器中的每一个的感测锁存器，锁存到所述多个页缓冲器中的每一个的第一数据锁存器，并且
所述第二数据经由所述多个页缓冲器中的每一个的感测锁存器，锁存到所述多个页缓冲器中的每一个的第二数据锁存器。
4.根据权利要求2所述的方法，其中，所述第一数量对应于所述第一区域中的关断单元的数量。
5.根据权利要求1所述的方法，其中，选择性地执行所述第二采样读取操作包括：
将所述第一数量与所述第一参考值进行比较；以及
当所述第一数量小于所述第一参考值时，输出使用所述第一默认读取电压读取的数据作为输出数据。
6.根据权利要求5所述的方法，其中，当所述第一数量大于或等于所述第一参考值时，所述方法还包括：
对所述存储单元的第二数量进行计数以将所述第一数量与所述第二数量进行比较；以及
确定所述第一数量或所述第二数量是否小于第三参考值，
其中所述第三参考值大于所述第一参考值。
7.根据权利要求6所述的方法，其中，当所述第一数量或所述第二数量小于所述第三参考值时，所述方法还包括：
确定所述第一数量和所述第二数量之差的绝对值是否小于第二参考值；
当所述第一数量和所述第二数量之差的绝对值小于所述第二参考值时，输出使用所述第一默认读取电压读取的数据作为所述输出数据；
当所述第一数量和所述第二数量之差的绝对值小于所述第二参考值并且所述第一数量小于所述第二数量时，输出使用所述第二偏移读取电压读取的数据作为所述输出数据；以及
当所述第一数量和所述第二数量之差的绝对值大于或等于所述第二参考值时，输出使用所述第一偏移读取电压读取的数据作为所述输出数据，
其中所述第二参考值大于所述第一参考值且小于所述第三参考值。
8.根据权利要求6所述的方法，其中，当所述第一数量或所述第二数量大于或等于所述第三参考值时，所述方法还包括：
确定所述第二数量是否大于所述第一数量。
9.根据权利要求8所述的方法，其中，所述方法还包括：
当所述第二数量大于所述第一数量时，使用所述第一偏移读取电压对所述第一页执行读取重试操作；以及
当所述第二数量小于或等于所述第一数量时，使用所述第二偏移读取电压对所述第一页执行所述读取重试操作。
10.根据权利要求6所述的方法，其中，对所述存储单元的第二数量进行计数包括：
将第一数据锁存到耦接到所述存储单元阵列的页缓冲器电路，其中通过将所述第一默认读取电压施加到耦接到所述第一页的第一字线来感测所述第一数据；
将第二数据锁存到所述页缓冲器电路，其中通过将所述第二偏移读取电压施加到所述第一字线来感测所述第二数据；
对所述第一数据和所述第二数据执行异或操作，以产生指示所述第一数据和所述第二数据的相应比特之间的匹配的第一操作数据；以及
对所述第一操作数据中的第一比特的数量进行计数以提供所述第二数量。
11.根据权利要求1所述的方法，
其中所述第一偏移读取电压的电平小于所述第一默认读取电压的电平，并且所述第二偏移读取电压的电平大于所述第一默认读取电压的电平，
其中所述存储单元阵列包括：
耦接到第一字线的第一存储单元；以及
耦接到第二字线并堆叠在所述第一存储单元上的第二存储单元，以及
其中，所述第一默认读取电压的电平、所述第一偏移读取电压的电平以及所述第二偏移读取电压的电平中的至少一个随着所述第一字线和所述第二字线而变化。
12.根据权利要求1所述的方法，其中，所述第一区域由所述第一默认读取电压和所述第一偏移读取电压来定义，并且
所述第二区域由所述第一默认读取电压和所述第二偏移读取电压来定义。
13.根据权利要求1所述的方法，其中，所述多个非易失性存储单元中的每一个被配置为将所述多个数据比特存储为与多个逻辑状态相对应的多个阈值电压分布中的一个。
14.一种非易失性存储器件，包括：
存储单元阵列，包括多个页，其中所述多个页中的每个页包括多个非易失性存储单元，所述多个非易失性存储单元中的每一个存储多个数据比特，并且所述多个数据比特通过不同的阈值电压彼此区分：
页缓冲器电路，通过多个位线耦接到所述存储单元阵列；
电压产生器，被配置为产生第一默认读取电压、第一偏移读取电压和第二偏移读取电压；以及
控制电路，被配置为通过所述电压产生器和所述页缓冲器电路进行以下操作：
响应于从存储控制器接收的命令和地址，使用所述第一默认读取电压和所述第一偏移读取电压来执行第一采样读取操作，以对从所述多个页中选择的第一页的第一区域中的存储单元的第一数量进行计数；以及
基于所述第一数量和大于零的第一参考值的比较结果，使用所述第一默认读取电压和所述第二偏移读取电压选择性地执行第二采样读取操作，以对所述第一页的第二区域中的存储单元的第二数量进行计数，
其中所述第二偏移读取电压不同于所述第一偏移读取电压。
15.根据权利要求14所述的非易失性存储器件，其中，所述第一默认读取电压是用于将第一数据状态与同所述第一数据状态相邻的第二数据状态区分开的读取参考电压，并且所述第一数据状态和所述第二数据状态被编程为具有不同的阈值电压分布，并且
其中所述控制电路包括：
命令解码器，被配置为对所述命令进行解码以提供解码的命令；
控制信号产生器，被配置为响应于所述解码的命令，产生电压控制信号以控制所述电压产生器，并产生页缓冲器控制信号以控制所述页缓冲器电路；以及
读取控制电路，被配置为使用第一数据、第二数据和所述第一参考值向所述控制信号产生器提供决策信号，以指导是否执行所述第二采样读取操作，
其中所述第一数据和所述第二数据是通过所述第一采样读取操作来感测的。
16.根据权利要求15所述的非易失性存储器件，其中，所述读取控制电路包括：
缓冲器，被配置为存储所述第一数据和所述第二数据，其中通过将所述第一偏移读取电压施加到耦接到所述第一页的第一字线来感测所述第一数据，并且通过将所述第一默认读取电压施加到所述第一字线来感测所述第二数据；
异或逻辑，被配置为对所述第一数据和所述第二数据执行异或操作，以产生指示所述第一数据和所述第二数据的相应比特之间的匹配的第一操作数据；
计数器，被配置为对所述第一操作数据中的第一比特的数量进行计数以提供与所述第一数量相对应的计数值；以及
决策逻辑，被配置为将所述计数值与所述第一参考值进行比较以输出指示所述计数值和所述第一参考值的比较结果的决策信号。
17.根据权利要求16所述的非易失性存储器件，其中，所述页缓冲器电路包括通过所述多个位线耦接到所述存储单元阵列的多个页缓冲器，以及
所述多个页缓冲器中的每一个包括在感测节点处与所述多个位线中的相应一个位线并联连接的感测锁存器、第一数据锁存器、第二数据锁存器和第三数据锁存器。
18.根据权利要求17所述的非易失性存储器件，其中：
所述第一数据经由所述多个页缓冲器中的每一个的感测锁存器，锁存到所述多个页缓冲器中的每一个的第一数据锁存器，并且所锁存的第一数据通过缓存锁存器提供给所述缓冲器，
所述第二数据经由所述多个页缓冲器中的每一个的感测锁存器，锁存到所述多个页缓冲器中的每一个的第二数据锁存器，并且所锁存的第二数据通过所述缓存锁存器提供给所述缓冲器，
其中所述存储单元阵列包括：
耦接到所述第一字线的第一存储单元；以及
耦接到第二字线并堆叠在所述第一存储单元上的第二存储单元，
其中，所述第一默认读取电压的电平、所述第一偏移读取电压的电平以及所述第二偏移读取电压的电平中的至少一个随着所述第一字线和所述第二字线而变化。
19.一种操作包括存储单元阵列的非易失性存储器件的方法，其中所述存储单元阵列包括多个页，所述多个页中的每个页包括多个非易失性存储单元，所述多个非易失性存储单元中的每一个被配置为存储多个数据比特，所述方法包括：
响应于编程命令，在从所述多个页中选择的第一页中编程随机化数据，使得所述多个非易失性存储单元中的每一个被配置为将所述多个数据比特存储为与多个逻辑状态相对应的多个阈值电压分布中的一个；
从存储控制器接收读取命令和地址；以及
响应于所述读取命令和所述地址，对所述第一页执行读取操作，其中所述读取操作包括对所述第一页的第一区域的第一采样读取操作和对所述第一页的第二区域的选择性的第二采样读取操作。
20.根据权利要求19所述的方法，其中，所述第一采样读取操作和所述选择性的第二采样读取操作在所述非易失性存储器件内部执行。
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