CN103928052B - 存储系统及其操作方法 - Google Patents

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Abstract

公开了一种存储系统及其操作方法。一种操作包括非易失性存储装置和控制所述非易失性存储装置的存储控制器的的方法包括：以包括多个扇区的页为单位从存储单元阵列读取数据；以页的扇区为单位对读取数据执行纠错解码；选择包括至少一个不可纠正的错误的至少一个目标扇区，并且选择至少一个通过扇区，其中，通过扇区的读取数据的所有错误通过纠错解码是可纠正的；在对连接到所述至少一个目标扇区的目标位线预充电的同时，禁止对连接到所述至少一个通过扇区的位线预充电；以及对所述至少一个目标扇区中的数据执行读取重试操作。

Description

存储系统及其操作方法
本申请要求于2013年1月15日在韩国知识产权局提交的第10-2013-0004222号韩国专利申请的优先权，该专利申请的内容通过引用被全部包含于此。
技术领域
示例实施例总地涉及一种半导体存储装置，更具体地讲，涉及一种包括非易失性存储装置和存储控制器的存储系统，以及操作该存储系统的方法。
背景技术
诸如闪存装置的非易失性存储装置是一种通过一个编程操作擦除或编程多个存储区域的电可擦除只读存储器（EEPROM）。在典型的EEPROM中，可以一次擦除或编程一个存储区域。因此，当系统利用闪存装置同时从不同的区域读取数据和将数据写入到不同的区域时，闪存装置可以快速运行。所有类型的闪存和EEPROM在特定次数的擦除操作之后，由于用于存储数据的电荷存储装置的劣化以及围绕电荷存储装置的绝缘层的磨损而变差。
闪存装置在硅芯片上存储信息而无需保留存储在硅芯片上信息的电源。即，即使提供给硅芯片的电源关闭，也能无功耗地保存信息。此外，闪存装置提供快速读取访问时间和对抗物理冲击的抵抗力。由于这些特性，闪存装置已经被广泛地用于电池供电装置的数据存储装置中。
发明内容
一些示例实施例提供一种操作能够降低功耗的存储系统的方法。
一些示例实施例提供一种能够降低功耗的存储系统。
根据一些示例实施例，提供一种用于操作存储系统的方法，所述存储系统包括非易失性存储装置和控制所述非易失性存储装置的存储控制器。所述方法可以包括：以包括多个扇区的页为单位从存储单元阵列读取数据；以页的扇区为单位对读取数据执行纠错解码；选择在读取数据中包括至少一个不可纠正的错误的至少一个目标扇区，并且选择至少一个通过扇区，其中，通过扇区的读取数据的所有错误通过纠错解码是可纠正的；在对连接到所述至少一个目标扇区的目标位线预充电的同时，禁止对连接到所述至少一个通过扇区的位线预充电；以及对存储在至少一个目标扇区中的数据执行读取重试操作。
在实施例中，每个扇区存储基于存储在所述扇区中的数据而产生的一个或多个奇偶校验位，其中，包括在所述至少一个目标扇区中的错误的数量可以大于奇偶校验位的数量，其中，包括在所述至少一个通过扇区中的错误的数量可以小于或等于奇偶校验位的数量。
在实施例中，可以对存储在所述至少一个目标扇区中的读取数据重复执行读取重试操作，直到不可纠正的错误通过纠错解码被纠正。
在实施例中，对所述至少一个目标扇区中的数据的读取重试操作可以重复执行预定参考次数。
所述方法还可以包括：当对存储在所述至少一个目标扇区中的数据的读取重试操作可以重复执行多于预定参考次数时，执行擦除刷新操作，以将包括所述至少一个目标扇区的存储块复制到另一个存储块，并且擦除包括所述至少一个目标扇区的存储块。
在实施例中，当存储控制器将不同于输入到页的除了目标扇区之外的其他扇区的存储单元的数据模式的数据模式输入到包括在目标扇区中的存储单元时，所述至少一个目标扇区被选择
可以将数据值“0”输入到包括在目标扇区中的存储单元，并且可以将数据值“1”输入到包括在其他扇区中的存储单元。
在实施例中，可以根据设置特征命令通过存储控制器分别设置扇区的大小。
可以利用在设置特征命令之后传输到非易失性存储装置的至少一部分数据设置扇区的大小。
在实施例中，可以在晶圆级或封装级通过熔合选择将扇区的大小存储在包括在非易失性存储装置中的熔合单元中，并且可以在非易失性存储装置的上电顺序期间，根据存储在熔合单元中数据来设置扇区的大小。
在实施例中，存储控制器可以将扇区选择命令以及扇区地址提供给非易失性存储装置，以选择所述至少一个目标扇区。
根据一些示例实施例，一种存储系统包括：非易失性存储装置；以及存储控制器，被构造为控制所述非易失性存储装置。所述存储控制器包括：纠错代码块，被构造为以包括多个扇区的页为单位从非易失性存储装置读取数据，并且被构造为以页的扇区为单位对读取数据执行纠错解码；以及控制块，被构造为选择包括至少一个不可纠正的错误的至少一个目标扇区，并且选择至少一个通过扇区，其中，通过扇区的所有错误可通过纠错解码是可纠正的，控制块还被构造为在对连接到所述至少一个目标扇区的目标位线预充电的同时，控制非易失性存储装置禁止对连接到所述至少一个通过扇区的位线预充电，并且控制块还被构造为对至少一个目标扇区中的数据执行读取重试操作。
在实施例中，纠错块可以将表示对每个扇区执行纠错解码成功或失败的标志信号提供给控制块。
控制块可以包括存储扇区的扇区号和扇区的标志信号的扇区表。
在实施例中，非易失性存储装置可以包括控制逻辑，其中，所述控制逻辑可以包括存储包括在从存储控制器提供的设置特征命令中的扇区大小信息的寄存器，其中，所述控制逻辑根据所述扇区大小信息设置扇区的大小。
根据一些其它示例实施例，提供一种用于操作存储系统的方法，所述存储系统包括非易失性存储装置和控制所述非易失性存储装置的存储控制器，其中，所述存储装置包括组织成多个页的多个存储单元，所述多个页中的每个页包括用于存储数据的多个扇区。所述方法可以包括：从选择的非易失性存储装置的页读取数据；对于选择的页的每个扇区，在逐个扇区的基础上对读取数据执行纠错解码；以及当纠错解码不能纠正选择的页的至少一个目标扇区的至少一个数据错误，但是能纠正选择的页的一个或更多个通过扇区的所有数据错误时，将目标扇区选择命令从存储控制器传输到非易失性存储装置。所述目标扇区选择命令使非易失性存储装置：改变施加到所述至少一个目标扇区的存储单元的电压，在禁止对连接到所述一个或更多个通过扇区的位线预充电的同时，对连接到所述至少一个目标扇区的目标位线预充电，以及使用改变的电压对存储在所述至少一个目标扇区中的数据执行读取重试操作。
因此，所述存储控制器可以以页为单位对存储单元阵列执行读取操作，以扇区为单位对读取数据执行错误检测和纠正；在对连接到包括不可纠正的错误的至少一个目标扇区的目标位线预充电的同时，禁止对连接到包括可纠正的错误的至少一个通过扇区的位线预充电；并且对所述至少一个目标扇区中的数据执行读取重试操作，从而减少功耗。
附图说明
通过以下结合附图的详细描述，说明性而非限制性的示例实施例将会得到更清楚地理解。
图1是示出根据示例实施例的操作包括非易失性存储装置和存储控制器的存储系统的方法的流程图。
图2A是示出根据示例实施例的存储系统的构造的框图。
图2B是示出根据示例实施例的在图2A中示出的存储控制器的详细构造的框图。
图3至图8是示出可包含在图2A中的非易失性存储装置中的特定存储单元阵列的示例的示图。
图9是示出包括在图2A中示出的存储单元阵列中的一个页的构造的示图。
图10示出可形成在图2A中示出的存储单元阵列的每个存储单元上的阈值电压分布。
图11和图12示出在图10中示出的阈值电压的修改的示例。
图13示出根据示例实施例的在图2B中示出的扇区表的构造的示例。
图14示出连接到目标扇区并且在图13所示的情况下选择性预充电的目标位线。
图15A是示出根据示例实施例的在图2A中示出的存储系统中设置目标扇区的过程的时序图
图15B和图15C示出根据示例实施例的用于设置所述目标扇区的输入数据模式的示例。
图16是示出根据其他示例实施例的在图2A中示出的存储系统中设置目标扇区的过程的时序图。
图17是示出根据示例实施例的扇区和页缓冲器之间的连接关系的示图。
图18是示出根据示例实施例的包括在图17中示出的页缓冲器中的一个页缓充器的构造的框图。
图19是示出根据示例实施例的在图2A中示出的控制逻辑的构造的框图。
图20是示出根据示例实施例的设置扇区大小的方法的时序图。
图21是示出根据示例实施例的操作存储系统的方法的流程图。
图22是示出根据示例实施例的操作存储系统的方法的流程图。
图23是示出根据示例实施例的可包含存储系统的存储卡的框图。
图24示出包括存储控制器和多个非易失性存储装置的固态驱动器（SSD）。
图25是示出根据示例实施例的可包含存储系统的移动系统的示图。
图26是示出根据示例实施例的可包含存储系统的计算系统的示图。
具体实施方式
现在将参考附图在一些额外的细节中描述本发明构思的各种实施例。然而，本发明构思可以以多种不同形式来实施并且不应该被解释为受限于仅示出的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将本发明构思的范围充分地传达给本领域的技术人员。贯穿整个书面说明和附图，相同的附图标记指的是相同或相似的元件和特征。
将理解的是，尽管在这里可使用术语第一和第二等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语用来将一个元件与另一个元件区分开来。例如，在不脱离本发明构思的范围的情况下，第一元件可被命名为第二元件，同样，第二元件可被命名为第一元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
将理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接到或结合到另一元件或者可存在的中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。用于描述元件之间关系的其它词语应该以类似的方式解释（例如，“在……之间”对应“直接在……之间”，“相邻”对应“直接相邻”等）。
这里使用的术语仅是为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当这里使用术语“包含”、“包含有”、“包括”和/或“包括有”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件和/或组件。
除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语（例如在通用的字典中定义的术语）应该被解释为具有与它们在相关领域的上下文中的意思一致的意思，而不是理想地或者过于正式地解释它们的意思。
在下文中，将参照附图来描述示例实施例。贯穿于附图，相同的附图标记将被用于指示相同的元件，并且为了避免冗余将省略对相同元件的详细描述。
图1是示出根据示例实施例的操作包括非易失性存储装置和存储控制器的存储系统的方法的流程图。这里，假设非易失性存储装置包括用于在其中存储数据的存储单元阵列。存储单元阵列可以包括在其中均存储数据的多个块。每个块可以包括在其中均存储数据的多个页。每个页可以包括在其中均存储数据的多个扇区。
参照图1，在操作包括非易失性存储装置和用于控制所述非易失性存储装置的存储控制器的存储系统的方法的操作（S110）中，以包括多个扇区的页为单位从非易失性存储装置的存储单元阵列读取数据。
在操作S120中，存储控制器的纠错码（在下文中，称作“ECC”）块以扇区为单位对以页为单位读取的数据执行ECC解码。通过ECC解码能确定读取数据是否包括读取错误。基于ECC解码，ECC块可以通知包括存储控制器的中央处理单元（CPU）读取错误是否可以以扇区为单位（即，在逐个扇区的基础上）纠正或不可纠正。基于所述通知，在操作（S130）中，存储控制器可以选择：至少一个目标扇区，包括至少一个不可纠正的读取错误并且能够执行读取重试操作；以及至少一个通过扇区，其中，通过扇区的读取数据中的任何错误都可纠正。为了选择一个目标扇区，存储控制器可以向包括在目标扇区中的存储单元输入相同的数据。相同的数据可以包括“0”的数据值。为了选择一个目标扇区，存储控制器可以使用目标扇区选择命令。
在操作S140中，存储控制器可以控制非易失性存储装置，当仅对连接到目标扇区的目标位线进行预充电时，禁止对连接到通过扇区的位线的预充电，并且可以对在目标扇区中的数据执行读取重试操作。读取重试操作可以重复直到目标扇区中的所有的读取错误被纠正。而且，读取重试操作可以重复执行预定的次数。当读取重试操作重复执行超过预定的次数时，可对包括目标扇区的存储块执行擦除刷新操作。
在相关领域的存储系统中，当在包括在一个页的一个扇区中发生不可纠正的读取错误时，对连接到所述一个页的所有位线进行预充电，然后对具有不可纠正的读取错误的扇区执行读取重试操作，因此增加了功耗。然而，在示例实施例中，仅对连接到页的目标扇区的位线进行预充电，使得功耗能减小。
图2A是示出根据示例实施例的存储系统100的构造的框图。
参照图2A，存储系统10可以包括存储控制器20和非易失性存储装置60。
非易失性存储装置60可以是闪存装置，并且可以包括存储单元阵列100、页缓冲器单元310、列选择电路或解码器320、行选择电路或解码器340、输入/输出缓冲器330、电压产生器345和控制逻辑350。
在存储控制器20的控制下，控制逻辑350可以控制非易失性存储装置60的操作以进行访问操作，例如，编程操作、擦除操作和读取操作。
存储单元阵列100包括连接到多个字线WL和多个位线BL的多个存储单元。如下面将参照图3至图8所描述，每个存储单元可以包括NAND或NOR闪存单元，并且存储单元可以以二维阵列结构或三维阵列结构布置。
在示例实施例中，每个存储单元可以包括用于存储一个数据位的单级存储单元（SLC）以及用于存储多个数据位的多级存储单元（MLC）。在MLC的情况下，写模式中的编程方案可以包括诸如阴影编程方案、重新编程方案或片上缓冲编程方案的各种编程方案。
控制逻辑350被构造为控制非易失性存储装置60的整体操作。电压产生器345根据来自控制逻辑350的控制信号CTR产生读取电压信号（即，选择读取电压Vrd和非选择读取电压Vread），并且将该读取电压信号提供给行选择电路340，使得可以对存储单元阵列100执行读取操作。而且，电压产生器345根据来自控制逻辑350的控制信号CTR改变选择读取电压Vrd的电平，使得可以对目标扇区的数据执行读取重试操作。行选择电路340被控制逻辑350控制，并且行选择电路340被构造为响应于行地址XADD和选择读取电压Vrd选择并驱动存储单元阵列100的行。
页缓冲器单元310被控制逻辑350控制并且根据操作模式用作读出放大器或写入驱动器。例如，在读取操作期间，页缓冲器单元310操作为用于在选择的行中感测存储单元的数据的感测放大器。在编程操作期间，页缓冲器单元310根据编程数据可以操作为用于在选择的行中驱动存储单元的写入驱动器。而且，在读取重试操作期间，页缓冲器单元310在控制逻辑350的控制下可以选择性地仅对连接到包括不可纠正的读取错误的目标扇区的位线进行预充电。页缓冲器单元310可以包括分别对应于位线或位线对的页缓冲器。当每个存储单元存储多位数据时，页缓冲器单元310的每个页缓冲器可以被构造为包括至少两个锁存器。
列选择电路320被控制逻辑350控制，并且在读取/编程操作期间，列选择电路320响应于列地址YADD在预定的单元中顺序地选择列（或页缓冲器）。输入/输出（I/O）缓冲器330将页缓冲器单元310的数据从列选择电路320传输给存储控制器20。
参照图2A，存储控制器20可以包括控制块30、数据缓冲器50和ECC块55。
每当非易失性存储装置60执行读取操作时，ECC块55确定以构成一个页的扇区为单位（即，在逐个扇区的基础上）对于从非易失性存储装置60提供的数据DATA的读取数据的纠错解码是否成功，并且向控制块30输出表示每个区域的纠错解码的结果的标志信号。控制块30可以提供用于控制控制逻辑350的操作的命令CMD，使得可以响应于所述标志信号对包括不可纠正错误的目标扇区执行读取重试操作。
例如，在读取操作期间，非易失性存储装置60以页为单位（即，在逐页的基础上）将第一数据传输到存储控制器20的数据缓冲器50，其中，第一数据根据第一读取电压从存储单元阵列100被输出。ECC块55以扇区为单位（即，在逐个扇区的基础上）对以页为单位传输的数据执行ECC解码，并且确定每个扇区的ECC解码是否成功。
一个页包括多个扇区。每个扇区存储已经进行错误检测和纠正处理的数据。例如，在一些实施例中，每个扇区存储数据和包括已经基于数据产生的一个或更多个纠错位的纠错码。在示例实施例中，纠错位可以包括可形成奇偶校验值的一个或多个奇偶校验位。ECC块55参照所述奇偶校验位确定对每个扇区的ECC解码是否成功。例如，当包括在一个页中的扇区的每个扇区中的错误位的数量小于或等于通过ECC块55纠正的错误位的数量时，ECC块55可以以扇区为单位检测并纠正所述错误位，并且可以将经过错误纠正的数据传输给主机。如果对第一数据的读取操作成功，则第一读取操作终止。
然而，当包括在一个页中的扇区的至少一个扇区中的错误位的数量大于通过ECC块55纠正的错误位的数量时，即，当对至少一个扇区的ECC解码失败时，ECC块55向控制块30传输包括不可纠正错误位的扇区号和表示纠错失败的标志信号。控制块30控制非易失性存储装置60的操作，使得可以响应于所述标志信号对包括不可纠正错误位的扇区执行读取重试操作。
因此，非易失性存储装置60在存储控制器20的控制下，在改变读取电压的同时对包括不可纠正错误位的扇区的数据执行读取重试操作，直到对扇区的数据ECC解码成功。在这种情况下，通过非易失性存储装置60执行的读取重试操作和通过存储控制器20执行的错误检测/纠正操作可以同时完成。ECC块55对通过读取重试操作输出的数据以及通过读取操作输出的数据执行错误检测和错误纠正。
根据示例实施例，为了防止读取重试操作执行死循环，读取重试操作可以被限制仅执行预定次数。
图2B是根据示例实施例的在图2A中示出的存储控制器的详细构造的框图。
参照图2B，存储控制器20可以包括控制块30、数据缓冲器50、ECC块55和主机缓冲器57。控制块30可以包括直接内存存取（DMA）33和扇区表35。
在每个读取操作中，ECC块55和DMA33可以执行能确定对从存储单元阵列100输出的第一个数据的读取操作是成功还是失败的检测块的功能。
例如，ECC块55可以以扇区为单位（即，在逐个扇区的基础上）对以页为单位读出的第一输出数据执行ECC解码，并且可以将ECC解码结果作为标志信号提供给CPU31。当ECC块55可以控制纠错的数据从数据缓冲器50传输到主机缓冲器57时，DMA33可以确定纠错的数据是否已经被传输给主机。
例如，对第一输出数据的读取操作的成功可表示第一输出数据从存储单元阵列100传输到主机的状态，或者第一输出数据的传输完成的状态
CPU31可以根据所述标记信号更新扇区表35的标志字段FLAG。扇区表35包括以下条目：扇区号SECTOR NO，表示包括在页中的经过读取操作的扇区的号；以及标志信号FLAG，表示对每个扇区的ECC解码是否成功。根据对每个扇区的ECC解码是否成功，标志信号FLAG可以写为通过P或失败F。例如，通过P可以在高电平（例如，逻辑“1”）并且失败F可以在低电平（例如，逻辑“0”）。虽然为了便于示出的目的，在图2B中示出扇区表35与CPU31分离，但是扇区表35可以作为CPU31的一部分来实现。在这种情况下，扇区表35可以设置为诸如同步随机存取存储器（SRAM）的易失性存储器。
CPU31利用存储在扇区表35中的信息可以生成具有用于对包括不可纠正的错误的目标扇区执行读取重试操作的信息的命令CMD，并且将生成的命令CMD传输给控制逻辑350。
因此，控制逻辑350根据包括在接收的命令CMD中的信息可以产生电压控制信号VCON，并且将产生的电压控制信号VCON提供给电压产生器345。响应于电压控制信号VCON，电压产生器345改变选择读取电压Vrd的电平并且将选择读取电压Vrd提供给行选择电路340，从而可以对目标扇区执行读取重试操作。因此，页缓冲器单元310利用变化的选择读取电压Vrd可以读取存储在存储单元阵列100的目标扇区中的数据。根据列选择电路320的解码结果，将页缓冲器单元310读取的数据传输到输入/输出缓冲器330，然后通过数据缓冲器50将该数据传输到ECC块55。在CPU31的控制下，ECC块55可以确定对从目标扇区重新读取的数据的ECC解码是否成功。
图3至图8是示出可包含在图2A的非易失性存储装置中的特定存储单元阵列的示例的示图。
图3是示出包括在NOR闪存装置中的存储单元阵列的电路图。图4是示出包括在NAND闪存装置中的存储单元阵列的电路图。图5是示出包括在垂直闪存装置中的存储单元阵列的电路图。图6是用于描述垂直闪存装置的透视图。图7是沿着图6的垂直闪存装置的线I-I’截取的剖视图。图8是沿着图6的垂直闪存装置的线II-II’截取的剖视图。
参照图3，存储单元阵列100a可以包括多个存储单元MC1。在同一列中的存储单元可以在共源线CSL与多条位线BL（1）、…、BL（m）中的一条之间并联连接。在同一行中的存储单元可以共同连接到多条字线WL（1）、…、WL（n）中的同一条字线。例如，在第一列中的存储单元可以在第一位线BL（1）和共源线CSL之间并联连接。在第一行中的存储单元可以共同地连接到第一字线WL（1）。存储单元MC1可以被字线WL（1）、…、WL（n）上的电压控制。
在包括存储单元阵列100a的NOR闪存装置中，可以按照字节或字执行读取操作和编程操作，并且可以按照块120a执行擦除操作。在编程操作中，可以将具有大约-0.1V至-0.7V范围的体电压施加到NOR闪存装置的体基底。
参照图4，存储单元阵列100b可以包括串选择晶体管SST、接地选择晶体管GST和多个存储单元MC2。串选择晶体管SST可以连接到位线BL（1）、…、BL（m），接地选择晶体管GST可以连接到共源线CSL。存储单元MC2可以在串选择晶体管SST与接地选择晶体管GST之间串联连接。在同一行的存储单元可以连接到多条字线WL（1）、…、WL（n）中的同一条字线。例如，可以在串选择线SSL和接地选择线GSL之间设置16、32或64条字线。
串选择晶体管SST可以连接到串选择线SSL，并且可以通过串选择线SSL上的电压被控制。接地选择晶体管GST可以连接到接地选择线GSL，并且可以通过接地选择线GSL上的电压被控制。存储单元MC2可以通过字线WL（1）、…、WL（n）上的电压控制。
在包括存储单元阵列100b的NAND闪存装置中，可以按照页110b执行读取操作和编程操作，并且可以按照块120b执行擦除操作。在编程操作期间，可以将具有大约0V电平的体电压施加到NAND闪存装置的体基底。根据实施例，图2A的每个页缓冲器310可以连接到奇数位线和偶数位线。在这种情况下，奇数位线可以形成奇数页，偶数位线可以形成偶数页，并且可以对奇数页和偶数页交替地执行编程操作。
参照图5，存储单元阵列100c可以包括均具有垂直结构的多个串130c。每个串可以包括串选择晶体管SSTV、接地选择晶体管GSTV以及沿着第一方向D1形成并且在串选择晶体管SSTV和接地选择晶体管GSTV之间串联连接的多个存储单元MC3。多个串130c可以沿着第二方向D2形成以限定串列，并且多个串列可以沿着第三方向D3形成以限定串阵列。
串选择晶体管SSTV可以连接到位线BL（1）、…、BL（m），接地选择晶体管GSTV可以连接到共源线CSL。此外，串选择晶体管SSTV可以连接到串选择线SSL11、SSL12、…、SSLi1、SSLi2，并且接地选择晶体管GSTV可以连接到接地选择线GSL11、GSL12、…、GSLi1、GSLi2。在同一层中的存储单元可以连接到字线WL（1）、WL（2）、…、WL（n-1）、WL（n）中的同一条字线。每个串选择线和每个接地选择线可以沿着第二方向D2延伸，并且串选择线SSL11、…、SSLi1和接地选择线GSL11、…、GSLi1可以沿着第三方向D3布置或堆叠。每个字线可以沿着第二方向D2和第三方向D3延伸，并且字线WL（1）、…、WL（n）可以沿着第一方向D1布置或堆叠。每个位线可以沿着第三方向D3延伸，并且位线BL（1）、…、BL（m）可以沿着第二方向D2布置或堆叠。存储单元MC3可以通过位线WL（1）、…、WL（n）上的电压控制。
类似于NAND闪存装置，在包括存储单元阵列100c的垂直闪存装置中，可以按照页执行读取操作和编程操作，并且可以按照块执行擦除操作。
虽然图5没有示出，但是根据一些实施例，包括在单个串中的两个串选择晶体管可以连接到单个串选择线，并且包括在单个串中的两个接地选择晶体管可以连接到单个接地选择线。根据一些实施例，单个串可以包括一个串选择晶体管和一个接地选择晶体管。
参照图6、图7和图8，垂直闪存装置可以包括沿着基本垂直于基底101的顶表面的第一方向D1彼此分开的接地选择线256、字线252和串选择线254，以及在接地选择线256、字线252和串选择线254的侧壁上沿着第一方向D1从基底101延伸的沟道142。垂直闪存装置还可以包括电连接到沟道142的位线290以及共源线105。位线290可以通过焊盘162和位线接触部280电连接到沟道142。
沟道142可以包括多晶硅或掺杂的多晶硅。例如，沟道142可以包括掺杂有p型杂质的多晶硅，例如，掺杂铟或镓的多晶硅。沟道142还可以包括碳和/或锗。多个沟道142可以沿着基本平行于基底101的顶表面的第二方向D2形成以限定沟道列，并且多个沟道列可以沿着基本垂直于第二方向D2的第三方向D3形成以限定沟道阵列。
沟道142可以是杯状和/或中空圆筒状。填充层图案150可以形成在由例如杯状的142的内侧壁限定的空间中。填充层图案150可以包括例如绝缘材料（例如，氧化物）。
焊盘162可以位于填充层图案150和沟道142上，并且可以将沟道142电连接到位线接触部280。焊盘162可以作为电荷可以穿过沟道142移动的源/漏区域。焊盘162可以包括掺杂的多晶硅。例如，焊盘162可以包括掺杂有例如磷、砷等杂质的多晶硅。当焊盘162包括掺杂磷的多晶硅时，焊盘162还可以包括碳。
接地选择线256、字线252和串选择线254中的每个可以是单层（例如，每种的每层均处于不同高度）或一层以上的多层，并且可以将第一绝缘层图案115设置在它们之间。在图6中，接地选择线256和串选择线254可以分别为2层（例如，每种的两层处于不同高度），在接地选择线256和串选择线254之间的字线252可以是4层。然而，接地选择线256和串选择线254可以在一层，并且字线252可以形成在2层、8层、16层或另一个方便的层数量。根据实施例，接地选择线256、字线252和串选择线254中的每个可以沿着第二方向D2延伸，并且多个接地选择线256、多个字线252以及多个串选择线254可以沿着第三方向D3布置。第一绝缘层图案115可以包括例如硅氧化物（例如，氧化硅（SiO2）、碳氧化硅（SiOC）和/或氟氧化硅（SiOF））。
隧道绝缘层图案220、电荷捕获层图案230和阻挡层图案240可以沿着基本垂直于沟道142的外侧壁的方向设置在接地选择线256和沟道142的外侧壁之间、字线252和沟道142的外侧壁之间以及串选择线254和沟道142的外侧壁之间。隧道绝缘层图案220、电荷捕获层图案230和阻挡层图案240可以设置在接地选择线256和第一绝缘层图案115之间、字线252和第一绝缘层图案115之间以及串选择线254和第一绝缘层图案115之间和/或位于第一绝缘层图案115的侧壁上。根据本发明构思的特定实施例，隧道绝缘层图案220可以仅设置在沟道142的外侧壁上。
接地选择线256、字线252和串选择线254可以包括例如金属和/或金属氮化物。例如，接地选择线256、字线252和串选择线254可以包括具有低电阻的金属和/或金属氮化物（例如，钨、氮化钨、钛、氮化钛、钽、氮化钽和/或铂）。根据至少一个示例实施例，接地选择线256、字线252和串选择线254中的每个可以是包括例如金属氮化物的阻挡层和/或包括金属的金属层的多层结构。
隧道绝缘层图案220可以包括硅氧化物，并且电荷捕获层图案230可以包括氮化物（例如，氮化硅和/或金属氮化物）。阻挡层图案240可以包括硅氧化物和/或金属氧化物（例如，氧化铝、氧化铪、氧化镧、氧化镧铝、氧化镧铪、氧化铪铝、氧化钛、氧化钽和/或氧化锆）。阻挡层图案240可以是硅氧化物层和金属氧化物层的多层结构。
第二绝缘层图案260可以设置在每个均可包括沿着第二方向延伸的接地选择线256、字线252和串选择线254的结构以及设置在它们之间的第一绝缘层图案115之间。第二绝缘层图案260可以包括绝缘材料（例如，氧化物）。可以在第二绝缘层图案260的下面的基底101的上部设置可沿着第二方向D2延伸并且用作共源线105的杂质区域。共源线105的杂质区域可以包括例如磷和/或砷的n型杂质。
位线290可以通过位线接触部280电连接到焊盘162，并且可以电连接到沟道142。位线290可以包括例如金属、金属氮化物和/或掺杂的多晶硅。位线290可以沿着第三方向延伸。位线接触部280可以包含在第三绝缘层270和接触焊盘162中。位线接触部280可以包括例如金属、金属氮化物和/或掺杂的多晶硅。金属线291可以通过接触插头281电连接到接地选择线256、字线252和串选择线254，因此可以将施加到金属线291的电信号提供给接地选择线256、字线252和串选择线254。
第三绝缘层270可以设置在第一绝缘层图案115、第二绝缘层图案260、沟道142、焊盘162、阻挡层图案240、电荷捕获层图案230和隧道绝缘层图案220上。第三绝缘层270可以包括例如氧化物的绝缘材料。
图9是示出包括在图2A中示出的存储单元阵列中的一个页400的构造的图。
参照图9，包括在存储单元阵列100中的多个页中的页400包括多个扇区411至41k。扇区411至41k中的每个扇区存储扇区数据并且是在非易失性存储装置60中用于数据输入/输出的基本单元。均包括一个或更多个奇偶校验位并且用作错误检测和纠错码的ECC奇偶校验值421至42k基于数据（即，分别存储在扇区411至41k中的扇区数据）而产生。对于存储在扇区411至41k中的每组数据分别产生ECC奇偶校验值421至42k。在这种情况下，适用于纠正错误的扇区411至41k的大小可分别根据ECC块55而变化。
图10示出可形成在图2A中示出的存储单元阵列的每个存储单元上的阈值电压分布。
图11和图12示出在图10中示出的阈值电压的修改示例。
参照图10，当在图2A中示出的非易失性存储装置60的存储单元阵列100通过MLC（在该MLC中，以每单元2位数据被编程）实施时，每个存储单元可以在四种数据状态E0、P1、P2和P3中的一种状态下被编程。通过分别施加多个选择读取电压Vrd1、Vrd2和Vrd3可以感测数据状态E0、P1、P2和P3。然而，在图10中示出的阈值电压分布可以因各种因素而随意变化。
例如，根据多晶硅间（inter-poly）绝缘层、电荷扩散、离子杂质、编程干扰和热温度应力（HTS）的缺陷，闪存单元的电荷保留特性可能由于热电子发射而退化。此外，闪存单元的阈值电压分布可能因诸如软编程或过编程的因素而改变。作为这些事件的结果，闪存单元的阈值电压分布可能从状态“E0、P1、P2、P3”改变为状态“E0'、P1'、P2'、P3'”（如在图11和图12所示）。在闪存单元的阈值电压分布中的变化可能减小读取裕量并引起读取错误。
为了补偿读取错误，存储控制器20可以响应于来自非易失性存储装置60的读取扇区数据和ECC奇偶校验位执行ECC纠错操作以纠正读取扇区数据的错误。此外，当在读取操作期间发生的错误的数量超过ECC纠错操作的可纠正范围时，存储控制器20可以控制非易失性存储装置60执行读取重试操作。
参照图11，当电压从预定的开始电压VRS增加了预定的电压增量ΔV时，在读取重试操作期间可以重复执行读取操作直到读出正确数据。在另一个示例实施例中，当电压从预定的开始电压VRS减小了预定的电压增量ΔV（如图12所示）时，在读取重试操作期间可以重复执行读取操作直到读出准确数据。在示例实施例中，为了便于解释的目的，可以将用于感测准确读出数据的一系列操作定义为一个读取重试操作。例如，在一个读取重试操作中通过施加多个可变的选择读取电压可以执行多次读取操作，直到读出正确数据。将通过读取重试操作读取的具有正确值的数据通过存储控制器20提供到主机。
图13示出可以作为在图2B中所示的扇区表35的示例实施例的扇区表500的构造的示例。
参照图13，扇区表500包括以下条目：分别表示扇区411至41k的扇区号SECTORNO510；表示对各个扇区411至41k的数据的ECC解码是否成功的标志信号FLAG520。作为一个示例，图13将描述图9的页被构造具有8k的数据单元和8个扇区SECTOR1至SECTOR8的情况。因此，8个扇区SECTOR1至SECTOR8可以分别被描述为“000、001、010、011、100、101、110、111”。另外，图13示出这种情况：由于作为对每个扇区的ECC解码的结果，第三扇区SECTOR3的扇区数据包括不可纠正的错误，所以第三扇区SECTOR3的标志信号FLAG520处于低电平“0”。因此，第三扇区被选择为目标扇区并且剩余的扇区被选择为通过扇区。
图14示出连接到目标扇区并且在图13中示出的情况下选择性预充电的目标位线。
参照图13和图14，当作为ECC解码结果第三扇区SECTOR3的数据包括不可纠正的错误时，所述示例实施例可以在仅对连接到第三扇区SECTOR3的位线预充电的同时，禁止对连接到通过扇区的位线预充电，并且可以对第三扇区SECTOR3的数据执行读取重试操作。即，如果对扇区610至680的ECC解码结果显示第三扇区630的数据包括不可纠正的错误（如图13所示），则仅在对连接到第三扇区630的位线选择性地预充电之后，将选择读取电压Vrd施加到选择的字线WLg，然后将非选择读取电压Vread施加到未选择的字线WLg+1。因此，存储单元可以根据在连接到选择的字线WLg的存储单元中编程的数据和包括在第三扇区630中的数据导通/截止。在这种情况下，电流流通导通的存储单元的沟道。因此，电流被施加到共源线CSL。
图15A是示出根据示例实施例的在图2A中所示的存储系统中设置目标扇区的过程的时序图。
参照图2A和图15A，当将串行数据输入命令80h输入到非易失性存储装置60之后，包括所述目标扇区的页的地址C1C2R1R2R3以及用于设置所述目标扇区的数据（D1至Dm）711以预定的时序从存储控制器20被传输到非易失性存储装置60。用于设置所述目标扇区的数据711通过输入/输出缓冲器330和列选择电路320加载到页缓冲器310中。用于设置所述目标扇区的数据711包括目标扇区的数据模式和非目标扇区的数据模式，并且目标扇区的数据模式不同于非目标扇区的数据模式。即，在图14中用作目标扇区的第三扇区630的数据模式不同于其他扇区610、620、640至680的数据模式。如果将用于设置所述目标扇区的数据711加载到页缓冲器单元310，则页缓冲器单元310仅对连接到目标扇区（712）的目标位线进行预充电。
接下来，如果读取操作开始，则将命令“00h”、包括目标扇区的页的地址C1C2R1R2R3以及命令“30h”以预定的时序顺序地传输到非易失性存储装置60。如果命令“30h”被输入到非易失性存储装置60，则在控制逻辑350的控制下，页缓冲器单元310从存储单元阵列100感测并锁存目标扇区的扇区数据（713）。如果完成了目标扇区的扇区数据的感测和锁存，则存储在页缓冲器单元310中的数据DT1、DT2…通过列选择电路320和输入/输出缓冲器330被提供到存储控制器20的数据缓冲器50（714）。数据缓冲器50将重新读数据传输给ECC块55，并且ECC块55可以对目标扇区的重新读取的扇区数据执行ECC解码，并且将解码的扇区数据提供给控制块30。可以重复执行上述读取重试操作直到目标扇区的扇区数据中的所有错误被纠正。
图15B和图15C示出根据示例实施例的用于设置目标扇区的输入数据模式的示例。
参照图15B，输入到用作目标扇区的第三扇区630的所有数据模式都是“0”并且输入到其他扇区610、620、640至680的所有数据模式都是“1”。
参照图15C，输入到用作目标扇区的第三扇区630的所有数据模式都是“1”并且输入到其他扇区610、620、640至680的所有数据模式都是“0”。
图16是示出根据其他示例实施例的在图2A中示出的存储系统中设置目标扇区的过程的时序图。
参照图2A和图16，在将目标扇区选择命令XXh输入到非易失性存储装置60之后，将用于选择目标扇区的扇区地址（S1S2S3）712以预定的时序从存储控制器20提供到非易失性存储装置60。如果用于选择目标扇区的扇区地址（S1S2S3）712被输入到非易失性存储装置60，则基于扇区地址(S1S2S3)712页缓冲器单元310仅对连接到目标扇区的目标位线预充电(722)。
接下来，如果读取操作开始，则将命令“00h”、包括目标扇区的页的地址C1C2R1R2R3以及命令“30h”以预定的时序顺序地传输到非易失性存储装置60。如果命令“30h”被输入到非易失性存储装置60，则在控制逻辑350的控制下，页缓冲器单元310从存储单元阵列100感测并锁存目标扇区的扇区数据（723）。如果完成了目标扇区的扇区数据的感测和锁存，则存储在页缓冲器单元310中的DT1、DT2…通过列选择电路320和输入/输出缓冲器330被提供给存储控制器20的数据缓冲器50（724）。数据缓冲器50将重新读取数据传输给ECC块55，并且ECC块55可以对重新读取的目标扇区的扇区数据执行ECC解码，并且将解码的扇区数据提供给控制块30。以上描述的读取重试操作可以重复执行直到目标扇区的目标数据中的所有错误被纠正。
图17示出根据示例实施例的扇区和页缓冲器之间的连接关系。
参照图17，多个扇区610至680分别通过位线611至681连接到对应的页缓冲器710至780。如果第三扇区630的扇区数据包括不可纠正的错误，则参照图15B所描述，将数据模式“0”输入到页缓冲器730，并且将数据模式“1”输入到其他页缓冲器710、720和740至780。因此，仅有页缓冲器730可以通过对位线630预充电来执行读取重试操作。另外，如果第三扇区630的扇区数据包括不可纠正的错误，则参照图16所描述，“011”的扇区地址S1S2S3被输入以选择第三扇区630，并且页缓冲器730可以通过对连接到第三扇区630的位线631预充电来执行读取重试操作。
图18是示出根据示例实施例的包括在图17中所示的页缓冲器中的一个页缓冲器的构造的框图。
参照图18，一个页缓冲器731可以包括p型金属氧化半导体（PMOS）晶体管732和锁存单元733。PMOS晶体管732响应于预充电控制信号以电源电压VDD电平对对应的位线BLj预充电。锁存单元733可以包括多个锁存器SLT、DLT1和DLT2。在感测操作期间，感测锁存器SLT读出并存储连接到位线BLj的感测节点SN的电压变化。数据锁存器DLT1和DLT2用于编程操作。使用数据锁存器DLT1将编程数据传输到位线BLj，并且数据锁存器DLT2存储从存储控制器20接收的编程数据。页缓冲器731还可以包括根据存储在数据锁存器DLT1和DLT2中的数据模式来确定预充电控制信号PRCH的激活的组合电路。
如参照图15B所示，如果将特定数据模式输入到数据锁存器DLT1和DLT2，则预充电控制信号PRCH被低电平激活，从而可以对位线BLj预充电。另外，如参照图16所示，输入扇区选择命令XXh和扇区地址S1S2S3，预充电控制信号PRCH被低电平激活，从而可以对位线BLj预充电。
图19是示出根据示例实施例的在图2A中示出的控制逻辑的构造的框图。
参照图19，控制逻辑350可以包括寄存器351和/或熔合单元（fuse unit）353。
寄存器351可以存储从图2A的存储控制器20接收的设置特征命令Efh以及扇区大小信息352，并且根据存储的信息设置包括在一个页中的扇区的大小。基于存储在各个扇区中的扇区数据和奇偶校验位可以设置包括在图9的一个页400中的扇区的大小。存储控制器20可以利用设置特征命令Efh来不同地设置包括在一个页中的扇区的大小。
另外，熔合单元353可以存储扇区大小信息354。当熔合单元353存储扇区大小信息354时，在非易失性存储装置60的上电顺序期间，熔合单元353可以基于扇区大小信息354来设置包括在图9的一个页400中的扇区大小。在这种情况下，可以通过在晶片级或封装级的熔合选择（fuse option）来设置扇区大小信息354。在另一个示例实施例中，扇区大小信息SCT_L可以是非易失性调整信息并且可以存储在存储单元阵列100中。当所述扇区大小信息SCT_L作为非易失性调整信息被存储在存储单元阵列100中时，在控制逻辑350的控制下，可以在上电顺序期间通过页缓冲器单元310将所述扇区大小信息SCT_L从存储单元阵列100加载到控制逻辑350中。
图20是示出根据示例实施例的设置扇区大小的方法的时序图。
参照图2A、图19和图20，为了设置扇区大小，将设置特征命令Efh、地址Addr、数据D1至Dm以预定的时序从存储控制器20传输到非易失性存储装置60。地址Addr可以用于表示寄存器351的位置，其中，表示扇区大小信息352的数据D1至Dm将被存储在寄存器351中。在上电后，通过将扇区大小信息SCT_L与设置特征命令Efh一起从存储控制器20传输到非易失性存储装置60，可以实现设置扇区大小的操作。在示例实施例中，可以将与设置特征命令Efh一起提供的数据D1至Dm的一部分用作表示扇区大小信息SCT_L的数据。剩下的数据可以被用于指示其他参数。
图21是示出根据示例实施例的操作存储系统的方法的流程图。
参照图2A、图2B和图21，在根据示例实施例的操作存储系统的方法中，非易失性存储装置60从存储控制器20接收读取命令（S810）。接收到读取命令的非易失性存储装置60以页为单位（即，在逐页的基础上）对数据执行读取操作（S820），并且将读取数据传输到存储控制器20。这里，所述页包括多个扇区。在这种情况下，参照图9所示，存储装置60将包括一个或更多个奇偶校验位的奇偶校验值和所述页的每个扇区的扇区数据一起传输到存储控制器20。存储控制器20的ECC块55利用所述扇区的奇偶校验值以扇区为单位（即，在逐个扇区的基础上）对所述页的读取数据执行ECC解码，以确定是否从任意扇区感测到任意读取错误（S830）。如果在步骤S830中没有感测到读取错误，则将读取数据通过主机缓冲器57传输到主机。如果在步骤S830中感测到读取错误（是），则存储控制器20的ECC块55确定对每个扇区来说对该扇区感测到的错误是否是不可纠正的（S840）。如果在步骤S840中确定所述页的所有扇区的错误是可纠正的（否），则存储控制器20的ECC块55纠正每个扇区的错误（S850），并且将纠错后的数据通过主机缓冲器57传输到主机。如果在步骤S840中确定读取数据包括至少一个具有至少一个不可纠正的错误的扇区，则存储控制器20控制非易失性存储装置60对具有不可纠正错误的扇区执行读取重试操作（S860）。
图22是示出根据示例实施例的操作存储系统的方法的流程图。
参照图2A、图2B和图22，在根据示例实施例的操作存储系统的方法中，非易失性存储装置60从存储控制器20接收读取命令（S910）。接收到读取命令的非易失性存储装置60以页为单位对数据执行读取操作（S920），并且将读取数据传输给存储控制器20。这里，所述页包括多个扇区。在这种情况下，如参照图9所示，存储装置60将包括一个或更多个奇偶校验位的奇偶校验值和所述扇区数据一起传输到存储控制器20。存储控制器20的ECC块55以扇区为单位（即，在逐个扇区的基础上）对所述页的读取数据执行ECC解码以确定是否从任意扇区感测到任意读取错误（S930）。如果在步骤S930中没有感测到读取错误，则将读取数据通过主机缓冲器57传输到主机。如果在步骤S930中感测到读取错误（是），则确定对每个扇区来说感测到的错误是否是不可纠正的（S940）。如果在步骤S940中确定所有扇区的错误是可纠正的，则存储控制器20的ECC块55纠正所述扇区的错误（S950），并且将纠错后的数据通过主机缓冲器57传输到主机。如果在步骤S940中确定读取数据包括至少一个具有至少一个不可纠正的错误的扇区（目标扇区）（是），则确定对目标扇区执行读取重试操作是否超过了预定参考次数P（S960）。如果在步骤S960中确定对目标扇区执行读取重试操作少于预定参考次数P，则执行读取重试操作（S970）。当在步骤S960中确定对目标扇区执行读取重试操作多于预定参考次数P，则对目标扇区执行读取重试操作（S980）。在对目标扇区执行读取重试操作之后，存储控制器20的ECC块55执行将包括目标扇区的存储块复制到另一个块并且擦除包括目标扇区的存储块的擦除刷新操作（S990）。
图23是示出根据示例实施例的可包含存储系统的存储卡的框图。
参照图23，存储卡1000可以包括多个连接管脚1010、存储控制器1020和非易失性存储装置1030。
连接管脚1010可以结合到主机（未示出），以在主机和存储卡1000之间传递信号。连接管脚1010可以包括时钟管脚、命令管脚、数据管脚和/或复位管脚。
存储控制器1020可以从主机（例如，通过连接管脚1010）接收数据，并且可以将接收到的数据存储在非易失性存储装置1030中。
非易失性存储装置1030可以包括存储单元，并且存储控制器1020可以以页为单位对存储单元阵列执行读取操作，以扇区为单位对读取数据执行错误检测和纠正，在对连接到包括不可纠正的错误的至少一个目标扇区的目标位线预充电的同时，禁止对连接到包括可纠正的错误的至少一个通过扇区的位线预充电，并且在至少一个目标扇区中的数据执行读取重试操作，从而与为了读取重试操作而对读取页的所有扇区进行预充电相比，耗电更少。
例如，存储卡1000可以包括MMC，嵌入式MMC（eMMC）、混合嵌入式MMC（混合eMMC）、安全数字（SD）卡，微型SD卡，记忆棒，ID卡、个人计算机存储卡国际协会（PCMCIA）卡、芯片卡、USB卡、智能卡、小型闪存（CF）卡等。
存储卡1000可以结合到主机，诸如台式计算机、笔记本计算机、平板计算机、移动电话、智能电话、音乐播放器、个人数字助理（PDA）、便携式多媒体播放器（PMP）、数字电视、数码相机、便携式游戏机控制台等。
图24是示出根据示例实施例的可包含存储系统的固态驱动器的示图。
参照图24，固态驱动器（SSD）1100可以包括存储控制器1110和多个非易失性存储装置1120。
存储控制器1110可以从主机（未示出）接收数据。存储控制器1110可将接收的数据存储在多个非易失性存储装置1120中。
每个非易失性存储装置1120可以包括存储单元，并且存储控制器1110可以以页为单位对存储单元阵列执行读取操作，以扇区为单位对读取数据执行错误检测和纠正，在对连接到包括不可纠正的错误的至少一个目标扇区的目标位线预充电的同时，禁止对连接到包括可纠正的错误的至少一个通过扇区的位线预充电，并且对至少一个目标扇区中的数据执行读取重试操作，从而降低功耗。
在一些实施例中，固态驱动器1100可以结合到主机，诸如移动装置、移动电话、智能电话、PDA、PMP、数码相机、便携式游戏机控制台、音乐播放器、台式计算机、笔记本计算机、平板计算机、扬声器、视频播放器、数字电视等。
图25是示出根据示例实施例的可包含存储系统的移动系统的图。
参照图25，移动系统1400可以包括应用处理器1410、连接单元1420、易失性存储装置1430、非易失性存储系统1440、用户接口1450和电源1460。移动系统1400可以是诸如移动电话、智能电话、平板计算机、笔记本计算机、PDA、PMP、数码相机、便携式游戏机控制台、音乐播放器、摄影机、视频播放器、导航系统等的任何移动系统。
应用处理器1410可以执行诸如互联网浏览器、游戏应用、视频播放器应用等的应用。应用处理器1410可以包括单个处理器内核和多个处理器内核。例如，应用处理器1410可以是诸如双核处理器、四核处理器、六核处理器等的多核处理器。应用处理器1410还可以包括位于应用处理器1410的内部或外部的高速缓存。
连接单元1420可以与外部装置执行有线或无线通信。例如，连接单元1420可以执行USB通信、以太网通信、近场通信（NFC）、射频识别（RFID）通信、移动通信、存储卡通信、无线互联网、无线保真（Wi-Fi）、全球定位系统（GPS）、蓝牙（BT）、全球移动通信系统（GSM）、通用分组无线系统（GPRS）、宽带码分多址移动通信系统（WCDMA）、高速上行/下行分组接入（HSxPA）等。连接单元1420可以包括基带芯片组。
易失性存储装置1430可以存储由应用处理器1410处理的指令/数据，或者可以用作工作存储器。例如，易失性存储装置1430可以通过DRAM、SRAM或移动DRAM等实现。
非易失性存储系统1440可以包括存储控制器1441和非易失性存储装置1443。非易失性存储系统1440可以存储用于引导移动系统1400的引导图像。例如，非易失性存储系统1440可以通过电可擦除可编程只读存储器（EEPROM）、闪速存储器、PRAM、RRAM、MRAM、FRAM、纳米浮栅存储器（NFGM）或聚合物随机存取存储器（PoRAM）等来实现。非易失性存储系统1440可以包括存储单元，并且可以以页为单位对存储单元执行读取操作，以扇区为单位对读取数据执行错误检测和纠正，在对连接到包括不可纠正的错误的至少一个目标扇区的目标位线预充电的同时，禁止对连接到包括可纠正的错误的至少一个通过扇区的位线预充电，并且对至少一个目标扇区中的数据执行读取重试操作，从而与为了读取重试操作而对读取页的所有扇区进行预充电相比，耗电更少。
用户接口1450可以包括诸如键盘、触摸屏、麦克风等的至少一个输入装置，以及诸如显示装置、扬声器等的至少一个输出装置。电源1460可以给移动系统1400提供电源。移动系统1400还可以包括相机图像处理器（CIS）、诸如存储卡、SDD、CD-ROM的存储装置等。
移动系统1400和/或移动系统1400的组件可以以各种形式封装，诸如堆叠式封装（PoP）、球栅阵列封装（BGA）、芯片级封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDIP）、叠片包装的裸片（die in wafflepack）、晶圆形式的裸片（die in waferform）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方扁平封装（MQFP）、薄形四边引线扁平封装（TQFP）、小外型IC（SOIC）、收缩型小外形封装（SSOP）、薄型小外型封装（TSOP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）或晶圆级处理堆叠封装（WSP）。
图26是示出根据示例实施例的可包含存储系统的计算系统的示图。
参照图26，计算系统1500可以包括处理器1510、I/O集线器1520、I/O控制器集线器1530、至少一个存储模块1540以及图形卡1550。根据实施例，计算系统1500可以是诸如个人计算机（PC）、服务器计算机、工作站，平板计算机、笔记本计算机、移动电话、智能电话、PDA、PMP、数码相机、数字电视机、机顶盒、音乐播放器、便携式游戏机控制台、导航装置等的任意计算系统。
处理器1510可以执行具体的计算或任务。例如，处理器1510可以是微处理器、中央处理单元（CPU）或数字信号处理器等。处理器1510可以包括单个处理器内核和多个处理器内核。处理器1510可以是诸如双核处理器、四核处理器、六核处理器等的多核处理器。虽然在图26中示出的示例包括仅一个处理1510，但是其他的实施例可以包括多个处理器。在特定实施例中，处理器1510可以具有位于处理器1510的内部或外部的关联的高速缓存。
处理器1510可以包括控制存储模块1540的操作的存储控制器（未示出）。包括在处理器1510中的存储控制器可以被称作集成存储控制器（IMS）。存储控制器和存储模块1540之间的存储接口可以通过包括多个信号线的一个通道或多个通道实现。每个通道可以结合到至少一个存储模块1540。存储控制器可以包括在I/O集线器1520中。包括存储控制器的I/O集线器1520可以被称作存储控制器集线器（MCH）。
存储模块1540可以包括多个非易失性存储装置，所述非易失性存储装置存储从存储控制器1511提供的数据。非易失性存储装置可以包括存储单元，并且可以以页为单位对存储单元阵列执行读取操作，以扇区为单位的读取数据执行错误检测和纠正，在对连接到包括不可纠正的错误的至少一个目标扇区的目标位线预充电时，禁止对连接到包括可纠正的错误的至少一个通过扇区的位线预充电，并且对至少一个目标扇区中的数据执行读取重试操作，从而与为了读取重试操作而对读取页的所有扇区进行预充电相比，耗电更少。
I/O集线器1520可以管理在处理器1510和诸如图形卡1550的装置之间的数据传输。I/O集线器1520可以通过诸如前端总线（FSB）、系统总线、超传输（HyperTransport）、闪电数据传输（LDT）、快速通道互联（QPI）、通用系统接口（CSI）等的各种接口中的至少一种结合到处理器1510。虽然图26示出包括一个I/O集线器1520的计算系统1500的示例，但是根据实施例，计算系统1500可以包括多个I/O集线器。
I/O集线器1520可以给装置提供各种接口。例如，I/O集线器1520可以提供加速图形端口（AGP）接口、外围组件接口总线（PCIe）、通信流架构（CSA）接口等。
图形卡1550可以通过AGP或PCIe结合到I/O集线器1520。图形卡1550可以控制用于显示图像的显示装置（未示出）。图形卡1550可以包括内部处理器和内部存储器以处理图像。在特定实施例中，输入/输出集线器1520可以包括内部图形装置以及图形卡1550，或者包括替代图形卡1550的内部图形装置。内部图形装置可以被称作集成显卡，并且包括存储控制器和内部图形装置的I/O集线器可以被称作图形和存储控制器集线器（GMCH）。
I/O控制器集线器1530可以执行数据缓冲和接口仲裁以有效地操作各种系统接口。I/O控制器集线器1530可以通过内部总线结合到I/O集线器1520。例如，I/O控制器集线器1530可以通过诸如直接媒体接口（DMI）、集线器接口、企业南桥接口（ESI enterpriseSouthbridge interface）、PCI等的各种接口中的至少一种结合到I/O集线器1520。
I/O控制器集线器1530可以给外围装置提供各种接口。例如，I/O控制器集线器1530可以提供通用串行总线（USB）端口、串行高级技术附件（SATA）接口、通用输入/输出（GPIO）、低管脚数（LPC）总线、串行外围接口（SPI）、PCI、PCIe等。
在特定实施例中，处理器1510、I/O集线器1520和I/O控制器集线器1530可以作为分离的芯片组或分离的集成电路来实现。在其他实施例中，处理器1510、I/O集线器1520和I/O控制器集线器1530中的至少两个可以作为一个芯片组来实现。
示例实施例可适用于非易失性存储装置和使用非易失性存储装置的各种设备和系统。因此，示例实施例可以被用在包括非易失性存储装置的任何装置和系统中，诸如移动电话、智能电话、PDA、PMP、数码相机、数字电视机、机顶盒、音乐播放器、便携式游戏控制台、导航设备、PC、服务器计算机、工作站、平板计算机、笔记本计算机、智能卡、打印机等。
前面所述的实施例是说明性的，而不被解释为限制性。虽然已经描述了一些实施例，但是本领域的技术人员将容易地理解，在没有实际脱离在权利要求中阐述的本发明构思的范围的情况下，能够对实施例进行多种修改。因此，将理解的是，前面所述的各种实施例是说明性的，而不被解释为限制到公开的具体实施例，并且对所公开的实施例的修改和其他实施例意图包括在权利要求的范围内。

Claims (20)

1.一种操作存储系统的方法，所述存储系统包括非易失性存储装置和控制所述非易失性存储装置的存储控制器，所述方法包括：
以包括多个扇区的页为单位从存储单元阵列读取数据；
以页的扇区为单位对读取数据执行纠错解码；
选择在读取数据中包括至少一个不可纠正的错误的至少一个目标扇区，并且选择至少一个通过扇区，其中，通过扇区的读取数据的所有错误通过纠错解码是可纠正的；
在对连接到所述至少一个目标扇区的目标位线预充电的同时，禁止对连接到所述至少一个通过扇区的位线预充电；以及
对存储在所述至少一个目标扇区中的数据执行读取重试操作。
2.根据权利要求1所述的方法，其中，每个扇区存储基于存储在所述扇区中的数据而产生的一个或更多个奇偶校验位，其中，所述至少一个目标扇区的读取数据的错误的数量大于奇偶校验位的数量，其中，所述至少一个通过扇区的读取数据的错误的数量小于或等于奇偶校验位的数量。
3.根据权利要求1所述的方法，其中，对存储在所述至少一个目标扇区中的读取数据重复执行读取重试操作，直到不可纠正的错误通过纠错解码被纠正。
4.根据权利要求1所述的方法，其中，对所述至少一个目标扇区的数据重复预定参考次数的读取重试操作。
5.根据权利要求4所述的方法，所述方法还包括：当对存储在所述至少一个目标扇区中的数据的读取重试操作重复执行多于预定参考次数时，执行擦除刷新操作，以将包括所述至少一个目标扇区的存储块复制到另一个存储块，并且擦除包括所述至少一个目标扇区的存储块。
6.根据权利要求1所述的方法，其中，当存储控制器将不同于输入到页的除了目标扇区之外的其他扇区的存储单元的数据模式的数据模式输入到包括在目标扇区中的存储单元时，所述至少一个目标扇区被选择。
7.根据权利要求6所述的方法，其中，将数据值“0”输入到包括在目标扇区中的存储单元，并且将数据值“1”输入到包括在其他扇区的存储单元。
8.根据权利要求1所述的方法，其中，根据设置特征命令通过存储控制器分别设置扇区的大小。
9.根据权利要求8所述的方法，其中，利用在设置特征命令之后传输到非易失性存储装置的至少一部分数据来设置扇区的大小。
10.根据权利要求1所述的方法，其中，在晶圆级或封装级通过熔合选择将扇区的大小存储在包括在非易失性存储装置中的熔合单元中，并且在非易失性存储装置的上电顺序期间，根据存储在熔合单元中数据来设置扇区的大小。
11.根据权利要求1所述的方法，其中，存储控制器将扇区选择命令以及扇区地址提供给非易失性存储装置，以选择所述至少一个目标扇区。
12.一种存储系统，所述系统包括：
非易失性存储装置；以及
存储控制器，被构造为控制所述非易失性存储装置，
其中，所述存储控制器包括：
纠错码块，被构造为以包括多个扇区的页为单位从非易失性存储装置读取数据，并且被构造为以页的扇区为单位对读取数据执行纠错解码；以及
控制块，被构造为选择包括至少一个不可纠正的错误的至少一个目标扇区，并且选择至少一个通过扇区，其中，通过扇区的所有错误通过纠错解码是可纠正的，控制块还被构造为在对连接到所述至少一个目标扇区的目标位线预充电的同时，控制非易失性存储装置禁止对连接到所述至少一个通过扇区的位线预充电，并且控制块还被构造为对至少一个目标扇区中的数据执行读取重试操作。
13.根据权利要求12所述的存储系统，其中，纠错码块将表示对每个扇区执行纠错解码成功或失败的标志信号提供给控制块。
14.根据权利要求13所述的存储系统，其中，控制块包括存储扇区的扇区号和扇区的标志信号的扇区表。
15.根据权利要求12所述的存储系统，其中，非易失性存储装置包括控制逻辑，其中，所述控制逻辑包括存储包括在从存储控制器提供的设置特征命令中的扇区大小信息的寄存器，其中，所述控制逻辑根据所述扇区大小信息设置扇区的大小。
16.一种操作存储系统的方法，所述存储系统包括非易失性存储装置和控制所述非易失性存储装置的存储控制器，其中，所述存储装置包括组织成多个页的多个存储单元，所述多个页中的每个页包括用于存储数据的多个扇区，所述方法包括：
从选择的非易失性存储装置的页读取数据；
对于选择的页的每个扇区，在逐个扇区的基础上对读取数据执行纠错解码；以及
当纠错解码不能纠正选择的页的至少一个目标扇区的至少一个数据错误，但是能纠正选择的页的一个或更多个通过扇区的所有数据错误时，将目标扇区选择命令从存储控制器传输到非易失性存储装置，其中，所述目标扇区选择命令使非易失性存储装置：
改变施加到所述至少一个目标扇区的存储单元的电压，
在禁止对连接到所述一个或更多个通过扇区的位线预充电的同时，对连接到所述至少一个目标扇区的目标位线预充电，以及
使用改变的电压对存储在所述至少一个目标扇区中的数据执行读取重试操作。
17.根据权利要求16所述的方法，其中，每个扇区存储基于存储在所述扇区中的数据而产生的一个或更多个奇偶校验位，其中，所述至少一个目标扇区的读取数据的错误的数量大于奇偶校验位的数量，其中，所述一个或更多个通过扇区的每个的读取数据的错误的数量小于或等于奇偶校验位的数量。
18.根据权利要求16所述的方法，其中，对所述至少一个目标扇区的读取数据重复执行读取重试操作，直到纠错解码能够纠正选择的页的所述至少一个目标扇区的所有数据错误，或者读取重试操作执行预定参考次数，无论哪一个情况先发生。
19.根据权利要求18所述的方法，所述方法还包括：当对存储在所述至少一个目标扇区中的数据的读取重试操作重复执行多于预定参考次数时，执行擦除刷新操作，以将包括所述至少一个目标扇区的存储块复制到另一个存储块，并且擦除包括所述至少一个目标扇区的存储块。
20.根据权利要求16所述的方法，其中，当存储控制器将第一数据模式输入到包括在所述至少一个目标扇区中的存储单元并将不同的数据模式输入到所述一个或更多个通过扇区的存储单元时，所述至少一个目标扇区被选择。
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