JP6228446B2

JP6228446B2 - メモリシステムの動作方法及びメモリシステム

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Publication number: JP6228446B2
Application number: JP2013258390A
Authority: JP
Inventors: 鳳吉鄭; 炯坤金; 邊　大　錫; 大錫邊
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2013-01-15
Filing date: 2013-12-13
Publication date: 2017-11-08
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Description

本発明は半導体メモリ装置に係り、より詳細には、不揮発性メモリ装置とメモリコントローラを具備するメモリシステム及びこれの動作方法に関する。

フラッシュメモリ装置のような不揮発性メモリ装置は、複数のメモリ領域が一度のプログラム動作で消去またはプログラムされる一種のＥＥＰＲＯＭである。一般的なＥＥＰＲＯＭにおいては、１つのメモリ領域しか一度に消去またはプログラム可能ではないので、このことはフラッシュメモリ装置を使うシステムが、同時に他の領域に対して読み取りや書き込みをする時には、速く且つ効果的な速度で動作できることを意味する。フラッシュメモリ及びＥＥＰＲＯＭは全ての形態において、データ保存に使われる電荷保存手段の劣化または電荷保存手段を囲んでいる絶縁膜の劣化によってある回数の消去動作後に消耗する。

フラッシュメモリ装置は、シリコンチップに保存された情報の維持に電源を必要とすること無くシリコンチップ上に情報を保存する。これは、万一、チップに供給される電源が遮断されても電力の消費なしで情報が維持されることを意味する。また、フラッシュメモリ装置は物理的な衝撃抵抗性及び速い読み取りアクセス時間を提供する。このような特徴のために、フラッシュメモリ装置はバッテリによって電源が供給されるデータ保存装置として賞用されている。

米国特許６，７１１，０５１号明細書米国公開特許第２０１１／００１２２７０８号明細書米国公開特許第２０１１／０００３５６４４号明細書米国公開特許第２００８／００１２３４５１号明細書

本発明の目的は、消費電力を減少できるメモリシステムの動作方法を提供することにある。

また、本発明の他の目的は、消費電力を減少できるメモリシステムを提供することにある。

上記目的を達成するためになされた本発明の一実施形態に係る不揮発性メモリ装置と上記不揮発性メモリ装置を制御するメモリコントローラを具備するメモリシステムの動作方法では、前記メモリコントローラが、前記不揮発性メモリ装置に含まれるメモリセルアレイから複数のセクタで構成されるページ単位のデータを読み出す。前記読み出したページ単位のデータに対してセクタ単位で、前記メモリコントローラに含まれる訂正コードブロックがエラー訂正デコードを行う。前記メモリコントローラが、前記行われたエラー訂正デコードによって訂正不可能なエラーを含むセクタがある場合、該セクタを少なくとも１つのターゲットセクタとして選択し、訂正可能なエラーを含む残りの全てのセクタを少なくとも１つのパスセクタとして選択する。前記メモリコントローラに含まれる制御ブロックが、前記少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止すると同時に前記少なくとも１つのターゲットセクタに接続されるターゲットビットラインをプリチャージして前記少なくとも１つのターゲットセクタのデータに対する読み出しリトライ動作を行う。

例示的な実施形態において、前記エラー訂正デコードは前記複数のセクタのそれぞれに含まれるメインデータに基づいて生成されたパリティデータを利用して前記メモリコントローラに含まれる訂正コードブロックにより行われ、前記少なくとも１つのターゲットセクタは前記エラーの数が前記パリティデータの数より大きく、前記少なくとも１つのパスセクタは前記エラーの数が前記パリティデータの数以下であってもよい。

例示的な実施形態において、前記少なくとも１つのターゲットセクタに対する前記読み出しリトライ動作は、前記行われたエラー訂正デコードによって訂正不可能なエラーが前記エラー訂正デコードによって訂正されるまで繰り返されてもよい。

例示的な実施形態において、前記少なくとも１つのターゲットセクタに対する前記読み出しリトライ動作は、決まった基準回数以内で繰り返されてもよい。

前記少なくとも１つのターゲットセクタに対する前記読み出しリトライ動作が前記決まった基準回数を超過する場合、前記メモリコントローラにより、前記少なくとも１つのターゲットセクタを含むメモリブロックを他のメモリブロックにコピーし、前記少なくとも１つのターゲットセクタを含むメモリブロックを消去する消去リフレッシュ動作が行われてもよい。

例示的な実施形態において、前記少なくとも１つのターゲットセクタは、前記メモリコントローラが前記ターゲットセクタに含まれるメモリセルにターゲットセクタ以外の他のセクタのメモリセルに入力されるデータとは異なるデータパターンを入力して選択されてもよい。

前記メモリコントローラにより、前記ターゲットセクタに含まれるメモリセルにはデータ「０」が入力されてもよく、他のセクタに含まれるメモリセルにはデータ「１」が入力されてもよい。

例示的な実施形態において、前記複数のセクタのそれぞれの大きさを、前記メモリコントローラがセットフィーチャ（Ｓｅｔｆｅａｔｕｒｅ）コマンドを利用して設定する。

前記複数のセクタのそれぞれの大きさは、前記セットフィーチャコマンド以後に前記不揮発性メモリ装置に伝送されるデータの少なくとも一部を利用して設定されてもよい。

例示的な実施形態において、前記複数のセクタのそれぞれの大きさは、前記不揮発性メモリ装置に備わるフューズ（ｆｕｓｅ）部にウェハレベルやパッケージレベルでフューズオプションを通じて保存され、前記不揮発性メモリ装置のパワーアップシーケンスの間に前記フューズ部に保存されたセクタの大きさ情報に基づいて１ページに含まれるセクタの大きさが設定される。

例示的な実施形態において、前記メモリコントローラは、前記少なくとも１つのターゲットセクタを選択するためのセクタ選択コマンドとセクタアドレスを前記不揮発性メモリ装置に提供してもよい。

前記目的を達成するために本発明の一実施形態に係るメモリシステムは、不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するメモリコントローラを具備する。前記メモリコントローラは、前記不揮発性メモリ装置から複数のセクタで構成されるページ単位のデータを読み出し、前記読み出したページ単位のデータに対してセクタ単位でエラー訂正デコードを行うエラー訂正コードブロックと、前記行われたエラー訂正デコードによって訂正不可能なエラーを含む少なくとも１つのターゲットセクタと訂正可能なエラーを含む少なくとも１つのパスセクタを選択し、前記不揮発性メモリ装置が前記少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止するとともに、前記少なくとも１つのターゲットセクタに接続されるターゲットビットラインをプリチャージし、前記少なくとも１つのターゲットセクタのデータに対する読み出しリトライ動作を行うように制御する制御ブロックとを含む。

例示的な実施形態において、前記エラー訂正ブロックは、前記セクタ単位で行われたエラー訂正デコードの成功可否を示すフラッグ信号を前記制御ブロックに提供してもよい。

前記制御ブロックは、前記複数のセクタのセクタ番号と前記複数のセクタのそれぞれに対するフラッグ信号を保存するセクタテーブルを含んでもよい。

例示的な実施形態において、前記制御ロジックは、前記メモリコントローラから提供されるセットフィーチャコマンドに含まれるセクタの大きさ情報を保存するレジスタを含み、前記制御ロジックは、前記セクタの大きさ情報によって前記セクタのそれぞれの大きさを設定してもよい。

本発明の実施形態によると、メモリコントローラが不揮発性メモリ装置に備わるメモリセルアレイに対してページ単位で読み出し動作を行い、前記メモリコントローラに含まれる訂正コードブロックが、前記読み出したデータに対してセクタ単位でエラー感知及び訂正動作を行い、前記メモリコントローラが、行われたエラー訂正デコードによって訂正が不可能なエラーを含むセクタがある場合、該セクタを少なくとも１つのターゲットセクタとして選択し、訂正可能なエラーを含む残りの全てのセクタを少なくとも１つのパスセクタとして選択し、前記メモリコントローラに含まれる制御ブロックが、前記少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止すると同時に前記少なくとも１つのターゲットセクタに接続されるビットラインのみをプリチャージさせて前記ターゲットセクタのデータに対して読み出しリトライ動作を遂行して消費電力を減少できる。

本発明の一実施形態に係る不揮発性メモリ装置とメモリコントローラを具備するメモリシステムの動作方法を示すフローチャートである。本発明の実施形態に係るメモリシステムの構成を示すブロック図である。本発明の一実施形態に係る図２のメモリコントローラの具体的な構成を示すブロック図である。ＮＯＲ型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図である。ＮＡＮＤ型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図である。垂直型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図である。垂直型フラッシュメモリ装置を説明するための斜視図である。図７に示した垂直型フラッシュメモリ装置をＩ−Ｉ’ラインで切った断面図である。図７に示した垂直型フラッシュメモリ装置をＩＩ−ＩＩ’ラインで切った断面図である。図２のメモリセルアレイに含まれる１ページの構成を示すブロック図である。図２のメモリセルアレイの各メモリセルに形成できるスレショルド電圧の分布を例示的に示す図である。図１１に図示したスレショルド電圧が変形された例を示す図である。図１１に図示したスレショルド電圧が変形された例を示す図である。本発明の一実施形態に係る図３のセクタテーブルの構成の一例を示す図である。図１４の場合にターゲットセクタに接続されるターゲットビットラインが選択的にプリチャージされることを示す図である。本発明の実施形態に係る図２のメモリシステムでターゲットセクタを設定することを示すタイミング図である。本発明の実施形態に係るターゲットセクタを設定するための入力データパターンを示す図である。本発明の実施形態に係るターゲットセクタを設定するための入力データパターンを示す図である。本発明の他の実施形態に係る図２のメモリシステムでターゲットセクタを設定することを示すタイミング図である。本発明の実施形態に係るセクタとページバッファの接続関係を示す図である。本発明の実施形態に係る図２０のページバッファに含まれる１ページバッファの構成を示すブロック図である。本発明の実施形態に係る図２の制御ロジックの構成を示すブロック図である。本発明の一実施形態に係るセクタの大きさ設定方法を説明するためのタイミング図である。本発明の一実施形態に係るメモリシステムの動作方法を示すフローチャートである。本発明の一実施形態に係るメモリシステムの動作方法を示すフローチャートである。本発明の実施形態に係るメモリシステムをメモリカードに応用した例を示すブロック図である。本発明の実施形態に係るメモリシステムをＳＳＤに応用した例を示すブロック図である。本発明の実施形態に係る不揮発性メモリ装置をモバイルシステムに応用した例を示すブロック図である。本発明の実施形態に係るメモリシステムをコンピューティングシステムに応用した例を示すブロック図である。

次に、本発明に係るメモリシステムの動作方法及びメモリシステムための形態の具体例を図面を参照しながら説明する。

本明細書に開示する本発明の実施形態において、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示するものであり、本発明の実施形態は多様な形態で実施でき、本明細書に説明する実施形態に限定されるものではない。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、同等物、代替物を含むと理解するべきである。
本明細書において、第１、第２等の用語は多様な構成要素を説明するために使用するが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は１つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名でき、同様に第２構成要素も第１構成要素と命名できる。

ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。

本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたものが存在することを示すものであって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。

また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用する全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。図面上の同一構成要素に対しては同一または類似する参照符号を使用し、同一構成要素について重複する説明は省略する。

図１は本発明の一実施形態に係る不揮発性メモリ装置とメモリコントローラを具備するメモリシステムの動作方法を示すフローチャートである。

図１を参照すると、不揮発性メモリ装置と不揮発性メモリ装置を制御するメモリコントローラを具備するメモリシステムの動作方法において、不揮発性メモリ装置のメモリセルアレイから複数のセクタで構成されるページ単位のデータを読み出す（Ｓ１１０）。不揮発性メモリ装置は、データを保存するメモリセルアレイを含むが、このメモリセルアレイは複数のブロックから構成され、複数のブロックのそれぞれは複数のページから構成され、複数のページのそれぞれは複数のセクタから構成される。

メモリコントローラのエラー訂正コード（ｅｒｒｏｒｃｏｒｒｅｃｔｉｏｎｃｏｄｅ：ＥＣＣ）ブロックにおいて前記読み出したページ単位のデータに対してセクタ単位でＥＣＣデコードを行う（Ｓ１２０）。前記行われたＥＣＣデコードによって、読み出しデータに読み出しエラーが存在するか否かを判断する。前記ＥＣＣブロックは、前記行われたＥＣＣデコードによって各セクタ単位で前記読み出しエラーの訂正が可能かまたは訂正が不可能かをメモリコントローラに備わる中央処理装置（ＣＰＵ）に通知する。前記通知に基づいてメモリコントローラは前記行われたエラーＥＣＣデコードによって訂正が不可能な読み出しエラーを含み、読み出しリトライ動作を行う少なくとも１つのターゲットセクタと、前記行われたエラーＥＣＣデコードによって訂正可能なエラーを含む少なくとも１つのパスセクタを選択する（Ｓ１３０）。前記１つのターゲットセクタを選択するためにメモリコントローラは、前記ターゲットセクタに含まれるメモリセルに同じデータを入力する。ここで同じデータはデータ「０」であってもよい。前記１つのターゲットセクタを選択するためにメモリコントローラはターゲット選択コマンドＣＭＤを不揮発性メモリ装置に提供する。

メモリコントローラは前記不揮発性メモリ装置を制御して前記パスセクタに接続されるビットラインのプリチャージを禁止すると同時に前記ターゲットセクタに接続されるターゲットビットラインだけをプリチャージし、前記ターゲットセクタに対して読み出しリトライ動作（ｒｅａｄｒｅｔｒｙｏｐｅｒａｔｉｏｎ）を行う（Ｓ１４０）。このような読み出しリトライ動作は前記ターゲットセクタの読み出しエラーが全部訂正されるまで繰り返して行われてもよい。また、このような読み出しリトライ動作は決まった回数内で繰り返して行われ、決まった回数を超過する場合には前記ターゲットセクタを含むメモリブロックに対して消去リフレッシュ動作が行われてもよい。

従来のメモリシステムにおいては、１ページに備わる一部セクタで、行われたエラー訂正デコードによって訂正不可能な読み出しエラーが発生する場合、１ページに接続されるビットライン全体をプリチャージした後に前記行われたエラー訂正デコードによって訂正不可能な読み出しエラーが発生するセクタに対して読み出しリトライ動作を行ったので電力消費が大きかったが、本実施形態ではターゲットセクタに接続されるビットラインだけをプリチャージするので電力消費を減少できる。

図２は本発明の実施形態に係るメモリシステムの構成を示すブロック図である。

図２を参照すると、メモリシステム１０は、メモリコントローラ２０及び不揮発性メモリ装置６０を含む。

不揮発性メモリ装置６０は、フラッシュメモリ装置であってもよく、メモリセルアレイ１００、ページバッファ部３１０、列選択回路３２０、行選択回路３４０、入／出力バッファ３３０、電圧生成部３４５及び制御ロジック３５０を含む。

制御ロジック３５０は、メモリコントローラ２０の制御によってアクセス動作、例えば、プログラム動作、消去動作、読み出し動作のために不揮発性メモリ装置６０の動作を制御する。

メモリセルアレイ１００は複数のワードラインＷＬと複数のビットラインＢＬにそれぞれ接続される複数のメモリセルを含む。図４乃至図９を参照して後述するように、前記複数のメモリセルはそれぞれＮＡＮＤまたはＮＯＲフラッシュメモリセルであってもよく、２次元アレイ（ａｒｒａｙ）構造または３次元垂直アレイ構造で配列してもよい。

一実施形態において、前記複数のメモリセルはそれぞれ１つのデータビットを保存するＳＬＣ（ＳｉｎｇｌｅＬｅｖｅｌｍｅｍｏｒｙＣｅｌｌ）または複数のデータビットを保存するＭＬＣ（ＭｕｌｔｉＬｅｖｅｌｍｅｍｏｒｙＣｅｌｌ）であってもよい。ＭＬＣの場合に書き込みモードでのプログラム方式には、シャドープログラム方式、リプログラム方式またはオンチップバッファードプログラム方式のような多様なプログラム方式が適用されてもよい。

行（ｒｏｗ）選択回路３４０は制御ロジック３５０によって制御され、行アドレスＸＡＤＤに応答してメモリセルアレイ１００の行に対する選択及び駆動動作を行うように構成される。制御ロジック３５０は不揮発性メモリ装置６０の動作を全般的に制御するように構成される。ページバッファ部３１０は制御ロジック３５０によって制御され、動作モードによって、感知増幅器或いは書き込みドライバとして動作する。例えば、読み出し動作の間、ページバッファ部３１０は選択した行のメモリセルからデータを感知する感知増幅器として動作する。プログラム動作の間、ページバッファ部３１０は、プログラムデータによって選択された行のメモリセルを駆動する書き込みドライバとして動作できる。また、ページバッファ部３１０は、読み出し再書き込み動作の間に制御ロジック３５０の制御によって、行われたエラー訂正デコードによって訂正が不可能な読み出しエラーを含むターゲットセクタに接続されるビットラインだけを選択的にプリチャージしてもよい。ページバッファ部３１０は、ビットラインまたは一対のビットラインにそれぞれ対応するページバッファを含んでもよい。メモリセルのそれぞれがマルチ−ビットデータを保存する場合、ページバッファ部３１０の各ページバッファを２つ以上のラッチを有するように構成してもよい。

列（ｃｏｌｕｍｎ）選択回路３２０は、制御ロジック３５０によって制御され、列アドレスＹＡＤＤに応答して読み出し／プログラム動作の際に、列（または、ページバッファ）を決まった単位で順次に選択する。入／出力バッファ３３０は列選択回路３２０を通じて伝達されるページバッファ部３１０のデータをメモリコントローラ２０に伝送する。

電圧生成部３４５は、制御ロジック３５０からの制御信号ＣＴＲにより読み出し電圧信号、即ち、選択読み出し電圧Ｖｒｄ及び非選択読み出し電圧Ｖｒｅａｄを生成して、行選択回路３４０に提供してメモリセルアレイ１００に対する読み出し動作が行われてもよい。また、電圧生成部３４５は制御ロジック３５０からの制御信号ＣＴＲによって選択読み出し電圧Ｖｒｄのレベルを変更してターゲットセクタのデータに対する読み出しリトライ動作が行われるようにしてもよい。

図４乃至図９は、図２の不揮発性メモリ装置に含まれるメモリセルアレイの例を示す図である。

図４は、ＮＯＲ型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図であり、図５はＮＡＮＤ型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図であり、図６は垂直型フラッシュメモリ装置に含まれるメモリセルアレイの一例を示す回路図である。図７は垂直型フラッシュメモリ装置を説明するための斜視図であり、図８は図７に示した垂直型フラッシュメモリ装置をＩ−Ｉ’ラインで切った断面図であり、図９は図７に示した垂直型フラッシュメモリ装置をＩＩ−ＩＩ’ラインで切った断面図であり、特に端部のパッド部位を示す。

図４を参照すると、メモリセルアレイ１００ａは複数のメモリセルＭＣ１を含む。同列に配列されたメモリセルＭＣ１は、ビットラインＢＬ（１）乃至ＢＬ（ｍ）のうちの１つと共通ソースラインＣＳＬとの間に並列に配置され、同行に配列されたメモリセルＭＣ１はワードラインＷＬ（１）乃至ＷＬ（ｎ）のうちの１つに共通に接続される。例えば、第１列に配列されたメモリセルは、第１ビットラインＷＬ（１）と共通ソースラインＣＳＬとの間に並列に配置される。第１行に配列されたメモリセルのゲート電極は、第１ワードラインＷＬ（１）に共通に接続される。メモリセルＭＣ１は、ワードラインＷＬ（１）乃至ＷＬ（ｎ）に印加される電圧のレベルによって制御される。

ＮＯＲ型フラッシュメモリ装置は、バイト（ｂｙｔｅ）単位またはワード（ｗｏｒｄ）単位で書き込み動作及び読み出し動作を行ってもよく、ブロック（ｂｌｏｃｋ）１２０ａ単位で消去動作を行ってもよい。書き込み動作が行われる場合、前記ＮＯＲ型フラッシュメモリ装置のバルク基板には、約−０．１Ｖ乃至約−０．７Ｖのバルク電圧が印加されてもよい。

図５を参照すると、メモリセルアレイ１００ｂは、ストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ及びメモリセルＭＣ２を含む。ストリング選択トランジスタＳＳＴはビットラインＢＬ（１）乃至ＢＬ（ｍ）に接続され、接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに接続される。同列に配列されたメモリセルＭＣ２はビットラインＢＬ（１）乃至ＢＬ（ｍ）のうちの１つと共通ソースラインＣＳＬとの間に直列に配置され、同一行に配列されたメモリセルＭＣ２はワードラインＷＬ（１）乃至ＷＬ（ｎ）のうちの１つに共通に接続される。即ち、ストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間にメモリセルＭＣ２が直列に接続され、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間には、１６個、３２個または６４個の複数のワードラインが配列されてもよい。

ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬに接続されて、ストリング選択ラインＳＳＬから印加される電圧のレベルによって制御され、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬに接続されて、接地選択ラインＧＳＬから印加される電圧のレベルによって制御される。メモリセルＭＣ２はワードラインＷＬ（１）乃至ＷＬ（ｎ）に印加される電圧のレベルによって制御される。

ＮＡＮＤ型フラッシュメモリ装置は、ページ（ｐａｇｅ）１１０ｂ単位で書き込み動作及び読み出し動作を行い、ブロック１２０ｂ単位で消去動作を行う。書き込み動作が行われる場合に前記ＮＡＮＤ型フラッシュメモリ装置のバルク基板には約０Ｖのバルク電圧が印加されてもよい。一方、実施形態によって、ページバッファ部３１０のページバッファにはそれぞれの偶数ビットラインと奇数ビットラインが１つずつ接続されてもよい。この場合、偶数ビットラインは偶数ページを形成し、奇数ビットラインは奇数ページを形成し、メモリセルＭＣ２に対する書き込み動作は偶数ページと奇数ページが交互に順次行われてもよい。

図６を参照すると、メモリセルアレイ１００ｃは、垂直構造を有する複数のストリング１３０ｃを含む。ストリング１３０ｃは第２方向Ｄ２に沿って複数で形成されてストリング列を形成し、前記ストリング列は第３方向Ｄ３に沿って複数で形成されてストリングアレイを形成する。複数のストリング１３０ｃは、ビットラインＢＬ（１）乃至ＢＬ（ｍ）と共通ソースラインＣＳＬとの間に第１方向に沿って直列に配置される接地選択トランジスタＧＳＴＶ、メモリセルＭＣ３及びストリング選択トランジスタＳＳＴＶをそれぞれ含む。

接地選択トランジスタＧＳＴＶは、接地選択ラインＧＳＬ１１、ＧＳＬ１２、・・・、ＧＳＬｉ１、ＧＳＬｉ２にそれぞれ接続され、ストリング選択トランジスタＳＳＴＶは、ストリング選択ラインＳＳＬ１１、ＳＳＬ１２、・・・、ＳＳＬｉ１、ＳＳＬｉ２にそれぞれ接続される。同層に配列されるメモリセルＭＣ３は、ワードラインＷＬ（１）乃至ＷＬ（ｎ）のうちの１つに共通に接続される。接地選択ラインＧＳＬ１１乃至ＧＳＬｉ２及びストリング選択ラインＳＳＬ１１乃至ＳＳＬｉ２は、前記第２方向Ｄ２に延びて前記第３方向Ｄ３に沿って複数で形成される。ワードラインＷＬ（１）乃至ＷＬ（ｎ）は前記第２方向Ｄ２に延び、前記第１方向Ｄ１及び前記第３方向Ｄ３に沿って複数で形成される。ビットラインＢＬ（１）乃至ＢＬ（ｍ）は前記第３方向Ｄ３に延び、前記第２方向Ｄ２に沿って複数で形成される。メモリセルＭＣ３は、ワードラインＷＬ（１）乃至ＷＬ（ｎ）に印加される電圧のレベルによって制御される。

図６のメモリセルアレイ１００ｃを含む垂直型フラッシュメモリ装置は、ＮＡＮＤフラッシュメモリセルを含むので、ＮＡＮＤ型フラッシュメモリ装置と同様にページ単位で書き込み動作及び読み出し動作を行い、ブロック単位で消去動作を行う。

実施形態によって、１つのストリング１３０ｃに含まれる２つのストリング選択トランジスタは、１つのストリング選択ラインに接続され、１つのストリングに含まれる２つの接地選択トランジスタは、１つの接地選択ラインに接続されるように具現してもよい。また、実施形態によって、１つのストリングは１つのストリング選択トランジスタ及び１つの接地選択トランジスタを含んで具現してもよい。

図７乃至図９を参照すると、前記垂直型メモリ装置は基板１０１に垂直な前記第１方向Ｄ１に沿って基板１０１上に互いに離隔するように順次形成された接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４と、基板１０１上に前記第１方向Ｄ１に延びて接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４の側面上に形成したチャネル１４２を含む。また、前記垂直型メモリ装置はチャネル１４２に電気的に接続されたビットライン２９０及び共通ソースライン１０５をさらに含み、ビットライン２９０は、パッド１６２及びビットラインコンタクト２８０によってチャネル１４２に電気的に接続される。

チャネル１４２は、ポリシリコンを含んでもよく、不純物をさらに含んでもよい。例えば、チャネル１４２は、インジウム或いはガリウムがドープされたポリシリコンなどのようなｐ型不純物を含んでもよく、炭素及び／又はゲルマニウムをさらに含んでもよい。チャネル１４２は基板１０１に平行な前記第２方向Ｄ２に沿って複数で形成されてチャネル列（ｃｈａｎｎｅｌｃｏｌｕｍｎ）を形成してもよく、前記チャネル列は基板１０１に平行となる前記第２方向Ｄ２に垂直な前記第３方向Ｄ３に沿って複数で形成されてチャネルアレイ（ｃｈａｎｎｅｌａｒｒａｙ）を形成してもよい。チャネル１４２は、内部がカップ（ｃｕｐ）形状或いはシリンダ（ｃｙｌｉｎｄｅｒ）形状を有してもよい。

カップ形状のチャネル１４２の内部空間の一部にはピラー（ｐｉｌｌａｒ）形状の埋め立てパターン１５０が形成されてもよい。埋め立てパターン１５０は、酸化物のような絶縁物質を含んでもよい。

埋め立てパターン１５０及びチャネル１４２上にはパッド１６２が形成されて、ビットラインコンタクト２８０とチャネル１４２を電気的に接続する。パッド１６２はチャネル１４２内に電荷が移動するようにするソース／ドレーンの役割を行ってもよい。パッド１６２は不純物がドープされたポリシリコンを含んでもよい。例えば、パッド１６２は、リン或いはヒ素がドープされたポリシリコンのようなｎ型不純物を含んでもよい。特に、パッド１６２がリンがドープされたポリシリコンを含む場合、パッド１６２は炭素をさらに含んでもよい。

各接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４は、１つ或いは複数層に形成され、接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４の間には第１絶縁膜パターン１１５が介在してもよい。図７において、各接地選択ライン２５６及びストリング選択ライン２５４は２つの層に形成され、ワードライン２５２は接地選択ライン２５６とストリング選択ライン２５４との間に４つの層に形成される。しかし、例えば、各接地選択ライン２５６及びストリング選択ライン２５４は１つの層に形成され、ワードライン２５２は２層、８層、或いは１６層の層に形成されてもよい。例示的な実施形態によると、各接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４は、前記第２方向Ｄ２に延び、前記第３方向Ｄ３に沿って複数で形成される。第１絶縁膜パターン１１５は、ＳｉＯ２（ｓｉｌｉｃｏｎｄｉｏｘｉｄｅ）、ＳｉＯＣ（ｓｉｌｉｃｏｎｏｘｙｃａｒｂｉｄｅ）或いはＳｉＯＦ（ｓｉｌｉｃｏｎｏｘｙｆｌｕｏｒｉｄｅ）のようなシリコン酸化物を含んでもよい。

各接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４とチャネル１４２の側面の間には前記チャネル１４２側面に垂直な方向、例えば、前記第３方向Ｄ３に沿って順次に積層されたトンネル絶縁膜パターン２２０、電荷トラッピング膜パターン２３０及びブロッキング膜パターン２４０がさらに形成される。また、トンネル絶縁膜パターン２２０、電荷トラッピング膜パターン２３０及びブロッキング膜パターン２４０は各接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４と第１絶縁膜パターン１１５との間、並びに／又は、第１絶縁膜パターン１１５の側面にもさらに形成されてもよい。一実施形態において、トンネル絶縁膜パターン２２０はチャネル１４２の側面のみに形成されてもよい。

一実施形態において、接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４は、金属或いは金属窒化物を含んでもよい。例えば、接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４は、タングステン、タングステン窒化物、チタン、チタン窒化物、タンタル、タンタル窒化物、白金などの電気抵抗の低い金属或いは金属窒化物を含んでもよい。一実施形態において、各接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４は金属窒化物を含むバリア膜及び金属を含む金属膜が積層された多層膜構造を有しもよい。

一実施形態において、トンネル絶縁膜パターン２２０は、シリコン酸化物を含んでもよく、電荷トラッピング膜パターン２３０はシリコン窒化物のような窒化物或いは金属酸化物を含んでもよい。例示的な実施形態によると、ブロッキング膜パターン２４０はシリコン酸化物、或いは例えば、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウムアルミニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物などのような金属酸化物を含んでもよい。一実施形態によると、ブロッキング膜パターン２４０はシリコン酸化膜及び金属酸化膜が積層された多層膜構造を有してもよい。

一方、前記第２方向Ｄ２に延伸する接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４と、これらの間に介在する第１絶縁膜パターン１１５が形成する構造物との間に第２絶縁膜パターン２６０が形成されてもよい。第２絶縁膜パターン２６０は酸化物のような絶縁物質を含んでもよい。また、第２絶縁膜パターン２６０下の基板１０１の上部には前記第２方向Ｄ２に延伸して共通ソースラインの役割を担う不純物領域１０５が形成されてもよい。一実施形態において、不純物領域１０５は、リン、ヒ素のようなｎ型不純物を含む。図示はしていないが、不純物領域１０５上には、例えば、コバルトシリサイドパターンのような金属シリサイドパターンがさらに形成されてもよい。

ビットライン２９０はビットラインコンタクト２８０によりパッド１６２に電気的に接続されて、これに伴い、チャネル１４２に電気的に接続される。ビットライン２９０は金属、金属窒化物、ドープされたポリシリコンなどを含んでもよい。ビットラインコンタクト２８０は第３絶縁膜２７０により受容されて、パッド１６２に接触する。ビットラインコンタクト２８０は金属、金属窒化物、ドープされたポリシリコンなどを含んでもよい。導電ライン２９１はコンタクトプラグ２８１によって接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４に電気的に接続され、これによって、接地選択ライン２５６、ワードライン２５２及びストリング選択ライン２５４に電圧が供給される。

第３絶縁膜２７０は第１及び第２絶縁膜パターン１１５、２６０、チャネル１４２、パッド１６２、ブロッキング膜パターン２４０、電荷トラッピング膜パターン２３０及びトンネル絶縁膜パターン２２０上に形成される。一実施形態において、第３絶縁膜２７０は酸化物と同じ絶縁物質を含んでもよい。

再び図２を参照すると、メモリコントローラ２０は、制御ブロック３０、データバッファ５０及びＥＣＣブロック５５を含む。

不揮発性メモリ装置６０で読み出し動作が実行されるたびに、ＥＣＣブロック５５は不揮発性メモリ装置６０から提供されたデータＤＡＴＡに対して１ページを構成するセクタ単位でエラー訂正デコードの成功可否を判断し、各セクタに対して前記エラー訂正デコードの判断結果を示すフラッグ信号を制御ブロック３０に出力する。制御ブロック３０は、前記フラッグ信号に応答して、行われたエラー訂正デコードによって訂正不可能なエラーを含むターゲットセクタに対して読み出しリトライ動作が実行されるように制御ロジック３５０の動作を制御するためのコマンドＣＭＤを不揮発性メモリ装置６０に提供する。

例えば、不揮発性メモリ装置６０は、読み出し動作の間にメモリセルアレイ１００から第１読み出し電圧により出力されたページ単位の第１データをメモリコントローラ２０のデータバッファ５０に伝送する。ＥＣＣブロック５５は、前記伝送されたページ単位のデータに対してセクタ単位でエラー訂正コード（ＥＣＣ、ｅｒｒｏｒｃｏｒｒｅｃｔｉｏｎｃｏｄｅ）デコードを遂行し、各セクタ別にエラー訂正デコードの成功可否を判断する。

１ページには複数のセクタが備わるが、複数のセクタのそれぞれは、ユーザーデータであるメインデータとパリティデータを含むが、ＥＣＣブロック５５は、前記パリティデータを参照して各セクタ別にＥＣＣデコードの成功可否を判断する。例えば、１ページに含まれる全てのセクタのそれぞれに含まれたエラービットが前記ＥＣＣブロック５５によって訂正可能な個数より小さいかまたは同じである場合、ＥＣＣブロック５５はセクタ単位でエラービットを検出して訂正し、エラー訂正済みのデータをホストに伝送する。従って、前記第１データに対する読み出し動作が成功したので、第１読み出し動作は終了する。

しかし、１ページに含まれる複数のセクタのうち、少なくとも１つのセクタに含まれたエラービットが前記ＥＣＣブロック５５によって訂正可能な個数より大きい場合に、即ち、少なくとも１つのセクタに対するエラー訂正デコードが失敗した場合に、ＥＣＣブロックは行われたエラー訂正デコードによって訂正が不可能なエラービットを含むセクタ番号とエラー訂正が失敗したことを示すフラッグ信号を制御ブロック３０に伝送する。制御ブロック３０はフラッグ信号に応答して不揮発性メモリ装置６０が、前記行われたエラー訂正デコードによって訂正不可能なエラービットを含むセクタに対し読み出しリトライ（ｒｅａｄｒｅｔｒｙ）動作を遂行できるように不揮発性メモリ装置６０の動作を制御する。

従って、不揮発性メモリ装置６０はメモリコントローラ２０の制御によって読み出し電圧を変更させながら前記行われたエラー訂正デコードによって訂正不可能なエラービットを含むセクタのデータに対するエラー訂正デコードが成功するまで前記セクタのデータに対し読み出しリトライ動作を行う。この時、不揮発性メモリ装置６０によって行われる読み出しリトライ動作とメモリコントローラ２０によって行われるエラー検出／訂正動作は共に実行される。ＥＣＣブロック５５は読み出し動作によって出力したデータだけでなく読み出しリトライ動作によって出力したデータに対してもエラー検出とエラー訂正動作を行う。

実施形態によって、前記読み出しリトライ動作が無限ループで進行することを防ぐために前記読み出しリトライ動作は予め決まった回数によって行われてもよい。

図３は本発明の一実施形態に係る図２のメモリコントローラの具体的は構成を示すブロック図である。

図３を参照すると、メモリコントローラ２０は制御ブロック３０、データバッファ５０、ＥＣＣブロック５５及びホストバッファ５７を含む。制御ブロック３０はＣＰＵ３１、直接メモリアクセス（ＤＭＡ）３３及びセクタテーブル３５を含む。

ＥＣＣブロック５５とＤＭＡ３３は、読み出し動作毎にメモリセルアレイ１００から最初に出力されたデータに対する読み出し動作の成功可否を判断できる検出ブロックとして機能を遂行する。

例えば、ＥＣＣブロック５５は、前記最初に出力されたページ単位のデータに対してセクタ単位でＥＣＣデコードを行い、実行結果によるＥＣＣデコードの判断結果をフラッグ信号としてＣＰＵ３１に提供する。ＤＭＡ３３はＥＣＣブロック５５によってエラーが訂正されたデータをデータバッファ５０からホストバッファ５７への伝送を制御することによってエラー訂正済みのデータがホストに伝送されたか否かを判断できる。

例えば、前記最初に出力されたデータに対する読み出し動作の成功は、メモリセルアレイ１００から最初に出力されたデータがホストに伝送される状態または前記伝送が完了した状態を意味する。

ＣＰＵ３１は提供されたフラッグ信号によってセクタテーブル３５のフラッグフィールドＦＬＡＧを更新できる。セクタテーブル３５は読み出し動作が実行されるページに含まれるセクタの番号であるセクタ番号ＳＥＣＴＯＲＮＯと各セクタのＥＣＣデコード成功可否を示すフラッグ信号ＦＬＡＧをエントリ（記載事項）として備える。フラッグ信号ＦＬＡＧは各セクタのＥＣＣデコード成功可否によってパスＰまたはフェイルＦと書き込むことができ、パスＰはハイレベル、フェイルＦはローレベルと書き込みできる。図３では説明の便宜のためにセクタテーブル３５がＣＰＵ３１と分離することを示したが、実施形態によってセクタテーブル３５はＣＰＵ３１の一部として具現できる。この時、セクタテーブル３５はＳＲＡＭのような揮発性メモリとして提供される。

ＣＰＵ３１はセクタテーブル３５に保存された情報を利用して行われたエラー訂正デコードによって訂正不可能なエラーを含むターゲットセクタに対する読み出しリトライ動作を行うための情報を含むコマンドＣＭＤを生成し、生成されたコマンドＣＭＤを制御ロジック３５０に伝送する。

従って、制御ロジック３５０は受信されたコマンドＣＭＤに含まれた前記情報により電圧制御信号ＶＣＯＮを生成して行選択回路３４０に提供する。行選択回路３４０は電圧制御信号ＶＣＯＮに応答して選択読み出し電圧Ｖｒｄのレベルを変更してターゲットセクタに対する読み出しリトライ動作を遂行できる。従って、ページバッファ部３１０は変更された選択読み出し電圧Ｖｒｄを利用してメモリセルアレイ１００のターゲットセクタに保存されたデータを読み出しできる。ページバッファ部３１０によって読み出されたデータは、列選択回路３２０のデコード結果によって入出力バッファ３３０に伝送された後、データバッファ５０を通じてＥＣＣブロック５５に伝送される。ＣＰＵ３１の制御によってＥＣＣブロック５５はターゲットセクタから再び読み出されたデータに対してエラー訂正デコードの成功可否を判断する。

図１０は図２のメモリセルアレイに含まれる１ページの構成を示すブロック図である。

図１０を参照すると、メモリセルアレイ１００に含まれる複数のページのうちの１ページ４００は、複数のセクタ４１１乃至４１ｋを含む。セクタ４１１乃至４１ｋそれぞれは、不揮発性メモリ装置６０においてデータ入出力の基本単位である。セクタ４１１乃至４１ｋそれぞれに保存されたデータ、即ち、セクタデータに基づいてエラー検出とエラー訂正コードであるＥＣＣパリティ４２１乃至４２ｋそれぞれが生成される。ＥＣＣパリティ４２１乃至４２ｋそれぞれは、セクタ４１１乃至４１ｋそれぞれに保存されるセクタデータ毎に生成される。この時、エラー訂正ブロック５５によってエラー訂正を補正できるセクタ４１１乃至４１ｋそれぞれの大きさは異なってもよい。

図１１は図２のメモリセルアレイの各メモリセルに形成できるスレショルド電圧の分布を例示的に示す図である。

図１２と図１３は、図１１に示したスレショルド電圧が変形された例を示す図である。

図１１を参照すると、図２の不揮発性メモリ装置６０のメモリセルアレイ１００がセル当り２ビットのデータがプログラムされるＭＬＣで具現される場合、それぞれのメモリセルは４つのデータ状態Ｅ０、Ｐ１、Ｐ２、Ｐ３のうちの１つでプログラムできる。データ状態Ｅ０、Ｐ１、Ｐ２、Ｐ３それぞれは複数の選択読み取り電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３を印加して感知される。しかし、図１１に示したスレショルド電圧分布は様々な要因によって意図しなかった状態に変化する。

例えば、インターポーリ絶縁膜の欠陥による熱イオン放出、電荷拡散、イオン不純物、プログラムディスターバンス、高温ストレス（ＨＴＳ、ＨｏｔＴｅｍｐｅｒａｔｕｒｅＳｔｒｅｓｓ）などによってフラッシュメモリセルの電荷保有特性が劣化する。その結果、フラッシュメモリセルのスレショルド電圧分布が図１２及び図１３に示したように「Ｅ０、Ｐ１、Ｐ２、Ｐ３」の状態から「Ｅ０’、Ｐ１’、Ｐ２’、Ｐ３’」の状態に変化する場合がある。この他にも、フラッシュメモリセルのスレショルド電圧分布はソフトプログラム（Ｓｏｆｔｐｒｏｇｒａｍ）、オーバープログラム（ｏｖｅｒｐｒｏｇｒａｍ）などの要因によっても変化する場合がある。この場合、発生するスレショルド電圧の変化は、図１２及び図１３に示す形態で現れる。以上のようなフラッシュメモリセルのスレショルド電圧分布の変化は、読み出しマージンの減少と読み出しエラーを誘発する。

読み出しエラーを補償するために、メモリコントローラ２０は不揮発性メモリ装置６０から提供されたセクタデータとＥＣＣパリティに応答して読み出しセクタデータのエラーを訂正するＥＣＣエラー補正動作を遂行する。そして、読み出し動作時に発生したエラー個数がＥＣＣエラー補正動作で補正できる範囲を越える場合には、メモリコントローラ２０は不揮発性メモリ装置６０が読み出しリトライ（ＲｅａｄＲｅｔｒｙ）動作を行うように制御する。

図１２を参照すると、読み出しリトライ動作は、所定の開始電圧ＶＲＳから所定の電圧増加分ΔＶずつ電圧を増加しながら正確なデータが読み出されるまで読み出し動作を繰り返して行う。他の実施形態において、読み出しリトライ動作は、図１３に示したように所定の開始電圧ＶＲＳから所定の電圧増加分ΔＶずつ電圧を減少しながら正確なデータが読み出されるまで読み出し動作を繰り返して行うこともできる。本発明では説明の便宜のために、正確な読み出しデータを感知するための一連の動作を１回の読み出しリトライ動作として定義する。例えば、１回の読み出しリトライ動作では正確なデータが読み出されるまで複数個の可変選択読み出し電圧を適用して複数回の読み出し動作を行ってもよい。読み出しリトライ動作を通じて正確な値で読み出されたデータは、メモリコントローラ２０を通じてホストに提供される。

図１４は本発明の一実施形態に係る図３のセクタテーブルの構成の一例を示す。

図１４を参照すると、セクタテーブル５００は、図１０のページ４００を構成する複数のセクタ４１１乃至４１ｋそれぞれを示すセクタ番号ＳＥＣＴＯＲＮＯ５１０とセクタ４１１乃至４１ｋそれぞれのセクタデータのエラー訂正デコードの成功可否を示すフラッグ信号ＦＬＡＧ５２０を記載事項として含む。図１４では図１０のページ４００がＫ＝８で構成されて、全部で８つのセクタＳＥＣＴＯＲ１乃至ＳＥＣＴＯＲ８で構成される場合を例として説明する。従って、８つのセクタＳＥＣＴＯＲ１乃至ＳＥＣＴＯＲ８は、それぞれ「０００、００１、０１０、０１１、１００、１０１、１１０、１１１」と表現してもよい。また、図１４ではセクタ単位のＥＣＣデコードの実行結果、第３セクタＳＥＣＴＯＲ３のセクタデータが訂正不可能なエラーを含んでいて第３セクタＳＥＣＴＯＲ３のフラッグ信号ＦＡＬＧはローレベル「０」の場合を説明する。従って、第３セクタＳＥＣＴＯＲ３は、ターゲットセクタとして選択され、残りのセクタはパスセクタとして選択される。

図１５は図１４の場合にターゲットセクタに接続されるターゲットビットラインが選択的にプリチャージされることを示す図である。

図１４及び図１５を参照すると、ＥＣＣデコード結果、第３セクタＳＥＣＴＯＲ３のセクタデータが訂正不可能なエラーを含む場合に本発明の実施形態においては、パスセクタに接続されるビットラインのプリチャージが禁止されると同時に第３セクタＳＥＣＴＯＲ３に接続されるビットラインだけがプリチャージされ、第３セクタＳＥＣＴＯＲ３のセクタデータに対して読み出しリトライ動作が行われる。即ち、複数のセクタ６１０乃至６８０に対するエラー訂正デコードの結果、図１４でのように第３セクタ６３０のセクタデータが訂正不可能なエラーを含んでいる場合に第３セクタ６３０に接続されるビットラインだけが選択的にプリチャージされた後、選択ワードラインＷＬｇには選択読み出し電圧Ｖｒｄが印加され、非選択ワードラインＷＬｇ＋１には非選択読み出し電圧Ｖｒｅａｄが印加される。従って、選択ワードラインＷＬｇに接続されて第３セクタ６３０に含まれるメモリセルにプログラムされたデータに従ってメモリセルがターン−オン又はターン−オフされる。この場合にはターン−オンされるメモリセルのチャネルには電流が流れることとなる。これによって、共通ソースラインＣＳＬに電流が流入する。

図１６は本発明の実施形態によって図２のメモリシステムでターゲットセクタを設定することを示すタイミング図である。

図２及び図１６を参照すると、直列データ入力命令８０ｈが不揮発性メモリ装置６０に入力された後、ターゲットセクタを含むページに対するアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３とターゲットセクタを設定するためのデータＤ１乃至Ｄｍ７１１が決まったタイミングによってメモリコントローラ２０から不揮発性メモリ装置６０に伝達される。ターゲットセクタを設定するためのデータ７１１は入出力バッファ３３０、列選択回路３２０を通じてページバッファ部３１０にロードされる。そこで、ターゲットセクタを設定するためのデータ７１１はターゲットセクタのデータパターンと非ターゲットセクタのデータパターンを含むが、ターゲットセクタのデータパターンと非ターゲットセクタのデータパターンはそれぞれ異なる。即ち、図１５において、ターゲットセクタである第３セクタ６３０のデータパターンと他のセクタ６１０、６２０、６４０乃至６８０のデータパターンはそれぞれ異なる。ターゲットセクタを設定するためのデータ７１１がページバッファ部３１０にロードされると、ページバッファ部３１０はターゲットセクタに接続されるターゲットビットラインだけをプリチャージする（７１２）。

以後、読み出し動作が開始されると、「００ｈ」命令、ターゲットセクタを含むページに対するアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３、そして「３０ｈ」命令が不揮発性メモリ装置６０に決まったタイミングに従って順次に伝達される。先ず、「３０ｈ」命令が不揮発性メモリ装置６０に入力されると、ページバッファ部３１０は制御ロジック３５０の制御によってメモリセルアレイ１００からターゲットセクタのセクタデータだけを感知及びラッチする（７１３）。ターゲットセクタのセクタデータに対する感知及びラッチが完了すると、ページバッファ部３１０に保存されたデータＤＴ１、ＤＴ２、・・・は、列選択回路３２０及び入出力バッファ３３０を通じてメモリコントローラ２０のデータバッファ５０に提供される（７１４）。データバッファ５０は再び読み出したデータをＥＣＣブロック５５に伝達し、ＥＣＣブロック５５は再び読み出したターゲットセクタのセクタデータに対してＥＣＣデコードを行い、その結果を制御ブロック３０に提供する。このような一連の読み出しリトライ動作はターゲットセクタのセクタデータに対するエラーが全部訂正されるまで繰り返してもよい。

図１７と図１８は、本発明の実施形態に係るターゲットセクタを設定するための入力データパターンを示す図である。

図１７を参照すると、ターゲットセクタである第３セクタ６３０に入力されるデータパターンは全部「０」であり、他のセクタ６１０、６２０、６４０乃至６８０に入力されるデータパターンは全部「１」である。

図１８を参照すると、ターゲットセクタである第３セクタ６３０に入力されるデータパターンは全部「１」であり、他のセクタ６１０、６２０、６４０乃至６８０に入力されるデータパターンは全部「０」である。

図１９は本発明の他の実施形態に係る図２のメモリシステムでターゲットセクタを設定することを示すタイミング図である。

図２及び図１９を参照すると、セクタ選択命令ＸＸｈが不揮発性メモリ装置６０に入力された後、ターゲットセクタを選択するためのセクタアドレス（Ｓ１Ｓ２Ｓ３）７２１が決まったタイミングによってメモリコントローラ２０から不揮発性メモリ装置６０に伝達される。ターゲットセクタを選択するためのセクタアドレス（Ｓ１Ｓ２Ｓ３）７２１が不揮発性メモリ装置６０に入力されると、ページバッファ部３１０はセクタアドレス（Ｓ１Ｓ２Ｓ３）７２１に基づいてターゲットセクタに接続されるターゲットビットラインだけをプリチャージする（７２２）。

以後に読み出し動作が開始されると、「００ｈ」命令、ターゲットセクタを含むページに対するアドレスＣ１Ｃ２Ｒ１Ｒ２Ｒ３、そして「３０ｈ」命令が不揮発性メモリ装置６０に決まったタイミングによって順次に伝達される。先ず、「３０ｈ」命令が不揮発性メモリ装置６０に入力されると、ページバッファ部３１０は制御ロジック３５０の制御によってメモリセルアレイ１００からターゲットセクタのセクタデータだけを感知及びラッチする（７２３）。ターゲットセクタのセクタデータに対する感知及びラッチが完了すると、ページバッファ部３１０に保存されたデータＤＴ１，ＤＴ２，・・・は、列選択回路３２０及び入出力バッファ３３０を通じてメモリコントローラ２０のデータバッファ５０に提供される（７２４）。データバッファ５０は、再び読み出されたデータをＥＣＣブロック５５に伝達して、ＥＣＣブロック５５はターゲットセクタのセクタデータに対しＥＣＣデコードを遂行してその結果を制御ブロック３０に提供する。このような一連の読み出しリトライ動作はターゲットセクタのセクタデータに対するエラーが全部訂正されるまで繰り返されてもよい。

図２０は本発明の実施形態に係るセクタとページバッファの接続関係を示す図である。

図２０を参照すると、複数のセクタ６１０乃至６８０それぞれは、ビットライン６１１乃至６８１それぞれを通じて相応するページバッファ７１０乃至７８０にそれぞれ接続できる。第３セクタ６３０のセクタデータが行われたエラー訂正デコードによって訂正不可能なエラーを含んでいると、図１７を参照して説明したようにページバッファ７３０にはデータパターン「０」が入力され、他のページバッファ７１０、７２０、７４０乃至７８０にはデータパターン「１」が入力される。従って、ページバッファ７３０だけがビットライン６３１をプリチャージさせて読み出しリトライ動作を行うことができる。また、第３セクタ６３０のセクタデータが行われたエラー訂正デコードによって訂正不可能なエラーを含んでいると、図１９を参照して説明したように「０１０」のセクタアドレス（Ｓ１Ｓ２Ｓ３）を入力して第３セクタ６３０を選択してページバッファ７３０は第３セクタ６３０に接続されたビットライン６３１だけをプリチャージして読み出しリトライ動作を行う。

図２１は本発明の実施形態に係る図２０のページバッファに含まれる１ページバッファの構成を示すブロック図である。

図２１を参照すると、１ページバッファ７３１は、ＰＭＯＳトランジスタ７３２及びラッチ部７３３を含んで構成される。ＰＭＯＳトランジスタ７３２は、プリチャージ制御信号ＰＲＣＨに応答して相応するビットラインＢＬｊを電源電圧ＶＤＤレベルにプリチャージさせる。ラッチ部７３３は複数のラッチＳＬＴ、ＤＬＴ１、ＤＬＴ２を含んでもよい。センシングラッチＳＬＴはセンシング動作でビットラインＢＬｊと接続されるセンシングノードＳＮの電圧変化を感知して保存する。データラッチＤＬＴ１、ＤＬＴ２は、プログラム動作のために用いられるが、データラッチＤＬＴ１はビットラインＢＬｊにプログラムデータを伝達するために用いられ、データラッチＤＬＴ２はメモリコントローラ２０から提供されたプログラムデータを保存する。ページバッファはデータラッチＤＬＴ１、ＤＬＴ２に保存されたデータパターンによってプリチャージ制御信号ＰＲＣＨの活性化の可否を決定する組合せ回路をさらに含んでもよい。

プリチャージ制御信号ＰＲＣＨは、図１７を参照して説明したようにデータラッチＤＬＴ１、ＤＬＴ２に特定データパターンが入力されると、ローレベルで活性化されてビットラインＢＬｊをプリチャージしてもよい。またプリチャージ制御信号ＰＲＣＨは、図１９を参照して説明したように、セクタ選択コマンドＸＸｈとセクタアドレス（Ｓ１Ｓ２Ｓ３）が入力されると、ローレベルで活性化されてビットラインＢＬｊをプリチャージしてもよい。

図２２は本発明の実施形態に係る図２の制御ロジックの構成を示すブロック図である。

図２２を参照すると、制御ロジック３５０はレジスタ３５１及び／又はフューズ（ｆｕｓｅ）部３５３を含んでもよい。

レジスタ３５１は、図１のメモリコントローラ２０からセットフィーチャ（Ｓｅｔｆｅａｔｕｒｅ）コマンドＥｆｈとともに提供されるセクタの大きさ情報３５２を保存し、保存された情報によって１ページに含まれるセクタの大きさを設定できる。１ページ（図１０の４００）に含まれるセクタの大きさは、各セクタに保存されるセクタデータまたはパリティデータに基づいて設定できる。メモリコントローラ２００は、セットフィーチャ（Ｓｅｔｆｅａｔｕｒｅ）コマンドＥｆｈを利用して１ページに含まれるセクタの大きさを可変的に設定できる。

また、フューズ部３５３はセクタの大きさ情報３５４を保存する。フューズ部３５３がセクタの大きさ情報３５４を保存する場合、不揮発性メモリ装置６０のパワーアップシーケンスの間にセクタの大きさ情報３５４に基づいて１ページ（図１０の４００）に含まれるセクタの大きさを設定できる。この場合に、セクタの大きさ情報３５４は、ウェハレベルまたは、パッケージレベルでフューズオプションを通じて設定できる。他の実施形態においては、セクタの大きさ情報ＳＣＴ＿Ｌは不揮発性トリム（ｔｒｉｍ）情報としてメモリセルアレイ１００に保存される。セクタの大きさ情報ＳＣＴ＿Ｌは不揮発性トリム情報としてメモリセルアレイ１００に保存される場合、セクタの大きさ情報ＳＣＴ＿Ｌはパワーアップシーケンスの間に制御ロジック３５０の制御によってメモリセルアレイ１００からページバッファ部３１０を経て制御ロジック３５０へロードされる。

図２３は本発明の一実施形態に係るセクタの大きさ設定方法を説明するためのタイミング図である。

図２、図２２及び図２３を参照すると、セクタの大きさを設定するためにメモリコントローラ２０から不揮発性メモリ装置６０にセットフィーチャ（ＳｅｔＦｅａｔｕｒｅ）コマンドＥｆｈ、アドレスＡｄｄｒ及びデータＤ１乃至Ｄｍが決まったタイミングで伝送される。そこで、アドレスＡｄｄｒはセクタの大きさ情報３５２を示すデータＤ１乃至Ｄｍが保存されるレジスタ３５１の位置を示すことに用いられる。セクタの大きさを設定する動作は、パワーアップした後、セットフィーチャコマンドＥｆｈとともにセクタの大きさＳＣＴ＿Ｌをメモリコントローラ２０から不揮発性メモリ装置６０に伝送することによって達成できる。実施形態において、セットフィーチャコマンドＥｆｈとともに提供されるデータＤ１乃至Ｄｍの内の一部だけがセクタの大きさＳＣＴ＿Ｌを示すデータとして用いられる。残りのデータは他のパラメータを指定することに用いられる。

図２４は本発明の一実施形態によるメモリシステムの動作方法を示すフローチャートである。

図２、図３及び図２４を参照すると、本発明の一実施形態に係るメモリシステムの動作方法では、先ず、不揮発性メモリ装置６０がメモリコントローラ２０から読み出しコマンドを受信する（Ｓ８１０）。読み出しコマンドを受信した不揮発性メモリ装置６０はページ単位のデータに対して読み出し動作を行い（Ｓ８２０）、読み出しデータをメモリコントローラ２０に伝送する。この時、読み出しデータは図１０を参照して説明したように、セクタデータと各セクタデータに対するパリティデータを含んでもよい。メモリコントローラ２０のＥＣＣブロック５５は読み出しデータに対してセクタ単位でＥＣＣデコードを行って各セクタに読み出しエラーが存在するか否かを判断する（Ｓ８３０）。ステップＳ８３０で読み出しエラーが感知されなければ（ＮＯ）、読み出しデータはホストバッファ５７を通じてホストに伝送される。ステップＳ８３０で読み出しエラーが感知されれば（ＹＥＳ）、各セクタ別に感知されたエラーが行われたエラー訂正デコードによって訂正不可能か否かを判断する（Ｓ８４０）。ステップＳ８４０で各セクタのエラーが訂正可能であれば（ＮＯ）、メモリコントローラ２０のＥＣＣブロック５５で各セクタのエラーを訂正し（Ｓ８５０）、エラーが訂正されたデータをホストバッファ５７を通じてホストに伝送する。ステップＳ８４０で行われたエラー訂正デコードによって訂正不可能なエラーを含むセクタが少なくとも１つ存在すれば（ＹＥＳ）、メモリコントローラ２０は、行われたエラー訂正デコードによって訂正不可能なエラーを含むセクタに対して読み出しリトライ動作が行われるように不揮発性メモリ装置６０を制御する（Ｓ８６０）。

図２５は本発明の一実施形態に係るメモリシステムの動作方法を示すフローチャートである。

図２、図３及び図２５を参照すると、本発明の一実施形態に係るメモリシステムの動作方法では、先ず、不揮発性メモリ装置６０がメモリコントローラ２０から読み出しコマンドを受信する（Ｓ９１０）。読み出しコマンドを受信した不揮発性メモリ装置６０はページ単位のデータに対して読み出し動作を行い（Ｓ９２０）、読み出しデータをメモリコントローラ２０に伝送する。この時、読み出しデータは、図１０を参照して説明したように、セクタデータと各セクタデータに対するパリティデータを含んでもよい。メモリコントローラ２０のＥＣＣブロック５５では読み出しデータに対してセクタ単位でＥＣＣデコードを行って各セクタに読み出しエラーが存在するか否かを判断する（Ｓ９３０）。ステップＳ９３０で読み出しエラーが感知されなければ（ＮＯ）、読み出しデータはホストバッファ５７を通じてホストに伝送される。ステップＳ９３０で読み出しエラーが感知されれば（ＹＥＳ）、各セクタ別に感知されたエラーが行われたエラー訂正デコードによって訂正不可能か否かを判断する（Ｓ９４０）。ステップＳ９４０で各セクタのエラーが訂正可能であれば（ＮＯ）、メモリコントローラ２０のＥＣＣブロック５５で各セクタのエラーを訂正し（Ｓ９５０）、エラーが訂正されたデータをホストバッファ５７を通じてホストに伝送する。ステップＳ９４０で行われたエラー訂正デコードによって訂正不可能なエラーを含むセクタ（ターゲットセクタ）が少なくとも１つ存在すれば（ＹＥＳ）、ターゲットセクタに対して読み出しリトライ動作が予め決まった基準回数Ｐより多く行われたか否かを判断する（Ｓ９６０）。ステップＳ９６０でターゲットセクタに対して読み出しリトライ動作が予め決まった基準回数Ｐより少なく行われた場合（ＮＯ）には読み出しリトライ動作を行う（Ｓ９７０）。ステップＳ９６０でターゲットセクタに対して読み出しリトライ動作が予め決まった基準回数Ｐより多く行われた場合（ＹＥＳ）にはターゲットセクタに対して読み出しリトライ動作を行い（Ｓ９８０）、その後にターゲットセクタを含むメモリブロックを他のブロックにコピーし、ターゲットセクタを含むメモリブロックを消去する消去リフレッシュ動作を行う（Ｓ９９０）。

図２６は本発明の実施形態に係るメモリシステムをメモリカードに応用した例を示すブロック図である。

図２６を参照すると、メモリシステム１０００は、複数の接続ピン１０１０、メモリコントローラ１０２０及び不揮発性メモリ装置１０３０を含む。

ホスト（図示せず）とメモリシステム１０００との間で信号を送受信するように複数の接続ピン１０１０はホストに接続してもよい。複数の接続ピン１０１０はクロックピン、コマンドピン、データピン及び／又は、リセットピンを含んでもよい。

メモリコントローラ１０２０は、前記ホストからデータを受信し、前記受信したデータを不揮発性メモリ装置１０３０に保存する。

不揮発性メモリ装置１０３０は、メモリセルアレイを含み、メモリコントローラ１０２０はメモリセルアレイに対してページ単位で読み出し動作を行い、読み出されたデータに対してセクタ単位でエラー感知及び訂正動作を行い、行われたエラー訂正デコードによって訂正可能なエラーを含む少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止すると同時に行われたエラー訂正デコードによって訂正が不可能なエラーを含む少なくとも１つのターゲットセクタに接続されるビットラインだけをプリチャージさせて前記ターゲットセクタに対して読み出しリトライ動作を行って消費電力を減少できる。

図２６のメモリシステム１０００はメモリカードであってもよい。例えば、メモリシステム１０００は、ＭＭＤ（ＭｕｌｔｉＭｅｄｉａＣａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄＭｕｌｔｉＭｅｄｉａＣａｒｄ）、ハイブリッドｅＭＭＣ（ＨｙｂｒｉｄｅｍｂｅｄｄｅｄＭｕｌｔｉＭｅｄｉａＣａｒｄ）、ＳＤ（ＳｅｃｕｒｅＤｉｇｉｔａｌ）カード、マイクロＳＤカード、メモリスティック（ＭｅｍｏｒｙＳｔｉｃｋ）、ＩＤカード、ＰＣＭＣＩＡ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒＭｅｍｏｒｙＣａｒｄＩｎｔｅｒｎａｔｉｏｎａｌＡｓｓｏｃｉａｔｉｏｎ）カード、チップカード（ＣｈｉｐＣａｒｄ）、ＵＳＢカード、スマートカード（ＳｍａｒｔＣａｒｄ）、ＣＦカード（ＣｏｍｐａｃｔＦｌａｓｈＣａｒｄ）などのようなメモリカードであってもよい。

実施形態に従って、メモリシステム１０００は、コンピュータ（ｃｏｍｐｕｔｅｒ）、ノートパソコン（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（Ｓｍａｒｔｐｈｏｎｅ）、ＭＰ３プレーヤ、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔｓ）、ＰＭＰ（ＰｏｒｔａｂｌｅＭｕｌｔｉｍｅｄｉａＰｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅｇａｍｅｃｏｎｓｏｌｅ）などのようなホストに装着してもよい。

図２７は本発明の実施形態に係るメモリシステムをＳＳＤに応用した例を示すブロック図である。

図２７を参照すると、メモリシステム１１００は、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）であってもよい。メモリシステム１１００はメモリコントローラ１１１０及び複数の不揮発性メモリ装置１１２０を含む。

メモリコントローラ１１１０は、ホスト（図示せず）からデータを受信して、前記受信されたデータを複数の不揮発性メモリ装置１１２０に保存する。

複数の不揮発性メモリ装置１１２０は、メモリセルアレイを含み、メモリコントローラ１１１０はメモリセルアレイに対してページ単位で読み出し動作を行い、読み出されたデータに対してセクタ単位でエラー感知及び訂正動作を行い、行われたエラー訂正動作によって訂正可能なエラーを含む少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止すると同時に行われたエラー訂正動作によって訂正が不可能なエラーを含む少なくとも１つのターゲットセクタに接続されるビットラインだけをプリチャージさせて前記ターゲットセクタに対して読み出しリトライ動作を行って消費電力を減少できる。

実施形態に従って、メモリシステム１１００は、コンピュータ（ｃｏｍｐｕｔｅｒ）、ノートパソコン（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（Ｓｍａｒｔｐｈｏｎｅ）、ＭＰ３プレーヤ、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔｓ）、ＰＭＰ（ＰｏｒｔａｂｌｅＭｕｌｔｉｍｅｄｉａＰｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅｇａｍｅｃｏｎｓｏｌｅ）のようなホストに装着してもよい。

図２８は本発明の実施形態に係る不揮発性メモリ装置をモバイルシステムに応用した例を示すブロック図である。

図２８を参照すると、モバイルシステム１４００は、アプリケーションプロセッサ１４１０、通信（Ｃｏｎｎｅｃｔｉｖｉｔｙ）部１４２０、揮発性メモリ装置１４３０、不揮発性メモリシステム１４４０、ユーザインタフェース１４５０及びパワーサプライ１４６０を含む。実施形態により、モバイルシステム１４００は、携帯電話（ＭｏｂｉｌｅＰｈｏｎｅ）、スマートフォン（ＳｍａｒｔＰｈｏｎｅ）、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）、ＰＭＰ（ＰｏｒｔａｂｌｅＭｕｌｔｉｍｅｄｉａＰｌａｙｅｒ）、デジタルカメラ（ＤｉｇｉｔａｌＣａｍｅｒａ）、音楽再生機（ＭｕｓｉｃＰｌａｙｅｒ）、携帯用ゲームコンソール（ＰｏｒｔａｂｌｅＧａｍｅＣｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のモバイルシステムであってもよい。

アプリケーションプロセッサ１４１０は、インターネットブラウザ、ゲーム、動画などを提供するアプリケーションを実行する。実施形態により、アプリケーションプロセッサ１４１０は１つのプロセッサコア（ＳｉｎｇｌｅＣｏｒｅ）または、複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含んでもよい。例えば、アプリケーションプロセッサ１４１０はデュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッドコア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含んでもよい。また、実施形態によって、アプリケーションプロセッサ１４１０は内部または外部に位置したキャッシュメモリ（ＣａｃｈｅＭｅｍｏｒｙ）をさらに含んでもよい。

通信部１４２０は外部装置と無線通信または有線通信を行う。例えば、通信部１４２０は、イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ（登録商標））通信、近距離磁場通信（ＮｅａｒＦｉｅｌｄＣｏｍｍｕｎｉｃａｔｉｏｎ、ＮＦＣ）、無線識別（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ、ＲＦＩＤ）通信、移動通信（ＭｏｂｉｌｅＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）、メモリカード通信、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）通信などを行うことができる。例えば、通信部１４２０は、ベースバンドチップセット（ＢａｓｅｂａｎｄＣｈｉｐｓｅｔ）を含んでもよく、ＲＲＡＭ（登録商標）、ＧＰＲＳ、ＷＣＤＭＡ（登録商標）、ＨＳｘＰＡなどの通信を支援できる。

揮発性メモリ装置１４３０は、アプリケーションプロセッサ１４１０によって処理されるデータを保存するかまたは、動作メモリ（ＷｏｒｋｉｎｇＭｅｍｏｒｙ）として作動することができる。例えば、揮発性メモリ装置１４３０は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、モバイルＤＲＡＭ、ＤＤＲＳＤＲＡＭ、ＬＰＤＤＲＳＤＲＡＭ、ＧＤＤＲＳＤＲＡＭ、ＲＤＲＡＭまたはこれと類似のメモリで具現されてもよい。

不揮発性メモリシステム１４４０は、メモリコントローラ１４４１及び不揮発性メモリ装置１４４３を含み、モバイルシステム１４００をブーティングするためのブートイメージを保存できる。例えば、不揮発性メモリ装置１４４３は、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ−ＯｎｌｙＭｅｍｏｒｙ）、フラッシュメモリ（ＦｌａｓｈＭｅｍｏｒｙ）、ＰＲＡＭ（ＰｈａｓｅＣｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＮＦＧＭ（ＮａｎｏＦｌｏａｔｉｎｇＧａｔｅＭｅｍｏｒｙ）、ＰｏＲＡＭ（ＰｏｌｙｍｅｒＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、Ｅｔｈｅｒｎｅｔ（登録商標）（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）または、これと類似のメモリで具現されてもよい。不揮発性メモリ装置１４４３はメモリセルアレイを含み、メモリコントローラ１４４１はメモリセルアレイに対してページ単位で読み出し動作を行い、読み出されたデータに対してセクタ単位でエラー感知及び訂正動作を行い、行われたエラー訂正動作によって訂正可能なエラーを含む少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止すると同時に行われたエラー訂正動作によって訂正が不可能なエラーを含む少なくとも１つのターゲットセクタに接続されるビットラインだけをプリチャージさせて前記ターゲットセクタに対して読み出しリトライ動作を行って消費電力を減少できる。

ユーザインタフェース１４５０は、キーパッド、タッチスクリーンのような１つ以上の入力装置、及び／又は、スピーカー、ディスプレイ装置のような１つ以上の出力装置を含んでもよい。パワーサプライ１４６０はモバイルシステム１４００の動作電圧を供給する。また、実施形態によって、モバイルシステム１４００は、ＣＩＳ（ＣａｍｅｒａＩｍａｇｅＰｒｏｃｅｓｓｏｒ）をさらに含んでもよく、メモリカード（ＭｅｍｏｒｙＣａｒｄ）、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）、ＣＤ−ＲＯＭなどのような保存装置をさらに含んでもよい。

モバイルシステム１４００またはモバイルシステム１４００の構成要素は、多様な形態のパッケージを利用して実装できるが、例えば、ＰｏＰ（ＰａｃｋａｇｅｏｎＰａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌｇｒｉｄａｒｒａｙｓ）、ＣＳＰｓ（ＣｈｉｐＳｃａｌｅｐａｃｋａｇｅｓ）、ＰＬＣＣ（ＰｌａｓｔｉｃＬｅａｄｅｄＣｈｉｐＣａｒｒｉｅｒ）、ＰＤＩＰ（ＰｌａｓｔｉｃＤｕａｌＩｎ−ＬｉｎｅＰａｃｋａｇｅ）、ＤｉｅｉｎＷａｆｆｌｅＰａｃｋ、ＤｉｅｉｎＷａｆｅｒＦｏｒｍ、ＣＯＢ（ＣｈｉｐＯｎＢｏａｒｄ）、ＣＥＲＤＩＰ（ＣｅｒａｍｉｃＤｕａｌＩｎ−ＬｉｎｅＰａｃｋａｇｅ）、ＭＱＦＰ（ＰｌａｓｔｉｃＭｅｔｒｉｃＱｕａｄＦｌａｔＰａｃｋ）、ＴＱＦＰ（ＴｈｉｎＱｕａｄＦｌａｔ−Ｐａｃｋ）、ＳＯＩＣ（ＳｍａｌｌＯｕｔｌｉｎｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、ＳＳＯＰ（ＳｈｒｉｎｋＳｍａｌｌＯｕｔｌｉｎｅＰａｃｋａｇｅ）、ＴＳＯＰ（ＴｈｉｎＳｍａｌｌＯｕｔｌｉｎｅＰａｃｋａｇｅ）、ＴＱＦＰ（ＴｈｉｎＱｕａｄＦｌａｔ−Ｐａｃｋ）、ＳＩＰ（ＳｙｓｔｅｍＩｎＰａｃｋａｇｅ）、ＭＣＰ（ＭｕｌｔｉＣｈｉｐＰａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ＬｅｖｅｌＦａｂｒｉｃａｔｅｄＰａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−ＬｅｖｅｌＰｒｏｃｅｓｓｅｄＳｔａｃｋＰａｃｋａｇｅ）などのようなパッケージを利用して実装してもよい。

図２９は本発明の実施形態に係るメモリシステムをコンピューティングシステムに応用した例を示すブロック図である。

図２９を参照すると、コンピューティングシステム１５００は、プロセッサ１５１０、入出力ハブ１５２０、入出力コントローラハブ１５３０、少なくとも１つのメモリモジュール１５４０及びグラフィックカード１５５０を含む。実施形態によって、コンピューティングシステム１５００は、ＰＣ（ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒ）、サーバーコンピュータ（ＳｅｒｖｅｒＣｏｍｐｕｔｅｒ）、ワークステーション（Ｗｏｒｋｓｔａｔｉｏｎ）、ノートパソコン（Ｌａｐｔｏｐ）、携帯電話（ＭｏｂｉｌｅＰｈｏｎｅ）、スマートフォン（ＳｍａｒｔＰｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌｄｉｇｉｔａｌａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅｍｕｌｔｉｍｅｄｉａｐｌａｙｅｒ）、デジタルカメラ（ＤｉｇｉｔａｌＣａｍｅｒａ）、デジタルＴＶ（ＤｉｇｉｔａｌＴｅｌｅｖｉｓｉｏｎ）、セットトップボックス（Ｓｅｔ−ＴｏｐＢｏｘ）、音楽再生機（ＭｕｓｉｃＰｌａｙｅｒ）、携帯用ゲームコンソール（ｐｏｒｔａｂｌｅｇａｍｅｃｏｎｓｏｌｅ）、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）システムなどのような任意のコンピューティングシステムであってもよい。

プロセッサ１５１０は、特定計算またはタスクのような多様なコンピューティング機能を実行できる。例えば、プロセッサ１５１０は、マイクロプロセッサまたはＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）であってもよい。実施形態によって、プロセッサ１５１０は、１つのプロセッサコア（ＳｉｎｇｌｅＣｏｒｅ）または、複数のプロセッサコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含んでもよい。例えば、プロセッサ１５１０は、デュアルコア（Ｄｕａｌ−Ｃｏｒｅ）、クアッドコア（Ｑｕａｄ−Ｃｏｒｅ）、ヘキサコア（Ｈｅｘａ−Ｃｏｒｅ）などのマルチコア（Ｍｕｌｔｉ−Ｃｏｒｅ）を含んでもよい。また、図２９には１つのプロセッサ１５１０を含むコンピューティングシステム１５００を図示しているが、実施形態によって、コンピューティングシステム１５００は複数のプロセッサを含んでもよい。また、実施形態に従って、プロセッサ１５１０は、内部または外部に位置したキャッシュメモリ（ＣａｃｈｅＭｅｍｏｒｙ）をさらに含んでもよい。

プロセッサ１５１０はメモリモジュール１５４０の動作を制御するメモリコントローラ１５１１を含んでもよい。プロセッサ１５１０に含まれたメモリコントローラ１５１１は、ＩＭＣ（ＩｎｔｅｇｒａｔｅｄＭｅｍｏｒｙＣｏｎｔｒｏｌｌｅｒ）と呼ばれることができる。メモリコントローラ１５１１とメモリモジュール１５４０との間のメモリインターフェースは複数の信号線を含む１つのチャネルまたは、複数のチャネルで具現されてもよい。また、各チャネルには１つ以上のメモリモジュール１５４０が接続されてもよい。実施形態によって、メモリコントローラ１５１１は入出力ハブ１５２０内に位置してもよい。メモリコントローラ１５１１を含む入出力ハブ１５２０は、ＭＣＨ（ＭｅｍｏｒｙＣｏｎｔｒｏｌｌｅｒＨｕｂ）と呼ばれることができる。

メモリモジュール１５４０は、メモリコントローラ１５１１から提供されたデータを保存する複数の不揮発性メモリ装置を含んでもよい。前記不揮発性メモリ装置はそれぞれメモリセルアレイを含み、メモリコントローラ１５１１はメモリセルアレイに対してページ単位で読み出し動作を行い、読み出されたデータに対してセクタ単位でエラー感知及び訂正動作を行い、行われたエラー訂正動作によって訂正が不可能なエラーを含む少なくとも１つのターゲットセクタに接続されるビットラインだけをプリチャージして前記ターゲットセクタに対して読み出しリトライ動作を行って消費電力を減少させる。

入出力ハブ１５２０はグラフィックカード１５５０のような装置とプロセッサ１５１０との間のデータ伝送を管理する。入出力ハブ１５２０は多様な方式のインターフェースを通じてプロセッサ１５１０に接続される。例えば、入出力ハブ１５２０とプロセッサ１５１０は、ＦＳＢ（ＦｒｏｎｔＳｉｄｅＢｕｓ）、システムバス（ＳｙｓｔｅｍＢｕｓ）、ハイパートランスポート（ＨｙｐｅｒＴｒａｎｓｐｏｒｔ）、ＬＤＴ（ＬｉｇｈｔｎｉｎｇＤａｔａＴｒａｎｓｐｏｒｔ）、ＱＰＩ（ＱｕｉｃｋＰａｔｈＩｎｔｅｒｃｏｎｎｅｃｔ）、ＣＳＩ（ＣｏｍｍｏｎＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ）などの多様な標準のインターフェースに接続されてもよい。図２９には１つの入出力ハブ１５２０を含むコンピューティングシステム１５００を図示しているが、実施形態によって、コンピューティングシステム１５００は複数の入出力ハブを含んでもよい。

入出力ハブ１５２０は装置との多様なインターフェースを提供できる。例えば、入出力ハブ１５２０は、ＡＧＰ（ＡｃｃｅｌｅｒａｔｅｄＧｒａｐｈｉｃｓＰｏｒｔ）インターフェース、ＰＣＩｅ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｆａｃｅＥｘｐｒｅｓｓ）、ＣＳＡ（ＣｏｍｍｕｎｉｃａｔｉｏｎｓＳｔｒｅａｍｉｎｇＡｒｃｈｉｔｅｃｔｕｒｅ）インターフェースなどを提供してもよい。

グラフィックカード１５５０は、ＡＧＰまたはＰＣＩｅを通じて入出力ハブ１５２０と接続されてもよい。グラフィックカード１５５０は、画像を表示するためのディスプレイ装置（図示せず）を制御してもよい。グラフィックカード１５５０はイメージデータ処理のための内部プロセッサ及び内部半導体メモリ装置を含んでもよい。実施形態によって、入出力ハブ１５２０は、入出力ハブ１５２０の外部に位置したグラフィックカード１５５０とともに、または、グラフィックカード１５５０の代わりに入出力ハブ１５２０の内部にグラフィック装置を含んでもよい。入出力ハブ１５２０に含まれたグラフィック装置は集積グラフィック（ＩｎｔｅｇｒａｔｅｄＧｒａｐｈｉｃｓ）と呼ばれることができる。また、メモリコントローラ及びグラフィック装置を含む入出力ハブ１５２０はＧＭＣＨ（ＧｒａｐｈｉｃｓａｎｄＭｅｍｏｒｙＣｏｎｔｒｏｌｌｅｒＨｕｂ）と呼ばれることができる。

入出力コントローラハブ１５３０は多様なシステムインターフェースが効率的に動作するようにデータバッファリング及びインターフェース仲裁を行う。入出力コントローラハブ１５３０は内部バスを通じて入出力ハブ１５２０と接続されてもよい。例えば、入出力ハブ１５２０と入出力コントローラハブ１５３０は、ＤＭＩ（ＤｉｒｅｃｔＭｅｄｉａＩｎｔｅｒｆａｃｅ）、ハブインターフェース、ＥＳＩ（ＥｎｔｅｒｐｒｉｓｅＳｏｕｔｈｂｒｉｄｇｅＩｎｔｅｒｆａｃｅ）、ＰＣＩｅなどを通じて接続されてもよい。

入出力コントローラハブ１５３０は、周辺装置との多様なインターフェースを提供してもよい。例えば、入出力コントローラハブ１５３０は、ＵＳＢ（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）ポート、ＳＡＴＡ（ＳｅｒｉａｌＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）ポート、ＧＰＩＯ（ＧｅｎｅｒａｌＰｕｒｐｏｓｅＩｎｐｕｔ／Ｏｕｔｐｕｔ）、ＬＰＣ（ＬｏｗＰｉｎＣｏｕｎｔ）バス、ＳＰＩ（ＳｅｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ）、ＰＣＩ、ＰＣＩｅなどを提供する。

実施形態によって、プロセッサ１５１０、入出力ハブ１５２０及び入出力コントローラハブ１５３０はそれぞれ分離したチップセットまたは、集積回路で具現されてもよく、プロセッサ１５１０、入出力ハブ１５２０または、入出力コントローラハブ１５３０の内の２つ以上の構成要素が１つのチップセットで具現されてもよい。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載した技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

本発明は不揮発性メモリ装置及びこれを利用する多様な装置及びシステムに適用できる。従って、本発明は不揮発性メモリ装置を具備するメモリカード、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、ノートパソコン（ｌａｐｔｏｐ）、携帯電話（ｃｅｌｌｕｌａｒ）、スマートフォン（ＳｍａｒｔＰｈｏｎｅ）、ＭＰ３プレーヤ、ＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔｓ）、ＰＭＰ（ＰｏｒｔａｂｌｅＭｕｌｔｉｍｅｄｉａＰｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール（ｐｏｒｔａｂｌｅｇａｍｅｃｏｎｓｏｌｅ）などのような電子機器に拡大適用できる。

１０、１０００、１１００、メモリシステム
２０、１０２０、１１１０、１４４１、１５１１メモリコントローラ
３０制御ブロック
３５、５００セクタテーブル
５０データバッファ
５５ＥＣＣブロック
５７ホストバッファ
６０、１０３０、１１２０、１４３０、１４４３不揮発性メモリ装置
１００、１００ａ、１００ｂ、１００ｃメモリセルアレイ
２５２ワードライン
２５４ストリング選択ライン
２５６接地選択ライン
２９０ビットライン
３１０ページバッファ部
３２０列選択回路
３３０入／出力バッファ
３４０行選択回路
３４５電圧生成部
３５０制御ロジック

Claims

不揮発性メモリ装置と前記不揮発性メモリ装置を制御するメモリコントローラを備えるメモリシステムの動作方法であって、
前記メモリコントローラが、前記不揮発性メモリ装置に含まれるメモリセルアレイから複数のセクタで構成されるページ単位のデータを読み出す段階と、
前記メモリコントローラに含まれる訂正コードブロックが、前記読み出したページ単位のデータに対してセクタ単位でエラー訂正デコードを行う段階と、
前記メモリコントローラが、前記行われたエラー訂正デコードによって訂正不可能なエラーを含むセクタがある場合、該セクタを少なくとも１つのターゲットセクタとして選択し、訂正可能なエラーを含む残りの全てのセクタを少なくとも１つのパスセクタとして選択する段階と、
前記メモリコントローラに含まれる制御ブロックが、前記少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止すると同時に前記少なくとも１つのターゲットセクタに接続されるターゲットビットラインをプリチャージし、前記少なくとも１つのターゲットセクタのデータに対する読み出しリトライ動作を行わせる段階と、
を含むことを特徴とするメモリシステムの動作方法。
前記エラー訂正デコードは前記複数のセクタのそれぞれに含まれるメインデータに基づいて生成されたパリティデータを利用して前記訂正コードブロックにより行われ、前記少なくとも１つのターゲットセクタは前記エラーの数が前記パリティデータの数より大きく、前記少なくとも１つのパスセクタは前記エラーの数が前記パリティの数以下であり、
前記読み出しリトライ動作は前記行われたエラー訂正デコードによって訂正不可能なエラーが前記エラー訂正デコードによって訂正されるまで繰り返されることを特徴とする請求項１に記載のメモリシステムの動作方法。
前記エラー訂正デコードは、前記複数のセクタのそれぞれに含まれるメインデータに基づいて生成されたパリティデータを利用して前記訂正コードブロックにより行われ、前記少なくとも１つのターゲットセクタは前記エラーの数が前記パリティデータの数より大きく、
前記少なくとも１つのターゲットセクタは前記行われたエラー訂正デコードによって訂正不可能なエラーを含み、前記少なくとも１つのターゲットセクタに対する前記読み出しリトライ動作は決まった基準回数以内で繰り返されることを特徴とする請求項１に記載のメモリシステムの動作方法。
前記少なくとも１つのターゲットセクタに対する前記読み出しリトライ動作が前記決まった基準回数を超過する場合、前記メモリコントローラにより、前記少なくとも１つのターゲットセクタを含むメモリブロックを他のメモリブロックにコピーし、前記少なくとも１つのターゲットセクタを含むメモリブロックを消去する消去リフレッシュ動作が実行されることを特徴とする請求項３に記載のメモリシステムの動作方法。
前記少なくとも１つのターゲットセクタは、前記不揮発性メモリ装置を制御するメモリコントローラが前記ターゲットセクタに含まれるメモリセルにターゲットセクタ以外の他のセクタのメモリセルに入力されるデータとは異なるデータパターンを入力して選択され、
前記メモリコントローラにより、前記ターゲットセクタに含まれるメモリセルにはデータ「０」が入力され、他のセクタに含まれるメモリセルにはデータ「１」が入力されることを特徴とする請求項１に記載のメモリシステムの動作方法。
前記複数のセクタそれぞれの大きさを、前記不揮発性メモリ装置を制御するメモリコントローラがセットフィーチャ（Ｓｅｔｆｅａｔｕｒｅ）コマンドを利用して設定し、
前記複数のセクタそれぞれの大きさは、前記セットフィーチャコマンド以後に前記不揮発性メモリ装置に伝送されるデータの少なくとも一部を利用して設定されることを特徴とする請求項１に記載のメモリシステムの動作方法。
前記複数のセクタそれぞれの大きさは、前記不揮発性メモリ装置に備わるフューズ（ｆｕｓｅ）部にウェハレベルまたはパッケージレベルでフューズオプションを通じて保存され、前記不揮発性メモリ装置のパワーアップシーケンスの間に前記フューズ部に保存されたセクタの大きさ情報に基づいて１ページに含まれるセクタの大きさが設定されることを特徴とする請求項１に記載のメモリシステムの動作方法。
前記メモリコントローラは、前記少なくとも１つのターゲットセクタを選択するためのセクタ選択コマンドとセクタアドレスを前記不揮発性メモリ装置に提供することを特徴とする請求項１に記載のメモリシステムの動作方法。
不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するメモリコントローラと、を備え、
前記メモリコントローラは、
前記不揮発性メモリ装置から複数のセクタで構成されるページ単位のデータを読み出し、
前記読み出したページ単位のデータに対してセクタ単位でエラー訂正デコードを行うエラー訂正コードブロックと、
前記行われたエラー訂正デコードによって訂正不可能なエラーを含む少なくとも１つのターゲットセクタと訂正可能なエラーを含む少なくとも１つのパスセクタを選択し、前記不揮発性メモリ装置が前記少なくとも１つのパスセクタに接続されるビットラインのプリチャージを禁止すると同時に前記少なくとも１つのターゲットセクタに接続されるターゲットビットラインをプリチャージし、前記少なくとも１つのターゲットセクタのデータに対する読み出しリトライ動作を行うように制御する制御ブロックと、
を含むことを特徴とするメモリシステム。
前記エラー訂正ブロックは、前記セクタ単位で行われたエラー訂正デコードの成功可否を示すフラッグ信号を前記制御ブロックに提供し、
前記制御ブロックは、前記複数のセクタのセクタ番号と前記複数のセクタそれぞれに対するフラッグ信号を保存するセクタテーブルを含み、
制御ロジックは、前記メモリコントローラから提供されるセットフィーチャコマンドに含まれるセクタの大きさ情報を保存するレジスタを含み、前記制御ロジックは前記セクタの大きさ情報によって前記セクタそれぞれの大きさを設定することを特徴とする請求項９に記載のメモリシステム。