KR20200075184A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 제1 DQ 라인을 통해 외부 장치로부터 제1 데이터 비트를 수신하고, 제2 DQ 라인을 통해 상기 외부 장치로부터 제2 데이터 비트를 수신하는 단계, 및 상기 제1 데이터 비트를 기반으로 상기 제1 DQ 라인과 대응되는 제1 메모리 셀이 소거 상태 및 제1 프로그램 상태 중 어느 하나의 상태를 갖고, 상기 제2 데이터 비트를 기반으로 상기 제2 DQ 라인과 대응되는 제2 메모리 셀이 상기 소거 상태 및 제2 프로그램 상태 중 어느 하나의 상태를 갖도록 상기 제1 및 제2 메모리 셀들을 프로그램하는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
플래시 메모리 장치는 메모리 셀들의 문턱 전압을 변경함으로써, 데이터를 저장하도록 구성된다. 이 때, 데이터를 구분하기 위한 메모리 셀들의 문턱 전압의 차이가 작을 경우, 메모리 셀들로부터 독출된 데이터의 에러가 증가하는 문제점이 있다.
본 발명의 목적은 불휘발성 메모리 장치에 포함된 메모리 셀들의 에러 마진을 신호 라인에 따라 다르게 설정함으로써, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 제1 DQ 라인들을 통해 외부 장치로부터 제1 데이터 비트를 수신하고, 제2 DQ 라인을 통해 상기 외부 장치로부터 제2 데이터 비트를 수신하는 단계, 및 상기 제1 데이터 비트를 기반으로 상기 제1 DQ 라인과 대응되는 제1 메모리 셀이 소거 상태 및 제1 프로그램 상태 중 어느 하나를 갖고, 상기 제2 데이터 비트를 기반으로 상기 제2 DQ 라인과 대응되는 제2 메모리 셀이 상기 소거 상태 및 제2 프로그램 상태 중 어느 하나를 갖도록 상기 제1 및 제2 메모리 셀들을 프로그램하는 단계를 포함하되, 상기 제2 프로그램 상태의 하한 값은 상기 제1 프로그램 상태의 하한 값보다 높다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 제1 워드라인 및 제1 비트라인과 연결된 제1 메모리 셀, 상기 제1 워드라인 및 제2 비트라인과 연결된 제2 메모리 셀, 외부 장치로부터 제1 DQ 라인을 통해 수신된 제1 데이터 비트를 제1 데이터 라인을 통해 출력하고, 상기 외부 장치로부터 제2 DQ 라인을 통해 수신된 제2 데이터 비트를 제2 데이터 라인을 통해 출력하도록 구성된 입출력 회로, 상기 제1 비트라인 및 상기 제1 데이터 라인과 연결되고, 상기 제1 데이터 라인을 통해 수신된 상기 제1 데이터 비트 및 상기 제1 DQ 라인의 제1 DQ 식별자에 기반된 제1 래치 값을 저장하도록 구성된 제1 페이지 버퍼, 및 상기 제2 비트라인 및 상기 제2 데이터 라인과 연결되고, 상기 제2 데이터 라인을 통해 수신된 상기 제2 데이터 비트 및 상기 제2 DQ 라인의 상기 제2 DQ 식별자에 기반된 제2 래치 값을 저장하도록 구성된 제2 페이지 버퍼를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 제1 DQ 라인을 통해 외부 장치로부터 제1 데이터를 수신하고, 제2 DQ 라인을 통해 외부 장치로부터 제2 데이터를 수신하는 단계, 및 상기 제1 데이터를 기반으로 상기 제1 DQ 라인과 대응하는 복수의 제1 메모리 셀들 각각을 프로그램하고, 상기 제2 데이터를 기반으로 상기 제2 DQ 라인들과 대응하는 복수의 제2 메모리 셀들 각각을 프로그램하는 단계를 포함하고, 상기 복수의 제2 메모리 셀들의 에러 마진은 상기 복수의 제1 메모리 셀들의 에러 마진보다 크다.
본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 DQ 라인에 따라 대응하는 메모리 셀들의 에러 마진을 다르게 설정할 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 3은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4는 도 3의 불휘발성 메모리 장치의 일부 구성을 상세하게 보여주는 도면이다.
도 5는 도 4의 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 메모리 셀들의 문턱 전압 산포도들이다.
도 6은 도 4의 불휘발성 메모리 장치의 프로그램 동작을 좀 더 상세하게 설명하기 위한 순서도이다.
도 7a 및 도 7b는 도 6의 순서도를 상세하게 설명하기 위한 예시적인 도면들이다.
도 8은 도 2의 불휘발성 메모리 장치에서, 각 DQ 라인에서 수신되는 비트에 따라 설정되는 데이터 래치의 값을 예시적으로 보여주는 도면이다.
도 9는 도 8의 페이지 버퍼 설정에 따라 프로그램된 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
도 10은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 11은 도 2의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 12는 도 11의 순서도에 따른 동작을 설명하기 위한 도면이다.
도 13a 및 도 13b는 도 11의 순서도에 따라 프로그램된 메모리 셀들의 문턱 전압 산포를 보여주는 산포도들이다.
도 14는 도 2의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 15 및 도 16은 도 14의 순서도에 따른 동작을 설명하기 위한 도면들이다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 18은 도 17의 불휘발성 메모리 장치의 DQ 리맵핑 동작을 보여주는 순서도이다.
도 19a 및 도 19b는 도 17의 순서도에 따른 DQ 리맵핑 동작을 설명하기 위한 도면들이다.
도 20a 내지 도 20d는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 저장 장치를 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 모바일 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(10)는 메모리 컨트롤러(11) 및 불휘발성 메모리 장치(100)를 포함할 수 있다.
메모리 컨트롤러(11)는 불휘발성 메모리 장치(100)를 제어하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(11)는 불휘발성 메모리 장치(100)로 제어 신호(CTRL)를 전송하고, 복수의 신호 라인들(DQ1~DQn)(이하에서, "DQ 라인(DQ line)"이라 칭함.)을 통해 불휘발성 메모리 장치(100)와 데이터를 주고 받을 수 있다.
불휘발성 메모리 장치(100)는 메모리 컨트롤러(11)로부터의 제어 신호(CTRL)에 응답하여, 복수의 DQ 라인들(DQ1~DQn)을 통해 제공되는 데이터를 저장하거나 또는 복수의 DQ 라인들(DQ1~DQn)을 통해 데이터를 출력할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(100)는 낸드 플래시 메모리 장치일 수 있으며, 복수의 DQ 라인들(DQ1~DQn)을 통해 커맨드, 어드레스 등과 같은 정보를 수신하고, 제어 신호(CTRL)를 통해 복수의 DQ 라인들(DQ1~DQn)을 통해 수신된 신호의 종류(예를 들어, 커맨드, 어드레스, 데이터 등)를 구분할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 복수의 DQ 라인들(DQ1~DQn) 각각에 대하여 서로 다른 에러 마진을 갖도록 프로그램 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제1 DQ 라인(DQ1)을 통해 수신된 제1 데이터에 대하여, 제1 에러 마진을 갖도록 프로그램할 수 있고, 제2 DQ 라인(DQ2)을 통해 수신된 제2 데이터에 대하여, 제2 에러 마진을 갖도록 프로그램할 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100) 및 그것의 동작 방법은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S101 단계에서, 불휘발성 메모리 장치(100)는 복수의 DQ 라인들(DQ1~DQn)을 통해 데이터를 수신할 수 있다. 예를 들어, 메모리 컨트롤러(11)는 불휘발성 메모리 장치(100)에 데이터를 저장하기 위하여, 복수의 DQ 라인들(DQ1~DQn)을 통해 데이터를 불휘발성 메모리 장치(100)로 전송할 수 있다. 불휘발성 메모리 장치(100)는 복수의 DQ 라인들(DQ1~DQn)을 통해 수신되는 데이터를 제어 신호(CTRL)(예를 들어, 데이터 스트로브 신호(DQS))를 기반으로 식별할 수 있다.
S102 단계에서, 불휘발성 메모리 장치(100)는 수신된 데이터 및 각 DQ 라인의 DQ 식별자(DQID; DQ identifier)를 기반으로 프로그램 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제1 DQ 라인(DQ1)을 통해 수신된 제1 데이터에 대하여, 제1 DQ 라인(DQ1)의 DQ 식별자(예를 들어, DQID1) 및 수신된 제1 데이터를 기반으로 프로그램 동작을 수행하고, 제2 DQ 라인(DQ2)을 통해 수신된 제2 데이터에 대하여, 제2 DQ 라인(DQ2)의 DQ 식별자(예를 들어, DQID2) 및 수신된 제2 데이터를 기반으로 프로그램 동작을 수행할 수 있다. 이 경우, 제1 및 제2 데이터가 서로 동일한 비트 값을 갖더라도, 제1 및 제2 데이터에 대한 에러 마진은 서로 다를 수 있다. 또는 제1 및 제2 데이터가 서로 동일한 비트 값을 갖더라도, 제1 및 제2 데이터가 저장된 메모리 셀들의 문턱 전압 산포(또는 프로그램 상태)는 서로 다를 수 있다.
즉, 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치(100)는 수신된 데이터 및 DQ 식별자(DQID)를 기반으로 프로그램 동작을 수행함으로써, 복수의 DQ 라인들(DQ1~DQn) 각각에 대한 에러 마진이 서로 달라질 수 있다.
도 3은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼 회로(130), 입출력 회로(140), 및 제어 로직 회로(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있고, 복수의 셀 스트링들 각각은 비트라인 및 공통 소스 라인 사이에 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 각각 연결될 수 있다. 복수의 셀 트랜지스터들(예를 들어, 메모리 셀들) 각각은 불휘발성 메모리 장치(100)의 프로그램 동작에 따라 적어도 1-비트의 데이터를 저장하도록 구성될 수 있다. 예시적인 실시 예에서, 복수의 메모리 셀들 각각은 대응하는 DQ 라인에 따라 서로 다른 에러 마진을 갖도록 프로그램될 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코더(120)는 메모리 컨트롤러(11)로부터 수신된 어드레스를 디코딩하고, 디코딩된 어드레스를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)의 전압을 각각 제어할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(130)는 메모리 셀 어레이(110)로부터 읽은 데이터 또는 입출력 회로(140)로부터 제공된 데이터를 임시 저장하도록 구성될 수 있다. 비록 도면에 도시되지는 않았으나, 페이지 버퍼 회로(130)는 복수의 비트라인들(BL) 각각에 대응하는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들 각각은 데이터를 임시 저장하도록 구성된 데이터 래치들 또는 캐시 래치들을 포함할 수 있다.
입출력 회로(140)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결될 수 있다. 복수의 데이터 라인들(DL)은 상술된 복수의 페이지 버퍼들과 각각 연결되거나 또는 대응될 수 있다. 입출력 회로(140)는 복수의 DQ 라인들(DQ)을 통해 메모리 컨트롤러(11)와 데이터를 주고 받을 수 있다. 예시적인 실시 예에서, 입출력 회로(140)는 복수의 DQ 라인들(DQ) 중 어느 하나로부터 수신된 데이터를 복수의 데이터 라인들(DL) 중 하나 또는 그 이상의 데이터 라인들로 제공할 수 있다. 즉, 복수의 DQ 라인들(DQ) 중 하나는 복수의 데이터 라인들(DL) 중 하나 또는 그 이상과 대응될 수 있다.
제어 로직 회로(150)는 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(150)는 메모리 컨트롤러(11)로부터의 제어 신호(CTRL)에 응답하여 어드레스 디코더(120), 페이지 버퍼 회로(130), 및 입출력 회로(140)를 제어하도록 구성될 수 있다.
도 4는 도 3의 불휘발성 메모리 장치의 일부 구성을 상세하게 보여주는 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 도 4의 실시 예에서는, 불휘발성 메모리 장치(100)의 일부 구성은 생략된다. 이하에서, 본 발명의 실시 예를 용이하게 설명하기 위하여, 불휘발성 메모리 장치(100)는 제1 내지 제4 DQ 라인들(DQ1~DQ4)을 통해 메모리 컨트롤러(11)와 데이터를 주고 받는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, DQ 라인들의 개수는 다양하게 변형될 수 있다.
도 1, 도 3, 및 도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 셀들(MC1~MC4)을 포함할 수 있다. 복수의 메모리 셀들(MC1~MC4)은 하나의 워드라인(WL)과 연결될 수 있다. 복수의 메모리 셀들(MC1~MC4) 각각은 대응하는 비트라인과 연결될 수 있다. 예시적인 실시 예에서, 복수의 비트라인들은 제1 내지 제4 비트라인 그룹들(BLG1~BLG4)로 구분될 수 있다.
페이지 버퍼 회로(130)는 복수의 페이지 버퍼들(PB11~PB4d)을 포함할 수 있다. 복수의 페이지 버퍼들(PB11~PB4d)은 대응하는 비트라인과 연결될 수 있다. 예를 들어, 제1 비트라인 그룹(BLG1)의 비트라인들은 페이지 버퍼들(PB11~PB1a)과 각각 연결될 수 있다. 제2 비트라인 그룹(BLG2)의 비트라인들은 페이지 버퍼들(PB21~PB2b)과 각각 연결될 수 있다. 제3 비트라인 그룹(BLG3)의 비트라인들은 페이지 버퍼들(PB31~PB3c)과 각각 연결될 수 있다. 제4 비트라인 그룹(BLG4)의 비트라인들은 페이지 버퍼들(PB41~PB4d)과 각각 연결될 수 있다.
페이지 버퍼들(PB41~PB4d) 각각은 대응하는 비트라인과 연결된 메모리 셀에 저장될 데이터를 임시 저장할 수 있다. 예를 들어, 제1 비트라인 그룹(BLG1)과 연결된 페이지 버퍼들(PB11~PB1a) 각각은 제1 비트라인 그룹(BLG1)과 연결된 제1 메모리 셀들(MC1)에 저장될 데이터를 임시 저장할 수 있다. 마찬가지로, 제2 내지 제4 비트라인 그룹들(BLG2~BLG4)과 각각 연결된 페이지 버퍼들(PB21~PB2b, PB31~PB3c, PB41~PB4d) 각각은 제2 내지 제4 비트라인 그룹들(BLG2~BLG4)과 각각 제1 내지 제4 메모리 셀들(MC2~MC4)에 저장될 데이터를 임시 저장할 수 있다.
입출력 회로(140)는 제1 내지 제4 DQ 라인들(DQ1~DQ4)을 통해 수신된 데이터를 각각 대응하는 데이터 라인을 통해 대응하는 페이지 버퍼들(PB11~PB4d)로 제공할 수 있다. 예를 들어, 입출력 회로(140)는 제1 DQ 라인(DQ1)을 통해 수신된 데이터를 제1 데이터 라인 그룹(DLG1)과 연결된 페이지 버퍼들(PB11~PB1a)로 전송할 수 있고, 제2 DQ 라인(DQ2)을 통해 수신된 데이터를 제2 데이터 라인 그룹(DLG2)과 연결된 페이지 버퍼들(PB21~PB2b)로 전송할 수 있다. 마찬가지로, 제3 및 제4 DQ 라인들(DQ3, DQ4)을 통해 수신된 데이터를 제3 및 제4 데이터 라인 그룹들(DLG3, DLG4)과 연결된 페이지 버퍼들(PB31~PB3c, PB41~PB4d)로 각각 전송할 수 있다.
상술된 바와 같이, 제1 내지 제4 DQ 라인들(DQ1~DQ4)는 제1 내지 제4 데이터 라인 그룹들(DLG1~DLG4)과 각각 대응하고, 제1 내지 제4 데이터 라인 그룹들(DLG1~DLG4)은 제1 내지 제4 비트라인 그룹들(BLG1~BLG4)과 연결된 페이지 버퍼들(PB11~PB1a, PB21~PB2b, PB31~PB3c, PB41~PB4d)과 각각 연결되고, 제1 내지 제4 비트라인 그룹들(BLG1~BLG4)은 제1 내지 제4 메모리 셀들(MC1~MC4)과 연결될 수 있다.
이하에서, 설명의 편의를 위하여, 특정 DQ 라인과 대응되는 데이터라인, 특정 DQ 라인과 대응되는 페이지버퍼, 특정 DQ 라인과 대응되는 비트라인, 또는 특정 DQ 라인과 대응되는 메모리 셀 등의 용어들이 사용되며, 이러한 용어들의 의미는 본문에 기재된 각 구성 요소들의 연결 관계를 기반으로 결정될 수 있다.
도 5는 도 4의 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 메모리 셀들의 문턱 전압 산포도들이다. 도 4 및 도 5를 참조하면, 불휘발성 메모리 장치(100)는 제1 내지 제4 DQ 라인들(DQ1~DQ4)로부터 수신된 데이터에 대하여, 각각 서로 다른 에러 마진을 갖도록 프로그램 동작을 수행할 수 있다.
예를 들어, 제1 DQ 라인(DQ1)을 통해 수신된 데이터는 제1 DQ 라인(DQ1)과 대응하는 제1 메모리 셀들(MC1)에 저장되고, 제2 DQ 라인(DQ2)을 통해 수신된 데이터는 제2 DQ 라인(DQ2)과 대응하는 제2 메모리 셀들(MC2)에 저장되고, 제3 DQ 라인(DQ3)을 통해 수신된 데이터는 제3 DQ 라인(DQ3)과 대응하는 제3 메모리 셀들(MC3)에 저장되고, 제4 DQ 라인(DQ4)을 통해 수신된 데이터는 제4 DQ 라인(DQ4)과 대응하는 제4 메모리 셀들(MC4)에 저장될 수 있다.
이 때, 제1 내지 제4 메모리 셀들(MC1~MC4) 각각은 셀-당 1-비트를 저장하도록 구성될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 메모리 셀들(MC1)은 제1 DQ 라인(DQ1)을 통해 수신된 데이터를 기반으로 소거 상태(E) 및 제1 프로그램 상태(P1) 중 어느 하나를 갖도록 프로그램될 수 있고, 제2 메모리 셀들(MC2)은 제2 DQ 라인(DQ2)을 통해 수신된 데이터를 기반으로 소거 상태(E) 및 제2 프로그램 상태(P2) 중 어느 하나를 갖도록 프로그램될 수 있고, 제3 메모리 셀들(MC3)은 제3 DQ 라인(DQ3)을 통해 수신된 데이터를 기반으로 소거 상태(E) 및 제3 프로그램 상태(P3) 중 어느 하나를 갖도록 프로그램될 수 있고, 제4 메모리 셀들(MC4)은 제4 DQ 라인(DQ4)을 통해 수신된 데이터를 기반으로 소거 상태(E) 및 제4 프로그램 상태(P4) 중 어느 하나를 갖도록 프로그램될 수 있다.
즉, 제1 내지 제4 메모리 셀들(MC1~MC4) 각각은 셀-당 1-비트를 저장하나, 대응하는 DQ 라인에 따라 서로 다른 에러 마진을 가질 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 DQ 라인(DQ1)과 대응하는 제1 메모리 셀들(MC1)은 제1 에러 마진(EM1)을 가질 수 있고, 제2 DQ 라인(DQ2)과 대응하는 제2 메모리 셀들(MC2)은 제2 에러 마진(EM2)을 가질 수 있다. 마찬가지로, 제3 및 제4 DQ 라인들(DQ3, DQ4)과 각각 대응하는 제3 및 제4 메모리 셀들(MC3, MC4)은 각각 제3 및 제4 에러 마진(EM3, EM4)을 가질 수 있다.
예시적인 실시 예에서, 에러 마진(error margin)은 프로그램 상태(예를 들어, P1, P2, P3, 또는 P4)의 하한 값 및 읽기 전압(VRD)의 차이를 가리킬 수 있다. 에러 마진(error margin)이 크다는 것은 읽기 전압(VRD)을 통한 읽기 동작의 결과에서 에러가 포함될 확률이 낮음을 의미한다.
즉, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 DQ 라인에 따라 서로 다른 에러 마진을 갖도록 대응하는 메모리 셀들을 프로그램함으로써, 특정 DQ 라인을 통해 독출되는 데이터의 신뢰성을 향상시킬 수 있다. 이 경우, 별도의 에러 정정 동작의 부담이 경감될 수 있기 때문에, 향상된 성능 및 향상된 신뢰성을 갖는 불휘발성 메모리 장치가 제공된다.
도 6은 도 4의 불휘발성 메모리 장치의 프로그램 동작을 좀 더 상세하게 설명하기 위한 순서도이다. 예시적인 실시 예에서, 데이터 비트 "1"은 대응하는 메모리 셀의 프로그램 상태와 대응되고, 데이터 비트 "0"은 대응하는 메모리 셀의 소거 상태와 대응하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들의 프로그램 상태에 대한 비트 오더링에 따라 상술된 대응 관계가 바뀔 수 있다.
도 1, 도 4, 및 도 5를 참조하면, S110 단계에서, 변수(i)가 "1"로 설정된다. 변수(i)는 하나의 DQ 라인을 통해 순차적으로 수신되는 데이터를 설명하기 위한 단순한 참조 기호이며, 본 발명의 기술적 사상을 제한하지 않는다.
S120 단계에서, 불휘발성 메모리 장치(100)는 하나의 DQ 라인을 통해 제i 비트를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 메모리 컨트롤러(11)로부터 하나의 DQ 라인을 통해 제i 비트를 수신할 수 있다.
S130 단계에서, 불휘발성 메모리 장치(100)는 수신된 비트의 값이 "1"인지 판별할 수 있다.
수신된 비트 값이 "1"인 경우, S140 단계에서, 불휘발성 메모리 장치(100)는 DQ 식별자(DQID)와 대응하는 값으로 페이지 버퍼를 설정한다.
수신된 비트 값이 "0"인 경우, S150 단계에서, 불휘발성 메모리 장치(100)는 소거 상태와 대응하는 값으로 페이지 버퍼를 설정한다.
S160 단계에서, 변수(i)가 최대치인지 판별된다. 즉, 하나의 DQ 라인을 통해 모든 비트들이 수신되었는지 판별된다. 변수(i)가 최대치가 아닌 경우, S170 단계에서, 변수(i)가 1만큼 증가하고, S120 단계의 동작이 수행된다.
변수(i)가 최대치인 경우(즉, 하나의 DQ 라인을 통해 모든 비트들이 수신된 경우), S180 단계에서, 불휘발성 메모리 장치(100)는 설정된 페이지 버퍼를 기반으로 프로그램 동작을 수행할 수 있다.
예시적인 실시 예에서, 도 6의 순서도를 참조하여, 하나의 DQ 라인을 통해 수신되는 데이터에 대한 프로그램 동작이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 불휘발성 메모리 장치(100)는 도 6의 순서도에 따라 복수의 DQ 라인들 각각을 통해 수신된 데이터를 기반으로 복수의 페이지 버퍼들을 설정한 이후에, 워드라인 단위로 프로그램 동작을 수행할 수 있다.
도 7a 및 도 7b는 도 6의 순서도를 상세하게 설명하기 위한 예시적인 도면들이다. 도면의 간결성을 위하여, 도 7b에서 일부 구성 요소들은 생략된다.
도 4, 도 7a, 및 도 7b를 참조하면, 불휘발성 메모리 장치(100)는 제2 DQ 라인(DQ2)을 통해 비트들(B21~B24)을 순차적으로 수신할 수 있고, 제3 DQ 라인(DQ3)을 통해 비트들(B31~B34)을 순차적으로 수신할 수 있다. 예를 들어, 도 7a에 도시된 바와 같이, 불휘발성 메모리 장치(100)는, 제2 DQ 라인(DQ2)을 통해, 데이터 스트로브 신호(DQS)에 동기된 비트들(B21~B24)을 수신할 수 있고, 제3 DQ 라인(DQ3)을 통해, 데이터 스트로브 신호(DQS)에 동기된 비트들(B31~B34)을 수신할 수 있다.
제2 DQ 라인(DQ2)을 통해 수신된 비트들(B21~B24)을 기반으로, 제2 DQ 라인(DQ2)과 대응하는 페이지 버퍼들(PB21, PB22, PB23, PB24)이 각각 또는 순차적으로 설정될 수 있고, 제3 DQ 라인(DQ3)을 통해 수신된 비트들(B31~B34)을 기반으로, 제3 DQ 라인(DQ3)과 대응하는 페이지 버퍼들(PB31, PB32, PB33, PB34)이 각각 또는 순차적으로 설정될 수 있다. 페이지 버퍼들(PB21, PB22, PB23, PB24, PB31, PB32, PB33, PB34) 및 비트라인 그룹들(BLG2, BLG3), DQ 라인들(DQ2, DQ3)의 관계를 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
예를 들어, 페이지 버퍼들(PB21, PB22, PB23, PB24, PB31, PB32, PB33, PB34) 각각은 제1 내지 제3 데이터 래치들(DL1, DL2, DL3)을 포함할 수 있다. 제1 내지 제3 데이터 래치들(DL1, DL2, DL3) 각각은 "1"의 비트 값 또는 "0"의 비트 값을 저장 또는 래치하도록 구성될 수 있다.
예시적인 실시 예에서, 제2 DQ 라인(DQ2)의 DQ 식별자(DQID)는 "101"이고, 제3 DQ 라인(DQ3)의 DQ 식별자(DQID)는 "111"이고, 소거 상태와 대응되는 값은 "000"인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, DQ 식별자(DQID)는 불휘발성 메모리 장치(100)의 프로그램 방식, 비트 오더링 등에 따라 다양하게 변형될 수 있다.
제2 DQ 라인(DQ2)을 통해 수신된 비트들(B22, B23) 및 제3 DQ 라인(DQ3)을 통해 수신된 비트들(B32, B33)이 "0"인 경우, 대응하는 페이지 버퍼들(PB22, PB23, PR32, PB33)은 소거 상태와 대응되는 값으로 설정될 수 있다. 즉, 대응하는 페이지 버퍼들(PB22, PB23, PR32, PB33)의 제1 내지 제3 데이터 래치들(DL1~DL3)은 모두 "0"의 값으로 설정될 수 있다.
제2 DQ 라인(DQ2)을 통해 수신된 비트들(B21, B24)이 "1"인 경우, 페이지 버퍼들(PB21, PB24)은 제2 DQ 라인(DQ2)의 DQ 식별자와 대응하는 값으로 설정될 수 있다. 즉, 대응하는 페이지 버퍼들(PB21, PB24)의 제1 내지 제3 데이터 래치들(DL1~DL3)은 "1", "0", 및 "1"의 값들로 각각 설정될 수 있다.
제3 DQ 라인(DQ3)을 통해 수신된 비트들(B31, B34)이 "1"인 경우, 페이지 버퍼들(PB31, PB34)은 제3 DQ 라인(DQ3)의 DQ 식별자와 대응하는 값으로 설정될 수 있다. 즉, 대응하는 페이지 버퍼들(PB31, PB34)의 제1 내지 제3 데이터 래치들(DL1~DL3)은 "1", "1", 및 "1"의 값들로 각각 설정될 수 있다.
즉, 도 7b를 참조하여 설명된 바와 같이, 서로 다른 DQ 라인을 통해 동일한 비트 값이 수신되더라도, DQ 식별자에 따라 페이지 버퍼에 서로 다른 값이 설정될 수 있다. 상술된 방식의 페이지 버퍼 설정을 통해, DQ 라인에 따라 메모리 셀들의 에러 마진을 다르게 설정할 수 있다.
도 8은 도 2의 불휘발성 메모리 장치에서, 각 DQ 라인에서 수신되는 비트에 따라 설정되는 데이터 래치의 값을 예시적으로 보여주는 도면이다. 도 9는 도 8의 페이지 버퍼 설정에 따라 프로그램된 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
도 2 및 도 8을 참조하면, 제1 내지 제4 DQ 라인들(DQ1~DQ0)을 통해 "0"의 비트 값이 수신된 경우, 대응하는 페이지 버퍼의 제1 내지 제3 데이터 래치들(DL1~DL3)은 모두 "0"으로 설정될 수 있다.
제1 내지 제4 DQ 라인들(DQ1~DQ0)을 통해 "1"의 비트 값이 수신된 경우, 대응하는 페이지 버퍼의 제1 내지 제3 데이터 래치들(DL1~DL3)은 대응하는 DQ 식별자의 값으로 설정될 수 있다. 예를 들어, 제1 DQ 라인(DQ1)의 DQ 식별자(DQID1)가 "100"이고, 제2 DQ 라인(DQ2)의 DQ 식별자(DQID2)가 "101"이고, 제3 DQ 라인(DQ3)의 DQ 식별자(DQID3)가 "111"이고, 제4 DQ 라인(DQ4)의 DQ 식별자(DQID4)가 "110"일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, DQ 식별자는 다양한 방식으로 변형될 수 있다.
이 때, 제1 DQ 라인(DQ1)을 통해 "1"의 비트 값이 수신된 경우, 제1 DQ 라인(DQ1)과 대응하는 페이지 버퍼의 제1 내지 제3 데이터 래치들(DL1~DL3)은 각각 "1", "0", 및 "0"의 값으로 설정될 수 있다. 제2 DQ 라인(DQ2)을 통해 "1"의 비트 값이 수신된 경우, 제2 DQ 라인(DQ2)과 대응하는 페이지 버퍼의 제1 내지 제3 데이터 래치들(DL1~DL3)은 각각 "1", "0", 및 "1"의 값으로 설정될 수 있다. 제3 DQ 라인(DQ3)을 통해 "1"의 비트 값이 수신된 경우, 제3 DQ 라인(DQ3)과 대응하는 페이지 버퍼의 제1 내지 제3 데이터 래치들(DL1~DL3)은 각각 "1", "1", 및 "1"의 값으로 설정될 수 있다. 제4 DQ 라인(DQ4)을 통해 "1"의 비트 값이 수신된 경우, 제4 DQ 라인(DQ4)과 대응하는 페이지 버퍼의 제1 내지 제3 데이터 래치들(DL1~DL3)은 각각 "1", "1", 및 "0"의 값으로 설정될 수 있다.
도 8에 도시된 바와 같이, 페이지 버퍼 회로(130)에 포함된 복수의 페이지 버퍼들이 설정된 이후에, 불휘발성 메모리 장치는 설정된 복수의 페이지 버퍼들을 기반으로 프로그램 동작을 수행할 수 있다. 예를 들어, 도 9의 문턱 전압 산포도와 같이, 하나의 워드라인(WL)과 연결된 복수의 메모리 셀들(MCs)은 소거 상태(E) 및 제1 내지 제4 프로그램 상태들(P1~P4) 중 어느 하나를 갖도록 프로그램될 수 있다.
예를 들어, 제1 내지 제3 데이터 래치들(DL1~DL3)이 모두 "0"으로 설정된 페이지 버퍼와 대응되는 메모리 셀들은 소거 상태(E)를 가질 수 있고, 제1 내지 제3 데이터 래치들(DL1~DL3)이 각각 "1", "0", 및 "0"의 값으로 설정된 페이지 버퍼와 대응되는 메모리 셀들은 제1 프로그램 상태(P1)를 가질 수 있고, 제1 내지 제3 데이터 래치들(DL1~DL3)이 각각 "1", "0", 및 "1"의 값으로 설정된 페이지 버퍼와 대응되는 메모리 셀들은 제2 프로그램 상태(P2)를 가질 수 있고, 제1 내지 제3 데이터 래치들(DL1~DL3)이 각각 "1", "1", 및 "1"의 값으로 설정된 페이지 버퍼와 대응되는 메모리 셀들은 제3 프로그램 상태(P3)를 가질 수 있고, 제1 내지 제3 데이터 래치들(DL1~DL3)이 각각 "1", "1", 및 "0"의 값으로 설정된 페이지 버퍼와 대응되는 메모리 셀들은 제4 프로그램 상태(P4)를 가질 수 있다.
예시적인 실시 예에서, 앞서 설명된 바와 같이, 제1 내지 제3 데이터 래치들(DL1~DL3)에 설정된 값들은 DQ 식별자(DQID)에 기반된 값일 수 있다. (단, 제1 내지 제3 데이터 래치들(DL1~DL3)이 모두 "0"으로 설정된 상태(즉, 소거 상태(E))는 제외.)
즉, 상술된 바와 같이, 하나의 워드라인(WL)에 연결된 메모리 셀들(MCs)이 프로그램될 경우, 제1 DQ 라인(DQ1)과 대응되는 메모리 셀들(즉, 도 4의 제1 메모리 셀들(MC1))은 소거 상태(E) 및 제1 프로그램 상태(P1) 중 어느 하나의 상태를 갖고, 제2 DQ 라인(DQ2)과 대응되는 메모리 셀들(즉, 도 4의 제2 메모리 셀들(MC2))은 소거 상태(E) 및 제2 프로그램 상태(P2) 중 어느 하나의 상태를 갖고, 제3 DQ 라인(DQ3)과 대응되는 메모리 셀들(즉, 도 4의 제3 메모리 셀들(MC3))은 소거 상태(E) 및 제3 프로그램 상태(P3) 중 어느 하나의 상태를 갖고, 제4 DQ 라인(DQ4)과 대응되는 메모리 셀들(즉, 도 4의 제4 메모리 셀들(MC4))은 소거 상태(E) 및 제4 프로그램 상태(P4) 중 어느 하나의 상태를 가질 수 있다. 따라서, DQ 라인에 따라, 메모리 셀들은 서로 다른 에러 마진을 갖도록 프로그램될 수 있다.
예시적인 실시 예에서, 메모리 셀들에 대한 프로그램 동작에서, 제1 프로그램 상태(P1)는 제1 검증 전압(Vvfy1)을 기반으로 검증될 수 있고, 제2 프로그램 상태(P2)는 제1 검증 전압(Vvfy1)보다 높은 제2 검증 전압(Vvfy2)을 기반으로 검증될 수 있고, 제3 프로그램 상태(P3)는 제2 검증 전압(Vvfy2)보다 높은 제3 검증 전압(Vvfy3)을 기반으로 검증될 수 있고, 제4 프로그램 상태(P4)는 제3 검증 전압(Vvfy3)보다 높은 제4 검증 전압(Vvfy4)을 기반으로 검증될 수 있다.
예시적인 실시 예에서, 도 9와 같이 프로그램된 메모리 셀들은 읽기 전압(VRD)에 의해 읽어질 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 워드라인(WL)으로 읽기 전압(VRD)을 인가하여, 메모리 셀들(MCs) 각각의 상태를 판별할 수 있다. 이 때, 읽기 전압(VRD)보다 높은 문턱 전압을 갖는 메모리 셀들은 "1"의 비트 값을 저장하는 것으로 판별하고, 읽기 전압(VRD)보다 낮은 문턱 전압을 갖는 메모리 셀들은 "0"의 비트 값을 저장하는 것으로 판별할 수 있다.
도 10은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 불휘발성 메모리 장치(100-1)는 메모리 셀 어레이(110-1), 어드레스 디코더(120-1), 페이지 버퍼 회로(130-1), 입출력 회로(140-1), 및 제어 로직 회로(150-1)를 포함할 수 있다. 메모리 셀 어레이(110-1), 어드레스 디코더(120-1), 페이지 버퍼 회로(130-1), 입출력 회로(140-1), 및 제어 로직 회로(150-1)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 10의 입출력 회로(140-1)는 DQ 라인들을 복수의 DQ 라인 그룹들(DQG1~DQGn)로 구분하여 관리할 수 있다. 복수의 DQ 라인 그룹들(DQG1~DQGn) 각각의 DQ 라인들은 서로 다른 DQ 식별자들(DQID1~DQIDn)과 대응될 수 있다. 예를 들어, 제1 DQ 라인 그룹(DQG1)의 DQ 라인들은 제1 DQ 식별자(DQID1)와 대응될 수 있고, 제2 DQ 라인 그룹(DQG2)의 DQ 라인들은 제2 DQ 식별자(DQID2)와 대응될 수 있고, 마찬가지로, 제n DQ 라인 그룹(DQGn)의 DQ 라인들은 제n DQ 식별자(DQIDn)와 대응될 수 있다.
예시적인 실시 예에서, 앞서 설명된 바와 같이, 불휘발성 메모리 장치(100-1)는 DQ 라인을 통해 "1"의 비트 값이 수신된 경우, 대응하는 DQ 식별자의 값을 대응하는 페이지 버퍼에 설정할 수 있다. 예를 들어, 제1 DQ 그룹(DQG1)에 포함된 DQ 라인을 통해 "1"의 비트 값이 수신된 경우, 대응하는 페이지 버퍼로 제1 DQ 식별자(DQID1)의 값을 설정할 수 있다.
상술된 바와 같이, 불휘발성 메모리 장치(100-1)는 복수의 DQ 라인들을 DQ 라인 그룹으로 관리하고, DQ 라인 그룹에 따라 서로 다른 DQ 식별자를 부여할 수 있다. 이에 따라, DQ 라인 그룹들 각각의 메모리 셀들은 서로 다른 에러 마진을 가질 수 있다.
도 11은 도 2의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 12는 도 11의 순서도에 따른 동작을 설명하기 위한 도면이다. 도 13a 및 도 13b는 도 11의 순서도에 따라 프로그램된 메모리 셀들의 문턱 전압 산포를 보여주는 산포도들이다.
예시적인 실시 예에서, 도 1 내지 도 10을 참조하여, 메모리 셀들은 대응하는 DQ 라인에 따라 서로 다른 에러 마진을 가지나, 메모리 셀들은 서로 동일하게 셀-당 1-비트를 저장하는 실시 예가 설명되었다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 메모리 셀들 각각은 또는 일부는 대응하는 DQ 라인에 따라, 셀-당 적어도 2-비트를 저장하도록 구성될 수 있다.
예를 들어, 도 2, 도 11, 및 도 12를 참조하면, S210 단계에서, 불휘발성 메모리 장치(100)는 DQ 식별자(DQID)를 기반으로 프로그램 타입을 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 DQ 식별자(DQID)를 기반으로 대응하는 메모리 셀들에 대하여 SLC 프로그램, MLC 프로그램, TLC 프로그램 등과 같은 프로그램 타입을 판별할 수 있다. 예시적인 실시 에에서, 프로그램 타입은 셀-당 저장되는 비트 수에 따라 결정될 수 있다. 예를 들어, 제1 DQ 라인(DQ1)에 대한 프로그램 타입으로 SLC 프로그램 방식이 결정된 경우, 제1 DQ 라인(DQ1)과 대응하는 메모리 셀들은 셀-당 1비트를 저장하는 SLC 프로그램 방식으로 프로그램될 수 있다. 제2 DQ 라인(DQ2)에 대한 프로그램 타입으로 MLC 프로그램 방식이 결정된 경우, 제2 DQ 라인(DQ2)과 대응하는 메모리 셀들은 셀-당 2비트를 저장하는 MLC 프로그램 방식으로 프로그램될 수 있다.
이후에, 불휘발성 메모리 장치(100)는 S220 단계 및 S230 단계의 동작들을 수행한다. S220 단계 및 S230 단계의 동작들은 도 6의 S110 단계 및 S120 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S240 단계에서, 불휘발성 메모리 장치(100)는 수신된 제i 비트 및 프로그램 타입을 기반으로 페이지 버퍼를 설정할 수 있다. 예를 들어, 도 1 내지 도 10의 실시 예와 달리, 페이지 버퍼들(PB21, PB22, PB23, PB24, PB31, PB32) 각각의 제3 데이터 래치(DL3)는 프로그램 타입(PGM Type)을 저장하기 위한 플래그 래치로서 사용될 수 있다. 예를 들어, 제2 DQ 라인(DQ2)과 대응되는 메모리 셀들(MC21, MC22, MC23, MC24)은 SLC 프로그램 방식으로 프로그램되고, 제3 DQ 라인(DQ3)과 대응되는 메모리 셀들(MC31, MC32)은 MLC 프로그램 방식으로 프로그램되는 것으로 가정하자. 이 경우, 제2 DQ 라인(DQ2)과 대응하는 페이지 버퍼들(PB21, PB22, PB23, PB24)의 제3 데이터 래치들(DL3)은 "0"으로 설정될 수 있고, 제3 DQ 라인(DQ3)과 대응하는 페이지 버퍼들(PB31, PB32)의 제3 데이터 래치들(DL3)은 "1"로 설정될 수 있다. 즉, 페이지 버퍼들(PB21, PB22, PB23, PB24, PB31, PB32)의 제3 데이터 래치들(DL3)에 대응하는 프로그램 타입(PGM Type)의 정보를 저장할 수 있다.
예시적인 실시 예에서, 도 12에 도시된 바와 같이, 제2 DQ 라인(DQ2)을 통해 각각 "1001"의 값을 갖는 비트들(B21, B22, B23, B24)이 순차적으로 수신될 수 있다. 이 때, 제2 데이터 라인(DQ2)을 통해 수신된 비트들(B21, B22, B23, B24)은 페이지 버퍼들(PB21, PB22, PB23, PB24)의 제1 데이터 래치들(DL1)에 각각 설정될 수 있다. 이 때, 제2 데이터 라인(DQ2)과 대응하는 메모리 셀들(MC21, MC22, MC23, MC24)은 SLC 프로그램 방식으로 프로그램되므로, 대응하는 페이지 버퍼(PB21, PB22, PB23, PB24)의 제2 데이터 래치들(DL2)은 별도로 설정되지 않거나 또는 무시될 수 있다.
제3 데이터 라인(DQ3)을 통해 각각 "1001"의 값을 갖는 비트들(B31, B32, B33, B34)이 순차적으로 수신될 수 있다. 이 때, 제3 DQ 라인(DQ3)을 통해 수신된 비트들(B31, B32, B33, B34)은 페이지 버퍼들(PB31, PB32)의 제1 및 제2 데이터 래치들(DL1, DL2)에 설정될 수 있다. 예를 들어, 비트들(B31, B32)은 페이지 버퍼(PB31)의 제1 및 제2 데이터 래치들(DL1, DL2)에 설정될 수 있고, 비트들(B33, B34)은 페이지 버퍼(PB32)의 제1 및 제2 데이터 래치들(DL1, DL2)에 설정될 수 있다.
이후에, 불휘발성 메모리 장치(100)는 S250 단계 및 S260 단계의 동작들을 수행할 수 있다. S250 단계 및 S260 단계의 동작들은 도 6의 S160 단계 및 S170 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S270 단계에서, 불휘발성 메모리 장치(100)는 설정된 페이지 버퍼를 기반으로 프로그램 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 프로그램 타입(PGM Type)에 대한 정보를 포함하는 페이지 버퍼들의 제3 데이터 래치(DL3)를 기반으로 프로그램 타입을 결정하고, 결정된 프로그램 타입에 따라, 페이지 버퍼의 제1 데이터 래치(DL1) 및 제2 데이터 래치(DL2)에 저장된 값들을 기반으로 각각의 메모리 셀들을 프로그램할 수 있다.
예를 들어, 도 12를 참조하여 설명된 제2 DQ 라인(DQ2)과 대응하는 메모리 셀들(예를 들어, MC21, MC22, MC23, MC24)은 도 13a에 도시된 바와 같이, 소거 상태(E) 및 제1 SLC 프로그램 상태(SP1) 중 어느 하나를 갖도록 SLC 프로그램될 수 있다. 다시 말해서, 프로그램 타입(PGM Type)에 대한 정보를 포함하는 제3 데이터 래치(DL3)가 "0"으로 설정되고, 제1 데이터 래치(DL1)가 "1"로 설정된 페이지 버퍼들(예를 들어, PB21, PB24)과 대응하는 메모리 셀들(예를 들어, MC21, MC24)은 제1 SLC 프로그램 상태(SP1)를 갖도록 SLC 프로그램될 수 있다. 또는 제3 데이터 래치(DL3)가 "0"으로 설정되고, 제1 데이터 래치(DL1)가 "0"으로 설정된 페이지 버퍼들(예를 들어, PB22, PB23)과 대응하는 메모리 셀들(예를 들어, MC22, MC23)은 소거 상태(E)를 갖도록 SLC 프로그램될 수 있다.
또는, 제3 DQ 라인(DQ3)과 대응하는 메모리 셀들(예를 들어, MC31, MC32)은 소거 상태(E), 및 제1 내지 제3 MLC 프로그램 상태들(MP1~MP3) 중 어느 하나를 갖도록 MLC 프로그램될 수 있다. 다시 말해서, 프로그램 타입(PGM Type)에 대한 정보를 포함하는 제3 데이터 래치(DL3)가 "1"로 설정되고, 제1 및 제2 데이터 래치들(DL1, DL2)이 "0"으로 설정된 페이지 버퍼(미도시)와 대응되는 메모리 셀들은 소거 상태(E)를 갖도록 MLC 프로그램될 수 있다. 또는 제3 데이터 래치(DL3)가 "1"로 설정되고, 제1 데이터 래치(DL1)가 "0"으로 설정되고, 제2 데이터 래치(DL2)가 "1"으로 설정된 페이지 버퍼(예를 들어, PB32)와 대응되는 메모리 셀들(예를 들어, MC32)은 제1 MLC 프로그램 상태(MP1)를 갖도록 MLC 프로그램될 수 있다. 또는 제3 데이터 래치(DL3)가 "1"로 설정되고, 제1 및 제2 데이터 래치들(DL1, DL2)이 "1"으로 설정된 페이지 버퍼(미도시)와 대응되는 메모리 셀들은 제2 MLC 프로그램 상태(MP2)를 갖도록 MLC 프로그램될 수 있다. 또는 제3 데이터 래치(DL3)가 "1"로 설정되고, 제1 데이터 래치(DL1)가 "1"으로 설정되고, 제2 데이터 래치(DL2)가 "0"으로 설정된 페이지 버퍼(예를 들어, PB31)와 대응되는 메모리 셀들(예를 들어, MC31)은 제3 MLC 프로그램 상태(MP3)를 갖도록 MLC 프로그램될 수 있다.
상술된 실시 예에서, 제2 및 제3 DQ 라인들(DQ2, DQ3)에 대한 SLC 프로그램 방식 및 MLC 프로그램 방식이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 13b에 도시된 바와 같이, DQ 라인의 DQ 식별자에 따라 TLC 프로그램 방식 또는 QLC 프로그램 방식으로 대응하는 메모리 셀들이 프로그램될 수 있다. 특정 DQ 라인(또는 특정 DQ 식별자)와 대응하는 메모리 셀들이 TLC 프로그램되는 경우, 메모리 셀들은 도 13b에 도시된 바와 같이, 소거 상태(E) 및 제1 내지 제7 TLC 프로그램 상태들(TP1~TP7) 중 어느 하나의 상태를 갖도록 TLC 프로그램될 수 있다. 이 경우, 대응하는 메모리 셀들 각각은 셀-당 3-비트의 정보를 저장할 수 있다.
특정 DQ 라인(또는 특정 DQ 식별자)와 대응하는 메모리 셀들이 QLC 프로그램되는 경우, 메모리 셀들은 도 13b에 도시된 바와 같이, 소거 상태(E) 및 제1 내지 제15 QLC 프로그램 상태들(QP1~QP15) 중 어느 하나의 상태를 갖도록 QLC 프로그램될 수 있다. 이 경우, 대응하는 메모리 셀들 각각은 셀-당 4-비트의 정보를 저장할 수 있다.
예시적인 실시 예에서, 특정 DQ 라인과 대응하는 특정 메모리 셀들이 셀-당 n-비트들을 저장하는 경우, 특정 메모리 셀들과 각각 대응하는 페이지 버퍼들 각각은 적어도 n+1개 이상의 데이터 래치들을 포함할 수 있다. (예를 들어, n개의 데이터 래치들은 각각 n개의 비트들을 저장하도록 구성되고, 나머지 데이터 래치들은 프로그램 타입에 대한 정보를 저장하도록 구성됨.)
도 13a 및 도 13b에 도시된 바와 같이, 셀-당 저장되는 비트 수가 감소할수록, 메모리 셀의 에러 마진이 증가할 수 있다. 즉, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 DQ 라인 또는 DQ 식별자에 따라 대응하는 메모리 셀들에 서로 다른 프로그램 방식을 적용함으로써, DQ 라인 또는 DQ 식별자에 따라 대응하는 메모리 셀들이 서로 다른 에러 마진을 갖도록 할 수 있다.
도 14는 도 2의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 15 및 도 16은 도 14의 순서도에 따른 동작을 설명하기 위한 도면들이다. 도 2, 및 도 14 내지 도 16을 참조하면, 불휘발성 메모리 장치(100)는 S310 단계 내지 S330 단계의 동작들을 수행할 수 있다. S310 단계 내지 S330 단계의 동작들은 도 11의 S210 단계 내지 S230 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S340 단계에서, 불휘발성 메모리 장치(100)는 프로그램 타입(PGM Type), 제i 비트, 및 변수(i)의 값을 기반으로 페이지 버퍼를 설정할 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 불휘발성 메모리 장치(100)는 제3 DQ 라인(DQ3)을 통해 비트들(B31, B32, B33, B34)을 수신할 수 있다. 제3 DQ 라인(DQ3)에 대응하는 메모리 셀들(MC31, MC32, MC33, MC34)에 대한 프로그램 방식은 MLC 프로그램 방식인 것으로 결정될 수 있다. 이에 따라, 앞서 설명된 바와 유사하게, 제3 DQ 라인(DQ3)에 대응하는 페이지 버퍼들(PB31, PB32, PB33, PB34)의 제3 데이터 래치(DL3)는 "1"로 설정될 수 있다.
이 때, 수신된 비트들의 값 및 수신된 순서에 따라, 페이지 버퍼들(PB31, PB32, PB33, PB34)의 값들이 설정될 수 있다. 예를 들어, 도 12를 참조하여 설명된 실시 예에서, MLC 프로그램을 위하여, 2개의 비트들이 결합되어 하나의 페이지 버퍼로 제공된다.
반면에, 도 15의 실시 예에서, 페이지 버퍼들(PB31, PB32, PB33, PB34)의 제1 및 제2 데이터 래치들(DL1, DL2)은 제3 DQ 라인(DQ3)을 통해 수신된 하나의 비트 및 수신된 순서에 따라 설정될 수 있다. 예를 들어, 제3 DQ 라인(DQ3)을 통해 첫 번째 수신된 비트(B31)가 "1"인 경우, 페이지 버퍼(PB31)와 대응하는 메모리 셀(MC31)이 도 16에 도시된 제1 MLC 프로그램 상태(MP1)를 갖도록 페이지 버퍼(PB31)의 제1 및 제2 데이터 래치들(DL1, DL2)이 각각 "1" 및 "0"으로 설정될 수 있다. 제3 DQ 라인(DQ3)을 통해 수신된 두 번째 비트(B32)가 "1"인 경우, 페이지 버퍼(PB32)와 대응하는 메모리 셀(MC32)이 도 16에 도시된 제2 MLC 프로그램 상태(MP2)를 갖도록, 페이지 버퍼(PB32)의 제1 및 제2 데이터 래치들(DL1, DL2)이 각각 "1"로 설정될 수 있다. 제3 DQ 라인(DQ3)을 통해 수신된 세 번째 비트(B33)가 "1"인 경우, 페이지 버퍼(PB33)와 대응하는 메모리 셀(MC33)이 도 16에 도시된 제3 MLC 프로그램 상태(MP3)를 갖도록, 페이지 버퍼(PB33)의 제1 및 제2 데이터 래치들(DL1, DL2)이 각각 "0" 및 "1"로 설정될 수 있다. 제3 DQ 라인(DQ3)을 통해 수신된 네 번째 비트(B34)가 "0"인 경우, 페이지 버퍼(PB34)와 대응하는 메모리 셀(MC34)이 도 16에 도시된 소거 상태(E)를 갖도록 페이지 버퍼(PB34)의 제1 및 제2 데이터 래치들(DL1, DL2)이 "0"으로 설정될 수 있다.
상술된 바와 같이, 불휘발성 메모리 장치(100)는 수신된 하나의 비트 값, 비트가 수신된 순서, 및 프로그램 타입을 기반으로 대응하는 페이지 버퍼를 설정할 수 있다.
이후에, 불휘발성 메모리 장치(100)는 S350 단계 내지 S370 단계의 동작들을 수행할 수 있다. S350 단계 내지 S370 단계의 동작들은 도 11의 S250 단계 내지 S270 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 도 14의 순서도에 따라 프로그램된 메모리 셀들 중 제3 DQ 라인(DQ3)과 대응되는 메모리 셀들은 도 16에 도시된 바와 같은 문턱 전압 산포를 가질 수 있다. 예를 들어, 제3 DQ 라인(DQ3)과 대응되는 메모리 셀들은 소거 상태(E) 및 제1 내지 제3 MLC 프로그램 상태들(MP1~MP3) 중 어느 하나의 상태를 가질 수 있다. 단, 제3 DQ 라인(DQ3)과 대응되는 메모리 셀들 중 (3n-2)번 째 메모리 셀들(단, n은 자연수)은 소거 상태(E) 및 제1 MLC 프로그램 상태(MP1) 중 어느 하나의 상태를 가질 수 있고, (3n-1)번 째 메모리 셀들은 소거 상태(E) 및 제2 MLC 프로그램 상태(MP2) 중 어느 하나의 상태를 가질 수 있고, (3n)번 째 메모리 셀들은 소거 상태(E) 및 제3 MLC 프로그램 상태(MP3) 중 어느 하나의 상태를 가질 수 있다.
상술된 메모리 셀들의 순서는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 메모리 셀들의 순서는 물리적 또는 논리적 순서일 수 있다.
상술된 본 발명의 실시 예들에서, 페이지 버퍼의 구성, 데이터 래치의 개수, 셀-당 저장되는 비트 수, 데이터 래치의 값 및 문턱 전압 산포의 대응 관계 등과 같은 상세한 설명들은 본 발명의 실시 예를 용이하게 설명하기 위한 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 상술된 실시 예들에 대한 다양한 변형들은 본 발명의 기술적 사상으로부터 벗어남 없이 당업자에 의해 용이하게 변형될 수 있다.
상술된 바와 같이, 본 발명의 실시 예들에 따르면, 불휘발성 메모리 장치는 메모리 셀들에 대하여, 대응하는 DQ 라인(또는 DQ 식별자)에 따라 다양한 방식으로 에러 마진을 다르게 설정할 수 있다. 이 경우, 특정 DQ 라인을 통해 출력되는 데이터의 에러 발생률이 감소되기 때문에, 에러 정정을 위한 부담이 경감될 수 있다. 따라서, 향상된 신뢰성 및 향상된 성능을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 페이지 버퍼 회로(230), 입출력 회로(240), 및 제어 로직 회로(250)를 포함할 수 있다. 예시적인 실시 예에서, 도 17의 불휘발성 메모리 장치(200)는 도 1 내지 도 16을 참조하여 설명된 바와 같이, DQ 라인에 따라 대응하는 메모리 셀들이 서로 다른 에러 마진을 갖도록 프로그램 동작을 수행할 수 있다. 메모리 셀 어레이(210), 어드레스 디코더(220), 페이지 버퍼 회로(230), 및 제어 로직 회로(250)는 도 1 내지 도 15를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 17의 입출력 회로(240)는 DQ 맵핑 제어기(241)를 포함할 수 있다. DQ 맵핑 제어기(241)는 복수의 DQ 라인들(DQ) 및 데이터 라인들(DL) 사이의 맵핑 관계 또는 대응 관계를 제어하도록 구성될 수 있다. 예를 들어, 도 4를 참조하여 설명된 바와 같이, 제1 내지 제4 DQ 라인들(DQ1~DQ4)은 복수의 데이터 라인 그룹들(DLG1~DLG4)과 각각 대응할 수 있다. 제4 DQ 라인(DQ4)을 통해 수신된 데이터는 제4 데이터 라인 그룹(DLG4)과 대응하는 제4 메모리 셀들(MC4)에 저장될 수 있다. 이 경우, 앞서 설명된 바와 같이, 제4 메모리 셀들(MC4)은 상대적으로, 높은 문턱 전압을 갖도록 프로그램될 수 있기 때문에, 다른 메모리 셀들(예를 들어, MC1, MC2, MC3 등)과 비교하여 상대적으로 많은 열화가 발생할 수 있다. 이 경우, 메모리 셀들에 저장된 데이터의 신뢰성이 낮아질 수 있다.
상술된 바와 같이, 메모리 셀들에서 발생하는 열화의 편차를 보상하기 위하여, DQ 리맵핑 제어기(240)는 주기적으로 또는 특정 조건이 만족된 경우에, DQ 라인들(DQ) 및 데이터 라인들(DL) 사이의 매핑 관계 또는 대응 관계를 조정할 수 있다. 이에 따라, 메모리 셀들에서 발생하는 열화의 편차가 보상될 수 있다.
도 18은 도 17의 불휘발성 메모리 장치의 DQ 리맵핑 동작을 보여주는 순서도이다. 도 19a 및 도 19b는 도 17의 순서도에 따른 DQ 리맵핑 동작을 설명하기 위한 도면들이다.
먼저, 도 17 및 도 18을 참조하면, S410 단계에서, 불휘발성 메모리 장치(200)는 셀 컨디션(Cell Condition)을 판별할 수 있다. 예시적인 실시 예에서, 셀 컨디션은 메모리 셀들의 열화 정도를 판별할 수 있는 다양한 팩터들을 가리킬 수 있다. 예를 들어, 셀 컨디션은 불휘발성 메모리 장치(200)의 P/E 사이클에 대한 정보, 메모리 셀들로부터 독출된 데이터의 에러 개수에 대한 정보, 불휘발성 메모리 장치의 온도 정보 등과 같은 다양한 정보를 포함할 수 있다.
S420 단계에서, 불휘발성 메모리 장치(200)는 판별된 셀 컨디션이 특정 조건에 만족하는지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(200)는 P/E 사이클 횟수가 특정 횟수에 도달하였는지 판별할 수 있다. 또는 불휘발성 메모리 장치(200)는 메모리 셀들로부터 읽어진 데이터에 포함된 에러 개수가 특정 개수 이상인지 판별할 수 있다.
셀 컨디션이 특정 조건을 만족하지 않는 경우, 불휘발성 메모리 장치(200)는 별도의 동작을 수행하지 않을 수 있다. 셀 컨디션이 특정 조건을 만족하는 경우, S430 단계에서, 불휘발성 메모리 장치(200)는 복수의 DQ 라인들(DQ) 및 복수의 데이터 라인들(DL)의 대응 관계를 리맵핑할 수 있다.
예를 들어, 도 19a 및 도 19b를 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 페이지 버퍼 회로(230), 및 DQ 리맵핑 제어기(241)를 포함할 수 있고, 페이지 버퍼 회로(230)는 복수의 페이지 버퍼들(PB1~PB4)을 포함할 수 있다. 도 19a 및 도 19b에 도시된 각 구성 요소들 및 각 구성 요소들 사이의 연결 관계를 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 19a에 도시된 바와 같이 제1 내지 제4 DQ 라인들(DQ1~DQ4)은 제1 내지 제4 데이터 라인 그룹들(DLG1~DLG4)과 각각 대응할 수 있다. 즉, 제1 데이터 라인(DQ1)을 통해 수신된 데이터는 제1 데이터 라인 그룹(DLG1)과 연결된 제1 페이지 버퍼들(PB1)로 제공되고, 제2 데이터 라인(DQ2)을 통해 수신된 데이터는 제2 데이터 라인 그룹(DLG2)과 연결된 제2 페이지 버퍼들(PB2)로 제공되고, 제3 데이터 라인(DQ3)을 통해 수신된 데이터는 제3 데이터 라인 그룹(DLG3)과 연결된 제3 페이지 버퍼들(PB3)로 제공되고, 제4 데이터 라인(DQ4)을 통해 수신된 데이터는 제4 데이터 라인 그룹(DLG4)과 연결된 제4 페이지 버퍼들(PB4)로 제공된다. 제1 내지 제4 페이지 버퍼들(PB1~PB4)에 저장 또는 래치된 데이터는 메모리 셀 어레이(210)의 대응하는 메모리 셀들에 저장될 수 있다.
이 때, 메모리 셀 어레이(210)의 메모리 셀들의 셀 컨디션이 특정 조건을 만족하는 경우(일 예로서, P/E 사이클 횟수가 기준 값에 도달한 경우), DQ 리맵핑 제어기(241)는 제1 내지 제4 DQ 라인들(DQ1~DQ4) 및 제1 내지 제4 데이터 라인 그룹들(DLG1~DLG4) 사이의 대응 관계를 조정할 수 있다.
예를 들어, 제1 DQ 라인(DQ1)은 제4 데이터 라인 그룹(DLG4)과 대응되고, 제2 DQ 라인(DQ2)은 제1 데이터 라인 그룹(DLG1)과 대응되고, 제3 DQ 라인(DQ3)은 제2 데이터 라인 그룹(DLG2)과 대응되고, 제4 DQ 라인(DQ4)은 제4 데이터 라인 그룹(DLG4)과 대응되도록, DQ 리맵핑 제어기(241)에 의해 리맵핑 동작이 수행될 수 있다.
즉, DQ 리맵핑이 수행된 이후에, 제1 DQ 라인(DQ1)을 통해 수신된 데이터는 제4 데이터 라인 그룹(DLG4)과 연결된 제4 페이지 버퍼들(PB4)로 제공되고, 제2 DQ 라인(DQ2)을 통해 수신된 데이터는 제1 데이터 라인 그룹(DLG1)과 연결된 제1 페이지 버퍼들(PB1)로 제공되고, 제3 DQ 라인(DQ3)을 통해 수신된 데이터는 제2 데이터 라인 그룹(DLG2)과 연결된 제2 페이지 버퍼들(PB2)로 제공되고, 제4 DQ 라인(DQ4)을 통해 수신된 데이터는 제3 데이터 라인 그룹(DLG3)과 연결된 제3 페이지 버퍼들(PB3)로 제공될 수 있다.
즉, 제4 DQ 라인(DQ4)에 대응하는 메모리 셀들이 가장 큰 에러 마진을 갖고, 제1 DQ 라인(DQ1)에 대응하는 메모리 셀들이 가장 작은 에러 마진을 갖는 것으로 가정하면, DQ 리맵핑 동작 이전에는 제4 페이지 버퍼들(PB4)과 대응하는 메모리 셀들의 열화가 상대적으로 큰 반면에, DQ 리맵핑 동작 이후에는 제4 페이지 버퍼들(PB4)에 대응하는 메모리 셀들의 열화가 상대적으로 감소할 수 있다. 따라서, 불휘발성 메모리 장치(200)의 메모리 셀들의 전체적인 열화 정도가 평준화될 수 있기 때문에, 불휘발성 메모리 장치(200)의 신뢰성이 향상된다.
도 19a의 실시 예에서, DQ 리맵핑 제어기(241)는 DQ 라인 및 데이터 라인 그룹 사이의 대응 관계를 제어하는 것으로 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 도 19b에 도시된 바와 같이, DQ 리맵핑 동작은 데이터 라인 단위로 수행될 수 있다.
예를 들어, 도 19b에 도시된 바와 같이, DQ 리맵핑 동작 이전에, 제1 DQ 라인(DQ1)은 제1 페이지 버퍼들(PB1)과 연결된 데이터 라인들과 대응되나, DQ 리맵핑 제어기(241)의 DQ 리맵핑 동작 이후에, 제1 DQ 라인(DQ1)은 제1 페이지 버퍼들(PB1) 중 일부와 연결된 데이터 라인들 및 제2 페이지 버퍼들(PB2) 중 일부와 연결된 데이터 라인들과 대응될 수 있다. 즉, DQ 리맵핑 제어기(241)는 데이터 라인 단위로 DQ 리맵핑 동작을 수행할 수 있다.
상술된 본 발명의 실시 예들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 20a 내지 도 20d는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 저장 장치를 예시적으로 보여주는 블록도이다. 도 20a를 참조하면, 저장 장치(1000a)는 스토리지 컨트롤러(1100a) 및 불휘발성 메모리 장치(1200a)를 포함할 수 있다.
스토리지 컨트롤러(1100a)는 불휘발성 메모리 장치(1200a)와 데이터를 주고 받을 수 있다. 불휘발성 메모리 장치(1100a)는 MAC(multiply accumulate) 유닛(1210a)을 포함할 수 있다. MAC 유닛(1210a)은 불휘발성 메모리 장치(1100a)에 저장된 데이터에 대한 MAC 연산을 수행하도록 구성될 수 있다. 예를 들어, MAC 연산은 머신 러닝, 인공 지능 등과 같은 다양한 애플리케이션에서 사용되는 연산 동작일 수 있다. 불휘발성 메모리 장치(1200a)는 상술된 다양한 애플리케이션에서 필요한 가중치 정보를 저장할 수 있고, MAC 유닛(1210a)은 가중치 정보에 대한 MAC 연산을 수행하여, 결과 값을 스토리지 컨트롤러(1100a)로 제공할 수 있다.
불휘발성 메모리 장치(1200a)는 도 1 내지 도 19b를 참조하여 설명된 불휘발성 메모리 장치들이거나 그와 유사한 방식으로 동작할 수 있다. 즉, 불휘발성 메모리 장치(1200a)의 DQ 라인들은 MAC 유닛(1210a)과 연결될 수 있고, MAC 유닛(1210a)은 DQ 라인들을 통해 수신되는 가중치 정보에 대한 MAC 연산을 수행할 수 있다.
이 때, 앞서 설명된 바와 같이, 불휘발성 메모리 장치(1200a)는 DQ 라인에 따라 메모리 셀들의 에러 마진을 다르게 설정할 수 있기 때문에, MAC 유닛(1210a)에서 수신되는 데이터들 중 특정 DQ 라인과 대응되는 데이터는 다른 DQ 라인과 대응되는 데이터보다 높은 신뢰성을 가질 수 있다. 예를 들어, DQ 라인들을 통해 하나의 사이클 동안 수신되는 데이터의 집합은 비트 벡터(bit vector)일 수 있다. 비트 벡터에서 MSB(most significant bit)에서 에러가 발생될 경우, 다른 비트들(예를 들어, LSB(least significant bit))에서 에러가 발생한 경우보다, MAC 유닛(1210a)의 결과 값에 큰 에러가 포함될 수 있다. 즉, 불휘발성 메모리 장치(1200a)는 비트 벡터 중 MSB에 대응하는 DQ 라인의 에러 마진을 높게 함으로써, MAC 유닛(1210a)의 연산 신뢰성이 향상될 수 있다.
다음으로, 도 20b를 참조하면, 저장 장치(1000b)는 스토리지 컨트롤러(1100b) 및 불휘발성 메모리 장치(1200b)를 포함할 수 있다. 스토리지 컨트롤러(1100b)는 MAC 유닛(1110b)을 포함할 수 있다. 불휘발성 메모리 장치(1200b)는 도 1 내지 도 19b를 참조하여 설명된 불휘발성 메모리 장치이거나 또는 도 1 내지 도 19b를 참조하여 설명된 동작 방법에 따라 동작할 수 있다.
도 20b의 저장 장치(1000b)는 MAC 유닛(1110b)이 스토리지 컨트롤러(1100b)에 포함된다는 점만 제외하면, 도 20a의 저장 장치(1000a)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 20c를 참조하면, 저장 장치(1000c)는 스토리지 컨트롤러(1100c), 불휘발성 메모리 장치(1200c), 및 컨트롤러(1300c)를 포함할 수 있다. 컨트롤러(1300c)는 MAC 유닛(1310c)을 포함할 수 있다. 불휘발성 메모리 장치(1200c)는 도 1 내지 도 19b를 참조하여 설명된 불휘발성 메모리 장치이거나 또는 도 1 내지 도 19b를 참조하여 설명된 동작 방법에 따라 동작할 수 있다.
도 20c의 저장 장치(1000c)는 MAC 유닛(1110c)이 별도의 컨트롤러(1300c)에 위치한다는 점만 제외하면, 저장 장치들(1000a, 1000b)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 20d를 참조하면, 저장 장치(1000d)는 스토리지 컨트롤러(1100d), 제1 불휘발성 메모리 장치(1200d), 컨트롤러(1300d), 및 제2 불휘발성 메모리 장치(1400d)를 포함할 수 있다. 컨트롤러(1300d)는 MAC 유닛(1310d)을 포함할 수 있다.
제1 불휘발성 메모리 장치(1200d)는 도 1 내지 도 19b를 참조하여 설명된 불휘발성 메모리 장치이거나 또는 도 1 내지 도 19b를 참조하여 설명된 동작 방법에 따라 동작할 수 있다.
스토리지 컨트롤러(1100d)는 동작 상황에 따라, 컨트롤러(1300d) 또는 제2 불휘발성 메모리 장치(1400d)와 통신하도록 구성될 수 있다. 예를 들어, 제2 불휘발성 메모리 장치(1400d)는 사용자 데이터를 저장하도록 구성된 대용량 저장 매체일 수 있다. 스토리지 컨트롤러(1100d)는 외부 장치(예를 들어, 호스트, AP 등)의 요청에 따라 제2 불휘발성 메모리 장치(1400d)에 저장된 데이터를 읽거나 또는 제2 불휘발성 메모리 장치(1400d)에 데이터를 저장할 수 있다.
스토리지 컨트롤러(1100d)는 특정 기능(예를 들어, 인공 지능 기능)을 수행하기 위하여, 컨트롤러(1300d)를 제어할 수 있고, 컨트롤러(1300d)는 스토리지 컨트롤러(1100d)의 제어에 따라 특정 기능을 수행하도록 구성될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 DQ 라인에 따라 대응하는 메모리 셀들의 에러 마진을 다르게 설정할 수 있다. 이 경우, 특정 DQ 라인을 통해 송수신되는 데이터의 신뢰성이 증가할 수 있다. 즉, MAC 연산에서와 같이 특정 비트의 에러가 연산 결과에 큰 영향을 미치는 경우에서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 향상된 신뢰성 및 향상된 성능을 제공할 수 있다.
도 21은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용된 모바일 시스템을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 모바일 시스템(2000)은 애플리케이션 프로세서(2100), 네트워크 모듈(2200), 시스템 메모리(2300), 스토리지 장치(2400), 이미지 장치(2500), 디스플레이 장치(2600), 및 사용자 입출력 장치(2700)를 포함할 수 있다. 예시적인 실시 예에서, 모바일 시스템(2000)은 스마트폰, 태블릿 PC, 노트북 등과 같은 휴대용 컴퓨팅 시스템일 수 있다.
애플리케이션 프로세서(2100)(AP; Application Processor)는 모바일 시스템(2000)의 제반 동작을 제어할 수 있다. 네트워크 모듈(2200)은 외부 장치(예를 들어, 기지국, 서버, 다른 모바일 장치 등)와의 무선 또는 유선 통신을 제공할 수 있다. 시스템 메모리(2300)는 모바일 시스템(2000)의 동작 메모리 또는 버퍼 메모리로서 사용될 수 있다. 예시적인 실시 예에서, 시스템 메모리(2300)는 고속 동작을 지원하는 메모리(예를 들어, DRAM)일 수 있다.
스토리지 장치(2400)는 모바일 시스템(2000)에서 사용되는 다양한 정보를 저장하기 위한 대용량 저장 매체로서 사용될 수 있다. 예시적인 실시 예에서, 스토리지 장치(2400)는 도 1 내지 도 19b를 참조하여 설명된 불휘발성 메모리 장치를 포함하거나 또는 도 1 내지 도 19b를 참조하여 설명된 방법을 기반으로 동작할 수 있다.
디스플레이 장치(2600)는 애플리케이션 프로세서(2100)에 의해 처리된 정보를 사용자에게 표시하는 장치일 수 있다. 이미지 센서(2500)는 외부 객체에 대한 영상 정보를 수집하는 장치일 수 있다. 사용자 입출력 장치(2700)는 마이크, 스피커, 키패드, 터치 스크린 등과 같이 사용자(user)로부터 명령을 입력받거나 또는 정보를 제공하는 장치일 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (20)

  1. 불휘발성 메모리 장치의 동작 방법에 있어서,
    제1 DQ 라인을 통해 외부 장치로부터 제1 데이터 비트를 수신하고, 제2 DQ 라인을 통해 상기 외부 장치로부터 제2 데이터 비트를 수신하는 단계; 및
    상기 제1 데이터 비트를 기반으로 상기 제1 DQ 라인과 대응되는 제1 메모리 셀이 소거 상태 및 제1 프로그램 상태 중 어느 하나의 상태를 갖고, 상기 제2 데이터 비트를 기반으로 상기 제2 DQ 라인과 대응되는 제2 메모리 셀이 상기 소거 상태 및 제2 프로그램 상태 중 어느 하나의 상태를 갖도록 상기 제1 및 제2 메모리 셀들을 프로그램하는 단계를 포함하되,
    상기 제2 프로그램 상태와 대응하는 문턱 전압 산포의 하한 값은 상기 제1 프로그램 상태와 대응하는 문턱 전압 산포의 하한 값보다 높은 동작 방법.
  2. 제 1 항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀은 동일한 워드라인과 연결된 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각은 셀-당 1비트의 데이터를 저장하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 프로그램하는 단계는:
    상기 제1 데이터의 비트가 제1 값인 경우, 상기 소거 상태와 대응되는 값들로 상기 제1 메모리 셀과 대응되는 제1 페이지 버퍼를 설정하고, 상기 제1 데이터 비트가 제2 값인 경우, 상기 제1 DQ 라인의 제1 DQ 식별자와 대응되는 값으로 상기 제1 페이지 버퍼를 설정하는 단계;
    상기 제2 데이터 비트가 상기 제1 값인 경우, 상기 소거 상태와 대응되는 값으로 상기 제2 메모리 셀과 대응되는 제2 페이지 버퍼를 설정하고, 상기 제2 데이터 비트가 상기 제2 값인 경우, 상기 제2 DQ 라인의 제2 DQ 식별자와 대응되는 값으로 상기 제2 페이지 버퍼를 설정하는 단계; 및
    상기 설정된 제1 페이지 버퍼 및 상기 설정된 제2 페이지 버퍼를 기반으로 상기 제1 및 제2 메모리 셀들을 각각 프로그램하는 단계를 포함하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 제1 페이지 버퍼는 상기 제1 메모리 셀과 연결된 제1 비트라인과 연결되고, 상기 제2 페이지 버퍼는 상기 제2 메모리 셀과 연결된 제2 비트라인과 연결되는 동작 방법.
  6. 제 1 항에 있어서,
    상기 프로그램하는 단계는:
    상기 제1 데이터의 비트가 제1 값인 경우, 상기 제1 값 및 제1 프로그램 방식에 대응하는 값으로 상기 제1 메모리 셀과 대응되는 제1 페이지 버퍼를 설정하고, 상기 제1 데이터 비트가 제2 값인 경우, 상기 제2 값 및 상기 제1 프로그램 방식에 대응하는 상기 값으로 상기 제1 페이지 버퍼를 설정하는 단계;
    상기 제2 데이터 비트가 상기 제1 값인 경우, 상기 제1 값 및 제2 프로그램 방식에 대응하는 값으로 상기 제2 메모리 셀과 대응되는 제2 페이지 버퍼를 설정하고, 상기 제2 데이터 비트가 상기 제2 값인 경우, 상기 제2 값 및 상기 제2 프로그램 방식에 대응하는 상기 값으로 상기 제2 페이지 버퍼를 설정하는 단계; 및
    상기 설정된 제1 페이지 버퍼 및 상기 설정된 제2 페이지 버퍼를 기반으로 상기 제1 및 제2 메모리 셀들을 각각 프로그램하는 단계를 포함하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 제2 프로그램 방식은 셀-당 n-비트(단, n은 자연수)를 저장하는 프로그램 방식을 가리키고, 상기 제1 프로그램 방식은 셀-당 m-비트(단, m은 n보다 큰 자연수)를 저장하는 프로그램 방식을 가리키는 동작 방법.
  8. 제 7 항에 있어서,
    상기 제1 페이지 버퍼는 적어도 n+1개 이상의 데이터 래치들을 포함하고, 상기 제2 페이지 버퍼는 적어도 m+1개 이상의 데이터 래치들을 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 제1 데이터 비트 및 상기 제2 데이터 비트는 상기 외부 장치로부터의 데이터 스트로브 신호의 동일한 타이밍에 수신되는 동작 방법.
  10. 제 1 항에 있어서,
    상기 제1 DQ 라인을 통해 제3 데이터 비트를 수신하고, 상기 제2 DQ 라인을 통해 제4 데이터 비트를 수신하는 단계;
    상기 제1 및 제2 메모리 셀들의 셀 컨디션을 판별하는 단계; 및
    상기 셀 컨디션, 상기 제3 데이터 비트, 및 상기 제4 데이터 비트를 기반으로 상기 제1 및 제2 메모리 셀들을 프로그램하는 단계를 더 포함하고,
    상기 셀 컨디션이 기준 조건을 만족하지 않는 경우, 상기 제3 데이터 비트를 기반으로 상기 제1 메모리 셀이 상기 소거 상태 및 상기 제1 프로그램 상태 중 어느 하나의 상태를 갖고, 상기 제4 데이터 비트를 기반으로 상기 제2 메모리 셀이 상기 소거 상태 및 상기 제2 프로그램 상태 중 어느 하나의 상태를 갖도록 프로그램하고,
    상기 셀 컨디션이 기준 조건을 만족하는 경우, 상기 제3 데이터 비트를 기반으로 상기 제2 메모리 셀이 상기 소거 상태 및 상기 제1 프로그램 상태 중 어느 하나를 갖고, 상기 제4 데이터 비트를 기반으로 상기 제1 메모리 셀이 상기 소거 상태 및 상기 제2 프로그램 상태 중 어느 하나를 상태를 갖도록 프로그램하는 동작 방법.
  11. 제1 워드라인 및 제1 비트라인과 연결된 제1 메모리 셀;
    상기 제1 워드라인 및 제2 비트라인과 연결된 제2 메모리 셀;
    외부 장치로부터 제1 DQ 라인을 통해 수신된 제1 데이터 비트를 제1 데이터 라인을 통해 출력하고, 상기 외부 장치로부터 제2 DQ 라인을 통해 수신된 제2 데이터 비트를 제2 데이터 라인을 통해 출력하도록 구성된 입출력 회로;
    상기 제1 비트라인 및 상기 제1 데이터 라인과 연결되고, 상기 제1 데이터 라인을 통해 수신된 상기 제1 데이터 비트 및 상기 제1 DQ 라인의 제1 DQ 식별자에 기반된 제1 래치 값을 저장하도록 구성된 제1 페이지 버퍼; 및
    상기 제2 비트라인 및 상기 제2 데이터 라인과 연결되고, 상기 제2 데이터 라인을 통해 수신된 상기 제2 데이터 비트 및 상기 제2 DQ 라인의 상기 제2 DQ 식별자에 기반된 제2 래치 값을 저장하도록 구성된 제2 페이지 버퍼를 포함하는 불휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 페이지 버퍼는 상기 제1 래치 값을 저장하도록 구성된 복수의 제1 데이터 래치들을 포함하고,
    상기 제2 페이지 버퍼는 상기 제2 래치 값을 저장하도록 구성된 복수의 제2 데이터 래치들을 포함하고,
  13. 제 11 항에 있어서,
    상기 외부 장치로부터 수신된 어드레스를 기반으로 상기 제1 워드라인을 제어하도록 구성된 어드레스 디코더; 및
    상기 제1 및 제2 래치 값들을 기반으로 상기 제1 및 제2 메모리 셀들이 프로그램되도록 상기 어드레스 디코더, 상기 입출력 회로, 및 상기 제1 및 제2 페이지 버퍼들을 제어하도록 구성된 제어 로직 회로를 더 포함하는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 래치 값을 기반으로 프로그램된 상기 제1 메모리 셀은 소거 상태 및 제1 프로그램 상태 중 어느 하나의 상태를 갖고, 상기 제2 래치 값을 기반으로 프로그램된 상기 제2 메모리 셀은 상기 소거 상태 및 제2 프로그램 상태 중 어느 하나의 상태를 갖고,
    상기 제2 프로그램 상태의 하한 값은 상기 제1 프로그램 상태의 하한 값보다 높은 불휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제1 데이터 비트가 제1 값인 경우 상기 제1 래치 값은 상기 소거 상태와 대응하고, 상기 제1 데이터 비트가 제2 값인 경우 상기 제1 래치 값은 상기 제1 DQ 식별자와 대응하고,
    상기 제2 데이터 비트가 상기 제1 값인 경우 상기 제2 래치 값은 상기 소거 상태와 대응하고 상기 제2 데이터 비트가 상기 제2 값인 경우 상기 제2 래치 값은 상기 제2 DQ 식별자와 대응하는 불휘발성 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제1 메모리 셀의 상기 제1 프로그램 상태는 제1 검증 전압을 기반으로 검증되고, 상기 제2 메모리 셀의 상기 제2 프로그램 상태는 상기 제1 검증 전압보다 높은 제2 검증 전압을 기반으로 검증되는 불휘발성 메모리 장치.
  17. 제 14 항에 있어서,
    상기 제1 래치 값을 기반으로 프로그램된 상기 제1 메모리 셀 및 상기 제2 래치 값을 기반으로 프로그램된 상기 제2 메모리 셀 각각은 제1 읽기 전압에 의해 독출되는 불휘발성 메모리 장치.
  18. 제 11 항에 있어서,
    상기 입출력 회로는 상기 제1 및 제2 DQ 라인들과 상기 제1 및 제2 데이터 라인들 사이의 대응 관계를 관리하도록 구성된 DQ 리맵핑 제어기를 포함하고,
    상기 DQ 리맵핑 제어기는 상기 제1 및 제2 메모리 셀들의 셀 컨디션이 기준 조건을 만족한 경우, 상기 제1 DQ 라인을 통해 수신된 제1 추가 데이터 비트가 상기 제2 데이터 라인을 통해 출력되고, 상기 제2 DQ 라인을 통해 수신된 제2 추가 데이터 비트가 상기 제1 데이터 라인을 통해 출력되도록 DQ 리맵핑 동작을 수행하는 불휘발성 메모리 장치.
  19. 불휘발성 메모리 장치의 동작 방법에 있어서,
    제1 DQ 라인을 통해 외부 장치로부터 제1 데이터를 수신하고, 제2 DQ 라인을 통해 외부 장치로부터 제2 데이터를 수신하는 단계; 및
    상기 제1 데이터를 기반으로 상기 제1 DQ 라인과 대응하는 복수의 제1 메모리 셀들 각각을 프로그램하고, 상기 제2 데이터를 기반으로 상기 제2 DQ 라인들과 대응하는 복수의 제2 메모리 셀들 각각을 프로그램하는 단계를 포함하고,
    상기 복수의 제2 메모리 셀들의 에러 마진은 상기 복수의 제1 메모리 셀들의 에러 마진보다 큰 동작 방법.
  20. 제 19 항에 있어서,
    상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들은 제1 워드라인과 연결되고,
    상기 제1 워드라인으로 제1 읽기 전압을 인가함으로써, 상기 복수의 제1 메모리 셀들에 저장된 상기 제1 데이터 및 상기 복수의 제2 메모리 셀들에 저장된 상기 제2 데이터가 독출되는 동작 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335405B2 (en) * 2018-12-17 2022-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
CN111899784B (zh) * 2020-08-07 2022-07-12 广东工业大学 一种nand闪存中阈值电压分布的测量方法、装置、存储介质
CN115497526A (zh) * 2020-08-27 2022-12-20 长江存储科技有限责任公司 Nand闪存设备中的非破坏性模式高速缓存编程
US11966628B2 (en) * 2022-01-11 2024-04-23 Macronix International Co., Ltd. Memory device and operating method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829167B2 (en) 2002-12-12 2004-12-07 Sandisk Corporation Error recovery for nonvolatile memory
US7352628B2 (en) 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
JP2013114644A (ja) 2011-12-01 2013-06-10 Fujitsu Ltd メモリモジュールおよび半導体記憶装置
KR101439815B1 (ko) 2013-03-08 2014-09-11 고려대학교 산학협력단 메모리에서의 에러 정정 처리 회로 및 에러 정정 처리 방법
JP5751354B1 (ja) 2014-01-28 2015-07-22 日本電気株式会社 メモリ制御装置、情報処理装置、メモリ制御方法、および、コンピュータ・プログラム
US9799402B2 (en) * 2015-06-08 2017-10-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and program method thereof
KR20170073980A (ko) 2015-12-21 2017-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10366769B2 (en) 2017-01-26 2019-07-30 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method for fast and slow cells thereof
KR102629408B1 (ko) 2017-02-01 2024-01-24 삼성전자주식회사 반도체 시스템 및 반도체 장치의 동작 방법
KR102302187B1 (ko) 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
KR102511341B1 (ko) * 2018-02-27 2023-03-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템과, 이들의 동작 방법

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