KR101439815B1 - 메모리에서의 에러 정정 처리 회로 및 에러 정정 처리 방법 - Google Patents

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Abstract

본 발명은, 메모리에서의 에러 정정 처리 회로 및 에러 정정 처리 방법에 대해 개시한다. 특히, 본 발명의 일 실시예에 따른 에러 정정 처리 방법은 메모리의 동작 전압에 따라 상기 메모리에 기록할 단위 데이터 중 에러 정정 범위에 해당하는 보호 범위를 적응적으로 설정하는 단계; 상기 단위 데이터 중 상기 보호 범위에 대응하고 MSB(Most Significant Bit)를 포함하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하는 단계; 및 상기 단위 데이터를 상기 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 상기 메모리에 기록하는 단계를 포함하고, 상기 설정하는 단계는 상기 메모리의 동작 전압이 낮아질수록 상기 보호 범위를 좁게 설정한다.

Description

메모리에서의 에러 정정 처리 회로 및 에러 정정 처리 방법{CIRCUIT AND METHOD FOR PROCESSING ERROR OF MEMORY}
본 발명은 에러 정정 처리 회로 및 에러 정정 처리 방법에 관한 것이고, 보다 구체적으로 메모리에 발생하는 에러를 정정 및 처리하는 회로 및 메모리에 발생하는 에러를 정정 및 처리하는 방법에 관한 것이다.
에러 정정 부호(Error Correction Code; ECC)는, 수신기가 전송되는 문자가 무엇인가를 추론할 수 있도록 전송되는 데이터 블록에 충분한 여분의 정보(Redundancy)를 포함시키는 부호화(채널부호화) 방식을 말한다. 에러 정정 부호는 디지털 통신에서 중요한 위치를 차지하고, 데이터 저장 및 전송을 위한 하드웨어 내에도 적용되고 있다.
도 1은 메모리에 발생하는 에러 및 이러한 에러를 정정 및 처리하는 에러 정정 처리 회로에 대한 개념을 설명하기 위한 도면이다.
도 1처럼 입력 데이터는 채널 내 메모리 셀에 기록되기 위해 기록 회로를 거치고, 출력 데이터는 독출 회로를 거쳐 메모리 셀로부터 독출된다. 이때, 기록 회로, 독출 회로 및 메모리 셀을 포함하는 메모리에서 에러가 발생할 수 있다. 이렇게 발생된 에러를 정정하기 위해 에러 정정 부호가 적용된 회로가 연결될 수 있다.
한국공개특허 제2009-0091179호(발명의 명칭: 작은 데이터 구조의 ECC 보호 장치, 방법 및 시스템)는 상이한 크기의 데이터 구조에 대한 에러 정정 동작을 지원하는 에러 정정 부호 엔진에 대해 개시하고 있다.
한편, 최근 저전력 하드웨어에 대한 연구가 활발하게 이루어지고 있다. 이때, 하드웨어의 동작 전압을 낮추는 방법이 가장 효과적일 수 있다.
다만, 메모리의 경우 동작 전압이 낮아질수록 에러가 발생할 확률이 도 2처럼 증가한다는 문제점이 있다. 도 2는 메모리의 동작 전압에 따라 달라지는 에러 확률을 나타내는 그래프이다. 즉, 하드웨어의 동작 전압을 감소시키면 전력 소비를 감소시킬 수 있지만, 메모리 부근에 에러 발생 확률이 증가하여 전체적인 출력 품질이 떨어진다는 문제점이 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 일부 실시예는 메모리에 기록할 데이터 중 중요도가 높은 데이터에 대하여 발생된 에러를 우선적으로 정정할 수 있는 에러 정정 처리 회로 및 에러 정정 처리 방법을 제공하는 데에 그 목적이 있다.
또한, 본 발명의 일부 실시예는 디코딩을 수행하는 복호화기의 일부 구성을 턴-오프시켜 전체적인 전력소비를 저감시킬 수 있는 에러 정정 처리 회로 및 에러 정정 처리 방법을 제공하는 데에 다른 목적이 있다.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일 실시예에 따른 메모리에서의 에러 정정 처리 방법은, 상기 메모리의 동작 전압에 따라 상기 메모리에 기록할 단위 데이터 중 에러 정정 범위에 해당하는 보호 범위를 적응적으로 설정하는 단계; 상기 단위 데이터 중 상기 보호 범위에 대응하고 MSB(Most Significant Bit)를 포함하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하는 단계; 및 상기 단위 데이터를 상기 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 상기 메모리에 기록하는 단계를 포함하고, 상기 설정하는 단계는 상기 메모리의 동작 전압이 낮아질수록 상기 보호 범위를 좁게 설정한다.
상기 메모리의 동작 전압에 따라 상기 메모리에 기록할 단위 데이터 중 보호 범위를 설정하는 단계; 상기 단위 데이터 중 상기 보호 범위에 대응하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하는 단계; 및 상기 단위 데이터를 상기 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 상기 메모리에 기록하는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 메모리에서의 에러 정정 처리 회로는, 상기 메모리의 동작 전압에 따라 상기 메모리에 기록할 단위 데이터 중 에러 정정 범위에 해당하는 보호 범위를 적응적으로 설정하는 보호 범위 설정부; 상기 단위 데이터 중 상기 보호 범위에 대응하고 MSB(Most Significant Bit)를 포함하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하는 부호화기; 및 상기 단위 데이터를 상기 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 상기 메모리에 기록하는 기록부를 포함하고, 상기 보호 범위 설정부는 상기 메모리의 동작 전압이 낮아질수록 상기 보호 범위를 좁게 설정한다.
전술한 본 발명의 과제 해결 수단 중 어느 하나인 에러 정정 처리 회로 및 에러 정정 처리 방법은 단위 데이터 중 보호 범위에 대응하는 보호 데이터에 대하여 에러 정정 인코딩을 수행함으로써, 전력 소모 및 계산 결과 오차를 최소화시킬 수 있다는 장점이 있다.
또한, 전술한 본 발명의 과제 해결 수단 중 어느 하나인 에러 정정 처리 회로 및 에러 정정 처리 방법은 독출된 패리티 데이터 및 보호 범위에 대한 정보를 기초로 에러 정정 인코딩이 수행된 보호 데이터에 대하여 에러 정정 디코딩을 수행함으로써, 보호 데이터에 발생된 에러를 명확하게 정정할 수 있다. 또한, 에러 정정 디코딩을 수행함에 있어서, 불필요한 구성에 대하여 턴-오프 처리하여 전체적인 전력 소비를 감소시킬 수 있다.
도 1은 메모리에 발생하는 에러 및 이러한 에러를 정정 및 처리하는 에러 정정 처리 회로에 대한 개념을 설명하기 위한 도면,
도 2는 메모리의 동작 전압에 따라 달라지는 에러 확률을 나타내는 그래프,
도 3은 본 발명의 일 실시예에 따른 에러 정정 처리 회로의 구조를 전체적으로 도시한 블록도,
도 4는 단위 데이터, 보호 데이터 및 비보호 데이터에 대하여 설명하기 위한 도면,
도 5는 도 3에 도시된 구성 중 부호화기의 동작을 설명하기 위한 도면,
도 6은 도 5의 부호화기에 의한 인코딩 과정을 구체적으로 설명하기 위한 도면,
도 7은 도 3에 도시된 구성 중 복호화기의 세부 구조를 설명하기 위한 도면,
도 8은 도 7에 도시된 구성 중 신드롬 생성기의 세부 구조를 설명하기 위한 도면,
도 9는 도 7에 도시된 구성 중 에러 검출기의 세부 구조를 설명하기 위한 도면,
도 10은 본 발명의 일 실시예에 따른 에러 정정 처리 방법을 설명하기 위한 순서도,
도 11은 메모리의 동작 전압이 1000mV인 경우와 700mV인 경우 메모리에 발생된 에러를 정정 및 처리하는 과정을 각각 설명하기 위한 도면,
도 12는 도 8 및 도 9와 같은 제어를 통해 얻을 수 있는 효과를 보여주는 그래프,
도 13은 H.264 회로 및 FFT 처리 회로 상에서 도 3에 도시된 에러 정정 처리 회로가 실제로 적용될 수 있는 위치를 설명하기 위한 도면,
도 14는 H.264 회로에 에러 정정 처리 회로 및 그 방법을 적용시킨 경우 성능 변화를 나타내기 위한 그래프,
도 15는 FFT 처리 회로에 에러 정정 처리 회로 및 그 방법을 적용시킨 경우 성능 변화를 나타내기 위한 그래프이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 3은 본 발명의 일 실시예에 따른 에러 정정 처리 회로의 구조를 전체적으로 도시한 블록도이다.
에러 정정 처리 회로(100)는 메모리에 발생하는 에러를 정정 및 처리하는 회로로서, 보호 범위 설정부(110), 부호화기(120), 기록부(130), 통신부(140) 및 복호화기(150)를 포함한다.
에러 정정 처리 회로(100)는 프로세서(10)와 메모리(20) 사이에 배치되어 인코딩된 데이터, 디코딩된 데이터를 포함하는 데이터를 처리하고, 전달할 수 있다. 다만, 도 3에 도시된 에러 정정 처리 회로(100)는 구현될 수 있는 한가지 예시 형태일 뿐이므로, 이에 한정되는 것은 아니고, 각 구성 혹은 각 구성의 동작을 수행하는 별개의 회로가 분리된 상태로 구현되어 서로 연결될 수도 있다.
구체적으로 에러 정정 처리 회로(100)에 포함된 각 구성에 대해 설명하기에 앞서서, 도 4를 참고하여 본 명세서에서 사용되는 용어에 대해 설명하기로 한다. 도 4는 단위 데이터, 보호 데이터 및 비보호 데이터에 대하여 설명하기 위한 도면이다.
메모리(20)에 기록할 데이터는 본 명세서에서 단위 데이터라 지칭되고, 프로세서(10)에서 메모리(20)로 전달되는 데이터일 수 있으며, 도 4는 8비트로 이루어진 단위 데이터의 일 예를 나타내고 있다. 이때, 도 4에 도시된 것처럼 단위 데이터에 a, b, c와 같은 복수의 에러들이 어플리케이션 상태나 환경에 따라 가변적으로 발생할 수 있고, 이러한 에러는 에러 정정 처리 회로(100)가 정정 및 처리할 수 있는 최대 비트(예를 들어, 2비트 또는 미리 설정된 비트 값)를 초과할 수 있다. 이러한 경우 단위 데이터에 발생된 모든 에러에 대한 정정 및 처리가 불가능해지고, 도 4의 좌측 도면처럼 d와 같은 에러가 추가적으로 발생할 수도 있다.
따라서 본 발명의 일 실시예에 따른 에러 정정 처리 회로(100)가 정정 및 처리할 수 있는 범위를 고려하여 단위 데이터에 발생된 에러를 정정 및 처리한다. 이때, 에러를 정정 및 처리할 수 있는 범위는 후술할 보호 범위 설정부(110)에 의해 설정되고, 보호 범위라 지칭된다. 보호 범위는 동작 전압 및 가변적인 데이터 길이 구조와 밀접한 연관을 가진다. 또한, 본 명세서에서는 이러한 보호 범위 이외의 범위를 비보호 범위라 지칭한다. 도 4의 우측 도면에 도시된 것처럼, 단위 데이터 중 보호 범위에 대응하는 데이터는 보호 데이터라고 할 수 있고, 비보호 범위에 대응하는 데이터는 비보호 데이터라고 할 수 있다. 즉, 보호 데이터에 발생한 에러(a, b)는 에러 정정 처리 회로(100)에 의해 정정되지만, 비보호 데이터에 발생한 에러(c)는 에러 정정 처리 회로(100)에 의해 정정되지 않는다. 이는 에러 정정 처리 회로(100)에서 정정 및 처리할 수 있는 데이터의 길이를 의도적으로 감소시킨 결과이고, 이를 통해 에러 발생 확률을 크게 감소시킬 수 있다.
이하, 도 3 에 도시된 각 구성의 구체적인 동작에 대하여 설명하기로 한다.
보호 범위 설정부(110)는 메모리(20)의 동작 전압에 따라 메모리(20)에 기록할 단위 데이터 중 보호 범위를 설정한다. 즉, 소정의 데이터에 에러가 발생하고, 보호 범위 설정부(110)에 의해 설정된 보호 범위가 소정의 데이터를 포함하는 경우, 본 발명의 일 실시예에 따른 에러 정정 처리 회로(100)는 소정의 데이터에 발생된 에러를 확실하게 정정 및 처리할 수 있다. 이렇게 보호 범위 설정부(110)에 의해 설정되는 보호 범위는 메모리(20)의 동작 전압에 따라 달라질 수 있다. 예를 들면, 메모리(20)의 동작 전압이 1000mV인 경우 보호 범위 설정부(110)는 제 1 보호 범위를 설정하고, 메모리(20)의 동작 전압이 700mV인 경우 보호 범위 설정부(110)는 제 2 보호 범위를 설정할 수 있으며, 제 1 보호 범위보다 제 2 보호 범위가 작을 수 있다.
부호화기(Encoder, 120)는 단위 데이터 중 보호 범위에 대응하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하고, 에러 정정 인코딩을 통해 패리티 데이터(parity data)를 생성한다. 즉, 부호화기(120)는 단위 데이터 중 보호 데이터에 대하여 에러 정정 인코딩을 수행하고, 비보호 데이터에 대하여 에러 정정 인코딩을 수행하지 않을 수 있다. 이로 인해 에러 정정 인코딩이 수행된 보호 데이터에 대해서만 후술할 에러 정정 디코딩이 필요할 수 있고, 에러 정정 디코딩을 통해 보호 데이터에 발생된 에러가 정정 및 처리될 수 있다.
구체적으로, 부호화기(120)는 도 5에 도시된 일 예처럼 에러 정정 인코딩을 수행할 수 있다. 도 5는 도 3에 도시된 구성 중 부호화기의 동작을 설명하기 위한 도면이다. 종래의 경우 128비트의 단위 데이터는 부호화기(120)에 의해 에러 정정 인코딩 될 수 있고, ①과 같이 에러 정정 인코딩이 수행된 128비트의 단위 데이터 및 패리티 데이터가 생성된다. 본 발명의 일 실시예에 따르면 메모리(20)의 동작 전압에 따라 보호 범위가 설정된다. 이로 인해, ②와 같이 128비트의 단위 데이터 중 32비트의 보호 범위와 6비트의 비보호 범위가 설정된다. 이들 중 보호 범위에 대응하는 32비트의 보호 데이터는 부호화기(120)에 의해 에러 정정 인코딩 되고, 비보호 범위에 대응하는 96비트의 비보호 데이터는 제로 패딩(Zero-padding)을 통해 0으로 처리된 후 에러 정정 인코딩이 수행될 수 있다. 결국 에러 정정 인코딩이 수행된 32비트의 보호 데이터 및 패리티 데이터가 생성된다.
보다 구체적으로, 부호화기(120)는 입력되는 데이터에 제너레이터 행렬(Generator Matrix)가 곱해져 에러 정정 인코딩이 수행된 데이터와 패리티 데이터를 포함하는 코드워드(Codeword)를 도 6처럼 생성할 수 있다. 도 6은 도 5의 부호화기에 의한 인코딩 과정을 구체적으로 설명하기 위한 도면이다. 이때, 패리티 데이터는 입력되는 데이터의 크기와 보정 가능한 비트 수에 따라 달라질 수 있고, 제너레이터 행렬은 입력되는 데이터가 그대로 전달되는 아이덴티티 행렬(Identity Matrix)과 패리티 데이터를 생성하는 패리티 행렬로 이루어질 수 있다.
기록부(130)는 단위 데이터를 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 메모리(20)에 기록한다. 기록부(130)가 메모리(20)에 데이터를 기록하는 방식이나 단위 데이터와 패리티 데이터를 서로 매칭시키는 방식은 종래에 공개된 방식을 따를 수 있고, 특별히 제한된 것은 아니다.
통신부(140)는 단위 데이터를 메모리(20)로 전달한 프로세서(10)로부터 독출 신호를 수신하는데, 독출 신호는 메모리(20)에 기록된 단위 데이터를 독출하거나 읽어오기 위한 신호이다. 또한, 통신부(140)는 보호 범위 설정부(110)로부터 보호 범위에 대한 정보를 수신한다. 이때, 보호 범위에 대한 정보는 단위 데이터 중 어떤 데이터가 보호 데이터 혹은 비보호 데이터에 해당하는지 판단할 수 있는 기초 자료가 될 수 있고, 복호화기(150)로 전달될 수 있다.
복호화기(Decoder, 150)는 독출 신호에 대응하는 단위 데이터 및 독출 신호에 대응하는 단위 데이터에 매칭된 패리티 데이터를 독출하고, 독출된 패리티 데이터 및 보호 범위에 대한 정보를 기초로 에러 정정 인코딩이 수행된 보호 데이터에 대하여 에러 정정 디코딩을 수행한다.
구체적으로, 복호화기(150)는 독출된 패리티 데이터를 기초로 에러 정정 인코딩이 수행된 보호 데이터에 에러가 발생했는지 여부를 체크할 수 있다. 패리티 데이터는 기록부(130)에 의해 단위 데이터와 매칭되어 메모리(20)에 기록되므로, 복호화기(150)는 독출 신호에 대응하는 단위 데이터 및 그에 매칭된 패리티 데이터를 독출할 수 있다. 또한, 복호화기(150)는 독출 신호에 대응하는 단위 데이터 중 에러 정정 인코딩이 수행된 보호 데이터가 어떤 데이터인지 보호 범위에 대한 정보를 기초로 판단할 수 있고, 에러 정정 인코딩이 수행된 보호 데이터로 판단된 데이터에 대해 에러가 발생했는지 여부를 독출된 패리티 데이터를 기초로 체크할 수 있다. 이때, 에러 정정 인코딩이 수행된 보호 데이터에 에러가 발생한 것으로 판단되면, 복호화기(150)는 발생된 에러를 정정하는 동작을 수행할 수 있다.
도 7은 도 3에 도시된 구성 중 복호화기의 세부 구조를 설명하기 위한 도면이다.
보다 구체적으로, 복호화기(150)는 신드롬 생성기(151), 에러 검출기(152), 에러 정정기(153), 제어부(154) 및 선입선출(FIFO) 제어기(155)를 포함할 수 있다.
신드롬 생성기(151)는 메모리(20)에 기록된 단위 데이터로부터 신드롬(syndrome)을 생성할 수 있고, 에러 검출기(152)는 생성된 신드롬 및 다항식을 이용하여 에러 정정 인코딩이 수행된 보호 데이터 내 에러 비트의 위치를 검출할 수 있다. 또한, 신드롬 생성기(151) 및 에러 검출기(152)에 BCH(Bose-Chaudhuri-Hocquenghem) 코드가 적용될 수 있고, 에러 검출기(152)는 벌레캠프-매씨 알고리즘(Berlekamp-Massey algorithm)을 이용해 다항식을 산출할 수 있고, 치엔 탐색 알고리즘(Chien search algorithm)을 이용하여 에러 비트의 위치를 검출할 수 있다. 덧붙여, 에러 정정기(153)는 에러 비트의 비트 값을 반전시켜 에러 비트를 정정할 수 있고, 선입선출 제어기(155)로부터 전달된 데이터를 활용할 수 있다.
도 8은 도 7에 도시된 구성 중 신드롬 생성기의 세부 구조를 설명하기 위한 도면이고, 도 9는 도 7에 도시된 구성 중 에러 검출기의 세부 구조를 설명하기 위한 도면이다.
신드롬 생성기(151)는 도 8처럼 메모리(20)에 기록된 단위 데이터 중 에러 정정 인코딩이 수행된 보호 데이터(a)로부터 신드롬(S)을 생성할 수 있다. 또한, 제어부(154)는 비보호 데이터(b)에 대하여 신드롬을 생성하는 동작을 멈추도록 보호 범위에 대한 정보를 기초로 신드롬 생성기(151)를 제어할 수 있다. 이때, 비보호 데이터(b)는 메모리(20)에 기록된 단위 데이터 중 에러 정정 인코딩이 수행된 보호 데이터 이외의 데이터를 의미할 수 있다. 예를 들어, 신드롬 생성기(151)는 최대 128비트를 처리할 수 있고, 제어부(154)는 단위 데이터에 대한 보호 범위가 32/64/96/128비트 중 어느 정도인지에 따라 신드롬 생성기(151)를 제어할 수 있다. 만약 도 8처럼 MSB(Most Significant Bit) 부근의 32비트가 보호 데이터에 포함되도록 보호 범위를 설정한 경우라면, 제어부(154)는 신드롬 생성기(151) 내 비보호 데이터(b)를 위한 구성을 턴-오프시키고, 신드롬 생성기(151)가 비보호 데이터(b)를 항상 0으로 처리하도록 제어 신호를 송신할 수 있다. 이로 인하여 본 발명의 일 실시예에 따른 에러 정정 처리 회로(100)는 전력 소모 및 계산 결과 오차를 최소화시킬 수 있다.
또한, 에러 검출기(152)는 도 9처럼 BCH 코드의 치엔 탐색 알고리즘을 통해 에러 정정 인코딩이 수행된 보호 데이터(a) 내 에러 비트의 위치를 검출할 수 있다. 또한, 제어부(154)는 비보호 데이터(b)에 대하여 에러 비트의 위치를 검출하는 동작을 멈추도록 보호 범위에 대한 정보를 기초로 에러 검출기(152)를 제어할 수 있다. 이때, 비보호 데이터(b)는 메모리(20)에 기록된 단위 데이터 중 에러 정정 인코딩이 수행된 보호 데이터 이외의 데이터를 의미할 수 있다. 예를 들어, 에러 검출기(152)는 최대 128비트를 처리할 수 있고, 제어부(154)는 단위 데이터에 대한 보호 범위가 32/64/96/128비트 중 어느 정도인지에 따라 에러 검출기(152)를 제어할 수 있다. 만약 도 9처럼 MSB(Most Significant Bit) 부근의 32비트가 보호 데이터에 포함되도록 보호 범위를 설정한 경우라면, 제어부(154)는 에러 검출기(152) 내 비보호 데이터(b)를 위한 구성을 턴-오프시키고, 에러 검출기(152)가 비보호 데이터(b)를 항상 0으로 처리하도록 제어 신호를 송신할 수 있다. 이로 인하여 본 발명의 일 실시예에 따른 에러 정정 처리 회로(100)는 전력 소모 및 계산 결과 오차를 최소화시킬 수 있다.
한편, 본 발명의 각 실시예에 따른 에러 정정 처리 방법을 도 10 내지 도 12를 참고하여 설명하기로 한다.
도 10은 본 발명의 일 실시예에 따른 에러 정정 처리 방법을 설명하기 위한 순서도이다.
메모리에서 발생하는 에러를 정정 및 처리하기 위해, 에러 정정 처리 회로(100) 혹은 동일한 동작을 수행할 수 있는 소정의 회로는 메모리(20)에 기록할 단위 데이터 중 보호 범위를 설정한다(S1010). 이때, 설정된 보호 범위는 메모리(20)의 동작 전압에 종속적인 관계를 이루고, 메모리(20)의 동작 전압과 비례 관계를 이룰 수 있다. 즉, 설정하는 단계(S1010)는 동작 전압이 낮을수록 보호 범위를 상대적으로 감소시킬 수 있다. 또한, 설정하는 단계(S1010)는 보호 데이터에 MSB(Most Significant Bit)가 포함되도록 보호 범위를 설정할 수 있다.
이어서, 에러 정정 처리 회로(100) 혹은 동일한 동작을 수행할 수 있는 소정의 회로는 단위 데이터 중 보호 범위에 대응하는 보호 데이터에 대하여 에러 정정 인코딩을 수행한다(S1020). 구체적으로, 수행하는 단계(S1020)는 단위 데이터 중 보호 데이터 이외의 데이터인 비보호 데이터를 0으로 설정하여 에러 정정 인코딩을 수행할 수 있다. 이와 같은 제로 패딩(Zero-padding) 방식을 통해 단위 데이터에 발생된 에러 중 보호 범위 내 데이터에 발생된 에러는 절대적으로 정정할 수 있고, 비보호 범위 내 데이터에 발생된 에러는 무시할 수 있다. 상술한 것처럼 보호 데이터에 MSB가 포함되도록 보호 범위를 설정할 수 있으므로, 제로 패딩 방식은 상대적으로 치명적인 오류/에러 발생을 방지하는 데에 기여할 수 있다.
계속해서, 상술한 회로는 단위 데이터를 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 메모리(20)에 기록한다(S1030). 에러 정정 인코딩이 수행된 단위 데이터(보호 데이터) 및 패리티 데이터를 코드워드(Codeword)라고 부를 수 있다.
나아가, 메모리(20)에 기록된 단위 데이터를 독출하는 경우에 대한 과정을 설명하면 다음과 같다. 후술할 과정들은 도 10을 참고하여 상술한 기록하는 단계(S1030) 이후에 이루어질 수 있다.
메모리(20)에 기록된 단위 데이터를 독출하는 경우, 에러 정정 처리 회로(100) 혹은 동일한 동작을 수행할 수 있는 소정의 회로는 에러 정정 인코딩이 수행된 보호 데이터에 대하여 에러 정정 디코딩을 수행한다. 이러한 에러 정정 디코딩은 독출되는 단위 데이터에 매칭된 패리티 데이터 및 보호 범위에 대한 정보를 기초로 이루어진다.
특히, 에러 정정 디코딩은 상술한 에러 정정 처리 회로(100)의 복호화기(150)에 의해 수행될 수 있는데, 에러 정정 처리 회로(100)는 에러 정정 디코딩이 수행되기에 앞서 복호화기(150)의 제어부(154)로 보호 범위에 대한 정보를 전송할 수 있다. 또한, 독출하고자 하는 단위 데이터에 대한 정보를 포함하는 독출 신호는 프로세서(10)로부터 전달된 것일 수 있다.
에러 정정 디코딩을 수행함에 있어서, 상술한 회로는 다음과 같은 과정을 거쳐 수행할 수 있다. 우선, 패리티 데이터를 기초로 에러 정정 인코딩이 수행된 보호 데이터에 에러가 발생했는지 여부를 체크한다. 이때, 에러 정정 인코딩이 수행된 보호 데이터에 에러가 발생한 경우, 그 발생된 에러를 정정한다.
구체적으로, 메모리(20)에 기록된 단위 데이터로부터 신드롬(syndrome)을 생성하고, 그 생성된 신드롬을 이용하여 에러 정정 인코딩이 수행된 보호 데이터 내 에러 비트의 위치를 검출하며, 에러 비트의 비트 값을 반전시켜 에러 비트를 정정할 수 있다. 에러 비트를 정정하는 과정을 통해 에러가 정정된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 이어서, 단위 데이터를 메모리(20)로 전달한 프로세서(10)로 상술한 회로는 에러 정정 디코딩의 결과 데이터 및 메모리(20)에 기록된 단위 데이터 중 에러 정정 인코딩이 수행된 보호 데이터 이외의 데이터인 비보호 데이터를 전송할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 에러 정정 처리 방법을 도 11에 도시된 구체적인 예시를 통해 설명하기로 한다. 도 11은 메모리의 동작 전압이 1000mV인 경우와 700mV인 경우 메모리에 발생된 에러를 정정 및 처리하는 과정을 각각 설명하기 위한 도면이다.
도 11의 ①은 메모리(20)의 동작 전압이 1000mV인 경우 종래 회로가 한 개의 워드 데이터 길이(word data length)가 64비트인 단위 데이터에 발생된 에러를 정정 및 처리하는 과정을 나타낸다. 부호화기(120)는 64비트인 단위 데이터 전체를 인코딩하고, 기록부(130)는 인코딩이 수행된 단위 데이터 및 패리티 데이터를 포함하는 코드워드를 메모리(20)에 기록한다. 이후에 복호화기(150)는 독출 신호를 기초로 기록된 코드워드를 독출하고, 디코딩 과정을 수행하여 단위 데이터를 얻는다. 다만, 코드워드 내 에러(a)가 발생할 수 있고, 기존의 방식은 발생된 에러(a)에 대한 정정 및 처리를 보장할 수 없으며, 발생된 에러(a)로 인해 최종적으로 얻는 단위 데이터는 심각한 오류를 가질 수 있다.
도 11의 ②는 메모리(20)의 동작 전압이 700mV인 경우 에러 정정 처리 회로(100)가 단위 데이터 중 보호 범위를 설정한 후 단위 데이터에 발생된 에러를 정정 및 처리하는 과정을 나타낸다. 보호 범위 설정부(110)는 64비트인 단위 데이터 중 32비트만큼을 보호 범위로 설정하고, 부호화기(120)는 비보호 범위에 해당되는 나머지 32비트를 0으로 처리한다(Zero-padding). 부호화기(120)는 32비트인 보호 데이터만을 에러 정정 인코딩한다. 또한, 기록부(130)는 에러 정정 인코딩이 수행된 보호 데이터 및 패리티 데이터를 포함하는 코드워드와, 비보호 데이터를 메모리(20)에 각각 기록한다. 이후에 복호화기(150)는 독출 신호를 기초로 기록된 코드워드 및 비보호 데이터를 독출하고, 독출되는 단위 데이터에 매칭된 패리티 데이터 및 보호 범위에 대한 정보를 기초로 디코딩 과정을 수행하여 에러 정정 디코딩의 결과 데이터 및 비보호 데이터를 얻는다. 이때, 에러 정정 디코딩의 결과 데이터 및 비보호 데이터는 초기 단위 데이터와 실질적으로 동일하다. 코드워드 내 발생된 에러(a)는 에러 정정 처리 회로(100)에 의해 확실하게 정정된다. 비보호 데이터 내 발생된 에러(b)는 에러 정정 처리 회로(100)에 의해 정정될 수 없으나, 정정된 비트보다 상대적으로 중요도가 낮은 비트이므로 에러 정정 처리 회로(100)는 치명적인 오류를 방지할 수 있다.
한편, 도 3에서 도시된 각각의 구성요소는 일종의 '모듈'로 구성될 수 있다. 상기 '모듈'은 소프트웨어 또는 Field Programmable Gate Array(FPGA) 또는 주문형 반도체(ASIC, Application Specific Integrated Circuit)과 같은 하드웨어 구성요소를 의미하며, 모듈은 어떤 역할들을 수행한다. 그렇지만 모듈은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. 모듈은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 실행시키도록 구성될 수도 있다. 구성요소들과 모듈들에서 제공되는 기능은 더 작은 수의 구성요소들 및 모듈들로 결합되거나 추가적인 구성요소들과 모듈들로 더 분리될 수 있다.
또한, 도 3에서 상술한 메모리(20)는 캐쉬, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM) 및 플래쉬 메모리(Flash memory)와 같은 비휘발성 메모리 소자 또는 RAM(Random Access Memory)과 같은 휘발성 메모리 소자 또는 하드디스크 드라이브(HDD, Hard Disk Drive), CD-ROM과 같은 저장 매체 중 적어도 하나로 구현될 수 있으나 이에 한정되지는 않는다.
이하에서는, 본 발명의 일 실시예에 따른 에러 정정 처리 회로 및 에러 정정 처리 방법을 실제로 적용시킨 예에 대해 설명하기로 한다.
도 12는 도 8 및 도 9와 같은 제어를 통해 얻을 수 있는 효과를 보여주는 그래프이다.
이미 상술한 것처럼, 제어부(154)는 도 8처럼 신드롬 생성기(151) 내 비보호 데이터(b)를 위한 구성을 턴-오프시키고, 신드롬 생성기(151)가 비보호 데이터(b)를 항상 0으로 처리하도록 제어 신호를 송신할 수 있다. 또한, 제어부(154)는 도 9처럼 에러 검출기(152) 내 비보호 데이터(b)를 위한 구성을 턴-오프시키고, 에러 검출기(152)가 비보호 데이터(b)를 항상 0으로 처리하도록 제어 신호를 송신할 수 있다. 이로 인해 도 12처럼 복호화기(150)에서의 전력 소모량이 턴-오프시키는 데이터 길이에 따라 감소할 수 있다.
도 13은 H.264 회로 및 FFT 처리 회로 상에서 도 3에 도시된 에러 정정 처리 회로가 실제로 적용될 수 있는 위치를 설명하기 위한 도면이다. 도 13의 위에 나타낸 블록도는 H.264 회로의 구조를 간략하게 도시한 것으로서, 본 발명에서 제안된 에러 정정 처리 회로(100)가 Residual Frame Buffer SRAM, DCT Buffer, Quantization Buffer 등에 실제로 적용될 수 있다. 도 13의 아래에 나타낸 블록도는 FFT 처리 회로의 구조를 간략하게 도시한 것으로서, 본 발명에서 제안된 에러 정정 처리 회로(100)가 8K Embedded SRAM 등에 실제로 적용될 수 있다. 도 13에 도시된 예시는 적용될 수 있는 일 예를 나타내는 것일 뿐, 이와 같은 구현 형태로 제한되는 것은 아니다.
도 14는 H.264 회로에 에러 정정 처리 회로 및 그 방법을 적용시킨 경우 성능 변화를 나타내기 위한 그래프이다. H.264 회로 또는 모듈은 영상 압축 동작을 수행하므로, 결과 영상의 최대 신호 대 잡음비(Peak Signal to Noise Ratio; PSNR)를 통해 동작 품질을 판단할 수 있다. 본 발명에서 제안하는 방식(VL-ECC)을 적용한 경우의 성능이 종래 BCH(Bose-Chaudhuri-Hocquenghem) 코드 방식(conventional ECC)을 적용한 경우의 성능보다 뛰어나다는 것을 확인할 수 있고, 이러한 성능 향상은 낮은 동작 전압이 인가될수록 두드러진다는 것을 알 수 있다.
도 15는 FFT 처리 회로에 에러 정정 처리 회로 및 그 방법을 적용시킨 경우 성능 변화를 나타내기 위한 그래프이다. 24비트가 하나의 워드인 FFT 처리 회로에서 데이터 길이를 변화시키면서 신호 대 양자화 잡음비(Signal to Quantization Noise Ration; SQNR)를 이용하여 출력 품질을 측정한 것이다. 24비트에 해당하는 부분이 종래 BCH 코드 방식(conventional ECC)을 적용한 경우의 성능보다 본 발명에서 제안하는 방식(VL-ECC)을 적용한 경우의 성능이 월등하게 높다는 것을 확인할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 프로세서 20: 메모리
100: 에러 정정 처리 회로 110: 보호 범위 설정부
120: 부호화기 130: 기록부
140: 통신부 150: 복호화기

Claims (16)

  1. 메모리에서의 에러 정정 처리 방법에 있어서,
    상기 메모리의 동작 전압에 따라 상기 메모리에 기록할 단위 데이터 중 에러 정정 범위에 해당하는 보호 범위를 적응적으로 설정하는 단계;
    상기 단위 데이터 중 상기 보호 범위에 대응하고 MSB(Most Significant Bit)를 포함하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하는 단계; 및
    상기 단위 데이터를 상기 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 상기 메모리에 기록하는 단계를 포함하고,
    상기 설정하는 단계는 상기 메모리의 동작 전압이 낮아질수록 상기 보호 범위를 좁게 설정하는 에러 정정 처리 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 수행하는 단계는 상기 단위 데이터 중 상기 보호 데이터 이외의 데이터인 비보호 데이터를 0으로 설정하여 상기 에러 정정 인코딩을 수행하는, 에러 정정 처리 방법.
  5. 제 1 항에 있어서,
    상기 에러 정정 인코딩이 수행된 보호 데이터에 대하여 에러 정정 디코딩을 수행하는 복호화기의 제어부로 상기 보호 범위에 대한 정보를 전송하는 단계를 더 포함하는, 에러 정정 처리 방법.
  6. 제 1 항에 있어서,
    상기 메모리에 기록된 단위 데이터를 독출하는 경우, 상기 독출되는 단위 데이터에 매칭된 패리티 데이터 및 상기 보호 범위에 대한 정보를 기초로 상기 에러 정정 인코딩이 수행된 보호 데이터에 대하여 에러 정정 디코딩을 수행하는 단계를 더 포함하는, 에러 정정 처리 방법.
  7. 제 6 항에 있어서, 상기 에러 정정 디코딩을 수행하는 단계는
    상기 패리티 데이터를 기초로 상기 에러 정정 인코딩이 수행된 보호 데이터에 에러가 발생했는지 여부를 체크하는 단계;
    상기 에러 정정 인코딩이 수행된 보호 데이터에 에러가 발생한 경우 상기 에러를 정정하는 단계를 포함하는, 에러 정정 처리 방법.
  8. 제 7 항에 있어서, 상기 정정하는 단계는
    상기 메모리에 기록된 단위 데이터로부터 신드롬(syndrome)을 생성하는 단계;
    상기 생성된 신드롬을 이용하여 상기 에러 정정 인코딩이 수행된 보호 데이터 내 에러 비트의 위치를 검출하는 단계; 및
    상기 에러 비트의 비트 값을 반전시켜 상기 에러 비트를 정정하는 단계를 포함하는, 에러 정정 처리 방법.
  9. 제 7 항에 있어서,
    상기 정정하는 단계에서 상기 에러가 정정된 데이터에 대하여 상기 에러 정정 디코딩을 수행하는 단계; 및
    상기 단위 데이터를 상기 메모리로 전달한 프로세서로 상기 에러 정정 디코딩의 결과 데이터 및 상기 메모리에 기록된 단위 데이터 중 상기 에러 정정 인코딩이 수행된 보호 데이터 이외의 데이터인 비보호 데이터를 전송하는 단계를 더 포함하는, 에러 정정 처리 방법.
  10. 메모리에서의 에러 정정 처리 회로에 있어서,
    상기 메모리의 동작 전압에 따라 상기 메모리에 기록할 단위 데이터 중 에러 정정 범위에 해당하는 보호 범위를 적응적으로 설정하는 보호 범위 설정부;
    상기 단위 데이터 중 상기 보호 범위에 대응하고 MSB(Most Significant Bit)를 포함하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하는 부호화기; 및
    상기 단위 데이터를 상기 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 상기 메모리에 기록하는 기록부를 포함하고,
    상기 보호 범위 설정부는 상기 메모리의 동작 전압이 낮아질수록 상기 보호 범위를 좁게 설정하는 에러 정정 처리 회로.
  11. 제 10 항에 있어서,
    상기 단위 데이터를 상기 메모리로 전달한 프로세서로부터 상기 메모리에 기록된 단위 데이터를 독출하기 위한 독출 신호를 수신하고, 상기 보호 범위 설정부로부터 상기 보호 범위에 대한 정보를 수신하는 통신부;
    상기 독출 신호에 대응하는 단위 데이터 및 상기 독출 신호에 대응하는 단위 데이터에 매칭된 패리티 데이터를 독출하고, 상기 독출된 패리티 데이터 및 상기 보호 범위에 대한 정보를 기초로 상기 에러 정정 인코딩이 수행된 보호 데이터에 대하여 에러 정정 디코딩을 수행하는 복호화기를 더 포함하는, 에러 정정 처리 회로.
  12. 제 11 항에 있어서, 상기 복호화기는 상기 독출된 패리티 데이터를 기초로 상기 에러 정정 인코딩이 수행된 보호 데이터에 에러가 발생했는지 여부를 체크하고, 상기 에러가 발생한 경우 상기 에러를 정정하는, 에러 정정 처리 회로.
  13. 제 12 항에 있어서, 상기 복호화기는
    BCH(Bose-Chaudhuri-Hocquenghem) 코드가 적용되고, 상기 메모리에 기록된 단위 데이터로부터 신드롬(syndrome)을 생성하는 신드롬 생성기;
    상기 BCH 코드가 적용되고, 상기 생성된 신드롬을 이용하여 상기 에러 정정 인코딩이 수행된 보호 데이터 내 에러 비트의 위치를 검출하는 에러 검출기; 및
    상기 에러 비트의 비트 값을 반전시켜 상기 에러 비트를 정정하는 에러 정정기를 포함하는, 에러 정정 처리 회로.
  14. 제 13 항에 있어서,
    상기 신드롬 생성기는 상기 메모리에 기록된 단위 데이터 중 상기 에러 정정 인코딩이 수행된 보호 데이터로부터 상기 신드롬을 생성하고,
    상기 에러 정정 인코딩이 수행된 보호 데이터 이외의 데이터인 비보호 데이터에 대하여 상기 신드롬을 생성하는 동작을 멈추도록 상기 보호 범위에 대한 정보를 기초로 상기 신드롬 생성기를 제어하는 제어부를 더 포함하는, 에러 정정 처리 회로.
  15. 제 13 항에 있어서, 상기 에러 검출기는 벌레캠프-매씨 알고리즘(Berlekamp-Massey algorithm) 및 치엔 탐색 알고리즘(Chien search algorithm)을 이용하여 구현되는 것인, 에러 정정 처리 회로.
  16. 제 15 항에 있어서, 상기 에러 검출기는 상기 BCH 코드의 상기 치엔 탐색 알고리즘을 통해 상기 에러 정정 인코딩이 수행된 보호 데이터 내 상기 에러 비트의 위치를 검출하고,
    상기 메모리에 기록된 단위 데이터 중 상기 에러 정정 인코딩이 수행된 보호 데이터 이외의 데이터인 비보호 데이터에 대하여 상기 에러 비트의 위치를 검출하는 동작을 멈추도록 상기 보호 범위에 대한 정보를 기초로 상기 에러 검출기를 제어하는 제어부를 더 포함하는, 에러 정정 처리 회로.
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