JP2010191761A - メモリ制御装置及び制御方法 - Google Patents
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Abstract
【解決手段】本発明の一態様に係るメモリ制御装置は、ODT(On Die Termination)機能を有する複数のメモリ素子に接続可能なメモリ制御装置であり、診断装置2、メモリ終端抵抗制御部7、ECC回路8を備える。メモリ終端抵抗制御部7は、複数のメモリ素子毎にODTを使用とするか未使用とするかを制御するためのODT制御信号を出力するECC回路8は、複数のメモリ素子から送出されるデータのエラーを検出する。診断装置2は、システム運用中において、ODT使用状況及びエラーの情報に基づいて、複数のメモリ素子のODT使用設定を切り換える。
【選択図】図1
Description
2 診断装置
3 メモリ素子
4 診断インタフェース制御部
5 CPUインタフェース制御部
6 メモリコマンド制御部
7 メモリ終端抵抗制御部
8 ECC回路
9 メモリデータ制御部
31、・・・、3n メモリ素子
71 ODT信号生成回路
REG1−1、・・・、REGn−1 フリップフロップ(F/F)
REG フリップフロップ
Claims (5)
- ODT(On Die Termination)機能を有する複数のメモリ素子に接続可能なメモリ制御装置であって、
前記複数のメモリ素子毎にODTを使用とするか未使用とするかを制御するためのODT制御信号を出力するメモリ終端抵抗制御部と、
前記複数のメモリ素子から送出されるデータのエラーを検出するエラー検出部と、
前記複数のメモリのシステム運用中において、前記複数のメモリ素子のODT使用状況及び前記エラーの情報に基づいて、前記複数のメモリ素子のODT使用設定を切り換える診断装置と、
を備えるメモリ制御装置。 - 前記診断装置は、ODT未使用のメモリ素子で訂正可能エラーが発生した場合、当該訂正可能エラーが伝送線路起因のエラーであるか否かを診断し、
前記訂正可能エラーが伝送線路起因のエラーであると判断された場合に、前記メモリ終端抵抗制御部に対し、当該訂正可能エラーが発生したメモリ素子のODTを使用する設定に切り換えることを特徴とする請求項1に記載のメモリ制御装置。 - 前記複数のメモリ素子のそれぞれと接続される複数の配線をさらに備え、
前記複数の配線の長さはそれぞれ物理的に異なることを特徴とする請求項1又は2に記載のメモリ制御装置。 - ODT(On Die Termination)機能を有する複数のメモリ素子の制御方法であって、
前記複数のメモリ素子から送出されるデータのエラーを検出し、
前記複数のメモリのシステム運用中において、前記複数のメモリ素子のODT使用状況及び前記エラーの情報に基づいて、前記複数のメモリ素子のODT使用設定を切り換える
制御方法。 - 前記ODT使用状況が未使用のメモリ素子で訂正可能エラーが発生した場合、当該訂正可能エラーが伝送線路起因のエラーであるか否かを診断し、
前記訂正可能エラーが伝送線路起因のエラーであると判断された場合に、当該訂正可能エラーが発生したメモリ素子のODTを使用する設定に切り換えることを特徴とする請求項4に記載の制御方法。
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