JP4179883B2

JP4179883B2 - 終端抵抗装置、データ伝送装置及び終端抵抗回路の検査方法

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Publication number: JP4179883B2
Application number: JP2003001737A
Authority: JP
Inventors: 秀望中島; 正和栗栖
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
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Filing date: 2003-01-08
Publication date: 2008-11-12
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Description

【０００１】
【発明の属する技術分野】
本発明は、終端抵抗装置、データ伝送装置、及び終端抵抗回路の検査方法に関する。
【０００２】
【従来の技術】
ＩＴ（Information Technology）技術の急速な進歩に従い、伝送路を通信されるデータの伝送速度は、ますます高速化が進んでいる。又、ユーザの様々の要求にこたえるため、コンピュータもしくはコンピュータ・ネットワークの使用態様に応じて、伝送路に接続される機器の種類あるいは数は変化する。そのため、伝送路に接続されるいくつかのタイプの装置には、伝送路と各装置とのインピーダンス整合を行うための可変終端抵抗装置が接続されるものが知られている。伝送路に接続される装置は、例えば、複数のパーソナルコンピュータ（ＰＣ）である。コンピュータ間の接続に使用されるシリアル又はパラレルインタフェースについてはいくつかの規格が知られている。各コンピュータは規格従った入出力インタフェース回路を備え、入出力インタフェース回路間でデータの通信が行われる。
【０００３】
いくつかのタイプの入出力インタフェース回路は、インピーダンス整合用の可変終端抵抗回路が実装された入出力バッファを備えている。終端抵抗回路の抵抗値を調節することによって、高速データ通信において、通信用ＩＣと伝送路とのインピーダンス不整合による、伝送信号の多重反射、及びそれに起因する伝送信号の波形歪及び伝送エラーの発生を抑制することができる。あるいは、伝送路に接続される装置の数が変わることにより引き起こされる伝送路の負荷変化に従って、終端抵抗回路の抵抗値を調整することによって、伝送路上のインピーダンス不整合を解消することができる。
【０００４】
あるいは、内部バス配線の両端に終端抵抗装置が接続されている、コンピュータが知られている（特許文献１参照）。終端抵抗装置には、バス配線の特性インピーダンスと同値の抵抗装置が使用される。終端抵抗装置は、出力した信号がバス配線の両端で反射し、反射した信号と出力した信号との重ね合わせにより信号の波形歪みが発生することを防止する。これにより、波形歪みによりデータの誤伝送を防止することができる。バスには、ユーザの要求に従って、様々な数あるいは種類の基板が接続される。接続される基板が変化することによってバス配線のインピーダンスは変化する。終端抵抗装置は、その抵抗値を変化することによって、接続される基板に対応して伝送路のインピーダンス不整合を抑えることができる。
【０００５】
上記のように、伝送回路上に接続される抵抗値可変タイプの終端抵抗装置として、ビットを切り替えることで、終端値を調整する終端抵抗装置が知られている。図５は、典型的なビット切り替えタイプ終端抵抗装置の概略を示す構成図である。図５の終端抵抗装置は、入出力バッファ回路の受信回路に実装された例である。図５において、５０１は伝送路上のインピーダンス整合を行う終端抵抗回路、５０２は伝送路からのデータを受信する受信ドライバ、５０３は終端抵抗回路へ制御信号を送信するデコーダ回路、５０４はデコード回路に制御命令を入力するためのビット制御用端子である。終端抵抗回路５０１は、並列に接続された複数の抵抗要素を備えており、各抵抗要素は制御端子を備えている。制御端子への入力制御信号により、抵抗要素のＯＮ／ＯＦＦが制御される。各制御端子はデコーダ回路５０３に接続されており、デコーダ回路５０３からの制御信号によって、終端抵抗回路５０１の抵抗値が決定される。
【０００６】
終端抵抗回路５０１を含む装置の製造において、終端抵抗回路５０１が規格内に入っていることを検査する必要がある。上記従来の終端抵抗装置の検査は、例えば、以下の工程によって実行される。まず、ビット制御用端子から、一つの抵抗要素、例えば初段の抵抗要素をＯＮにする命令が入力される。デコーダ回路５０３がその命令をデコード処理し、終端抵抗回路５０１に制御信号を送る。終端抵抗回路５０１の初段の抵抗要素のみがＯＮに設定され、他の抵抗要素はＯＦＦに設定される。この状態の終端抵抗回路５０１の抵抗値が測定される。測定された抵抗値が規格内にあるかが決定される。
【０００７】
次に、初段の抵抗要素に加えて、他の抵抗要素、例えば２段目の抵抗要素をＯＮに設定する命令が、ビット制御用端子５０４からデコーダ回路５０３に入力される。終端抵抗回路５０１の初段及び２段目の抵抗要素がＯＮに設定され、他の抵抗要素はＯＦＦ状態に設定される。この状態の終端抵抗回路５０１の抵抗値が測定され、測定された抵抗値が規格内にあるかが決定される。同様の工程が順次繰り返され、ＯＮに設定する抵抗要素を一つずつ増やしてくことによって、各ステップの終端抵抗の抵抗値が測定される。
【０００８】
このように、従来の検査方法はＯＮに設定する抵抗要素を増やすことによって、終端抵抗回路の抵抗値が規格内に入っているかを検査する。従って、終端抵抗回路の抵抗値の測定が、測定誤差の影響を受けやすい。又、検査のための信号を、デコーダ回路を介して終端抵抗回路に入力するため、デコーダ回路にある欠陥と、終端抵抗回路にある欠陥を判別することが困難である。
【０００９】
ところで、回路基板の修正を行わずに入力信号波形の調整を行うことができる入力回路が知られている。この回路は、プルアップ電源と入力端子との間に複数群のプルアップ抵抗およびプルアップ用スイッチング素子の直列回路を並列に接続し、プルダウン電源と入力端子との間に複数群のプルダウン抵抗およびプルダウン用スイッチング素子の直列回路を並列に接続し、プルアップ用スイッチング素子およびプルダウン用スイッチング素子のオンオフを制御する制御回路を設けている（特許文献２参照）。
【００１０】
【特許文献１】
特開平１０−１９８４７３号公報
【００１１】
【特許文献２】
特開平８−１６２９３０号公報
【００１２】
【発明が解決しようとする課題】
本発明は上記従来技術に鑑みてなされたものであって、その一つの目的は、検査精度を向上する、終端抵抗装置、データ伝送装置及び終端抵抗回路の検査方法を提供することである。
【００１３】
本発明に係る終端抵抗装置は、複数の抵抗要素を有し、選択される前記抵抗要素の数に応じて抵抗値を変更する終端抵抗回路と、第１選択データにより前記複数の抵抗要素からＮ（Ｎは１以上の整数）個の前記抵抗要素を選択する検査用選択回路であって、検査時には前記抵抗要素をＮ個ずつ順次選択する検査用選択回路とを備え、前記検査時には前記選択されたＮ個ずつの前記抵抗要素の単位で抵抗値を検査するものである。この構成を有することによって、終端抵抗回路の抵抗値を効果的に検査することができる。
【００１４】
上記終端抵抗装置はさらに、前記終端抵抗回路の抵抗値を制御する制御信号を出力する制御回路を備え、前記検査用選択回路は、前記制御回路と前記終端抵抗回路に回路的に接続され、前記制御回路からの制御信号もしくは前記検査信号を、前記終端抵抗回路に選択的に出力する、ことが好ましい。この構成を有することによって、検査信号と制御信号を効果的に終端抵抗回路へ伝送することができる。さらに、前記検査用選択回路は、前記制御回路を検査するために、前記制御回路から入力された信号を検査用出力に出力可能であることが好ましい。この構成を有することによって、制御回路の欠陥と終端抵抗回路の欠陥を識別することができる。検査用選択回路は、複数のフリップ・フロップ回路を備えるＭＵＸＳＣＡＮＦＦ回路であることが好ましい。この構成を有することによって、効果的に制御回路と終端抵抗回路を検査することができる。
【００１５】
上記終端抵抗装置において、前記検査用選択回路は、前記複数の抵抗要素のうち、異なる抵抗要素を順次選択する検査信号を出力することが好ましい。この構成を有することによって、終端抵抗回路の抵抗値を効果的に検査することができる。
【００１６】
上記終端抵抗装置において、前記検査信号は、前記複数の抵抗要素のうちの一つもしくは２つの抵抗要素を順次選択してＯＮ状態に設定する、ことが好ましい。この構成を有することによって、終端抵抗回路の抵抗値を効果的に検査することができる。
【００１７】
本発明に係るデータ伝送装置は、伝送路に回路的に接続される終端抵抗装置を有する、データ伝送装置であって、前記終端抵抗装置は、複数の抵抗要素を備え、前記複数の抵抗要素を制御することによって終端抵抗値を変更することができる終端抵抗回路と、前記複数の抵抗要素のうちの一つもしくは複数の抵抗要素を、順次選択する検査信号を出力可能な検査用選択回路と、を有するものである。
【００１８】
上記データ伝送装置は、さらに、データを送信する送信部と、データを受信する送信部とを備え、前記送信部及び受信部の少なくとも一方は、前記終端抵抗回路を備えている、ことができる。
【００１９】
本発明に係る検査方法は、複数の抵抗要素を備え、前記複数の抵抗要素を制御することによって終端抵抗値を変更することができる終端抵抗回路の検査方法であって、（ａ）前記複数の抵抗要素の内の１つもしくは複数の抵抗要素を選択するステップと、（ｂ）前記選択された抵抗要素の抵抗値を検出するステップと、（ｃ）前記選択された抵抗要素とは異なる１つもしくは複数の抵抗要素を選択するステップと、（ｄ）前記ステップにおいて選択された抵抗要素の抵抗値を検出するステップと、を有するものである。この構成を有することによって、終端抵抗回路の抵抗値を効果的に検査することができる。
【００２０】
上記検査方法において、前記ステップ（ｃ）（ｄ）を繰り返して、前記終端抵抗回路の全ての抵抗要素について抵抗値を検出することが好ましい。あるいは、抵抗値の検出において、一つの抵抗要素もしくは２つの抵抗要素ずつ、前記複数の抵抗要素から選択されることが好ましい。
【００２１】
上記検査方法は、抵抗値の検出において、２つの抵抗要素ずつ前記複数の抵抗要素から選択し、検出された抵抗値と所定の値とを比較することによって、抵抗要素の欠陥を検出するステップをさらに有することができる。この構成を有することによって、抵抗要素の欠陥を検出することができる。
【００２２】
上記検査方法において、さらに、前記終端抵抗回路の抵抗値を制御する制御回路のための検査と前記終端抵抗回路の検査を選択するステップと、前記制御回路の検査が選択された場合、制御回路からの出力信号を検査するステップと、を有することが好ましい。この構成を有することによって、終端抵抗回路と制御回路の欠陥を識別することができる。
【００２３】
【発明の実施の形態】
本発明を適用可能な実施の形態を以下に説明する。以下の説明は、本発明の実施形態を説明するものであって、本発明の範囲が以下の形態に限定されるものではない。当業者は、本発明の範囲において、必要もしくは可能な変更、変換、追加もしくは省略を、以下の実施形態について行うことができる。又、以下の記載は、説明の明確化のため、実際の構成から、適宜、簡略もしくは変形がなされている。
【００２４】
実施の形態１．
図１は、本形態における終端抵抗装置１００の概略を示す構成図である。図１は、入出力回路の受信部に終端抵抗装置が実装された例を示している。図１において、１０１は複数の抵抗要素１０２を有する数ビット制御の終端抵抗回路、１０３は終端抵抗回路１０１の検査用選択回路、１０４は実装時に、終端抵抗回路１０１の抵抗値を制御するデコーダ回路である。デコーダ回路１０４と終端抵抗回路１０１との間に、検査用選択回路１０３が回路的に接続されている。デコーダ回路１０４からの制御信号は、検査用選択回路１０３を介して抵抗回路１０１に入力される。
【００２５】
終端抵抗回路１０１は、並列に接続された複数の抵抗要素１０２を備えている。各抵抗要素１０２は、その一端が伝送路への接続端子１０５に接続され、他端が接続端子１０６に接続される。１０９は受信ドライバである。各抵抗要素１０２が、１ビットの抵抗要素に相当する。各抵抗要素１０２は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、あるいは、ＭＯＳＦＥＴとＷＳｉ抵抗等を利用して形成することができる。
【００２６】
各抵抗要素１０２は抵抗値をＯＮ／ＯＦＦするための制御端子１０７を有しており、この制御端子１０７への入力信号によって、各抵抗要素１０２のＯＮ／ＯＦＦを制御することができる。１ビットの抵抗値は、例えば、約２ＫΩ程度とすることができる。各抵抗要素１０２の制御端子１０７は、検査用選択回路１０３に接続されている。ＯＮに設定される抵抗要素の数を変化することによって、終端抵抗回路１０１の終端抵抗値を変更することができる。
【００２７】
選択回路１０３は、複数のマックス・スキャン・フリップ・フロップ１０８（以下、ＭＵＸＳＣＡＮＦＦと称される）を備えている。以下、選択回路１０３は、ＭＵＸＳＣＡＮＦＦ回路として参照される。ＭＵＸＳＣＡＮＦＦ回路１０３は、クロック入力、モード変換入力、スキャン入力、スキャン出力、デコーダ回路からの入力、及び終端抵抗回路１０１への出力を備えている。クロック入力には、クロック信号が入力される。モード変換入力にはモード変換信号が入力される。ＭＵＸＳＣＡＮＦＦ回路１０３はスキャン・モードとデコーダ値入力モードとを有している。ＭＵＸＳＣＡＮＦＦ回路１０３は、設定モードに従って、デコーダ回路１０４からの出力、あるいは、スキャン入力を選択的に出力することができる。
【００２８】
例えば、モード変換入力への入力値が０の場合にデコーダ値入力モードに設定され、入力値が１の場合にスキャン・モードに設定されることができる。スキャン・モードにおいては、ＭＵＸＳＣＡＮＦＦ回路１０３に入力されたスキャン信号が、終端抵抗回路１０１に伝達される。デコーダ値入力モードにおいて、デコーダ回路１０４から入力された制御信号が、ＭＵＸＳＣＡＮＦＦ回路１０３を介して終端抵抗回路１０１に伝達される。
【００２９】
フリップ・フロップ１０８は、スキャン入力Ｄ１、デコーダ値入力Ｄ０、クロック入力ＣＬ、モード変換入力Ａ、出力Ｑを有している。それぞれのフリップ・フロップのデコーダ値入力は、デコーダ回路１０４のそれぞれの出力に接続されている。各フリップ・フロップのクロック入力には、ＭＵＸＳＣＡＮＦＦ回路１０３のクロック入力を介してクロック信号が入力される。ＭＵＸＳＣＡＮＦＦ回路１０３のフリップ・フロップ１０８は、チェーン状に接続されている。従って、ＭＵＸＳＣＡＮＦＦ回路１０３を構成する。
【００３０】
各フリップ・フロップ１０８の出力Ｑが次段のフリップ・フロップ１０８のスキャン入力Ｄ１に接続されている。最終段のフリップ・フロップの出力Ｑはスキャン出力に相当する。それぞれのフリップ・フロップの出力Ｑは、終端抵抗回路の各抵抗要素１０２の制御入力１０７に接続されている。本形態におけるＭＵＸＳＣＡＮＦＦ回路の各フリップ・フロップ１０８は、Ｄ型フリップ・フロップの入力の前にスキャンＭＵＸを備える構成と考えることができる。スキャンＭＵＸへの入力が、モード変換入力Ａへの制御信号によって選択される。各フリップ・フロップ１０８は、モード変換入力Ａが“０”の場合に入力Ｄ０を選択し、モード変換入力Ａが“１”の場合に入力Ｄ１を選択する。
【００３１】
デコーダ回路１０４は、ビット制御用端子からの入力データをデコードし、制御信号を終端抵抗回路へ出力する。デコーダ回路１０４からの制御信号によって、終端抵抗回路１０１の抵抗値が制御される。ＭＵＸＳＣＡＮＦＦ回路１０３がデコーダ値入力モードにある場合、デコーダ回路１０４からの出力信号が、ＭＵＸＳＣＡＮＦＦ回路１０３を介して終端抵抗回路１０１に入力される。特定の装置への実装時においては、例えば、装置のコントローラ部からの命令がデコーダに入力され、デコードされる。
【００３２】
デコーダ回路１０４による終端抵抗回路１０１の抵抗値制御は、以下のように説明される。実装時において、ＭＵＸＳＣＡＮＦＦ回路１０３はデコーダ値入力モードに設定される。デコーダ回路１０４からの数ビット制御信号の各ビット信号が、各フリップ・フロップ１０８のデコーダ値入力に入力される。クロック信号がＭＵＸＳＣＡＮＦＦ回路１０３に入力され、各フリップ・フロップ１０８からの出力Ｑがデコーダ値に設定される。各フリップ・フロップ１０８からの出力信号が各抵抗要素１０２に入力され、デコーダ値に従って各抵抗要素１０２のＯＮ／ＯＦＦ状態が設定される。
【００３３】
本形態における、終端抵抗回路の検査方法について説明する。例えば、終端抵抗回路が製造規格に入っているか否かを検査する。本形態の検査方法は、図４を参照して、選択回路としてのＭＵＸＳＣＡＮＦＦ回路を検査用のスキャン・モードに設定し（Ｓ４０１）、スキャン入力及び／もしくはクロック入力に検査信号を入力する（Ｓ４０２）。これによって、特定の１ビットのみ抵抗要素をＯＮに設定する。このＯＮに設定された抵抗要素の抵抗値を検出することによって、１ビットの抵抗要素が製造規格内かを検査する（Ｓ４０３）。各１ビットの抵抗要素を順次選択し、１ビット抵抗要素ずつ検査を行うことによって、全ての抵抗要素を検査する。
【００３４】
ＭＵＸＳＣＡＮＦＦ回路１０３のモード変換入力に１が入力され、ＭＵＸＳＣＡＮＦＦ回路１０３がスキャン・モードに設定される。モード変換信号は各フリップ・フロップ１０８のモード変換入力Ａに入力され、各フリップ・フロップ１０８がスキャン・モードに変換される。スキャン入力にスキャン信号を入力し、数ビットからなる終端抵抗回路において、１ビットの抵抗要素のみをＯＮに設定する。
【００３５】
初期状態において、各フリップ・フロップはリセット状態に設定されており、各フリップ・フロップからの出力は“Ｌ”である。ＭＵＸＳＣＡＮＦＦ回路１０３のスキャン入力に“Ｈ”を入力し、クロック入力にクロック信号を一回入力する。初段のフリップ・フロップの出力Ｑは“Ｈ”を出力し、後段の他のフリップ・フロップの出力Ｑは“Ｌ”を出力する。各フリップ・フロップ１０８の出力Ｑは終端抵抗回路の各抵抗要素１０２の制御端子に入力されているので、初段のフリップ・フロップからの出力が入力される抵抗要素はＯＮに設定される。他の抵抗要素はＯＦＦに設定されている。終端抵抗回路１０１の端子１０５及び１０６に抵抗検査信号を入力し、ＯＮに設定された１ビットの抵抗要素の抵抗値を検出する。検出された値が製造規格範囲内にあることが検査される。
【００３６】
次に、２ビット目の抵抗要素の検査について説明する。２ビット目の抵抗要素の検査のために、ＭＵＸＳＣＡＮＦＦ回路１０３のスキャン入力にスキャン信号“Ｌ”を入力が入力される。続いて、クロック入力にクロック信号が１回入力される。前ステップにおいて、初段のフリップ・フロップの出力Ｑは“Ｈ”であったので、２段目のフリップ・フロップの出力Ｑは“Ｈ”に設定される。初段を含む他の段のフリップ・フロップの出力Ｑは、“Ｌ”に設定される。
【００３７】
２段目のフリップ・フロップからの出力が入力される抵抗要素、つまり２ビット目の抵抗要素、はＯＮに設定される。他の抵抗要素はＯＦＦに設定されている。終端抵抗の１ビット目の検査と同様に、終端抵抗回路１０１の端子１０５及び１０６に抵抗検査信号を入力し、ＯＮに設定された１ビットの抵抗要素の抵抗値を検出する。検出された値が製造規格範囲内にあることが検査される。
【００３８】
上記の工程を繰り返すことによって、全ての抵抗要素１０２について検査を行うことができる。このように、本形態の検査方式によって、終端抵抗回路の各１ビットの抵抗要素の抵抗値が、それぞれ製造規格に入っているかを検査することができる。
【００３９】
本形態の検査回路、もしくは検査工程は、終端抵抗が規格値に入っているか否かの検査において、測定誤差の影響を小さくすることができる。例えば、１ビットの抵抗要素が２ＫΩであり、製造規格が±２％以内である場合、要求される測定精度は±４０Ω以内である。この測定精度は誤差が生じにくい範囲である。上に記載した従来の検査方法においては、ＯＮに設定する抵抗要素を増やしていきながら終端抵抗値が規格内に入っているかを検査する。このため、従来の検査方法は、終端抵抗の測定時に測定誤差の影響を受けやすい。
【００４０】
具体的例を参照して、従来の検査方法と本形態の検査方法を比較する。終端抵抗回路が、４０個の２ＫΩの抵抗要素から構成されているケースが例として説明される。終端抵抗回路１０１の終端抵抗値は５０Ωである。３９個の抵抗要素の抵抗値は５１．２Ωである。４０個の抵抗要素の抵抗値と３９個の抵抗要素の抵抗値との差は、約１％に過ぎない。これは、従来の検査方法は、４０個目の抵抗要素が製造規格に入っているか否かの検査を、１％以内の測定精度で調べる必要があることを意味する。
【００４１】
従来の検査方式は、終端抵抗値を検査するために、ＯＮに設定する抵抗要素を順次増やしていく。ＯＮの抵抗要素が増えるにつれて終端抵抗値の変化量が小さくなるため、従来の検査方法は測定誤差の影響を受けやすく、製造規格内に抵抗回路が入っているかを決定することが困難である。一方、本形態の検査方法は、上に説明したように、１ビット抵抗要素ごとに抵抗値の検査を行うので、測定誤差の影響を受けにくく、終端抵抗回路を正確に検査することができる。又、フリップ・フロップを利用することによって、検査時に、抵抗要素をＯＮ／ＯＦＦする信号によって発生するグリッジノイズを防ぐことができる。
【００４２】
尚、検査する１ビットの抵抗要素は、任意の順番で選択することができる。その場合、当業者にとって自明であるように、ＭＵＸＳＣＡＮＦＦ回路へのスキャン信号とクロック信号を適宜選択することによって、任意の１ビット抵抗要素をＯＮ状態に設定することが可能である。本形態の検査は、検査の必要なビット抵抗要素を順次選択して行えばよい。
【００４３】
デコーダ回路１０４の検査について説明する。デコーダ回路１０４の検査は、例えば、終端抵抗回路１０１の検査を行う前に、実行することができる。デコーダ回路と終端抵抗回路の検査順番に関しては、検査工程において適宜選択することができるものであって、上記順番に限られるものではない。例えば、終端抵抗回路１０１の検査が終了した後に、デコーダ回路１０４の検査を行うことができる。尚、検査工程の変化に従って、ＭＵＸＳＣＡＮＦＦ回路１０３やデコーダ回路１０４に入力される検査信号が、本明細書で具体的に説明されているものから変化することは、当業者であれば容易に理解できるものである。
【００４４】
デコーダ回路の検査方法の一例を説明する。デコーダ回路１０４の検査は、デコーダ回路１０４からの出力信号を、ＭＵＸＳＣＡＮＦＦ回路のスキャン出力に出力することによって行うことができる。最初に、デコーダ値入力モードに設定するため、ＭＵＸＳＣＡＮＦＦ回路１０３のモード変換入力に、デコーダ値入力モードを選択する制御信号“０”が入力される。ＭＵＸＳＣＡＮＦＦ回路の各フリップ・フロップ１０８は、前もってリセットされており、各出力Ｑは“Ｌ”である。デコーダ回路１０４が、ビット制御端子からの命令に従って、特定のビットのみが“ＯＮ”である信号を出力する。
【００４５】
デコーダ回路１０４からの信号はＭＵＸＳＣＡＮＦＦ回路１０３に入力される。ＭＵＸＳＣＡＮＦＦ回路１０３のクロック入力にクロック信号が１回入力される。制御信号が“ＯＮ”であるビットに対応するフリップ・フロップの出力のみが“Ｈ”となり、他のフリップ・フロップの出力は“Ｌ”である。次に、ＭＵＸＳＣＡＮＦＦ回路１０３のクロックに入力にクロック信号が入力される。クロック信号を複数回入力することによって、スキャン出力から、チェーン接続されたフリップ・フロップ１０８の各出力が、順次、出力される。
【００４６】
スキャン出力からの出力は、ＯＮの制御信号が入力されたフリップ・フロップに対応する出力が“Ｈ”であり、他のフリップ・フロップに対応する出力は“Ｌ”となる。以上の動作によって、デコーダ回路１０４から、正確に制御信号が出力されていることを検査することができる。デコーダ回路１０４からの他の制御信号についても、同様に検査を行うことができる。
【００４７】
以上のように、本形態の終端抵抗装置は、終端抵抗回路の検査と独立して、デコーダ回路の検査を行うことができる。これにより、終端抵抗回路の欠陥とデコーダ回路の欠陥を判別することが可能となる。
【００４８】
実施の形態２．
本形態の検査方法は、２ビットずつの抵抗要素を順次選択することによって、２ビットずつの抵抗要素を検査する。基本工程は、検査される抵抗要素のビット数の違いを除いて、１ビットずつの抵抗要素検査を同様である。本形態の回路構成は、図２に示されるように、実施の形態１と同様であり、回路構成についての説明は省略される。本形態の検査方法について、図２を参照して説明する。ＭＵＸＳＣＡＮＦＦ回路１０３のモード変換入力に１が入力され、ＭＵＸＳＣＡＮＦＦ回路１０３がスキャン・モードに設定される。スキャン入力にスキャン信号を入力し、数ビットからなる終端抵抗回路において、特定の２ビットの抵抗要素をＯＮに設定する。
【００４９】
初期状態において、各フリップ・フロップ１０８はリセット状態に設定されており、各フリップ・フロップからの出力は“Ｌ”である。ＭＵＸＳＣＡＮＦＦ回路１０３のスキャン入力に“Ｈ”を入力し、クロック入力にクロック信号を一回入力する。初段のフリップ・フロップの出力Ｑは“Ｈ”を出力し、後段の他のフリップ・フロップの出力Ｑは“Ｌ”を出力する。さらに、スキャン入力に“Ｈ”を入力し、クロック入力にクロック信号を一回入力する。
【００５０】
初段及び第２段目のフリップ・フロップの出力Ｑは“Ｈ”を出力し、後段の他のフリップ・フロップの出力Ｑは“Ｌ”を出力する。各フリップ・フロップ１０８の出力Ｑは終端抵抗回路の抵抗要素１０２の制御端子に入力されているので、初段及び２段目のフリップ・フロップからの出力が入力される抵抗要素２０１、２０２はＯＮに設定される。他の抵抗要素はＯＦＦに設定されている。終端抵抗回路の端子１０５と１０６に抵抗値検査信号を入力し、ＯＮに設定された２ビットの抵抗の抵抗値を検出する。
【００５１】
連続する任意の２ビットの抵抗要素をＯＮ状態に設定するためには、又、上記動作において、第２回目の“Ｈ”信号を入力した後に、クロック信号を適切な回数入力することによって、任意の連続する２ビットの抵抗要素をＯＮ状態に設定することができる。当業者にとって自明であるように、スキャン入力に入力する“Ｈ”信号とクロック信号の順番及び回数を適切に選択することによって、終端抵抗回路の任意の２ビットの抵抗要素をＯＮに設定することができる。
【００５２】
２ビットの抵抗要素の抵抗値の測定について説明する。例えば、抵抗要素の製造バラツキの規格を±３０％以内であるとする。１ビットの抵抗値を２ＫΩとすると、１ビットの抵抗要素の製造許容値は、１．４〜２．６ＫΩである。２ビットずつ抵抗値を測定する場合、製造許容範囲は０．７〜１．３ＫΩである。抵抗値の検査においては、ＯＮに設定された２ビットの抵抗要素の抵抗値が、０．７〜１．３ＫΩにあるかが検査される。
【００５３】
２ビットの抵抗要素の内、例えば、１ビットの抵抗要素２０２が故障しているケースを考える。測定される抵抗値は１ビットの抵抗値１．４〜２．６ＫΩとなる。これによって、１ビットの抵抗要素２０２が故障していることを判別することができる。つまり、検出された抵抗値が、所定の値よりも大きい場合、いずれか一方の抵抗要素が故障していることを検出することができる。このように、検出された２ビット抵抗要素の抵抗値を所定の値と比較し、その比較結果に基づいて、一つの抵抗要素が故障しているか否かを決定することができる。又、２ビットずつ抵抗要素の検査を行うことによって、検査時間を短縮することが可能となる。尚、３ビット以上の抵抗要素ごとに、終端抵抗回路の抵抗値を検査することが可能である。
【００５４】
その他の形態．
図３は、本発明の終端抵抗装置を適用した、データ伝送装置の一例である入出力回路の論理構成の概略を示す機能ブロック図である。図３において、３０１、３０２それぞれ、例えばコンピュータに実装される入出力回路であって、伝送路３０３によって通信可能に接続されている。３０４、３０５は伝送路にデータを送信する送信部、３０６、３０７は伝送路からのデータを受信する受信部である。３１０、３１１は受信部に実装された終端抵抗回路であり、送信部にも出力バッファに内蔵されている。
【００５５】
３１２、３１３は、終端抵抗回路を制御する終端抵抗回路制御部である。３１４、３１５は入出力回路内の内部回路である。終端抵抗制御部３１２、３１３は、終端抵抗回路に対して、抵抗値を決定するための制御信号、もしくは抵抗値を検査するための検査信号を入力することができる。終端抵抗制御部３１２、３１３は、各終端抵抗回路に対応した、検査用選択回路と、デコーダ回路とを含んでいる。検査用選択回路と、デコーダ回路は実施の形態１において説明された構成を有することができる。
【００５６】
内部回路３１４、３１５から入力された命令に従って、終端抵抗制御部３１２、３１３は、検査時に終端抵抗回路へ検査信号を出力し、実装時に終端抵抗値を制御する制御信号を出力することができる。終端抵抗値は、伝送路のインピーダンス不整合を解消するように、適切な値が設定される。終端抵抗値は、例えば、伝送エラーを検出することによって調節することができる。入出力回路３０１、３０２は、終端抵抗値が適切に設定された状態で、互いにデータの通信を行う。各データ送信部３０４と３０５は、内部回路からの送信命令に従い、内部回路から受け取ったデータを、伝送路を介して他方の入出力回路に送信する。
【００５７】
各データ受信部３０６、３０７は、伝送路を介して受信したデータをそれぞれの対応する内部回路に送る。尚、本発明の終端抵抗装置は、上記入出力装置の他の様々なデータ伝送装置に適用することができる。例えば、コンピュータのマザーボード上のバス伝送装置の終端抵抗回路として、本発明の終端抵抗装置を使用することが可能である。
【００５８】
【発明の効果】
本発明は、終端抵抗回路の抵抗要素を選択的に検査することによって、終端抵抗回路の検査精度を向上することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る終端抵抗装置の概略構成を示す、ブロック図である。
【図２】実施の形態２に係る終端抵抗装置の概略構成を示す、ブロック図である。
【図３】その他の形態に係る入出力装置の概略構成を示す、ブロック図である。
【図４】実施の形態１に係る終端抵抗装置の検査方法を説明するフロー図である。
【図５】従来の終端抵抗装置の概略構成を示す、ブロック図である。
【符号の説明】
１０１終端抵抗回路、１０２抵抗要素、１０３ＭＵＸＳＣＡＮＦＦ回路、１０４デコーダ回路、１０５、１０６伝送路への接続端子、１０７制御端子、１０８フリップ・フロップ、１０９受信ドライバ

Claims

複数の抵抗要素を有し、選択される前記抵抗要素の数に応じて抵抗値を変更する終端抵抗回路と、
第１選択データにより前記複数の抵抗要素からＮ（Ｎは１以上の整数）個の前記抵抗要素を選択する検査用選択回路であって、検査時には前記抵抗要素をＮ個ずつ順次選択する検査用選択回路とを備え、前記検査時には前記選択されたＮ個ずつの前記抵抗要素の単位で抵抗値を検査する終端抵抗装置。
前記終端抵抗装置はさらに、前記終端抵抗回路の抵抗値を制御する第２選択データを出力する制御回路を備え、
前記検査用選択回路は、前記制御回路と前記終端抵抗回路に回路的に接続され、前記第１選択データもしくは前記制御回路からの第２選択データを、前記終端抵抗回路に選択的に出力する、
請求項１に記載の終端抵抗装置。
前記検査用選択回路は、前記複数の抵抗要素のうち、異なる抵抗要素を順次選択する第１選択データが入力される、請求項１に記載の終端抵抗装置。
前記検査用選択回路は、前記制御回路を検査するために、前記制御回路から入力された信号を検査用出力に出力可能な、請求項２に記載の終端抵抗装置。
前記検査用選択回路は、複数のフリップ・フロップ回路を備えるＭＵＸＳＣＡＮＦＦ回路である、請求項４に記載の終端抵抗装置。
前記検査用選択回路は、前記複数の抵抗要素からＮ（Ｎは１以上の整数）個の前記抵抗要素を選択して、選択された前記抵抗要素をＯＮ状態に設定する、請求項１に記載の終端抵抗装置。
前記終端抵抗回路は制御ノードが活性状態において所望の抵抗値を示す前記複数の抵抗要素を備え、
前記検査用選択回路は前記抵抗要素の有する前記制御ノードのそれぞれに接続された第１出力ノード群と、前記第１選択データがシリアルに入力される第１入力ノード群と、第２選択データがパラレルにそれぞれ入力される第２入力ノード群と、モード信号が入力されるモードノード群と、を有し、
前記モード信号が第１信号レベルで、前記第１入力ノード群にシリアルに入力される前記第１選択データに応じて、前記第１出力ノード群から前記抵抗要素の有する前記制御ノードのそれぞれに出力される選択信号を生成し、
前記モード信号が第２信号レベルで、前記第２入力ノード群にパラレルに入力される前記第２選択データに応じて、前記選択信号を生成する請求項１に記載の終端抵抗装置。
前記検査用選択回路は、前記第２選択データをシリアルに出力する第２出力ノードを更に備え、
前記モード信号が前記第２信号レベルから前記第１信号レベルに切り替わると、前記第２信号レベルにおいて入力された前記第２選択データに応じて、前記第１出力ノード群から前記抵抗素子の有する前記制御ノードのそれぞれに出力される選択信号を生成すると共に、前記第２選択データを前記第２出力ノードから前記検査用選択回路の外部に出力する請求項７記載の終端抵抗装置。
請求項１記載の終端抵抗装置を有し、前記終端抵抗装置が伝送路に回路的に接続される
データ伝送装置。
前記データ伝送装置は、さらに、
データを送信する送信部と、データを受信する受信部とを備え、
前記送信部及び受信部の少なくとも一方は、前記終端抵抗回路を備えている、
請求項９に記載のデータ伝送装置。
複数の抵抗要素を有し、選択される前記抵抗要素の数に応じて抵抗値を変更する終端抵抗回路の検査方法であって、
（ａ）前記複数の抵抗要素の内のＮ個（Ｎは１以上の整数）の抵抗要素を選択するステップと、
（ｂ）前記選択された抵抗要素の抵抗値を検出するステップと、
（ｃ）前記選択された抵抗要素とは異なるＮ個（Ｎは１以上の整数）の抵抗要素を選択するステップと、
（ｄ）前記ステップにおいて選択された抵抗要素の抵抗値を検出するステップと、
を有する、終端抵抗回路の検査方法。
前記ステップ（ｃ）（ｄ）を繰り返して、前記終端抵抗回路の全ての抵抗要素について抵抗値を検出する、請求項１１に記載の方法。
前記抵抗要素を選択するステップにおいて、一つの抵抗要素もしくは２つの抵抗要素ずつ、前記複数の抵抗要素から選択される、請求項１１に記載の方法。
前記検査方法は、
前記抵抗値を検出するステップで検出された抵抗値と所定の値とを比較することによって、抵抗要素の欠陥を検出するステップをさらに有する、請求項１１に記載の方法。
さらに、前記終端抵抗回路の抵抗値を制御する制御回路のための検査と前記終端抵抗回路の検査を選択するステップと、
前記制御回路の検査が選択された場合、制御回路からの出力信号を検査するステップと、
を有する、請求項１１に記載の方法。
複数の抵抗要素を有し、選択される前記抵抗要素の数に応じて抵抗値を変更する終端抵抗回路の検査方法であって、
（Ａ）シリアルに入力される選択データに応じて生成された選択信号群によって、前記複数の抵抗要素からＮ個（Ｎは１以上の整数）の前記抵抗要素を選択し、
（Ｂ）選択されたＮ個（Ｎは１以上の整数）の前記抵抗要素の抵抗値を測定して前記抵抗要素の欠陥を検出し、
（Ｃ）選択された前記抵抗要素をＮ個ずつ順次代えて、前記抵抗要素の抵抗値が検査される
終端抵抗回路の検査方法。
さらに
前記（Ｃ）は、前記選択データをシフトさせ、順次前記（Ａ）〜（Ｂ）を繰り返し行うことによりなされる請求項１６に記載の終端抵抗回路の検査方法。