CN116775389A - 测试装置、信号眼图校准系统及方法 - Google Patents

Abstract

本发明实施例公开了一种测试装置、信号眼图校准系统及方法，涉及半导体测试技术领域，装置包括：芯片模拟器，配置为模拟仿真真实芯片的结构和电特性；测量控制单元，配置为生成测试信号，并将测试信号经由芯片模拟器发送至芯片，其中，芯片模拟器与芯片通过待测互连线互连，测试信号包括第一类型的第一测试码；以及，配置为经由芯片模拟器接收被芯片反馈的测试信号，其中，被芯片反馈的测试信号包括第二类型的第二测试码，其中，第一类型和第二类型不同；和，基于第一测试码和第二测试码，确定待测互连线的信号传输质量。本发明便于改善互连线信号质量测试的准确度问题，适用于芯片等半导体测试场景中。

Description

测试装置、信号眼图校准系统及方法

技术领域

本发明涉及半导体测试技术领域。尤其是涉及一种互连线信号质量的测试装置、方法及信号眼图校准系统。

背景技术

在服务器设计场景中，至少为提高处理运算能力，服务器主板上会安装多个(路)处理器(CPU，Central Processing Unit)，多路处理器之间的通信需要依赖高速互连总线，高速互连总线信号质量的优劣和处理器对互连信号的接收能力在一定程度上影响了整个服务器的性能。因此，测量并调优处理器对高速互连总线的接收恢复能力，是一个稳定的多路处理器服务器研发设计过程中必不可少的环节。

当前处理器对接收高速互连信号的接收能力测试方案，一般是通过测试软件读取系统的待测处理器的PHY(Physical Layer)内部的寄存器采样点，根据读取到寄存器值恢复得到眼图(Eye Diagram)，该恢复得到的眼图并不能较为准确地反映从互连线接收到的真实互连信号的质量，且PHY内部的寄存器值由于生产工艺等原因会有偏差，导致测试结果难免会存在准确度问题。

发明内容

有鉴于此，本发明实施例提供一种互连线信号质量的测试装置、方法及信号眼图校准系统，便于改善互连线信号质量测试的准确度问题。

为达到上述发明目的，采用如下技术方案：

本发明实施例提供一种处理器接收互连信号能力的测试方法，一种测试装置，所述装置包括：

芯片模拟器，配置为模拟仿真真实芯片的结构和电特性；

测量控制单元，配置为生成测试信号，并将所述测试信号经由所述芯片模拟器发送至芯片，其中，所述芯片模拟器与所述芯片通过待测互连线互连，所述测试信号包括第一类型的第一测试码；以及，

配置为经由所述芯片模拟器接收被所述芯片反馈的测试信号，其中，被所述芯片反馈的测试信号包括第二类型的第二测试码，其中，所述第一类型和所述第二类型不同；和，

基于所述第一类型的第一测试码和第二类型的第二测试码，确定所述待测互连线的信号传输质量。

根据本申请实施例的一种具体实现方式，所述测量控制单元，还配置为生成用于同步控制芯片模拟器和所述芯片的时钟信号：

以及，将所述时钟信号经由所述芯片模拟器和所述待测互连线发送至所述芯片。

根据本申请实施例的一种具体实现方式，所述芯片模拟器包括：

第一测试互连接口、第二测试互连接口及时钟输入端口；

所述测量控制单元包括：

信号发生模块，配置为包括第一测试码的测试信号和所述时钟信号；

以及，误差检测模块，配置为接收经由所述芯片模拟器反馈的携带有第二测试码的测试信号；并基于所述第一测试码的比特数和第二测试码的比特数确定误码数，其中，所述误码数指示所述待测互连联线的信号传输质量。

根据本申请实施例的一种具体实现方式，所述待测互连线包括第一互连线和第二互连线，

所述芯片模拟器包括：第一测试互连接口、第二测试互连接口及时钟输入端口；

所述信号发生模块包括：第一测试接口和时钟输出端口，所述第一测试接口与所述芯片模拟器的第一测试互连接口连接，并配置为将包括第一测试码的测试信号经由第一测试互连接口和第一互连线发送至所述芯片；

所述时钟输出接口与所述芯片模拟器的时钟输入端口连接，并配置为将所述时钟信号经由所述时钟输入端口和时钟信号线发送至芯片模拟器，并经由所述芯片模拟器传递至所述芯片；

误差检测模块，包括第二测试接口，与所述芯片模拟器的第二测试互连接口连接，配置为经由所述第二测试互连接口和所述第二互连线接收所述芯片反馈的携带有第二测试码的测试信号；以及，

基于所述第一测试码的比特数和第二测试码的比特数确定误码数，所述误码数用于指示所述互连线的信号传输质量。

根据本申请实施例的一种具体实现方式，所述测量控制单元，还配置为生成多组测试参数对应的多组包括第一测试码的测试信号，形成用于模拟不同互连信号质量的测试环境；

分别将每组测试参数对应的每组包括第一测试码的测试信号，经由所述芯片模拟器和所述待测互连线发送至所述芯片；

经由芯片模拟器接收所述芯片反馈的多组携带第二测试码的测试信号；

分别根据每组测试信号与对应的第二测试码的比较结果，得到多组测试结果；

根据多组测试结果，评估确定出所述芯片适应不同互连信号传输质量的能力。

根据本申请实施例的一种具体实现方式，所述测量控制单元，还配置为：在所述得到多组测试结果之后，根据多组测试结果，确定出所述待测处理器适应所述互连信号传输质量的能力的临界眼图；

根据所述临界眼图，确定出所述测量控制单元对应所述临界眼图的测试参数；

根据对应所述临界眼图的测试参数，对所述待测处理器的互连信号接收能力进行调优。

第二方面，本发明还实施例提供一种信号眼图校准系统，所述系统包括：

芯片模拟器，配置为模拟仿真真实芯片的结构和电特性，用于接收经由互连线传递的来自芯片的发射信号；

可变链路模块，配置为根据选通不同的接线引脚来改变所述互连线的长度，用于模拟不同长度互连线对应的互连信号；

信号采集模块，配置为采集传递至所述芯片模拟器的多组不同的互连信号；

校准模块，配置为根据所述不同互连信号分别对应的信号眼图，基于待测互连线校准得到用于模拟不同长度互连线对应的互连信号的目标眼图，其中，每种长度互连线对应一组目标眼图。

根据本申请实施例的一种具体实现方式，还包括：调节模块，配置为根据得到的用于模拟不同长度互连线对应的互连信号的目标眼图，分别调节测量控制单元的测试参数；

监测模块，配置为监测抵达至用于耦合安装至与所述待测互连线一端的芯片接合点处的眼图，当监测用于耦合安装至与所述待测互连线一端的芯片接合点处的眼图与所述目标眼图一致时，将对应该眼图的测试参数确定为所述测量控制单元的待配置测试参数，每组目标眼图对应所述测量控制单元的一组待配置测试参数。

根据本申请实施例的一种具体实现方式，所述可变链路模块，包括：基板，印制有多组不同长度的转接互连线；

多对接线引脚，每对接线引脚对应一组转接互连线；

所述可变链路模块，连接于所述互连线的任一节点上；或者，

所述可变链路模块，连接于所述信号采集模块与芯片模拟器之间。

根据本申请实施例的一种具体实现方式，所述芯片模拟器，包括：第一测试互连接口；

所述信号采集模块，包括第一采集接口，与所述第一测试互连接口连接。

第三方面，本发明还实施例提供一种测试方法，所述方法包括：

经由芯片模拟器将测试信号发送至芯片，其中，所述芯片模拟器与所述芯片通过互连线互连，所述测试信号包括第一类型的第一测试码；

经由所述芯片模拟器接收被所述芯片反馈的测试信号，其中，被所述芯片反馈的测试信号包括第二类型的第二测试码；以及

基于所述第一类型的第一测试码和第二类型的第二测试码的比较结果，确定所述待测互连线的信号传输质量。

根据本申请实施例的一种具体实现方式，所述基于所述第一类型的第一测试码和第二类型的第二测试码的比较结果，确定所述待测互连线的信号传输质量包括：

对所述第一测试码与第二测试码的位数进行比对，确定出所述第一测试码与第二测试码的差异位数量；

根据所述差异位数量与所述第一测试码或第二测试码的总位数的比值，得到所述芯片接收从所述待测互连线传递的互连信号的误码率；

根据所述误码率确定所述待测互连线的信号传输质量。

根据本申请实施例的一种具体实现方式，所述方法还包括：生成用于同步控制芯片模拟器和所述芯片的时钟信号：

将所述时钟信号经由所述芯片模拟器和所述待测互连线发送至所述芯片。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本申请一实施例测试装置用例结构示意图。

图2为本申请一实施例测试方法流程示意图。

图3为本申请中芯片模拟器一实施例结构示意图；

图4是本申请中芯片一实施例结构示意图。

图5是本申请中一实施例提供的信号眼图校准系统基本结构示意图。

图6是本申请中一实施例提供的信号眼图校准系统一测试用例结构示意图。

图7是本申请中一实施例信号眼图校准系统校准确定误码仪实现可变互连线长度测试对应的测试参数的一测试用例结构示意图。

图8是本申请中又一实施例提供的可测出用于模拟可变互连线长度对应的不同互连线信号目标眼图的信号眼图校准系统另一测试用例结构示意图。

具体实施方式

下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

为帮助理解本申请实施例提供的技术方案，在进行详细描述之前，对本申请各实施例中涉及的技术术语作一简要介绍如下：

互连线：在集成电路中，位于主板上的器件(如晶体管、电阻和电容等)必须通过后道工艺(back end of line，BEOL)中的金属线连接起来，这些用于传输信号的金属线就是互连线，互连线是芯片系统中单元电路间、模块内和多芯片(本文中也称处理器，英文简称CPU)间的信号传输载体。

根据本申请的一个应用场景，为便于描述，本文中的互连线主要以多处理器之间的互连线为例进行说明，当然，根据需要也可以基于本申请的技术构思，转用至其它器件之间的互连线测试场景中。

眼图：眼图是一系列信号在示波器等信号显示装置的横轴上进行周期叠加，形成类眼样的波形图，其主要参数包括：眼宽(EW)和眼高(EH)，可以用于反映链路上传输的信号的整体质量状态。

接收容限能力(在眼图中，也称为压力眼)，一般用于表征接收端对传输的互连信号恶化条件的容忍程度，通俗说就是，所能容忍的接收到的互连信号质量的底线。

当前，在多处理器互连的高速半导体系统中，发射端的性能可以通过示波器测试抖动和眼图等参数来衡量，还可以通过嵌入链路通道模型，配合测试设备验证高速互连总线的信号特性，然而这些测试不能验证接收端对恶化条件的容忍程度，具体到多处理器场景中，就是处理器接收互连信号的能力尚不能有效测量。

像一些在本领域内常用的测试方案，例如，探头直接点测，由于测试点在表层，若要想测量内嵌的互连线的信号质量，需要将走线引出，比较麻烦，且测试点是在互连链路上，不在终端，存在信号反射，不是处理器实际最终接收信号质量的反映。

而另一些点测方式，发送端CPU发信号，待测端的CPU不安装进行点测，因为没有对端CPU，所以测试不能反映真实使用情况，类似于上述直接点测方案，仍然无法反映待测端CPU的实际接收信号能力。

一些比较流行的测试方案，是在系统下安装测试软件，通过软件读取处理器PHY寄存器采样点，根据PHY寄存器值恢复得到软件眼图，然而，此种方式由于从PHY寄存器采样点测得的寄存器值并非从互连线接收到的真实互连信号，且PHY寄存器值由于生产工艺等原因会有偏差，导致测试结果难免也会存在准确度问题。此外，由于寄存器的存储数据量有限，测试数据量存在上限。

图1为本申请一实施例提供的处理器接收互连信号能力的测试用例结构示意图。在图1所示的该测试用例中，本申请实施例提供的测试装置，来应对上述至少一问题或其他技术问题。该测试装置可以适用于对多处理器互连场景中的互连线的信号传输质量进行测试，具体的还可以对任一个处理器的接收互连信号的能力进行测试。

当然，根据需要也可以基于本申请的技术构思，将该方法扩展到其他高速数字互连场景中的芯片，这些芯片具有环回测试功能，可以在正常工作模式下切换到环回模式，以测试芯片的高速I/O收发能力。

请参看图1及图2所示，所述测试装置包括：

芯片模拟器102，配置为模拟仿真真实芯片的结构和电特性。

为了进行互连线信号传输质量等相关测试，会将所述芯片模拟器102连接于测试主板100上，不同的测试条件，例如，对于不同互连线长度的信号传输质量的测试，可能导致针对不同测试条件下测试所使用的测试主板有所不同。因此，在一些实施例中，芯片模拟器102通过插接方式插接安装于所述测试主板上，例如，在测试主板100上设置Socket插槽，以便于芯片模拟器102在进行不同测试条件的测试时，便于从一个测试主板转移更换到另一个测试主板上。

所述芯片模拟器102可以采用与真实芯片相同的包装封装和引脚排列等结构，在其内部集成有与真实芯片相同或相近的器件及信号走线，其可以产生与真实芯片相同或相近的信号等电特性，从而可高度模拟真实芯片的功能。

所述电特性包括：损耗，串扰，阻抗特性参数等。

测量控制单元103，配置为生成测试信号，并将所述测试信号经由所述芯片模拟器102发送至芯片201，其中，所述芯片模拟器102与所述芯片201通过待测互连线101互连，所述测试信号包括第一类型的第一测试码；以及，

配置为经由所述芯片模拟器102接收被所述芯片201反馈的测试信号，其中，被所述芯片201反馈的测试信号包括第二类型的第二测试码，其中，所述第一类型和所述第二类型不同；和，基于所述第一类型的第一测试码和第二类型的第二测试码，确定所述待测互连线的信号传输质量。

其中，测量控制单元103，可以为误码仪，在测试时，提供测试信号源，如可配置为产生测试信号，例如PRBS(Pseudo-Random Bit Sequence，伪随机比特序列)码，并将其经由芯片模拟器102发送至芯片201输入端。其还配置为接收被芯片201从输出端反馈的PRBS码，并通过比较二者来确定传输误码率，进而评估互连线101的信号的传输质量。

这里的第一类型和第二类型并非指的测试码本身的类型，而是根据测试码在时序上或具体作用上的区分，例如，第一测试码主要是提供一个测试信号，在时序上是发射码，第二测试码在时序上主要是反馈码，用于与第一测试码比对，以判断待测互连线的信号传输质量。

在该实施例中，测量控制单元103，也可以用高速采样示波器，一些高速采样示波器带有误码率测试功能，可以直接测量眼图的误码率。

应当理解，除了上述举例的设备外，任何能够产生标准化的数字测试信号并检测信号传输误差或失真的仪器均可用于测量数字互连线的信号传输质量的装置。

在测试前，将所述芯片模拟器102一端通过互连线(Interconnect)101连接至芯片201上，另一端通过互连线104连接至所述测量控制单元103上，具体的，芯片模拟器102通过高带宽连接线与所述测量控制单元103连接。

形成的互连链路可以包括两种类型：第一种为用于从测量控制单元103的发射端向芯片201端传输信号的第一链路1011，用于作为发射链路(TX链路)。第二种为用于从芯片201端返回所述测量控制单元103的接收端传输信号的第二链路1012，用于作为接收链路(RX链路)，发射链路与接收链路及两端的器件协同形成环回(Loockback)回路。

所述测量控制单元103和芯片模拟器102通过上述互连关系，用于模拟真实互连链路拓扑，这样，测量控制单元103、芯片模拟器102、测试主板100的互连线101与芯片201形成信号互连，构成了用于模拟真实多路处理器互连的电路拓扑结构，当测量控制单元103发送第一测试码后，芯片201接收到的是来自于101形成的真实互连链路的互连信号，而非恢复得到的软件眼图表征的信号，由此，基于第一测试码与第二测试码的比较结果，确定得到待测互连线的信号传输质量，便于改善测试结果的准确性。

该测试装置可以通过布置在后道封测流水线，或在实验室中，或者，临时布设，用于进行互连线信号传输质量的测试，或者，用于测试芯片201接收互连信号的能力。

请参看图2所示，基于该测试装置，本发明还实施例提供一种测试方法，所述方法包括：

S10、经由芯片模拟器102将测试信号发送至芯片201，其中，所述芯片模拟器102与所述芯片201通过互连线互连，所述测试信号包括第一类型的第一测试码；

S20、经由所述芯片模拟器102接收被所述芯片201反馈的测试信号，其中，被所述芯片201反馈的测试信号包括第二类型的第二测试码；以及

S30、基于所述第一类型的第一测试码和第二类型的第二测试码的比较结果，确定所述待测互连线的信号传输质量。

请参看图1所示，示例性地，测试开始后，测量控制单元103以误码仪为例，误码仪根据配置好的测试参数输出相应的测试信号S，假设码型为P0，信号S经过芯片模拟器102与测试主板的互连线形成的互连链路，抵达至芯片201与测试主板的接合点Bump(在芯片制造技术中表示在硅片或衬底之上制造的金属突起部，中文一般称为导电凸块，一般使用电镀或其他方法构造，用于提供芯片的金手指或焊盘与外部引线或封装的机械和电气连接。)处的眼图质量为EH1/EW1(请注意，这是真实互连信号对应的眼图质量，并非是经过软件恢复得到的)，芯片201接收到信号S并对信号S处理判别为第二测试码，假设码型P1，然后，把码型P1通过测试互连链路返回给误码仪的ED(错误检测器)模块，ED模块通过对比P0和P1的差异，从而以此评估互连线信号传输质量，或者，评估芯片201接收互连线传输的信号的能力。

应当理解，在用于评估芯片201接收互连线传输的信号的能力的测试场景中，对于应用于不同器件之间的互连链路，以及不同的传输速率标准连接接口，互连线信号接收能力所需满足的要求会有所不同。即使对于同样的器件，互连连接接口标准不同，互连信号接收能力的要求也会有所不同。例如，对于多路处理器，一般是通过PCIe(peripheralcomponentinterconnect express)总线将多个处理器互连，对处理器对该总线的互连信号能力的要求有一个标准。而对于通过SATA(serial advanced technologyattachment)总线或ISA(Industry Standard Architecture)总线互连等，对处理器接收互连信号的能力的要求也会有一个标准。但无论是以何种类型的互连线互连，或者是应用于将何种器件互连，以实现对器件接收互连信号能力测试的目的，均可以基于本申请的技术构思实施。

本申请实施例提供的测试方法，通过提供了用于仿真还原信号在真实芯片内部的走线的结构和电特性的芯片模拟器102，并模拟信号在真实互连链路中的信号传递，相比于软件眼图测试方案，在到达芯片201之前的互连线链路上，形成的是真实互连信号，这样当处理器接收到该互连信号并经过处理器内部的接收机判别后，将判别得到的第二测试码返回，根据第一测试码与第二测试码的比较结果，确定出的待测互连线的信号传输质量，或者，据此评估得到的芯片201接收互连信号的能力，可以较为真实地反映待测互连线的信号传输质量，或者，反映芯片201接收互连信号的能力，由此便于改善互连线的信号传输质量测试，或者，芯片201接收互连线信号能力测试结果的准确度问题。

需要说明的是，为彰显本申请的创新主旨所在，本文主要是以模拟两路处理器为例，对测试所形成的测试互连链路进行描述的。根据模拟的互连的处理器的个数，根据本申请技术构思，上述形成的测试互连链路拓扑也可以适应调整，测试互连链路拓扑包括的测量控制单元103、芯片模拟器102、互连线以及芯片201的数量，可以包括比上文或附图所示的更多或更少。

在一些实施例中，所述测量控制单元103，还配置为生成用于同步控制芯片模拟器102和与所述芯片模拟器102和所述芯片201的时钟信号：以及，将所述时钟信号经由所述芯片模拟器102和所述待测互连线发送至所述芯片。

对应的，根据前述公开的测试方法一实施例，所述方法还包括：生成用于同步控制芯片模拟器102和与所述芯片模拟器102互连的芯片201的时钟信号：将所述时钟信号经由所述芯片模拟器102和所述待测互连线发送至所述芯片201。

本实施例中，通过配置使测量控制单元103产生时钟信号来同步控制芯片模拟器102和与其互连的芯片201，可以保证芯片模拟器102和芯片201工作在同一时钟频率下，使其发送和接收测试信号时的定时精度达到较高标准，从而有利于测试信号的正常传输与接收，避免芯片模拟器102和芯片201工作在不同的时钟频率或相位下，可能导致测试信号失真或错误等问题，以提高测试结果的准确性。

请继续参看图1所示，在一些实施例中，所述芯片模拟器102包括：第一测试互连接口(以图中最左侧104互连)、第二测试互连接口(以中间104互连)及时钟输入端口(以最右侧104互连)。

所述测量控制单元103包括：

信号发生模块PPG，配置为生成包括第一测试码的测试信号和所述时钟信号；

以及，误差检测模块ED，配置为接收经由所述芯片模拟器反馈的携带有第二测试码的测试信号；并基于所述第一测试码的比特数和第二测试码的比特数确定误码数，其中，所述误码数指示所述待测互连联线的信号传输质量。

所述待测互连线包括第一互连线和第二互连线；

所述芯片模拟器102包括：图1中互联线104从左到右连接的芯片模拟器部位依次设置：第一测试互连接口、第二测试互连接口及时钟输入端口；

所述信号发生模块包括：第一测试接口和时钟输出端口，所述第一测试接口与所述芯片模拟器的第一测试互连接口连接，具体是以图中最左侧高带宽连线104互连，并配置为将包括第一测试码的测试信号经由第一测试互连接口和第一互连线发送至所述芯片；

所述时钟输出接口与所述芯片模拟器的时钟输入端口连接，具体是以图中最右侧高带宽连线104互连，并配置为将所述时钟信号经由所述时钟输入端口和时钟信号线发送至芯片模拟器，并经由所述芯片模拟器传递至所述芯片；

误差检测模块ED，包括第二测试接口，与所述芯片模拟器的第二测试互连接口连接，具体是以图中中间高带宽连线104互连，配置为经由所述第二测试互连接口和所述第二互连线接收所述芯片反馈的携带有第二测试码的测试信号；以及，基于所述第一测试码的比特数和第二测试码的比特数确定误码数，所述误码数用于指示所述互连线的信号传输质量。误码数可以作为一个综合指标表征反映出互连线信号质量，例如，眼图打开度、总轨迹、噪声等。

其中，芯片模拟器的第一测试互连接口和第二测试互连接口用以发送和接收测试信号。时钟输入端口用以接收时钟信号以同步芯片模拟器102的工作。第一测试码和第二测试码可分别为连续发送的一串可以由高低电平形成的模拟信号组成的信号流，也可以分别为一串可以由数字信号0和1组成的信号流。

本实施例中，通过基于误码测试比较方案来确定互连线信号传输质量，由于所测量的误码率主要取决于互连线的传输特性，这使得测试结果具有较好的反映互连线信号传输质量优劣的客观性。

可以理解的是，不同带宽的互连线信号传输性能会有一定差异，因此，为了适应对不同带宽的互连线的信号性能测量，在另一些实施例中，可以通过改变测试码流的码率来测试互连线在不同带宽下的性能，完成频率扫描测试，以评估互连线的带宽性能。

具体的，所述测试信号选取一定码长和结构的测试码流，例如PRBS码流，该码流的码率设置为互连线的待测最小工作码率。将所述第一测试码输入至互连线，并根据接收到的芯片201反馈至测量控制单元103的第二测试码，测量其在互连线上传输至芯片201的传输误码率。逐步增大测试码流的码率，例如增加一倍，得到新码率对应的测试码流；重复上述步骤，直至测量的误码率超出互连线允许的范围；将测试结果绘制成码率-误码率曲线图；根据该曲线图可以分析互连线的带宽特性。

本发明实施例，通过比较输出和接收的测试码流的误码率，可以方便地测试互连线的数字信号的多种传输特性。

图3示意了一个芯片模拟器102结构示意图，参看图3所示，芯片模拟器102包括：连接板1021，提供耦合点；

焊球点(BGA)1022，附接于所述耦合点上；

模型夹具板(模型基板)1023，其内具有互连走线1024，配置为用于最大限度的仿真还原信号在真实处理器内部的互连走线，所述互连走线1024一端耦合连接于所述焊球点1022上。其中，该模型夹具板的损耗、串扰、阻抗特性参数与真实处理器的相应参数基本一致，其结构和处理器基板结构一致，可以放置于测试主板100提供的插槽Socket里。

连接器1025，安装于所述模型夹具板1023上，且与所述走线1024的另一端耦合连接，配置为用于提供与外部设备的耦合接口，可以为卡扣式连接器MMPX，或者，为Mini-SMP连接器。

图4示意出了一个真实处理器结构示意图，参看图4所示，所述处理器201包括：连接板2011；位于连接板上的焊球(BGA)2012；通过所述焊球2012耦合于所述连接板上的基板2013；位于所述基板2013上的信号链路走线2014；导电凸块(Bump)2015；以及，PHY芯片2016。

在一个示例中，芯片201作为真实处理器，其具有PHY芯片，PHY芯片内部有多个寄存器，寄存器主要由具有存储功能的触发器构成。此外，PHY芯片还包括：执行数据接收(Receive)和发送(Transport)的逻辑控制电路，一般是由门电路构成。

为了使芯片201的接收机在接收到互连信号之后，将其返回至所述测量控制单元103，需要对芯片201的寄存器进行功能配置，在一些实施例中，在将芯片201的信号线引脚耦合至所述互连线的第二端之后，所述方法包括：接收对所述芯片201的寄存器配置指令；根据所述配置指令，所述芯片201配置为在至少接收到第一测试码并处理判断为第二测试码时，将第二测试码返回至所述测量控制单元103。这样，通过配置寄存器，可以使处理器在接收到从信号线引脚处的互连线信号之后，将接收的真实互连线信号返回至测量控制单元103，以使测量控制单元103根据发送和接收到的真实互连线信号，准确测试出芯片201的互连信号接收能力，也可以反映出互连线信号传输质量，从而至少改善芯片201接收能力或互连线信号传输质量测试准确度问题。

示例性地，可以配置寄存器使芯片201处于RX To TX(接收端到发送端)模式，即，当接收到任何码型的信号时，会将接收到的相应码型的信号返回给发射机，其中，返回的信号的码型与测量控制单元103发射的信号的码型相同。在基带传输中，常用码型有AMI码、HDB3码、双相码、CMI码、nBmB码、nBmT码、伪随机码(PseudoRandomBinarySequence，简称PRBS)等。

为应对互连系统中信号种类的增多和处理难度的加大，需要一种能够智能判断和处理不同类型信号的解决方案。在一些实施例中，用于执行数据接收的接收机，还配置为在将接收到的信号传递返回至互连线形成的互连链路之前，判断接收到的信号的码型，并标识该接收到的信号。这样，可以根据接收机判断出的信号码型，选择对应的后续处理流程，并通过接收机在返回信号前加上标识，可以使后续直接根据标识信息进行比对处理，而无需重复判断测试信号属性，由此简化了互连网络的逻辑设计难度，优化了资源的利用。

可以理解的是，在集成电路，尤其是多路处理器互连的高速服务器中，串行互连总线的传输速率越来越高，比如，处理器主板上的PCIeGEN5以及XGMI高速互连信号，速率最高可达32Gbps。由于速率比较高，对于互连于这些高速串行互连总线端部的半导体器件的物理层测试来说，测试码型的选择尤为重要，直接关系到测试结果的准确度。

因此，在一个实施例中，第一测试码和第二测试码采用伪随机码，主要有PRBS7、PRBS15、PRBS23和PRBS31。当然，除了PRBS以外，像K28.5、1010、CJPAT等码型在很多串行总线的物理层测试中也可以使用，例如，主板上的串行标准SATA、USB3.0等。

其中，PRBS7属于短伪随机码型，与8b10b(简单理解就是把8bit数据编码成10bit来传输)NRZ(Non Return Zero Code)编码的数据流很相似，所以，在PCIe、SATA、XAUI、1000BASE-LX、FC、SAS等采用8b10b编码的串行总线中，PRBS7是最常用的测试码型，支持这些总线的芯片201(也称为处理器)通常都可以输出PRBS7测试码型，用于眼图、抖动或误码率测量。其中，在一些实施例中，伪随机码可选PRBS7，用于5G左右的信号传输评估。对于更高速率的高速信号，例如对于32Gbps的高速信号而言，可以选用PRBS23或者PRBS31。

此外，在一个示例中，接收机，配置为从互连线接收到的经由互连链路传输的测试信号中恢复出符号时钟，以得到第二测试码。如果接收部返回至测量控制单元103的第二测试码，经过测量控制单元103与第一测试码比对，二者一致性达到预定条件，则表明处理器的接收恢复互连信号的能力较好，也表明互连线信号传输质量较佳。

根据前述公开的测试方法一实施例，所述基于所述第一类型的第一测试码和第二类型的第二测试码，确定所述待测互连线的信号传输质量，包括：对所述第一测试码与第二测试码的位数进行比对，确定出所述第一测试码与第二测试码的差异位数量；根据所述差异位数量与第一测试码或第二测试码的总位数的比值，得到所述芯片201接收从互连线传递的互连信号的误码率；根据所述误码率确定所述待测互连线的信号传输质量。

其中，误码率可以表征处理器接收到的互连信号的状态，根据该接收到的互连信号的状态，可以评估芯片201接收互连信号的性能。当然，也可以反映评估出互连线形成的互连链路的信号传输质量。

测量芯片201的接收能力，可以反映出互连线信号传输质量，具体是测量芯片201(接收端)对极限环境下的恶劣信号的容忍能力，可以通过Stress Eye(压力眼)的变化来进行测量。

为了提高处理器接收能力测试结果的准确度，需要保证到达处理器信号线引脚处的互连信号眼图质量，因此，在一些实施例中，对抵达至芯片201信号线引脚处的眼图质量进行校准，以确保产生的是规范的压力眼图，并据此确定出对应该眼图质量时，误码仪需要配置符合规范要求的测试参数。进而，误码仪可以通过配置测试参数Swingm，TXEQm,SJm,RJm,DMSIm,CMm，输出相应的信号S，假设码型为P0，使信号S经过测试主板的互连线构成的互连链路抵达至芯片201信号线引脚处的眼图质量为EH1/EW1，保证压力眼图符合规范要求。芯片201接收所述信号S并处理判别为码型为P1，芯片201把码型P1返回给误码仪的ED模块，ED模块通过对比P0和P1的差异位(bit)数量为A。

其中，测试参数是针对输出信号而言的，Swing--表征信号的输出幅度，对应对眼高的容限能力；TXEQ--表征输出信号的均衡，对应对均衡的容限能力；SJ--表征输出信号的周期抖动大小(即加入正弦抖动时的大小)，对应对正弦抖动的容限能力；RJ--表征输出信号的随机抖动大小，对应对随机抖动的容限能力；DMSI--表征输出信号的差模噪声大小，对应对差模抖动的容限能力；CM--表征输出信号的共模噪声大小，对应对共模抖动的容限能力；m是用于区分不同组测试参数。

在得到差异位数量A之后，根据得到差异位数量，基于误码率计算公式：Bert(误码率)＝A/B得到得出芯片201对眼图EH1/EW1的接收误码率。其中，A为P0和P1的差异位数量，B为P0或P1的总bit数量。

在一些基于软件测试信号眼图的方案中，一般仅能测试实际环境情况下固定链路长度的多路处理器的互连信号质量，不能覆盖不同板卡链路长度形成的不同互连信号质量的应用环境的测试场景中，而且测量的也不是处理器接收互连信号的能力。

为了适应不同板卡链路长度的通用测试，能够基于一套测试装置测试芯片对不同互连线长度的链路(链路长度不同，对应互连链路信号在信号衰减、传输延迟及串扰和干扰等信号质量会有所不同)的信号的接收容限能力，在一些实施例中，所述测量控制单元103，还配置为生成多组测试参数对应的多组包括第一测试码的测试信号，形成用于模拟不同互连信号质量的测试环境；分别将每组测试参数对应的每组包括第一测试码的测试信号，经由所述芯片模拟器102和所述待测互连线发送至互连线，并传递至所述芯片201；经由芯片模拟器102接收所述芯片201反馈的多组携带第二测试码的测试信号；分别根据每组测试信号与对应的第二测试码的比较结果，得到多组测试结果；根据多组测试结果，评估确定出所述芯片201适应不同互连信号传输质量的能力。

本实施例中，通过为所述测量控制单元103配置不同的测试参数，调整到达处理器信号线引脚处的互连线的信号对应的压力眼图质量，用于模拟不同互连链路的信号状态环境，采用一套测试装置即可实现适用于对接收不同互连链路的互连信号的能力测试的目的，从而确定出所述芯片201适应不同互连信号传输质量的能力，测试过程方便高效。

在评估得到芯片201对不同长度互连链路的互连信号的接收能力之后，还可以评估出处理器可以接收的链路恶劣信号容忍极限。在一些实施例中，所述测量控制单元103，还配置为：在所述得到多组测试结果之后，根据多组测试结果，确定出所述待测处理器适应所述互连信号传输质量的能力的临界眼图；根据所述临界眼图，确定出所述测量控制单元对应所述临界眼图的测试参数；根据对应所述临界眼图的测试参数，对所述待测处理器的互连信号接收能力进行调优。

示例性地，通过误码仪不同配置Swingm，TXEQm，SJm，RJm，DMSIm，CMm的信号Sm，找到测试结果Fail(失败或不符合预定条件)的临界信号Sf。从而得出处理器能接收恶劣互连信号的容忍能力对应的临界眼图为EHf-1/EWf-1。其中，在一些实施例中，当Bert≥10E-12则判断为Fail。

将测试结果Fail的临界信号(对应的眼图为临界眼图)对应的当次测试中，所述测量控制单元103所述使用的测试参数即为对应所述临界眼图的测试参数，在前述示例中，对应所述临界眼图的测试参数为Swingm，TXEQm，SJm，RJm，DMSIm，CMm。

在得到临界眼图时，将该临界眼图对应的误码仪的各测试参数的具体值，比如，Swing，TXEQm，SJm，RJm，DMSIm，CMm，确定为处理器所能接收的互连信号的恶劣程度容忍能力阈值。

此外，从临界眼图中可以反映出芯片201的互连信号接收能力的短板(弱点)，进而可以有针对性地对其接收能力进行调优，提高其适应恶劣信号的接收能力。

在一些实施例中，所述对应所述临界眼图的测试参数包括两个或两个以上；像前文所述的Swing、TXEQ、SJ、RJ、DMSI和CM中的至少两个参数。

所述根据对应所述临界眼图的测试参数，对所述芯片201的互连信号接收能力进行调优，包括：依次改变每一个所述测试参数，分别对所述芯片201接收互连信号的能力进行测试；当测试结果符合预定测试结果时，将当次测试对应的一个测试参数确定为待调优参数；根据所述待调优参数，配置增强所述芯片201对应参数的容限能力。

示例性地，对于Fail的临界信号Sf对应的临界眼图，其输出配置为Swingf，TXEQf,SJf,RJf,DMSIf,CMf；测试时，固定该六项测试参数中的五项，改变调整其中的一项。依次尝试改变每一项测试参数，保持另外五项不变，轮流调整六种修改方案，直到测试Pass，则在测试结果为Pass的当次测试中改变的测试参数为影响处理器接收能力的弱项，由此，判断出处理器接收能力的弱点或短板。在确定出来之后，对配置增强所述芯片201对应参数的容限能力，以实现接收能力调优。

为了实现上述可以适应于不同互连线长度的测试方案，需要校准确定出每组测试参数，为此，需要设计并配置一套用于校准对应组测试参数或信号眼图的校准系统。因此，参看图5及图6所示，本申请至少还提供一种信号眼图校准系统，所述系统包括：

芯片模拟器102，配置为模拟仿真真实芯片的结构和电特性，用于接收经由互连线101传递的来自芯片201的发射信号；

可变链路模块308，配置为根据选通不同的接线引脚来改变所述互连线的长度，用于模拟不同长度互连线对应的互连信号；

信号采集模块，配置为采集传递至所述芯片模拟器102的多组不同的互连信号；

校准模块，配置为根据所述不同互连信号分别对应的信号眼图，基于待测互连线校准得到用于模拟不同长度互连线对应的互连信号的目标眼图，其中，每种长度互连线对应一组目标眼图。

其中，如图5所示，信号采集模块和校准模块可以集成在一个装置309中。

应当理解的是，为了提高处理器接收能力测试结果的准确度，或者为了提高互连线信号传输质量的测试结果准确度，需要保证到达处理器信号线引脚(bump)处的互连信号眼图质量。

本发明实施例中，通过该系统，可以模拟获得不同长度互连线的信号眼图，这些信号眼图可以作为目标眼图用于校准对应的互连线，确保互连线的信号眼图开口度(eyeopening)等参数达到预定要求，保证信号的完整性，从而保证前述实施例中互连线或芯片201接收能力测试的准确度。

另外，在真实芯片上直接测量不同长度互连线的信号眼图是一个长期的迭代过程，需要大量的时间和资源互连线长度的变化会影响信号的完整性，需要对每个长度的互连线进行测量，这个过程耗时长；而且，真实芯片的制造成本高昂，在芯片上进行大量迭代测量也增加了成本。

本实施例中，采用芯片模拟器102和可变链路模块308可以灵活方便地模拟不同长度互连线，相比于在真实芯片201上进行测量，可以快速获得不同互连线长度下的信号眼图，大大减少了时间成本和资源成本，并且有利于提高前述实施例提供的测试装置或方法的测试效率。

请参看图7所示，在一些实施例中，所述系统还包括：调节模块307，配置为根据得到的用于模拟不同长度互连线对应的互连信号的目标眼图，分别调节测量控制单元103的测试参数；监测模块309，配置为监测抵达至用于耦合安装至与所述待测互连线一端的芯片接合点处的眼图，当监测用于耦合安装至与所述待测互连线一端的芯片接合点处的眼图与所述目标眼图一致时，将对应该眼图的测试参数确定为所述测量控制单元103的待配置测试参数，每组目标眼图对应所述测量控制单元103的一组待配置测试参数。

其中，在该实施例中，芯片201用相同结构和电特性的芯片模拟器替代，即采用两个芯片模拟器102互连实现测量控制单元103的待配置测试参数的校准。

本实施例中，提供了一种用于确定前述测试方案中测量控制单元103的技术方案，通过系统内部闭环校准机制，监测确定出前述测试方案中用于模拟不同长度互连线对应的测量控制单元103的测试参数，可以不需要人工干预，提高了校准效率和精度。此外，当互连线的传输特性发生变化时，也可以快速基于该方案重新校准，确保校准得到的测量控制单元103的待配置测试参数的准确度。

在一个用于校准抵达芯片201的信号线引脚处的测试主板100的互连线的压力眼图的示例中，配置的采集芯片201信号线引脚处的信号压力眼图的物理链路如图6所示，在芯片模拟器102的采样端连接示波器309。采样开始后，配置处理器(作为发射端测量控制单元103)的TX(发射)输出信号保持恒定不变，依次通过可变链路模块308改变互连线形成的链路长度，例如，改变可变链路模块的链路长度为N1，N2,…,Nm。Nm和Nm-1间链路长度差为500mil，m为序数。用示波器在芯片模拟器102的输出端测出对应的不同的眼高EH1，EH2,…,EHm，以及测出不同的眼宽EW1，EW2，…EWm。

整理测试结果，不同链路长度L1对应的眼图EH1/EW1……Lm对应的眼图为EHm/EWm。

具体的，可变链路模块308的实现方式可以为：将可变链路模块集成于测试主板100上，如图5或图6所示；或者，将可变链路模块与测试主板100分离设置，如图8所示。

请参看图8所示，在一些实施例中，所述可变链路模块308，包括：基板3051，印制有多组不同长度的转接互连线；

多对接线引脚3052，每对接线引脚对应一组转接互连线；

所述可变链路模块308，连接于所述互连线的任一节点上；或者，所述可变链路模块308，连接于所述信号采集模块309与芯片模拟器102之间。

请继续参看图8所示，在一些实施例中，所述基板上可以具有多组互连信号选通触点3052，每组选通触点3052对应一种长度标准的互连线，即对应一种质量标准的互连信号，可在校准阶段与测试阶段通用，根据连接的选通触点不同，对应的互连线长度也有不同，选通的互连线信号质量不同，可以模拟不同互连线长度对应的互连信号环境。

在一个用于校准抵达不同链路长度的芯片的信号线引脚处的测试主板100的互连信号的压力眼图对应的测试参数的示例中，配置的校准用于模拟可变链路的物理链路对应的测试参数的信号眼图校准系统，如图7所示，包括：第一芯片模拟器102和第二芯片模拟器102，用于配合校准眼图质量和对应的测试参数；即全部采用芯片模拟器102实现，这样可以避免在真实芯片201上长时间测试。

测试主板100，提供有互连线304，所述互连线304将所述第一芯片模拟器与第二芯片模拟器102互连；

误码仪307，通过互连线306连接于所述第一芯片模拟器102的一端，所述误码仪307用于在固定链路上校准出不同互连线101长度的链路Lm对应的眼图EHm/EWm，从而实现用误码仪307模拟不同长度互连线互连的测试环境；

示波器309，通过互连线306连接于所述第二芯片模拟器102的一端。

示例性地，根据上述校准测出的不同互连线101长度的链路Lm对应的眼图EHm/EWm，通过调节误码仪的各项测试配置参数，如Swing(输出幅度)，TXEQ(输出均衡)，SJ(正弦抖动)，RJ(随机抖动)，DMSI(差模干扰),CM(共模干扰)等，观察示波器上生成的信号眼图，当在示波器上测得抵达至用于耦合安装芯片201的接合点处的眼图为第一目标眼图EH1/EW1时，将此时对应的误码仪的配置参数为Swing1，TXEQ1,SJ1,RJ1,DMSI1,CM1确定为测试时所述测量控制单元103的待配置测试参数。

重复上述校准步骤，依次校准出不同互连线长度的链路Lm对应的EHm/EWm,时，对应的配置参数Swingm，TXEQm,SJm,RJm,DMSIm,CMm。

其中，所述芯片模拟器102，包括：第一测试互连接口；

所述信号采集模块，包括第一采集接口，与所述第一测试互连接口连接。

当开始处理器接收能力测试时，即反映互连线信号传输质量测试时，可以将所述配置参数分别依次配置给所述测量控制单元103，以模拟出不同互连信号质量的互连环境，因此，在一些实施例中，所述方法还包括：在测试过程中，配置所述测量控制单元103为不同的测试参数，形成用于模拟不同互连信号质量的测试环境；对应每种测试环境，对芯片201进行互连信号接收能力测试，得到多组测试结果；根据多组测试结果，评估确定所述芯片201接收不同互连信号质量的互连信号的能力。通过配置所述测量控制单元103为不同的测试参数，模拟出不同互连信号质量的互连环境，从而可以在一套固定链路环境上测试对不同链路的接收容限能力。

在根据上述校准步骤，校准出不同互连线长度的链路Lm对应的EHm/EWm,时，对应的配置参数Swingm，TXEQm,SJm,RJm,DMSIm,CMm之后，进而可以得出误码仪的测试参数和链路长度Lm及眼图EHm/EWm的对应关系如下：

Swing1，TXEQ1,SJ1,RJ1,DMSI1,CM1--L1--EH1/EW1

Swing2，TXEQ2,SJ2,RJ2,DMSI2,CM2--L2--EH2/EW2

……

Swingm，TXEQm,SJm,RJm,DMSIm,CMm--Lm--EHm/EWm。

根据以上公开，本申请实施例提供的测试装置和测试方法，通过构建一套用于反映真实互连线信号传输的物理测试链路，芯片201接收到的是真实互连信号，结果反应的是PHY恢复处理后的信号，能够真实反映出处理器的PHY接收互连信号的能力，表征出互连线的信号传输质量，测试结果的准确度和精度有保证。

此外，相比于采集寄存器值而言，本申请由于芯片201接收到互连信号之后，将互连信号就发送至发射端测量控制单元103，测试数据量可以一直进行，不受数据存储量限制。

另外，本申请通过误码仪模拟不同长度链路的眼图，可以测量处理器对不同眼图的接收恢复能力，来实现评估不同链路的应用环境对处理器接收恢复能力的影响。

进一步地，通过误码仪的相关测量参数的定量改变，还可以评估确定出处理器接收恢复信号的弱点，从而可以有针对性地优化芯片201的相关性能。

由此，本申请实施例可以实现对处理器高速互连信号的测试，评估处理器对不同质量的信号的接受能力，从而评估可以接收的链路恶劣度极限(容忍度)，还提供了一种调优处理器的方法，可以优化处理器的接收能力。

本申请实施例提供的信号眼图校准系统，采用芯片模拟器102和可变链路模块可以灵活方便地模拟不同长度互连线，相比于采在真实芯片201上进行测量，可以快速获得不同互连线长度下的信号眼图，大大减少了时间成本和资源成本，并且有利于提高前述实施例提供的测试装置或方法的测试效率。

需要说明的是，在本文中，各个实施例之间描述的方案的侧重点不同，但是各个实施例又存在某种相互关联的关系，在理解本申请方案时，各个实施例之间可相互参照；另外，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者测量控制单元不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者测量控制单元103所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者测量控制单元中还存在另外的相同要素。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种测试装置，其特征在于，所述装置包括：

芯片模拟器，配置为模拟仿真真实芯片的结构和电特性；

测量控制单元，配置为生成测试信号，并将所述测试信号经由所述芯片模拟器发送至芯片，其中，所述芯片模拟器与所述芯片通过待测互连线互连，其中，生成的所述测试信号包括第一类型的第一测试码；

配置为经由所述芯片模拟器接收被所述芯片反馈的测试信号，其中，被所述芯片反馈的测试信号包括第二类型的第二测试码，其中，所述第一类型和所述第二类型不同；以及

基于所述第一类型的第一测试码和第二类型的第二测试码，确定所述待测互连线的信号传输质量。

2.根据权利要求1所述的测试装置，其特征在于，所述测量控制单元，还配置为生成用于同步控制芯片模拟器和所述芯片的时钟信号；

以及，将所述时钟信号经由所述芯片模拟器和所述待测互连线发送至所述芯片。

3.根据权利要求2所述的测试装置，其特征在于，所述测量控制单元包括：

信号发生模块，配置为生成包括第一测试码的测试信号和所述时钟信号；以及，

误差检测模块，配置为接收经由所述芯片模拟器反馈的携带有第二测试码的测试信号；并基于所述第一测试码的比特数和第二测试码的比特数确定误码数，其中，所述误码数指示所述待测互连联线的信号传输质量。

4.根据权利要求3所述的测试装置，其特征在于，所述待测互连线包括第一互连线和第二互连线；

所述芯片模拟器包括：第一测试互连接口、第二测试互连接口及时钟输入端口；

所述信号发生模块包括：第一测试接口和时钟输出端口，所述第一测试接口与所述芯片模拟器的第一测试互连接口连接，并配置为将包括第一测试码的测试信号经由第一测试互连接口和第一互连线发送至所述芯片；

所述时钟输出接口与所述芯片模拟器的时钟输入端口连接，并配置为将所述时钟信号经由所述时钟输入端口和时钟信号线发送至芯片模拟器，并经由所述芯片模拟器传递至所述芯片；

误差检测模块，包括第二测试接口，与所述芯片模拟器的第二测试互连接口连接，配置为经由所述第二测试互连接口和所述第二互连线接收所述芯片反馈的携带有第二测试码的测试信号；以及，

基于所述第一测试码的比特数和第二测试码的比特数确定误码数，所述误码数用于指示所述互连线的信号传输质量。

5.根据权利要求1所述的测试装置，其特征在于，所述测量控制单元，还配置为生成多组测试参数对应的多组包括第一测试码的测试信号，形成用于模拟不同互连信号质量的测试环境；

分别将每组测试参数对应的每组包括第一测试码的测试信号，经由所述芯片模拟器和所述待测互连线发送至所述芯片；

经由芯片模拟器接收所述芯片反馈的多组携带第二测试码的测试信号；

分别根据每组测试信号与对应的第二测试码的比较结果，得到多组测试结果；

根据多组测试结果，评估确定出所述芯片适应不同互连信号传输质量的能力。

6.根据权利要求1所述的测试装置，其特征在于，所述测量控制单元，还配置为：在所述得到多组测试结果之后，根据多组测试结果，确定出所述待测处理器适应所述互连信号传输质量的能力的临界眼图；

根据所述临界眼图，确定出所述测量控制单元对应所述临界眼图的测试参数；

根据对应所述临界眼图的测试参数，对所述待测处理器的互连信号接收能力进行调优。

7.一种信号眼图校准系统，其特征在于，所述系统包括：

芯片模拟器，配置为模拟仿真真实芯片的结构和电特性，用于接收经由互连线传递的来自芯片的发射信号；

可变链路模块，配置为根据选通不同的接线引脚来改变所述互连线的长度，用于模拟不同长度互连线对应的互连信号；

信号采集模块，配置为采集传递至所述芯片模拟器的多组不同的互连信号；

校准模块，配置为根据所述不同互连信号分别对应的信号眼图，基于待测互连线校准得到用于模拟不同长度互连线对应的互连信号的目标眼图，其中，每种长度互连线对应一组目标眼图。

8.根据权利要求7所述的信号眼图校准系统，其特征在于，还包括：调节模块，配置为根据得到的用于模拟不同长度互连线对应的互连信号的目标眼图，分别调节测量控制单元的测试参数；

监测模块，配置为监测抵达至用于耦合安装至与所述待测互连线一端的芯片接合点处的眼图，当监测用于耦合安装至与所述待测互连线一端的芯片接合点处的眼图与所述目标眼图一致时，将对应该眼图的测试参数确定为所述测量控制单元的待配置测试参数，每组目标眼图对应所述测量控制单元的一组待配置测试参数。

9.根据权利要求7或8所述的信号眼图校准系统，其特征在于，所述可变链路模块，包括：基板，印制有多组不同长度的转接互连线；

多对接线引脚，每对接线引脚对应一组转接互连线；

所述可变链路模块，连接于所述互连线的任一节点上；或者，

所述可变链路模块，连接于所述信号采集模块与芯片模拟器之间。

10.根据权利要求8所述的信号眼图校准系统，其特征在于，所述芯片模拟器，包括：第一测试互连接口；

所述信号采集模块，包括第一采集接口，与所述第一测试互连接口连接。

11.一种测试方法，其特征在于，所述方法包括：

经由芯片模拟器将测试信号发送至芯片，其中，所述芯片模拟器与所述芯片通过互连线互连，所述测试信号包括第一类型的第一测试码；

经由所述芯片模拟器接收被所述芯片反馈的测试信号，其中，被所述芯片反馈的测试信号包括第二类型的第二测试码；以及，

基于所述第一类型的第一测试码和第二类型的第二测试码的比较结果，确定所述待测互连线的信号传输质量。

12.根据权利要求11所述的方法，其特征在于，所述基于所述第一类型的第一测试码和第二类型的第二测试码的比较结果，确定所述待测互连线的信号传输质量包括：

对所述第一测试码与第二测试码的位数进行比对，确定出所述第一测试码与第二测试码的差异位数量；

根据所述差异位数量与所述第一测试码或第二测试码的总位数的比值，得到所述芯片接收从所述待测互连线传递的互连信号的误码率；

根据所述误码率确定所述待测互连线的信号传输质量。

13.根据权利要求11所述的方法，其特征在于，所述方法还包括：生成用于同步控制芯片模拟器和所述芯片的时钟信号：

将所述时钟信号经由所述芯片模拟器和所述待测互连线发送至所述芯片。