JP5726924B2

JP5726924B2 - シリアル転送システムに適用されフェイルセーフ方法を伴うチップ

Info

Publication number: JP5726924B2
Application number: JP2013010060A
Authority: JP
Inventors: 際遠金; 奎君陳
Original assignee: 點晶科技股▲ふん▼有限公司
Priority date: 2012-06-26
Filing date: 2013-01-23
Publication date: 2015-06-03
Anticipated expiration: 2033-01-23
Also published as: TW201401043A; EP2680504B1; CN103514059A; CN103514059B; TWI477961B; EP2680504B8; US20130346821A1; KR20140001086A; JP2014007726A; US8874980B2; EP2680504A1; KR101447221B1

Description

本発明は、チップ設計に関する。より特定的には、シリアル転送システムに適用されフェイルセーフ方法を伴うチップに関する。

複数のチップを含む典型的なシリアル転送システムにおいて、入力信号は、連続的に、第１のチップ、第２のチップ、・・・、を通じて最後のチップまで送られる。しかしながら、チップのうちの一つが故障した場合には、入力信号は故障したチップから次のチップに送ることができず、従って、故障したチップの次の全てのチップは、その入力信号を受け取り、処理することができない。よって、故障したチップの次のチップをどのようにして正常に動作させるかが、重要な課題である。

従って、上記の問題を解決するために、本発明の目的は、シリアル転送システムに適用されフェイルセーフ方法を伴うチップを提供することである。

本発明の一つの実施例に従って、シリアル転送システムに適用するチップは、チップの外部にあるソースからの入力信号を受け取るための入力端子と、コア回路と、出力信号を出力するための出力端子と、入力端子とコア回路との間に接続された第１の転送ラインと、コア回路と出力端子との間に接続された第２の転送ラインと、入力端子と出力端子との間に接続されたスペア転送ラインと、を含み；第１の転送ラインは出力信号をコア回路に対して選択的に転送し、第２の転送ラインはコア回路の出力を出力端子に対して選択的に転送し；コア回路が正常に動作できない場合には、入力信号が、スペア転送ラインを介して出力端子に対して直接的に転送され、入力信号は出力端子から出力されるべき前記出力信号として働く。

本発明の別の実施例に従って、シリアル転送システムに適用するチップに係るフェイルセーフ方法が提供される。チップは、チップの外部にあるソースからの入力信号を受け取るための入力端子と、コア回路と、出力信号を出力するための出力端子と、第１の転送ラインと、第２の転送ラインと、スペア転送ラインと、を含み；第１の転送ラインは、入力端子とコア回路との間に接続され、入力信号をコア回路に対して選択的に転送するために使用され；第２の転送ラインは、コア回路と出力端子との間に接続され、コア回路の出力を出力端子に対して選択的に転送するために使用され；スペア転送ラインは、入力端子と出力端子との間に接続され；かつ、フェイルセーフ方法は：コア回路が正常に動作できない場合には、入力信号を、スペア転送ラインを介して出力端子に対して直接的に転送し、入力信号は、出力端子から出力されるべき出力信号として働く。

本発明の別の実施例に従って、シリアル転送システムに適用するチップは、チップの外部にあるソースから第１の入力信号を受け取るための第１の入力端子と、チップの外部にあるソースから第２の入力信号を受け取るための第２の入力端子と、第１の入力端子および第２の入力端子とコア回路との間に接続されたスイッチモジュールと、第１の出力端子と、第２の出力端子と、第１の入力端子と第２の出力端子との間に接続されたスペア転送ラインと、を含み；第１の入力信号は第２の入力信号とは異なり、スイッチモジュールは第１の入力信号または第２の入力信号をコア回路に対して選択的に転送し；コア回路は出力信号を第１の出力端子に対して転送し、出力信号は第１の出力端子から出力され；第１の入力信号は、スペア転送ラインを介して第２の出力端子に対して直接的に転送され、第２の出力端子から出力される。

本発明の別の実施例に従って、シリアル転送システムに適用するチップに係るフェイルセーフ方法が提供される。チップは、チップの外部にあるソースから第１の入力信号を受け取るための第１の入力端子と、チップの外部にあるソースから第２の入力信号を受け取るための第２の入力端子と、出力信号を生成するために第１の入力信号または第２の入力信号を処理するコア回路と、第１の出力端子と、第２の出力端子と、第１の入力端子と第２の出力端子との間に接続されたスペア転送ラインと、を含み；記第１の入力信号は第２の入力信号とは異なり、フェイルセーフ方法は：第１の入力信号または第２の入力信号をコア回路に対して選択的に転送し；出力信号を第１の出力端子に対して転送し、出力信号は第１の出力端子から出力され；第１の入力信号をスペア転送ラインを介して第２の出力端子に対して直接的に転送し、第１の入力信号は第２の出力端子から出力される。

本発明の別の実施例に従って、シリアル転送システムに適用するチップは、複数のレジスターと故障検知ユニットを含み、故障検知ユニットは、シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断する。故障検知ユニットがすぐ前のチップは故障していないと判断した場合には、チップは、すぐ前のチップから入力データを受け取るために複数のレジスターに係るＭ個のレジスターを使用するだけにすぎず；かつ、故障検知ユニットがすぐ前のチップは故障していると判断した場合には、チップは、入力データを受け取るために複数のレジスターに係るＮ個のレジスターを使用し、ＮとＭは正の数であり、ＮはＭよりも大きい。

当業者であれば、後続の種々の図や絵を使って説明される好適な実施例に係る詳細な記載を読めば、本発明に係るこれらの及び他の目的は疑いなく明らかになるであろう。

図１は、本発明の一つの実施例に従って、シリアル転送システムを示すダイヤグラムである。図２は、図１に示されるコア回路を表すダイヤグラムである。図３は、本発明の別の実施例に従って、シリアル転送システムを示すダイヤグラムである。図４は、図３に示されるコア回路を表すダイヤグラムである。図５は、本発明の一つの実施例に従って、シリアル転送システムに適用される、チップのフェイルセーフ方法のフローチャートである。図６は、本発明の別の実施例に従って、シリアル転送システムに適用される、チップのフェイルセーフ方法のフローチャートである。

明細書および特許請求の範囲の全体を通じて、特定のシステムコンポーネントについて言及するために特定の用語が使用される。当業者であれば理解できるように、製造者は異なる名前によってそのコンポーネントについて言及することがある。本明細書等は、名前が異なるが、その機能が同じであるコンポーネントを区別することを意図するものではない。以下の記載および特許請求の範囲において、用語「含む（“ｉｎｃｌｕｄｅ”）」と「有する（”ｃｏｍｐｒｉｓｅ“）」は、オープンエンド（ｏｐｅｎ−ｅｎｄ）形式で使用されており、従って、「を含む、しかしこれらに限定されるわけではないが・・・」を意味するように解釈されるべきである。用語「接続する（”ｃｏｕｐｌｅ“と”ｃｏｕｐｌｅｓ“）」は、間接または直接の電気的接続のどちらかを意味するように意図されたものである。従って、第１のデバイスが第２のデバイスに接続している場合には、その接続は、直接の電気的接続を通じたものであるか、または他のデバイスや接続を介した間接の電気的接続を通じたものであり得る。

図１は、本発明の一つの実施例に従って、シリアル転送システム１００を示すダイヤグラムである。図１に示すように、シリアル転送システム１００は、複数のチップ（この実施例においては、３つのチップ１１０，１２０、および１３０がある）を含んでおり、チップ１１０は入力端子Ｎ_ｉ１とＮ_ｉ２、出力端子Ｎ_ｏ１とＮ_ｏ２、コア回路１１２、スイッチモジュール１１４、第１の転送ラインＬ１＿１とＬ１＿２、第２の転送ラインＬ２＿１とＬ２＿２、そして、スペア転送ラインＬＢ１とＬＢ２を含んでいる。第１の転送ラインＬ１＿１とＬ１＿２は、入力端子Ｎ_ｉ１とＮ_ｉ２とコア回路１１２との間に、それぞれ接続されており、第１の転送ラインＬ１＿１とＬ１＿２は、入力信号（データ信号Ｓｉｎとクロック信号ＤＣＫを含む）をコア回路１１２に対して転送するために使用される。第２の転送ラインＬ２＿１とＬ２＿２は、出力端子Ｎ_ｏ１とＮ_ｏ２とコア回路１１２との間に、それぞれ接続されており、第２の転送ラインＬ２＿１とＬ２＿２は、コア回路１１２の出力を出力端子Ｎ_ｏ１とＮ_ｏ２に対して、それぞれ転送するために使用される。スペア転送ラインＬＢ１とＬＢ２は、入力端子Ｎ_ｉ１とＮ_ｉ２と出力端子Ｎ_ｏ１とＮ_ｏ２に、それぞれ接続され、スペア転送ラインＬＢ１とＬＢ２は、入力端子Ｎ_ｉ１とＮ_ｉ２からの入力信号を、出力端子Ｎ_ｏ１とＮ_ｏ２に対して、それぞれ直接的に転送するために使用される。加えて、スイッチモジュール１１４は、第１の転送ラインＬ１＿１上に配置されたスイッチＳＷ１＿１、第１の転送ラインＬ１＿２上に配置されたスイッチＳＷ１＿２、第２の転送ラインＬ２＿１上に配置されたスイッチＳＷ２＿１、第２の転送ラインＬ２＿２上に配置されたスイッチＳＷ２＿２、スペア転送ラインＬＢ１上に配置されたスイッチＳＷＢ１、スペア転送ラインＬＢ２上に配置されたスイッチＳＷＢ２、を含んでいる。加えて、チップ１２０は、入力端子Ｎ_ｉ１とＮ_ｉ２、出力端子Ｎ_ｏ１とＮ_ｏ２、コア回路１２２、スイッチモジュール１２４、第１の転送ラインＬ１＿１とＬ１＿２、第２の転送ラインＬ２＿１とＬ２＿２、そして、スペア転送ラインＬＢ１とＬＢ２を含んでいる。チップ１３０は入力端子Ｎ_ｉ１とＮ_ｉ２、出力端子Ｎ_ｏ１とＮ_ｏ２、コア回路１３２、スイッチモジュール１３４、第１の転送ラインＬ１＿１とＬ１＿２、第２の転送ラインＬ２＿１とＬ２＿２、そして、スペア転送ラインＬＢ１とＬＢ２を含んでいる。加えて、この実施例において、チップ１１０、１２０、そして１３０は同一のものである。

図２は、図１に示されるコア回路１１２、１２２、および１３２を表すダイヤグラムである。図２に示すように、コア回路１２２を例に挙げると、コア回路１２２は、少なくとも、複数のレジスター２１０、制御信号生成ユニット２２０、そして故障検知ユニット２３０を含んでいる。レジスター２１０は、チップ１２０の外部にあるソースからの入力信号を受け取り、入力信号で運ばれたデータを保管するために使用される。制御信号生成ユニット２２０は、スイッチモジュール１２４をコントロールするための制御信号Ｖｃ１とＶｃ２を生成するために使用される。故障検知ユニット２３０は、すぐ前のチップ（例えば、チップ１１０）が故障しているかどうかを検知するために使用される。加えて、本発明の別の実施例において、故障検知ユニット２３０は、コア回路１１２、１２２、および１３２の外部に配置され得る。

加えて、この実施例において、スイッチモジュール１１４、１２４、および１３４に係るスイッチＳＷＢ１とＳＷＢ２は、金属酸化膜半導体電界効果トランジスタ（ＤＭＯＳＦＥＴ）によって実施され得るが、本発明を限定するものではない。

シリアル転送システム１００の動作において、全てのチップ１１０、１２０、および１３０が正常に入力信号（入力信号は、データ信号Ｓｉｎとクロック信号ＤＣＫを含む）を処理することができる場合には、データ信号Ｓｉｎとクロック信号ＤＣＫは、チップ１１０と１２０を介してチップ１３０に転送される。チップ１２０を例に挙げると、制御信号生成ユニット２２０は、スイッチＳＷ１＿１、ＳＷ１＿２、ＳＷ２＿１、およびＳＷ２＿２をオンにし、入力信号が第１の転送ラインＬ１＿１とＬ１＿２を介してコア回路１２２に転送されるように、制御信号Ｖｃ１を生成する。そして、入力信号は、第２の転送ラインＬ２＿１とＬ２＿２を介して、コア回路１２２から出力端子Ｎ_ｏ１とＮ_ｏ２に対して転送される。加えて、制御信号生成ユニット２２０は、スイッチＳＷＢ１とＳＷＢ２をオフにし、入力信号がスペア転送ラインＬＢ１とＬＢ２を介して出力端子Ｎ_ｏ１とＮ_ｏ２に対して転送されないように、制御信号Ｖｃ２を生成する。別の言葉で言えば、全てのチップ１１０、１２０、および１３０が正常に入力信号を処理することができる場合には、入力信号は、第１の転送ラインＬ１＿１とＬ１＿２、コア回路１２２、そして第２の転送ラインＬ２＿１とＬ２＿２を介して、出力端子Ｎ_ｏ１とＮ_ｏ２に対して転送され、そしてスペア転送ラインＬＢ１とＬＢ２には信号が通過しない。

さらに、コア回路の焼損、断線、または供給電圧Ｖ_ＤＤとＶ_ＳＳがコア回路１２２に供給できない、といったチップ１２０において何かが故障し、受け取った信号をチップ１２０のコア回路１２２が正常に処理できない場合には、制御信号生成ユニット２２０は、スイッチモジュール１２４に係るスイッチをコントロールするための制御信号Ｖｃ１とＶｃ２を生成することができない。従って、第１の転送ラインＬ１＿１とＬ１＿２と第２の転送ラインＬ２＿１とＬ２＿２はオープン（例えば、信号が通過できない）であり、スペア転送ラインＬＢ１とＬＢ２上にそれぞれ配置されたスイッチＳＷＢ１とＳＷＢ２はスイッチがオンにされる。スイッチＳＷＢ１とＳＷＢ２は、ＤＭＯＳＦＥＴによって実施されるからである。よって、チップ１２０の入力信号は、スペア転送ラインＬＢ１とＬＢ２を介して直接的に出力端子Ｎ_ｏ１とＮ_ｏ２に対して転送される。つまり、チップ１３０は、チップ１２０が故障した場合でも、入力信号を受け取ることができる。

前記のスイッチモジュール１２４（またはスイッチモジュール１１４と１３４）に係るスイッチの数量、種類、そして設計仕様は、説明目的のためだけのものであり、本発明を限定するものではないことに留意すべきである。チップ１２０が正常に動作している限りにおいては、スイッチモジュール１２４は、第１の転送ラインＬ１＿１とＬ１＿２と第２の転送ラインＬ２＿１とＬ２＿２を通過できるようにし、スペア転送ラインＬＢ１とＬＢ２を通過できないようにすることができる。チップ１２０が故障した場合には、スイッチモジュール１２４は、第１の転送ラインＬ１＿１とＬ１＿２と第２の転送ラインＬ２＿１とＬ２＿２を通過できないようにし、スペア転送ラインＬＢ１とＬＢ２を通過できるようにすることができる。スイッチモジュール１２４は別の設計仕様でもあり得る。こうした代替的な設計仕様は、本発明の範囲内のものである。

加えて、チップ１２０が故障した場合には、スペア転送ラインＬＢ１とＬＢ２を介して、入力信号が出力端子Ｎ_ｏ１とＮ_ｏ２に対して直接的に転送されるので、チップ１２０のコア回路１２２にはデータが保管されず、シリアル転送システム１００においてデータ転送問題が発生じ得る。例えば、シリアル転送システム１００が、たった３つのチップ１１０、１２０、および１３０だけを含み、データ信号Ｓｉｎは２４ビットであり、チップ１１０、１２０、および１３０のそれぞれのコア回路に係るレジスターが８ビットデータの保管を要する、と仮定すれば、一つのチップが故障した場合には、その次のチップは正しいデータを受け取ることができない。この問題を解決するために、チップ１１０、１２０、および１３０のレジスター２１０は複数のビットを保管することができる。すぐ前のチップは故障していないことを故障検知ユニット２３０が検知したときは、チップは、受け取ったデータを保管するためにレジスター２１０に係るＭ個のレジスターを使用する。すぐ前のチップが故障していることを故障検知ユニット２３０が検知したときは、チップは、受け取ったデータを保管するためにレジスター２１０に係るＮ個のレジスターを使用する。ここでＮはＭよりも大きい値である。例えば、シリアル転送システム１００が、たった３つのチップ１１０、１２０、および１３０だけを含み、データ信号Ｓｉｎは２４ビットである、と仮定すれば、チップ１１０、１２０、および１３０は１６個のレジスターを含むように設計することができる。チップ１２０が正常に動作できる場合には、チップ１３０は、受け取ったデータを保管するために８個のレジスターを使用するにすぎない。チップ１２０が故障し、チップ１３０の故障検知ユニット２３０が、チップ１２０が故障していることを検知する場合には、チップ１３０は、受け取ったデータを保管するために１６個のレジスターを使用する。つまり、チップ１２０が故障した場合には、チップ１３０は、元々チップ１２０とチップ１３０に保管されるように設計されていた全てのデータを保管することになる。

本発明の一つの実施例においては、シリアル転送システム１００が、発光ダイオード（ＬＥＤ）駆動回路に適用される。つまり、チップ１１０、１２０、および１３０は、それぞれＬＥＤ列に接続され、データ信号Ｓｉｎは、ＬＥＤ列の駆動データを含んでいる。

図３は、本発明の別の実施例に従って、シリアル転送システム３００を示すダイヤグラムである。図３に示すように、シリアル転送システム３００は、複数のチップ（この実施例においては、３つのチップ３１０，３２０、および３３０がある）を含んでおり、チップ３１０は入力端子Ｎ_ｉ１、Ｎ_ｉ２、Ｎ_ｉ１Ｂ、およびＮ_ｉ２Ｂ、出力端子Ｎ_ｏ１、Ｎ_ｏ２、Ｎ_ｏ１Ｂ、Ｎ_ｏ２Ｂ、コア回路３１２、スイッチモジュール３１４、第１の転送ラインＬ１＿１、Ｌ１＿２、Ｌ１＿３、およびＬ１＿４、第２の転送ラインＬ２＿１とＬ２＿２、そして、スペア転送ラインＬＢ１とＬＢ２を含んでいる。第１の転送ラインＬ１＿１、Ｌ１＿２、Ｌ１＿３、およびＬ１＿４は、入力端子Ｎ_ｉ１、Ｎ_ｉ２、Ｎ_ｉ１Ｂ、およびＮ_ｉ２Ｂとコア回路３１２との間に、それぞれ接続されており、第１の転送ラインＬ１＿１、Ｌ１＿２、Ｌ１＿３、およびＬ１＿４は、入力信号（データ信号Ｓｉｎ、クロック信号ＤＣＫ、スペアデータ信号ＳｉｎＢ、そしてスペアクロック信号ＤＣＫＢを含む）をコア回路３１２に対して転送するために使用される。第２の転送ラインＬ２＿１とＬ２＿２は、出力端子Ｎ_ｏ１とＮ_ｏ２とコア回路３１２との間に、それぞれ接続されており、第２の転送ラインＬ２＿１とＬ２＿２は、コア回路３１２の出力を出力端子Ｎ_ｏ１とＮ_ｏ２に対して、それぞれ転送するために使用される。スペア転送ラインＬＢ１とＬＢ２は、入力端子Ｎ_ｉ１とＮ_ｉ２と出力端子Ｎ_ｏ１とＮ_ｏ２に、それぞれ接続され、スペア転送ラインＬＢ１とＬＢ２は、入力端子Ｎ_ｉ１とＮ_ｉ２からの入力信号を、出力端子Ｎ_ｏ１ＢとＮ_ｏ２Ｂに対して、それぞれ直接的に転送するために使用される。加えて、スイッチモジュール３１４は、スイッチＳＷ１とＳＷ２を含み、スイッチＳＷ１は入力端子Ｎ_ｉ１、Ｎ_ｉ１Ｂ、とコア回路３１２との間に接続されており、スイッチＳＷ１はデータ信号Ｓｉｎまたはスペアデータ信号ＳｉｎＢを選択的にコア回路３１２に対して転送するために使用される。スイッチＳＷ２は入力端子Ｎ_ｉ２、Ｎ_ｉ２Ｂ、とコア回路３１２との間に接続されており、スイッチＳＷ２はクロック信号ＤＣＫまたはスペアクロック信号ＤＣＫＢを選択的にコア回路３１２に対して転送するために使用される。加えて、チップ３２０は、入力端子Ｎ_ｉ１、Ｎ_ｉ２、Ｎ_ｉ１Ｂ、およびＮ_ｉ２Ｂ、出力端子Ｎ_ｏ１、Ｎ_ｏ２、Ｎ_ｏ１Ｂ、Ｎ_ｏ２Ｂ、コア回路３２２、スイッチモジュール３２４、第１の転送ラインＬ１＿１、Ｌ１＿２、Ｌ１＿３、およびＬ１＿４、第２の転送ラインＬ２＿１とＬ２＿２、そして、スペア転送ラインＬＢ１とＬＢ２を含んでいる。チップ３３０は、入力端子Ｎ_ｉ１、Ｎ_ｉ２、Ｎ_ｉ１Ｂ、およびＮ_ｉ２Ｂ、出力端子Ｎ_ｏ１、Ｎ_ｏ２、Ｎ_ｏ１Ｂ、Ｎ_ｏ２Ｂ、コア回路３３２、スイッチモジュール３３４、第１の転送ラインＬ１＿１、Ｌ１＿２、Ｌ１＿３、およびＬ１＿４、第２の転送ラインＬ２＿１とＬ２＿２、そして、スペア転送ラインＬＢ１とＬＢ２を含んでいる。加えて、この実施例において、チップ３１０、３２０、そして３３０は同一のものである。

図４は、図３に示されるコア回路３１２、３２２、および３３２を表すダイヤグラムである。図４に示すように、コア回路３２２を例に挙げると、コア回路３２２は、少なくとも、複数のレジスター４１０、制御信号生成ユニット４２０、そして故障検知ユニット４３０を含んでいる。レジスター４１０は、チップ３２０の外部にあるソースからの入力信号を受け取り、入力信号で運ばれたデータを保管するために使用される。制御信号生成ユニット４２０は、スイッチモジュール３２４に係るスイッチＳＷ１とＳＷ２をコントロールするための制御信号Ｖｃを生成するために使用される。故障検知ユニット４３０は、すぐ前のチップ（例えば、チップ３１０）が故障しているかどうかを検知するために使用される。加えて、本発明の別の実施例において、故障検知ユニット４３０は、コア回路３１２、３２２、および３３２の外部に配置され得る。

シリアル転送システム３００の動作において、チップ３３０を例として挙げると、チップ３００の故障検知ユニット４３０は、すぐ前のチップが故障しているかどうかを検知する。チップ３２０が故障してない場合には、制御信号生成ユニット４２０は、第１の転送ラインＬ１＿１とＬ１＿２が通過できるようにスイッチＳＷ１とＳＷ２をコントロールするための制御信号Ｖｃを生成する。コア回路３３２はデータ信号Ｓｉｎとクロック信号ＤＣＫを受け取ることができる。そして、データ信号Ｓｉｎとクロック信号ＤＣＫは、第２の転送ラインＬ２＿１とＬ２＿２を介して出力端子Ｎ_ｏ１、Ｎ_ｏ２に対して転送される。このとき、コア回路３３２は、入力端子Ｎ_ｉ１Ｂ、Ｎ_ｉ２Ｂからスペアデータ信号ＳｉｎＢとスペアクロック信号ＤＣＫＢを、それぞれ受け取らない。

さらに、コア回路３２２の焼損、断線、または供給電圧Ｖ_ＤＤとＶ_ＳＳがコア回路３２２に供給できない、といったチップ３２０において何かが故障し、受け取った信号をチップ３２０のコア回路３２２が正常に処理できない場合には、チップ３３０の制御信号生成ユニット４２０は、第１の転送ラインＬ１＿３とＬ１＿４が通過できるようにスイッチＳＷ１とＳＷ２をコントロールするための制御信号Ｖｃを生成する。コア回路３３２はスペアデータ信号ＳｉｎＢとスペアクロック信号ＤＣＫＢを受け取ることができる。そして、スペアデータ信号ＳｉｎＢとスペアクロック信号ＤＣＫＢは、第２の転送ラインＬ２＿１とＬ２＿２を介して出力端子Ｎ_ｏ１、Ｎ_ｏ２に対して転送される。このとき、コア回路３３２は、入力端子Ｎ_ｉ１、Ｎ_ｉ２からデータ信号Ｓｉｎとクロック信号ＤＣＫを、それぞれ受け取らない。別の言葉で言えば、チップ３２０が故障した場合には、チップ３３０に係る入力信号は、チップ３２０に係る入力信号と同一のものであり、従って、チップ３３０は、チップ３２０が故障している場合でも入力信号を受け取ることができる。

前記のスイッチモジュール３１４，３２４、および３３４に係るスイッチの数量、種類、そして設計仕様は、説明目的のためだけのものであり、本発明を限定するものではないことに留意すべきである。すぐ前のチップが正常に動作している限りにおいては、スイッチモジュール３１４／３２４／３３４は、第１の転送ラインＬ１＿１とＬ１＿２を通過できるようにし（コア回路はデータ信号Ｓｉｎとクロック信号ＤＣＫを受け取る）、第１の転送ラインＬ１＿３とＬ１＿４を通過できないようにすることができる（コア回路はスペアデータ信号ＳｉｎＢとスペアクロック信号ＤＣＫＢを受け取らない）。すぐ前のチップが故障した場合には、スイッチモジュール３１４／３２４／３３４は、第１の転送ラインＬ１＿１とＬ１＿２を通過できないようにし（コア回路はデータ信号Ｓｉｎとクロック信号ＤＣＫを受け取らない）、第１の転送ラインＬ１＿３とＬ１＿４を通過できるようにすることができる（コア回路はスペアデータ信号ＳｉｎＢとスペアクロック信号ＤＣＫＢを受け取る）。スイッチモジュール３１４／３２４／３３４は別の設計仕様でもあり得る。こうした代替的な設計仕様は、本発明の範囲内のものである。

加えて、チップ３２０が故障した場合には、出力端子Ｎ_ｏ１ＢとＮ_ｏ２Ｂおよびスペア転送ラインＬＢ１とＬＢ２を介して、入力信号がチップ３３０に対して直接的に転送されるので、チップ３２０のコア回路３２２にはデータが保管されず、シリアル転送システム３００においてデータ転送問題が発生し得る。例えば、シリアル転送システム３００が、たった３つのチップ３１０、３２０、および３３０だけを含み、データ信号Ｓｉｎは２４ビットであり、チップ３１０、３２０、および３３０のそれぞれのコア回路に係るレジスターが８ビットデータの保管を要する、と仮定すれば、一つのチップが故障した場合には、その次のチップは正しいデータを受け取ることができない。この問題を解決するために、チップ３１０、３２０、および３３０のレジスター４１０は複数のビットを保管することができる。すぐ前のチップは故障していないことを故障検知ユニット４３０が検知したときは、チップは、受け取ったデータを保管するためにレジスター４１０に係るＭ個のレジスターを使用する。すぐ前のチップが故障していることを故障検知ユニット４３０が検知したときは、チップは、受け取ったデータを保管するためにレジスター４１０に係るＮ個のレジスターを使用する。ここでＮはＭよりも大きい値である。例えば、シリアル転送システム３００が、たった３つのチップ３１０、３２０、および３３０だけを含み、データ信号Ｓｉｎは２４ビットである、と仮定すれば、チップ３１０、３２０、および３３０は１６個のレジスターを含むように設計することができる。チップ３２０が正常に動作できる場合には、チップ３３０は、受け取ったデータを保管するために８個のレジスターを使用するにすぎない。チップ３２０が故障し、チップ３３０の故障検知ユニット４３０が、チップ３２０が故障していることを検知する場合には、チップ３３０は、受け取ったデータを保管するために１６個のレジスターを使用する。つまり、チップ３２０が故障した場合には、チップ３３０は、元々チップ３２０とチップ３３０に保管されるように設計されていた全てのデータを保管することになる。

本発明の一つの実施例においては、シリアル転送システム３００が、発光ダイオード（ＬＥＤ）駆動回路に適用される。つまり、チップ３１０、３２０、および３３０は、それぞれＬＥＤ列に接続され、データ信号Ｓｉｎは、ＬＥＤ列の駆動データを含んでいる。

図５は、本発明の一つの実施例に従って、シリアル転送システムに適用される、チップのフェイルセーフ方法のフローチャートである。図１と図５を参照すると、フローは以下に記述されるとおりである。

ステップ５００：チップを用意する。チップは、入力信号を受け取るための入力端子と、コア回路と、出力信号を出力するための出力端子と、第１の転送ラインと、第２の転送ラインと、スペア転送ライン、とを含む。第１の転送ラインは入力端子とコア回路との間に接続され、第２の転送ラインは出力端子とコア回路との間に接続され、スペア転送ラインは入力端子と出力端子との間に接続される。

ステップ５０２：コア回路が入力信号を正常に処理することができない場合には、入力信号はスペア転送ラインを介して出力端子に対して直接的に転送され、入力信号が出力端子から出力される出力信号として働く。

図６は、本発明の別の実施例に従って、シリアル転送システムに適用される、チップのフェイルセーフ方法のフローチャートである。図３と図６を参照すると、フローは以下に記述されるとおりである。

ステップ６００：チップを用意する。チップは、チップの外部にあるソースからの第１の入力信号を受け取るための第１の入力端子と、出力信号を生成ために第１の入力信号を処理するコア回路と、第１の出力端子と、第２の出力端子と、第１の入力端子と第２の出力端子との間に接続されたスペア転送ライン、とを含む。

ステップ６０２：出力信号を第１の出力端子に対して転送し、出力信号を出力する。

ステップ６０４：第１の入力信号を、スペア転送ラインを介して第２の出力端子に対して転送し、第１の入力信号を、第２の出力端子から直接的に出力する。

簡単にまとめると、本発明に係るシリアル転送システムに適用されフェイルセーフ方法を伴うチップにおいて、故障したチップの隣りのチップが正常に動作できることを確実にするためにスペア転送ラインが設計される。加えて、チップのレジスターの大きさは、すぐ前のチップの状態（故障か否か）を参照して調整され、シリアル転送システムにおけるデータ転送の問題を回避する。

当業者であれば、本発明の開示の範囲内で、デバイスや方法に係る多くの変形例や代替案があり得ることに容易に気付くであろう。従って、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されるものと理解されるべきである。

Claims

シリアル転送システムに適用するチップであって：
前記チップの外部にあるソースからの入力信号を受け取るための入力端子と；
コア回路と；
出力信号を出力するための出力端子と；
前記入力信号を前記コア回路に対して選択的に転送するために、前記入力端子と前記コア回路との間に接続された、第１の転送ラインと；
前記コア回路の出力を前記出力端子に対して選択的に転送するために、前記コア回路と前記出力端子との間に接続された、第２の転送ラインと；
前記入力端子と前記出力端子との間に接続された、スペア転送ラインと；を含み、
前記コア回路が正常に動作できない場合には、前記入力信号が、前記スペア転送ラインを介して前記出力端子に対して直接的に転送され、前記入力信号は、前記出力端子から出力されるべき前記出力信号として働き、
前記チップは、さらに：
前記コア回路の内部または外部に配置された、複数のレジスターと；
前記コア回路の内部または外部に配置され、前記シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断するための、故障検知ユニットと；を含み、
前記故障検知ユニットが前記すぐ前のチップは故障していないと判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＭ個のレジスターを使用するだけにすぎず；かつ、
前記故障検知ユニットが前記すぐ前のチップは故障していると判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＮ個のレジスターを使用し、ＮとＭは正の数であり、ＮはＭよりも大きく、
前記コア回路が正常に動作する場合には、前記コア回路の出力が、前記第２の転送ラインを介して前記出力端子に対して転送され、前記コア回路の出力は、前記出力端子から出力されるべき前記出力信号として働き；かつ、
前記入力信号は、前記スペア転送ラインを介して前記出力端子に対して転送されない、
ことを特徴とするチップ。
前記チップは、さらに：
前記スペア転送ラインを選択的に通過できるようにするために、前記スペア転送ライン上に配置されたスイッチモジュールを含む、
請求項１に記載のチップ。
前記コア回路が正常に動作する場合には、前記コア回路は、前記スペア転送ラインが通過できないように前記スイッチモジュールをコントロールするための少なくとも一つの制御信号を生成し；かつ、
前記コア回路が正常に動作できない場合には、前記コア回路は、前記スイッチモジュールに対する前記少なくとも一つの制御信号を生成しないで、前記スイッチモジュールが前記スペア転送ラインを通過できるようにする、
請求項２に記載のチップ。
前記スイッチモジュールは、前記第１の転送ラインと前記第２の転送ラインのライン上に配置され、前記第１の転送ラインと前記第２の転送ラインを選択的に通過できるようにするために使用される、
請求項２に記載のチップ。
前記コア回路が正常に動作する場合には、前記コア回路は、前記第１の転送ラインが通過でき、前記第２の転送ラインが通過でき、かつ、前記スペア転送ラインが通過できないように前記スイッチモジュールをコントロールするために少なくとも一つの制御信号を生成し；かつ、
前記コア回路が正常に動作できない場合には、前記コア回路は、前記スイッチモジュールに対する前記少なくとも一つの制御信号を生成しないで、前記スイッチモジュールが前記スペア転送ラインを通過できるように、かつ、前記第１の転送ラインと前記第２の転送ラインが通過できないようにする、
請求項４に記載のチップ。
シリアル転送システムに適用するチップに係るフェイルセーフ方法であって、
前記チップは、前記チップの外部にあるソースからの入力信号を受け取るための入力端子と、コア回路と、出力信号を出力するための出力端子と、第１の転送ラインと、第２の転送ラインと、スペア転送ラインと、を含み：
第１の転送ラインは、前記入力端子と前記コア回路との間に接続され、前記入力信号を前記コア回路に対して選択的に転送するために使用され；
第２の転送ラインは、前記コア回路と前記出力端子との間に接続され、前記コア回路の出力を前記出力端子に対して選択的に転送するために使用され；かつ
スペア転送ラインは、前記入力端子と前記出力端子との間に接続され；
前記フェイルセーフ方法は：
前記コア回路が正常に動作できない場合には、前記入力信号を、前記スペア転送ラインを介して前記出力端子に対して直接的に転送し、前記入力信号は、前記出力端子から出力されるべき前記出力信号として働き、
前記チップは、前記コア回路の内部または外部に配置された、複数のレジスターを含み、
前記フェイルセーフ方法は、さらに：
前記シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断し；
前記すぐ前のチップは故障していないと判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＭ個のレジスターを使用するだけにすぎず；かつ、
前記すぐ前のチップは故障していると判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＮ個のレジスターを使用し、ＮとＭは正の数であり、ＮはＭよりも大きく、
前記フェイルセーフ方法は、さらに：
前記コア回路が正常に動作する場合には、
前記コア回路の出力を、前記第２の転送ラインを介して前記出力端子に対して転送し、前記コア回路の出力は、前記出力端子から出力されるべき前記出力信号として働き；かつ、
前記入力信号を、前記スペア転送ラインを介して前記出力端子に対して転送しない、
ことを特徴とする方法。
前記フェイルセーフ方法は、さらに：
前記スペア転送ラインを選択的に通過できるようにする、
請求項６に記載の方法。
前記フェイルセーフ方法は、さらに：
前記コア回路が正常に動作する場合には、前記スペア転送ラインが通過できないようにするための少なくとも一つの制御信号を生成し；かつ、
前記コア回路が正常に動作できない場合には、前記スペア転送ラインを通過できるようにするための前記少なくとも一つの制御信号を生成しない；
請求項７に記載の方法。
前記フェイルセーフ方法は、さらに：
前記第１の転送ラインと前記第２の転送ラインを選択的に通過できるようにする、
請求項７に記載の方法。
前記フェイルセーフ方法は、さらに：
前記コア回路が正常に動作する場合には、前記第１の転送ラインが通過でき、前記第２の転送ラインが通過でき、かつ、前記スペア転送ラインが通過できないようにするために少なくとも一つの制御信号を生成し；かつ、
前記コア回路が正常に動作できない場合には、前記スペア転送ラインが通過でき、かつ、前記第１の転送ラインと前記第２の転送ラインが通過できないようにするために前記少なくとも一つの制御信号を生成しない；
請求項８に記載の方法。
シリアル転送システムに適用するチップであって：
前記チップの外部にあるソースから、第１の入力信号を受け取るための第１の入力端子と；
前記チップの外部にあるソースから、前記第１の入力信号とは異なる、第２の入力信号を受け取るための第２の入力端子と；
出力信号を出力するために、前記第１の入力信号または前記第２の入力信号を処理するコア回路と；
前記第１の入力端子および前記第２の入力端子と前記コア回路との間に接続され、前記第１の入力信号または前記第２の入力信号を前記コア回路に対して選択的に転送するスイッチモジュールと；
第１の出力端子と；
第２の出力端子と；
前記第１の入力端子と前記第２の出力端子との間に接続された、スペア転送ラインと；
を含み、
前記コア回路は、前記出力信号を前記第１の出力端子に対して転送し、前記出力信号は前記第１の出力端子から出力され；
前記第１の入力信号は、前記スペア転送ラインを介して第２の出力端子に対して直接的に転送され、第２の出力端子から出力され、
前記チップは、さらに：
前記コア回路の内部または外部に配置された、複数のレジスターと；
前記コア回路の内部または外部に配置され、前記シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断するための、故障検知ユニットと；を含み、
前記故障検知ユニットが前記すぐ前のチップは故障していないと判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＭ個のレジスターを使用するだけにすぎず；かつ、
前記故障検知ユニットが前記すぐ前のチップは故障していると判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＮ個のレジスターを使用し、ＮとＭは正の数であり、ＮはＭよりも大きく、
前記チップは、さらに：
前記コア回路の内部または外部に配置され、前記シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断するための、故障検知ユニットと；を含み、
前記故障検知ユニットが前記すぐ前のチップは故障していないと判断した場合には、前記第１の入力信号が前記コア回路に対して転送され、かつ、前記第２の入力信号は前記コア回路に対して転送されないように、前記スイッチモジュールをコントロールし；
前記故障検知ユニットが前記すぐ前のチップは故障していると判断した場合には、前記第２の入力信号が前記コア回路に対して転送され、かつ、前記第１の入力信号は前記コア回路に対して転送されないように、前記スイッチモジュールをコントロールする；
ことを特徴とするチップ。
シリアル転送システムに適用するチップに係るフェイルセーフ方法であって：
前記チップは、前記チップの外部にあるソースから第１の入力信号を受け取るための第１の入力端子と、前記チップの外部にある前記ソースから第２の入力信号を受け取るための第２の入力端子と、出力信号を出力するために前記第１の入力信号または前記第２の入力信号を処理するコア回路と、第１の出力端子と、第２の出力端子と、前記第１の入力端子と前記第２の出力端子との間に接続されたスペア転送ラインと、を含み；
前記第１の入力信号は前記第２の入力信号とは異なり、
前記フェイルセーフ方法は：
前記第１の入力信号または前記第２の入力信号を前記コア回路に対して選択的に転送し；
前記出力信号を前記第１の出力端子に対して転送し、前記出力信号は前記第１の出力端子から出力され；
前記第１の入力信号を前記スペア転送ラインを介して前記第２の出力端子に対して直接的に転送し、前記第１の入力信号は第２の出力端子から出力され、
前記チップは、さらに：
前記コア回路の内部または外部に配置された、複数のレジスターを含み、
前記フェイルセーフ方法は、さらに：
前記シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断し；
前記すぐ前のチップは故障していないと判断された場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＭ個のレジスターを使用するだけにすぎず；かつ、
前記すぐ前のチップは故障していると判断された場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＮ個のレジスターを使用し、ＮとＭは正の数であり、ＮはＭよりも大きく、
前記フェイルセーフ方法は、さらに：
前記シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断し、
前記すぐ前のチップは故障していないと判断された場合には、前記第１の入力信号が前記コア回路に対して転送され、かつ、前記第２の入力信号は前記コア回路に対して転送されないように、コントロールし；
前記すぐ前のチップは故障していると判断された場合には、前記第２の入力信号が前記コア回路に対して転送され、かつ、前記第１の入力信号は前記コア回路に対して転送されないように、コントロールする；
ことを特徴とする方法。
シリアル転送システムに適用するチップであって：
複数のレジスターと；
前記シリアル転送システムにおいて前記チップ以前に置かれたすぐ前のチップが故障しているか否かを判断するための、故障検知ユニットと；を含み、
前記故障検知ユニットが前記すぐ前のチップは故障していないと判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＭ個のレジスターを使用するだけにすぎず；かつ、
前記故障検知ユニットが前記すぐ前のチップは故障していると判断した場合には、前記チップは、前記入力データを受け取るために前記複数のレジスターに係るＮ個のレジスターを使用し、ＮとＭは正の数であり、ＮはＭよりも大きい、
ことを特徴とするチップ。
前記Ｎは、Ｍの倍数である、
請求項１３に記載のチップ。