KR20140001086A

KR20140001086A - 직렬 전송 시스템에 적용되는 칩과 그에 따른 페일세이프 방법

Info

Publication number: KR20140001086A
Application number: KR1020130006093A
Authority: KR
Inventors: 치-유안 친; 쿠에이-쥰 첸
Original assignee: 실리콘 터치 테크놀로지 인코포레이티드
Priority date: 2012-06-26
Filing date: 2013-01-18
Publication date: 2014-01-06
Also published as: CN103514059B; TW201401043A; US20130346821A1; US8874980B2; KR101447221B1; TWI477961B; JP5726924B2; EP2680504B1; JP2014007726A; EP2680504B8; CN103514059A; EP2680504A1

Abstract

직렬 전송 시스템에 적용되는 칩은 입력 단자와 코어 회로, 출력 단자, 제 1 전송 라인, 제 2 전송 라인, 예비 전송 라인을 포함하고, 입력 단자는 칩 외부 소스로부터 입력 신호를 수신하는데 사용되며, 출력 단자는 출력 신호를 출력하는데 사용된다. 제 1 전송 라인은 입력 단자와 코어 회로 사이에 결합되며, 제 2 전송 라인은 코어 회로와 출력 단자 사이에 결합되고, 예비 전송 라인은 입력 단자와 출력 단자 사이에 결합된다. 코어 회로가 입력 단자를 정상적으로 처리할 수 없을 경우, 입력 신호는 예비 전송 라인을 거쳐 출력 단자로 직접 전송되며 입력 신호는 출력 단자로부터 출력되는 출력 신호로 작용한다.

Description

직렬 전송 시스템에 적용되는 칩과 그에 따른 페일세이프 방법{CHIP APPLIED TO SERIAL TRANSMISSION SYSTEM AND ASSOCIATED FAIL SAFE METHOD}

본 발명은 칩 설계에 관한 것으로, 보다 구체적으로는, 직렬 전송 시스템에 적용되는 칩과 그에 따른 페일세이프 방법에 관한 것이다.

복수의 칩을 포함하는 전형적인 직렬 전송 시스템에 있어서, 입력 신호는 순차적으로 첫 번째 칩과, 두 번째 칩, ... 을 통과하여 마지막 칩으로 입력된다. 그러나, 칩 중 어느 하나에 장애가 발생한다면, 그 칩의 다음 칩에는 입력 신호를 보내지 못하므로 장애가 발생한 칩 다음부터의 모든 칩은 입력 신호를 받지 못하여 입력 신호를 처리할 수 없다. 따라서, 장애가 발생한 칩 다음부터의 칩들을 정상적으로 작동시키게 하는 것이 중요한 과제이다.

그러므로, 본 발명의 목적은, 위에서 언급한 문제를 해결하기 위해, 직렬 전송 시스템에 적용되는 칩과 그에 따른 페일세이프 방법을 제공하는 것이다.

본 발명의 일측면에 따르면, 직렬 전송 시스템에 적용되는 칩은 칩 외부 소스로부터 입력 신호를 수신하기 위한 입력 단자, 코어 회로, 출력 신호를 출력하기 위한 출력 단자, 입력 단자와 코어 회로 사이에 결합되는 제 1 전송 라인, 코어 회로와 출력 단자 사이에 결합되는 제 2 전송 라인, 및 입력 단자와 출력 단자 사이에 결합되는 예비 전송 라인을 포함한다. 제 1 전송 라인은 입력 신호를 코어 회로로 선택적으로 전송하기 위한 것이고, 제 2 전송 라인은 코어 회로의 출력을 출력 단자로 선택적으로 전송하기 위한 것이다. 코어 회로가 정상적으로 작동되지 않을 경우, 입력 신호는 예비 전송 라인을 거쳐 출력 단자로 직접 전송되며 입력 신호는 출력 단자로부터 출력되는 출력 신호로 작용한다.

본 발명의 다른 측면에 따르면, 직렬 전송 시스템에 적용되는 칩의 페일세이프 방법이 제공된다. 칩은 칩 외부 소스로부터 입력 신호를 수신하기 위한 입력 단자, 코어 회로, 출력 신호를 출력하기 위한 출력 단자, 제 1 전송 라인, 제 2 전송 라인, 및 예비 전송 라인을 포함하고, 제 1 전송 라인은 입력 단자와 코어 회로 사이에 결합되며 입력 신호를 코어 회로로 선택적으로 전송하는데 이용되고, 제 2 전송 라인은 코어 회로와 출력 단자 사이에 결합되며 코어 회로의 출력을 출력 단자로 선택적으로 전송하는데 이용되고, 예비 전송 라인은 입력 단자와 출력 단자 사이에 결합되고, 페일세이프 방법은 코어 회로가 정상적으로 작동되지 않을 경우, 입력 신호를 예비 전송 라인을 거쳐 출력 단자로 직접 전송하는 단계를 포함하고, 입력 신호는 출력 단자로부터 출력되는 출력 신호로 작용한다.

본 발명의 또 다른 측면에 따르면, 직렬 전송 시스템에 적용되는 칩은 칩 외부 소스로부터 제 1 입력 신호를 수신하기 위한 제 1 입력 단자, 칩 외부 소스로부터 제 2 입력 신호를 수신하기 위한 제 2 입력 단자, 제 1 또는 제 2 입력 신호를 처리하여 출력 신호를 생성하기 위한 코어 회로, 제 1 입력 단자, 제 2 입력 단자와 코어 회로 사이에 결합되는 스위치 모듈, 제 1 출력 단자, 제 2 출력 단자, 및 제 1 입력 단자와 제 2 출력 단자 사이에 결합되는 예비 전송 라인을 포함하고, 제 1 입력 신호는 제 2 입력 신호와 다르고, 스위치 모듈은 제 1 또는 제 2 입력 신호를 코어 회로로 선택적으로 전송시키기 위한 것이다. 코어 회로는 출력 신호를 제 1 출력 단자로 전송하며 출력 신호는 제 1 출력 단자로부터 출력된다. 제 1 입력 신호는 예비 전송 라인을 거쳐 제 2 출력 단자로 직접 전송되며 제 1 입력 신호는 제 2 출력 단자로부터 출력된다.

본 발명의 또 다른 측면에 따르면, 직렬 전송 시스템에 적용되는 칩의 페일세이프 방법이 제공된다. 칩은 칩 외부 소스로부터 제 1 입력 신호를 수신하기 위한 제 1 입력 단자, 칩 외부 소스로부터 제 2 입력 신호를 수신하기 위한 제 2 입력 단자, 제 1 또는 제 2 입력 신호를 처리하여 출력 신호를 생성하기 위한 코어 회로, 제 1 출력 단자, 제 2 출력 단자, 및 제 1 입력 단자와 제 2 출력 단자 사이에 결합되는 예비 전송 라인을 포함하고, 제 1 입력 신호는 제 2 입력 신호와 다르며, 페일세이프 방법은 제 1 또는 제 2 입력 신호를 상기 코어 회로로 선택적으로 전송하는 단계, 출력 신호를 제 1 출력 단자로 전송하고 출력 신호는 제 1 출력 단자로부터 출력되는 단계, 및 제 1 입력 신호를 예비 전송 라인을 거쳐 제 2 출력 단자로 직접 전송하고 제 1 입력 신호는 제 2 출력 단자로부터 출력되는 단계를 포함한다.

본 발명의 또 다른 측면에 따르면, 직렬 전송 시스템에 적용되는 칩은 복수의 레지스터, 및 폴트(fault) 검출부를 포함하고, 폴트 검출부는 직렬 전송 시스템 내의 칩에 앞에 위치한 칩의 장애 발생 여부를 결정하기 위한 것이다. 폴트 검출부가 앞 위치한 칩에 장애가 없다고 판단할 경우, 칩은 앞에 위치한 칩으로부터 입력 신호를 수신하는데 복수의 레지스터 중 M개의 레지스터를 사용하고, 폴트 검출부가 앞에 위치한 칩에 장애가 없다고 판단할 경우, 칩은 입력 신호를 수신하는데 복수의 레지스터 중 N개의 레지스터를 사용하고, M과 N은 양의 정수이며, N이 M보다 더 크다. 또한, N은 M의 배수로 하는 것이 바람직하다.

본 발명의 이들 목적과 다른 목적들은 의심 없이 여러 수치와 도면에서 나타낸 아래의 바람직한 실시예의 자세한 설명을 읽은 후에 당업자에게 명백하게 될 것이다.

도 1은 본 발명의 일실시예에 따른 직렬 전송 시스템을 나타내는 도면이다.
도 2는 도 1의 코어 회로를 나타내는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 직렬 전송 시스템을 나타내는 도면이다.
도 4는 도 3의 코어 회로를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 직렬 전송 시스템에 적용되는 칩에 대한 페일세이프 방법을 나타내는 흐름도이다.
도 6은 본 발명의 다른 실시예에 따른 직렬 전송 시스템에 적용되는 칩에 대한 페일세이프 방법을 나타내는 흐름도이다.

용어들은 다음의 설명과 청구항을 통해 특정 시스템 구성 요소를 언급하기 위해 사용된다. 당업자가 인식하는 대로, 제조자는 구성 요소를 다른 명칭으로 언급할 수 있다. 이 문서에서 기능이 아니라 명칭이 다른 구성 요소들을 구별하려고 한 것은 아니다. 다음의 설명과 청구항에 있어서, "포함하는(including)"와 "포함하는(comprising)"은 개방적(open-ended fashion)으로 사용되므로, 언급된 것으로만 제한적으로 해석되어서는 안 된다. "결합하다(couple or couples)"는 직접적 또는 간접적인 전기적 연결을 의미하는 것을 의도한 것이다. 따라서, 제 1 장치가 제 2 장치에 결합한다면, 이것의 연결은 직접적인 전기적 연결을 통해서 이루어질 수도 있고, 다른 장치와 연결부을 거치는 간접적인 전기적 연결을 통해서 이루어질 수도 있다.

본 발명의 일실시예에 따른 직렬 전송 시스템(100)을 나타내는 도 1을 참조한다. 도 1에 도시된 바와 같이, 직렬 전송 시스템(100)은 복수의 칩(본 실시예에서는 3 개의 칩(110, 120, 130))을 포함하고 있다. 칩(110)은 입력 단자(N_i1, N_i2)와 출력 단자(N_o1, N_o2), 코어 회로(112), 스위치 모듈(114), 제 1 전송 라인(L1_1, L1_2), 제 2 전송 라인(L2_1, L2_2), 예비 전송라인(LB1, LB2)을 포함하고 있다. 제 1 전송 라인(L1_1, L1_2)은 각각 입력 단자(N_i1,N_i2)와 코어 회로(112) 사이에 결합된다. 제 1 전송 라인(L1_1, L1_2)은 (데이터 신호(Sin)와 클럭 신호(DCK)을 포함하는) 입력 신호를 코어 회로(112)로 전송하는데 사용된다. 제 2 전송 라인(L2_1, L2_2)은 각각 출력 단자(N_o1,N_o2)와 코어 회로(112) 사이에 결합된다. 제 2 전송 라인(L2_1, L2_2)은 코어 회로(112)의 출력을 각각 출력 단자(N_o1, N_o2)로 전송하는데 사용된다. 예비 전송라인(LB1, LB2)은 각각 입력 단자(N_i1, N_i2)와 출력 단자(N_o1, N_o2)에 결합된다. 예비 전송라인(LB1, LB2)은 입력 신호를 입력 단자(N_i1, N_i2)로부터 출력 단자(N_o1, N_o2)로 각각 직접 입력하는데 사용된다. 또한, 스위치 모듈(114)는 제 1 전송 라인(L1_1) 상에 위치한 스위치(SW1_1)와 제 1 전송 라인(L1_2) 상에 위치한 스위치(SW1_2), 제 2 전송 라인(L2_1) 상에 위치한 스위치(SW2_1), 제 2 전송 라인(L2_2) 상에 위치한 스위치(SW2_2), 예비 전송라인(LB1) 상에 위치한 스위치(SWB1), 예비 전송라인(LB2) 상에 위치한 스위치(SWB2)를 포함하고 있다. 칩(120)은 입력 단자(N_i1, N_i2)와 출력 단자(N_o1, N_o2), 코어 회로(122), 스위치 모듈(124), 제 1 전송 라인(L1_1, L1_2), 제 2 전송 라인(L2_1, L2_2), 예비 전송라인(LB1, LB2)을 포함하고 있고, 칩(130)은 입력 단자(N_i1, N_i2)와 출력 단자(N_o1,N_o2), 코어 회로(132), 스위치 모듈(134), 제 1 전송 라인(L1_1, L1_2), 제 2 전송 라인(L2_1, L2_2), 예비 전송라인(LB1, LB2)을 포함하고 있다. 또한, 본 실시예에서, 칩(110, 120, 130)은 서로 같다.

도 1에 도시된 코어 회로(112, 122, 133)를 나타내는 도 2를 참조한다. 도 2에 도시된 바와 같이, 코어 회로(122)를 예로 들면, 코어 회로(122)는 적어도 복수의 레지스터(210)과 제어 신호 생성부(220), 폴트 검출부(230)를 포함한다. 레지스터(210)은 칩(120)의 외부 소스(Source)로부터 입력 신호를 수신하고 입력 신호에 실린 데이터를 저장하는데 사용된다. 제어 신호 생성부(220)는 제어 신호(Vc1, Vc2)를 생성하여 스위치 모듈(124)를 제어하는데 사용된다. 폴트 검출부(230)은 앞에 위치한 칩(예를 들어, 칩(110))의 장애 발생 여부를 검출하는데 사용된다. 또한, 본 발명의 다른 실시예에서, 폴트 검출부(230)는 코어 회로(112, 122, 132) 외부에 위치한다.

또한, 본 실시예에서, 스위치 모듈(114, 124, 134)의 스위치(SWB1, SWB2)는 공핍형 금속 산화막 전계 효과 트랜지스터(depletion metal-oxide-semiconductor field-effect transitor: DMOSFET)에 의해 구현되지만, 이것으로 본 발명이 제한되는 것을 의미하는 것은 아니다.

직렬 전송 시스템(100)의 동작에 있어서, 모든 칩(110, 120, 130)이 입력 신호(입력신호는 데이터 신호(Sin)와 클럭 신호(DCK)을 포함한다)를 정상적으로 처리할 수 있을 경우, 데이터 신호(Sin)와 클럭 신호(DCK)는 칩(110)과 칩(120)을 거쳐 칩(130)에 전송된다. 칩(120)을 예로 들면, 제어 신호 생성부(220)는 스위치(SW1_1와 SW1_2, SW2_1, SW2_2)를 스위치 온 시키기 위해 제어 신호(Vc1)를 생성하여, 입력 신호가 제 1 전송 라인(L1_1과 L1_2)을 통해 코어 회로(122)로 전송된 후, 입력 신호가 코어 회로(122)로부터 출력 단자(N_o1, N_o2)로 제 2 전송 라인(L2_1, L2_2)을 통해 각각 전송되도록 한다. 또한, 제어 신호 생성부(220)는 스위치(SWB1, SWB2)를 스위치 오프시키기 위해 제어 신호(Vc2)를 생성하여, 입력 신호가 예비 전송 라인(LB1, LB2)를 통해 출력 단자(N_o1,N_o2)로 전송되지 않도록 한다. 즉, 모든 칩(110, 120, 130)이 입력 신호를 정상적으로 처리할 수 있을 경우, 입력 신호는 제 1 전송 라인(L1_1과 L1_2)과 코어 회로(112, 122, 132), 제 2 전송 라인(L2_1, L2_2)를 거쳐서 출력 단자(N_o1,N_o2)로 각각 전송되고, 예비 전송 라인(LB1, LB2)으로는 아무 신호도 통과하지 않는다.

더구나, 코어 회로(122)가 번아웃되거나 단락되거나, 공급 전압(V_DD, V_SS)이 코어 회로(122)로 공급되지 못하는 등, 칩(120)에서 어떤 장애가 발생하여 칩(120)의 코어 회로(122)가 수신된 신호를 정상적으로 처리할 수 없을 경우, 제어 신호 생성부(220)는 스위치 모듈(124)의 스위치들을 제어하기 위해 제어 신호(Vc1, Vc2)를 생성할 수 없다. 따라서, 제 1 전송 라인(L1_1, L1_2)와 제 2 전송 라인(L2_1, L2_2)가 오픈되고(즉, 신호를 통과시킬 수 없다), 스위치(SWB1, SWB2)는 DMOSFET에 의해 구현되므로, 예비 전송 라인(LB1, LB2)상에 각각 위치한 스위치(SWB1, SWB2)가 스위치 온 된다. 그러므로, 칩(120)의 입력 신호는 예비 전송 라인(LB1, LB2)을 통해 직접 출력 단자(N_o1,N_o2)로 각각 전송될 수 있다. 즉, 칩(120)에 장애가 발생하더라도, 칩(130)은 입력 신호를 수신할 수 있다.

위에서 언급한 스위치 모듈(124)(또는 스위치 모듈(114, 134))의 스위치의 갯수와 종류, 디자인은 단지 예시적인 설명의 목적이고, 본 발명을 제한하는 것은 아니다. 칩(120)이 정상적으로 동작할 때, 스위치 모듈(124)이 제 1 전송 라인(L1_1, L1_2)과 제 2 전송라인(L2_1, L2_2)을 통전시키고 예비 전송라인(LB1, LB2)를 비통전시키고, 칩(120)에 장애가 발생하는 경우, 스위치 모듈(124)이 제 1 전송 라인(L1_1, L1_2)과 제 2 전송라인(L2_1, L2_2)을 비통전시키고 예비 전송 라인(LB1, LB2)를 통전시킬 수 있는 한, 스위치 모듈(124)은 다른 디자인으로도 가능하다. 이러한 대체 디자인도 본 발명의 범위에 속할 것이다.

또한, 칩(120)에 장애가 발생하는 경우, 입력 신호가 예비 전송 라인(LB1, LB2)을 거쳐 출력 단자(N_o1,N_o2)로 각각 직접 전송되어 칩(120)의 코어 회로(122)에 데이터가 저장되지 못하므로 직렬 전송 시스템(100)에 데이터 전송 문제가 발생할 수 있다. 예를 들어, 직렬 전송 시스템(100)이 3개의 칩(110, 120, 130)만 가지고, 데이터 신호(Sin)은 24비트이며, 각각의 칩(110, 120, 130)의 코어 회로의 레지스터(210)는 8비트 데이터를 저장하도록 요구된다고 가정할 때, 만일 칩(110, 120, 130) 중 하나에 장애가 발생하면, 그 다음 칩은 정확한 데이터를 수신할 수 없다. 이 문제를 해결하기 위해, 칩(110, 120, 130)의 코어 회로의 레지스터(210)는 복수의 비트를 저장할 수 있고, 폴트 검출부(230)가 앞에 위치한 칩에 장애가 발생하지 않은 것을 검출할 경우, 그 칩은 수신된 데이터를 저장하는데 레지스터(210) 중 M개의 레지스터를 사용하며, 폴트 검출부(230)가 앞에 위치한 칩에 장해가 발생한 것을 검출할 경우, 그 칩은 수신된 데이터를 저장하는데 레지스터(210)의 N개의 레지스터를 사용한다. 여기서, N은 M보다 크다. 또한, N은 M의 배수로 하는 것이 바람직하다. 예를 들어, 직렬 전송 시스템(100)이 3개의 칩(110, 120, 130)만 가지고, 데이터 신호(Sin)은 24비트이며, 칩(110, 120, 130)은 16개의 레지스터를 가질 수 있다고 가정할 때, 만일 칩(120)이 정상적으로 작동할 수 있다고 하면, 칩(130)은 수신된 데이터를 저장하는데 단지 8개의 레지스터를 사용하고, 만일 칩(120)에 장애가 발생하고 칩(130)의 폴트 검출부(230)가 칩(120)에 장애가 발생한 것을 검출한다면, 칩(130)은 수신된 데이터를 저장하는데 16개의 레지스터를 사용한다. 즉, 칩(120)에 장애가 발생하는 경우, 칩(130)은 칩(120)과 칩(130)에 원래 저장하려고 설계된 모든 데이터를 저장한다.

본 발명의 일시예에 있어서, 직렬 전송 시스템(100)은 LED(Light-Emitting Diode) 구동 회로에 적용된다, 즉, 칩(110, 120, 130)은 LED 스트링에 각각 연결되고, 데이터 신호(Sin)는 LED 스트링의 구동 데이터를 포함한다.

본 발명의 다른 실시예에 따른 직렬 전송 시스템(300)을 나타내는 도 3을 참조한다. 도 3에 도시된 바와 같이, 직렬 전송 시스템(300)은 복수의 칩(본 실시예에서는 3 개의 칩(310, 320, 330))을 포함한다. 칩(310)은 입력 단자(N_i1, N_i2 _, N_i1B, N_i2B)와 출력 단자(N_O1, N_O2 _,N_O1B, N_O2B), 코어 회로(312), 스위치 모듈(314), 제 1 전송 라인(L1_1, L1_2, L1_3, L1_4), 제 2 전송 라인(L2_1, L2_2), 예비 전송라인(LB1, LB2)을 포함하고 있다. 제 1 전송 라인(L1_1, L1_2, L1_3, L1_4)은 각각 입력 단자(N_i1, N_i2 _,N_i1B, N_i2B)와 코어 회로(312) 사이에 결합된다. 제 1 전송 라인(L1_1, L1_2, L1_3, L1_4)은 (데이터 신호(Sin)와 클럭 신호(DCK), 예비 데이터 신호(SinB), 예비 클럭 신호(DCKB)을 포함하는) 입력 신호를 코어 회로(312)로 전송하는데 사용된다. 제 2 전송 라인(L2_1, L2_2)은 각각 출력 단자(N_O1,N_O2)와 코어 회로(312) 사이에 결합한다. 제 2 전송 라인(L2_1, L2_2)은 코어 회로(312)의 출력을 출력 단자(N_O1, N_O2)로 각각 전송하는데 사용된다. 예비 전송 라인(LB1, LB2)은 입력 단자(N_i1, N_i2)와 출력 단자(N_O1, N_O2) 사이에 각각 결합된다. 예비 전송 라인(LB1, LB2)은 입력 신호를 입력 단자(N_i1, N_i2)로부터 출력 단자(N_O1B, N_O2B)로 각각 직접 입력하는데 사용된다. 또한, 스위치 모듈(314)는 스위치(SW1, SW2)를 포함한다. 스위치(SW1)는 입력 단자(N_i1, N_i1B)와 코어 회로(312) 사이에 결합되고, 데이터 신호(Sin) 또는 예비 데이터 신호(SinB)를 코어 회로(312)로 선택적으로 전송하는데 사용된다. 스위치(SW2)는 입력 단자(N_i2,N_i2B)와 코어 회로(312) 사이에 결합되고, 클럭 신호(DCK) 또는 예비 클럭 신호(DCKB)를 코어 회로(312)로 선택적으로 전송하는데 사용된다. 칩(320)은 입력 단자(N_i1, N_i2 _,N_i1B, N_i2B)와 출력 단자(N_O1, N_O2,N_O1B, N_O2B), 코어 회로(322), 스위치 모듈(324), 제 1 전송 라인(L1_1, L1_2, L1_3, L1_4), 제 2 전송 라인(L2_1, L2_2), 예비 전송 라인(LB1, LB2)을 포함하고 있고, 칩(330)은 입력 단자(N_i1, N_i2 _, N_i1B, N_i2B)와 출력 단자(N_O1, N_O2 _,N_O1B, N_O2B), 코어 회로(332), 스위치 모듈(334), 제 1 전송 라인(L1_1, L1_2, L1_3, L1_4), 제 2 전송 라인(L2_1, L2_2), 예비 전송 라인(LB1, LB2)을 포함하고 있다. 또한, 본 실시예에서, 칩(310, 320, 330))은 서로 같다.

도 3에 도시된 코어 회로(312, 122, 133)를 나타내는 도 4를 참조한다. 도 4에 도시된 바와 같이, 코어 회로(322)를 예로 들면, 코어 회로(322)는 적어도 복수의 레지스터(410)와 제어 신호 생성부(420), 폴트 검출부(430)를 포함한다. 레지스터(410)는 칩(320)의 외부 소스로부터 입력 신호를 수신하고 입력 신호에 실린 데이터를 저장하는데 사용된다. 제어 신호 생성부(420)는 제어 신호(Vc)를 생성하여 스위치 모듈(324)의 스위치(SW1, SW2)를 제어하는데 사용된다. 폴트 검출부(430)은 앞에 위치한 칩(예를 들어, 칩(310))의 장애 발생 여부를 검출하는데 사용된다. 또한, 본 발명의 다른 실시예에서, 폴트 검출부(430)는 코어 회로(312, 322, 332) 외부에 위치할 수 있다.

직렬 전송 시스템(300)의 동작에 있어서, 칩(330)을 예로 들면, 칩(330)의 폴트 검출부(430)은 앞에 위치한 칩(320)의 장애 발생 여부를 검출한다. 만일 칩(320)에 장애가 발생하지 않는다면, 제어 신호 생성부(420)는 제어 신호(Vc)를 생성함으로써 스위치(SW1, SW2)를 제어하여 제 1 전송 라인(L1_1, L1_2)를 통전시켜서, 코어 회로(332)는 데이터 신호(Sin)와 클럭 신호(DCK)를 수신할 수 있다. 그 후, 데이터 신호(Sin)와 클럭 신호(DCK)는 제 2 전송 라인(L2_1, L2_2)을 통해 출력 단자(N_O1, N_O2)로 각각 전송된다. 이때, 코어 회로(332)는 입력 단자(N_i1B, N_i2B)로부터 예비 데이터 신호(SinB)와 예비 클럭 신호(DCKB)를 각각 수신하지 않는다.

더구나, 코어 회로(322)가 번아웃되거나 단락되거나, 공급 전압(V_DD, V_SS)이 코어 회로(322)로 공급되지 못하는 등, 칩(320)에 장애가 발생하여 칩(320)의 코어 회로(322)가 수신된 신호를 정상적으로 처리하지 못할 경우, 칩(330)의 제어 신호 생성부(420)은 제어 신호(Vc)를 생성함으로써 스위치(SW1, SW2)를 제어하여 제 1 전송 라인(L1_3, L1_4)를 통전시켜서, 코어 회로(332)는 예비 데이터 신호(SinB)와 예비 클럭 신호(DCKB)를 수신할 수 있다. 그 후, 데이터 신호(Sin)와 클럭 신호(DCK)는 제 2 전송 라인(L2_1, L2_2)을 통해 출력 단자(N_O1, N_O2)로 각각 전송된다. 이때, 코어 회로(332)는 입력 단자(N_i1, N_i2)로부터 데이터 신호(Sin)와 클럭 신호(DCK)를 각각 수신하지 않는다. 즉, 칩(320)에 장애가 장애 발생 여부 경우, 칩(330)의 입력 신호는 칩(320)의 입력 신호와 같다. 따라서, 칩(320)에 장애가 장애 발생 여부 경우라도 칩(330)은 입력 신호를 수신할 수 있다.

위에서 언급한 스위치 모듈(314, 324, 334)의 스위치의 갯수와 종류, 디자인은 단지 예시적인 설명의 목적이고, 본 발명을 제한하는 것은 아니다. 앞에 위치한 칩이 정상적으로 동작할 때, 스위치 모듈(314, 324, 334)이 제 1 전송 라인(L1_1, L1_2)을 통전시키고 (해당 코어 회로는 데이터 신호(Sin)와 클럭 신호(DCK)를 수신한다), 제 1 전송 라인(L1_3, L1_4)를 비통전시키고 (해당 코어 회로는 예비 데이터 신호(SinB)와 예비 클럭 신호(DCKB)을 수신하지 않는다), 앞에 위치한 칩에 장애가 장애 발생 여부 경우, 스위치 모듈(314, 324, 334)이 제 1 전송 라인(L1_1, L1_2)을 비통전시키고 (해당 코어 회로는 데이터 신호(Sin)와 클럭 신호(DCK)를 수신하지 않는다), 제 1 전송 라인(L1_3, L1_4)를 통전시킬 수 있는 한 (해당 코어 회로는 예비 데이터 신호(SinB)와 예비 클럭 신호(DCKB)을 수신한다), 스위치 모듈(314, 324, 334)은 다른 디자인으로도 가능하다. 이러한 대체 디자인도 본 발명의 범위에 속할 것이다.

또한, 칩(320)에 장애가 장애 발생 여부 경우, 입력 신호가 출력 단자(N_O1B, N_O2B)와 예비 전송라인(LB1, LB2)을 거쳐 칩(330)으로 각각 직접 전송되어 칩(320)의 코어 회로(322)에 데이터가 저장되지 못하므로, 직렬 전송 시스템(300)에 데이터 전송 문제가 발생할 수 있다. 예를 들어, 직렬 전송 시스템(300)이 3개의 칩(310, 320, 330)만 가지고, 데이터 신호(Sin)은 24비트이며, 각각의 칩(310, 320, 330)의 코어 회로의 레지스터(410)는 8비트 데이터를 저장할 것을 요구하는 것으로 가정할 때, 만일 칩(310, 320, 330) 중 하나에 장애가 발생하면, 그 다음 칩은 정확한 데이터를 수신할 수 없다. 이 문제를 해결하기 위해, 칩(310, 320, 330)의 코어 회로의 레지스터(410)는 복수의 비트를 저장할 수 있고, 폴트 검출부(430)가 앞에 위치한 칩에 장애가 발생하지 않은 것을 검출할 경우, 그 칩은 수신한 데이터를 저장하는데 레지스터(410) 중 M개의 레지스터를 사용하며, 폴트 검출부(430)가 앞에 위치한 칩에 장애가 발생한 것을 검출할 경우, 그 칩은 수신된 데이터를 저장하는데 레지스터(410)의 N개의 레지스터를 사용한다. 여기서, N은 M보다 크다. 예를 들어, 직렬 전송 시스템(300)이 3개의 칩(310, 320, 330)만 가지고, 데이터 신호(Sin)은 24비트이며, 칩(310, 320, 330)은 16개의 레지스터를 가질 수 있다고 가정할 때, 만일 칩(320)이 정상적으로 작동할 수 있다고 하면, 칩(330)은 수신된 데이터를 저장하는데 단지 8개의 레지스터를 사용하고, 만일 칩(320)에 장애가 발생하고 칩(330)의 폴트 검출부(430)가 칩(320)에 장애가 발생한 것을 검출하면, 칩(330)은 수신한 데이터를 저장하는데 16개의 레지스터를 사용한다. 즉, 칩(320)에 장애가 장애 발생 여부 경우, 칩(330)은 칩(320)과 칩(330)에 원래 저장되는 것으로 설계된 모든 데이터를 저장한다.

본 발명의 일실시예에 있어서, 직렬 전송 시스템(100)은 LED 구동 회로에 적용된다, 즉, 칩(310, 320, 330)은 LED 스트링에 각각 연결되고, 데이터 신호(Sin)는 LED 스트링의 구동 데이터를 포함한다.

본 발명의 일실시예에 따른 직렬 전송 시스템에 적용되는 칩에 대한 페일세이프 방법을 나타내는 흐름도인 도 5를 참조한다. 도 1과 도 5를 참조하여 페일세이프 방법의 흐름을 다음과 같이 설명한다.

스텝 500: 칩을 제공한다. 칩은 입력 신호를 수신하기 위한 입력 단자와, 코어 회로, 출력 신호를 출력하기 위한 출력 단자, 제 1 전송 라인, 제 2 전송 라인, 예비 전송 라인을 포함한다. 제 1 전송 라인은 입력 단자와 코어 회로 사이에 결합되며, 제 2 전송 라인은 출력 단자와 코어 회로 사이에 결합된다. 예비 전송 라인은 입력 단자와 출력 단자 사이에 결합된다.

스텝 502: 코어 회로가 입력 신호를 정상적으로 처리하지 못할 경우, 입력 신호는 예비 전송 라인을 거쳐 직접 출력 단자로 전송되고, 입력 신호는 출력 단자로부터 출력되는 출력 신호로 작용한다.

본 발명의 다른 실시예에 따른 직렬 전송 시스템에 적용되는 칩에 대한 페일세이프 방법을 나타내는 흐름도인 도 6을 참조한다. 도 3과 도 6를 참조하여 페일세이프 방법의 흐름을 다음과 같이 설명한다.

스텝 600: 칩을 제공한다. 칩은 칩 외부 소스로부터 제 1 입력 신호를 수신하기 위한 제 1 입력 단자와, 제 1 입력 신호를 처리해서 출력 신호를 생성하기 위한 코어 회로, 제 1 출력 단자, 제 2 출력 단자, 제 1 출력 단자와 제 2 출력 단자 사이에 결합되는 예비 전송 라인을 포함한다.

스텝 602: 제 1 출력 단자에 출력 신호를 전송하고, 출력 신호를 출력한다.

스텝 604: 제 1 입력 신호를 예비 전송 라인을 거쳐 제 2 출력 단자로 전송하고, 제 2 출력 단자로부터 제 1 입력 신호를 직접 출력한다.

간단히 요약하면, 본 발명에 따른 직렬 전송 시스템에 적용되는 칩과 이에 따른 페일세이프 방법에 있어서, 장애가 발생한 칩의 다음 칩을 확실히 정상적으로 동작시키기 위해 예비 전송 라인이 제공된다. 또한, 칩의 레지스터의 크기는 앞에 위치한 칩의 상태 (장애 발생 여부)에 따라 결정하여, 직렬 전송 시스템 내의 데이터 전송 문제를 방지할 수 있다.

본 장치와 발명에 대하여 본 발명의 취지를 벗어나지 않는 범위에서 다양한 변경과 변형이 가능하다는 것은 당업자에게 명백하다. 따라서, 전술한 개시는 첩부된 특허 청구 범위에 의해서만 한정되는 것으로 이해되어야 한다.

Claims

직렬 전송 시스템에 적용되는 칩에 있어서,
상기 칩의 외부 소스로부터 입력 신호를 수신하기 위한 입력 단자;
코어 회로;
출력 신호를 출력하기 위한 출력 단자;
상기 입력 단자와 상기 코어 회로 사이에 결합되고, 상기 입력 신호를 상기 코어 회로로 선택적으로 전송하기 위한 제 1 전송 라인;
상기 코어 회로와 상기 출력 단자 사이에 결합되고, 상기 코어 회로의 출력을 상기 출력 단자로 선택적으로 전송하기 위한 제 2 전송 라인; 및
상기 입력 단자와 상기 출력 단자 사이에 결합되는 예비 전송 라인
을 포함하고,
상기 코어 회로가 정상적으로 작동되지 않을 경우, 상기 입력 신호는 상기 예비 전송 라인을 거쳐 상기 출력 단자로 직접 전송되며 상기 입력 신호는 상기 출력 단자로부터 출력되는 출력 신호로 작용하는 칩.
제 1 항에 있어서,
상기 코어 회로가 정상적으로 작동될 경우, 상기 코어 회로는 출력을 상기 제 2 전송 라인을 거쳐 상기 출력 단자로 전송하고, 상기 코어 회로의 상기 출력은 상기 출력 단자로부터 출력되는 출력 신호로 작용하며,
상기 입력 신호는 상기 예비 전송 라인을 거쳐 출력 단자로 전송되지 않는 것을 특징으로 하는 칩.
제 1 항에 있어서,
상기 예비 전송 라인 상에 위치하고, 상기 예비 전송 라인을 선택적으로 통전시키는 스위치 모듈을 더 포함하는 것을 특징으로 하는 칩.
제 3 항에 있어서,
상기 코어 회로가 정상적으로 작동되는 경우, 상기 코어 회로는 적어도 하나의 제어 신호를 생성하여 상기 예비 전송 라인을 비통전시키도록 상기 제어 모듈을 제어하고,
상기 코어 회로가 정상적으로 작동되지 않는 경우, 상기 코어 회로는 스위치 모듈을 제어하는 상기 적어도 하나의 제어 신호를 생성하지 않고, 상기 스위치 모듈은 상기 예비 전송 라인을 통전시키는 것을 특징으로 하는 칩.
제 3 항에 있어서,
상기 스위치 모듈은 또한 상기 제 1 전송 라인과 상기 제 2 전송 라인에 위치하고, 상기 제 1 전송 라인과 상기 제 2 전송 라인을 선택적으로 통전시키기 위해 사용되는 것을 특징으로 하는 칩.
제 5 항에 있어서,
상기 코어 회로가 정상적으로 동작하는 경우, 상기 코어 회로는 적어도 하나의 제어 신호를 생성하여 제 1 전송 라인과 제 2 전송 라인을 통전시키고 상기 예비 전송 라인은 비통전시키도록 상기 스위치 모듈을 제어하고,
상기 코어 회로가 정상적으로 작동되지 않는 경우, 상기 코어 회로는 스위치 모듈을 제어하는 상기 적어도 하나의 제어 신호를 생성하지 않고, 상기 스위치 모듈은 상기 예비 전송 라인을 통전시키고 상기 제 1 전송 라인과 상기 제 2 전송 라인을 비통전시키는 것을 특징으로 하는 칩.
제 1 항에 있어서,
상기 코어 회로의 내부 또는 외부에 위치하는 복수의 레지스터; 및
상기 코어 회로의 내부 또는 외부에 위치하고, 상기 직렬 전송 시스템 내의 상기 칩 앞에 위치한 칩의 장애 발생 여부를 결정하기 위한 폴트 검출부
를 더 포함하고,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생하지 않았다고 판단할 경우, 상기 칩은 상기 입력 신호를 수신하는데 상기 복수의 레지스터 중 M개의 레지스터를 사용하고,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생했다고 판단할 경우, 상기 칩은 상기 입력 신호를 수신하는데 상기 복수의 레지스터 중 N개의 레지스터를 사용하고,
M과 N은 양의 정수이며, N이 M보다 더 큰 것을 특징으로 하는 칩.
직렬 전송 시스템에 적용되는 칩의 페일세이프 방법에 있어서, 상기 칩은 상기 칩의 외부 소스로부터 입력 신호를 수신하기 위한 입력 단자, 코어 회로, 출력 신호를 출력하기 위한 출력 단자, 제 1 전송 라인, 제 2 전송 라인, 및 예비 전송 라인을 포함하고,
상기 제 1 전송 라인은 상기 입력 단자와 상기 코어 회로 사이에 결합되며 입력 신호를 상기 코어 회로로 선택적으로 전송하는데 이용되고, 상기 제 2 전송 라인은 상기 코어 회로와 상기 출력 단자 사이에 결합되며 상기 코어 회로의 출력을 상기 출력 단자로 선택적으로 전송하는데 이용되고, 상기 예비 전송 라인은 상기 입력 단자와 상기 출력 단자 사이에 결합되고,
코어 회로가 정상적으로 작동되지 않을 경우, 상기 입력 신호를 상기 예비 전송 라인을 거쳐 상기 출력 단자로 직접 전송하는 단계를 포함하고,
상기 입력 신호는 상기 출력 단자로부터 출력되는 출력 신호로 작용하는 것을 특징으로 하는 페일세이프 방법.
제 8 항에 있어서,
상기 코어 회로가 정상적으로 작동되는 경우, 상기 코어 회로의 상기 출력을 제 2 전송 라인을 거쳐 상기 출력 단자로 전송하는 단계를 더 포함하며,
상기 코어 회로의 상기 출력은 상기 출력 단자로부터 출력되는 출력 신호로 작용하며, 상기 입력 신호는 상기 예비 전송 라인을 거쳐 상기 출력 단자로 전송하지 않는 것을 특징으로 하는 페일세이프 방법.
제 8 항에 있어서,
상기 예비 전송 라인을 선택적으로 통전시키는 단계를 더 포함하는 것을 특징으로 하는 페일세이프 방법.
제 10 항에 있어서,
상기 코어 회로가 정상적으로 작동되는 경우, 상기 예비 전송 라인을 비통전시키도록 제어하기 위해, 적어도 하나의 제어 신호를 생성하는 단계; 및
상기 코어 회로가 정상적으로 작동되지 않는 경우, 상기 예비 전송 라인을 통전시키기 위해, 상기 적어도 하나의 제어 신호를 생성하지 않는 단계
를 더 포함하는 것을 특징으로 하는 페일세이프 방법.
제 10 항에 있어서,
상기 제 1 전송 라인과 상기 제 2 전송 라인을 선택적으로 통전시키는 단계를 더 포함하는 것을 특징으로 하는 페일세이프 방법.
제 12 항에 있어서,
상기 코어 회로가 정상적으로 동작하는 경우, 제 1 전송 라인과 제 2 전송 라인을 통전시키고 예비 전송 라인은 비통전시키도록 제어하기 위해, 적어도 하나의 제어 신호를 생성하는 단계; 및
상기 코어 회로가 정상적으로 작동되지 않는 경우, 상기 예비 전송 라인을 통전시키고 상기 제 1 전송 라인과 상기 제 2 전송 라인을 비통전시키기 위해, 상기 적어도 하나의 제어 신호를 생성하지 않는 단계
를 더 포함하는 것을 특징으로 하는 페일세이프 방법,
제 8 항에 있어서,
상기 칩은 상기 코어 회로의 내부 또는 외부에 위치하는 복수의 레지스터를 더 포함하고,
상기 직렬 전송 시스템 내의 상기 칩 앞에 위치한 칩의 장애 발생 여부를 결정하는 단계;
상기 앞에 위치한 칩에 장애가 발생하지 않았다고 판단될 경우, 상기 입력 신호를 수신하는데 상기 복수의 레지스터 중 M개의 레지스터를 사용하는 단계;
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생했다고 판단될 경우, 상기 입력 신호를 수신하는데 상기 복수의 레지스터 중 N개의 레지스터를 사용하는 단계
를 더 포함하고
M과 N은 양의 정수이며, N이 M보다 더 큰 것을 특징으로 하는 페이세이프 방법.
직렬 전송 시스템에 적용되는 칩에 있어서,
상기 칩의 외부 소스로부터 제 1 입력 신호를 수신하기 위한 제 1 입력 단자;
상기 외부 소스로부터 상기 제 1 입력 신호와 다른 제 2 입력 신호를 수신하기 위한 제 2 입력 단자;
상기 제 1 또는 제 2 입력 신호를 처리하여 출력 신호를 생성하기 위한 코어 회로;
상기 제 1 입력 단자, 상기 제 2 입력 단자와 상기 코어 회로 사이에 결합되며 상기 제 1 또는 제 2 입력 신호를 상기 코어 회로로 선택적으로 전송하는 스위치 모듈;
제 1 출력 단자;
제 2 출력 단자; 및
상기 제 1 입력 단자와 상기 제 2 출력 단자 사이에 결합되는 예비 전송 라인
을 포함하고,
상기 코어 회로는 상기 출력 신호를 상기 제 1 출력 단자로 전송하며 상기 출력 신호는 상기 제 1 출력 단자로부터 출력되고,
상기 제 1 입력 신호는 상기 예비 전송 라인을 거쳐 상기 제 2 출력 단자로 직접 전송되며 상기 제 1 입력 신호는 상기 제 2 출력 단자로부터 출력되는 것을 특징으로 하는 칩.
제 15 항에 있어서,
상기 코어 회로의 내부 또는 외부에 위치하고, 상기 직렬 전송 시스템 내의 상기 칩 앞에 위치한 칩의 장애 발생 여부를 결정하기 위한 폴트 검출부를 더 포함하고,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생하지 않았다고 판단할 경우, 상기 제 1 입력 신호가 상기 코어 회로에 전송되고 상기 제 2 입력 신호는 상기 코어 회로에 전송되지 않도록 상기 스위치 모듈이 제어되며,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생했다고 판단할 경우, 상기 제 2 입력 신호가 상기 코어 회로에 전송되고 상기 제 1 입력 신호는 상기 코어 회로에 전송되지 않도록 상기 스위치 모듈이 제어되는 것을 특징으로 하는 칩.
제 15 항에 있어서,
상기 코어 회로의 내부 또는 외부에 위치하는 복수의 레지스터; 및
상기 코어 회로의 내부 또는 외부에 위치하고, 상기 직렬 전송 시스템 내의 상기 칩 앞에 위치한 칩의 장애 발생 여부를 결정하기 위한 폴트 검출부
를 더 포함하고,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생하지 않았다고 판단할 경우, 상기 칩은 상기 제 1 입력 신호를 수신하는데 상기 복수의 레지스터 중 M개의 레지스터를 사용하고,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생했다고 판단할 경우, 상기 칩은 상기 제 2 입력 신호를 수신하는데 상기 복수의 레지스터 중 N개의 레지스터를 사용하고,
M과 N은 양의 정수이며, N이 M보다 더 큰 것을 특징으로 하는 칩.
직렬 전송 시스템에 적용되는 칩의 페일세이프 방법에 있어서, 상기 칩은 상기 칩의 외부 소스로부터 제 1 입력 신호를 수신하기 위한 제 1 입력 단자, 상기 외부 소스로부터 제 2 입력 신호를 수신하기 위한 제 2 입력 단자, 코어 회로, 상기 제 1 또는 제 2 입력 신호를 처리하여 출력 신호를 생성하기 위한 코어 회로, 제 1 출력 단자, 제 2 출력 단자, 및 상기 제 1 입력 단자와 상기 제 2 출력 단자 사이에 결합되는 예비 전송 라인을 포함하고,
상기 제 1 입력 신호는 상기 제 2 입력 신호와 다르고,
상기 제 1 또는 제 2 입력 신호를 상기 코어 회로로 선택적으로 전송하는 단계;
상기 출력 신호를 상기 제 1 출력 단자로 전송하고 상기 출력 신호는 상기 제 1 출력 단자로부터 출력되는 단계; 및
상기 제 1 입력 신호를 상기 예비 전송 라인을 거쳐 상기 제 2 출력 단자로 직접 전송하고 상기 제 1 입력 신호는 상기 제 2 출력 단자로부터 출력되는 단계
를 포함하는 것을 특징으로 하는 페일세이프 방법.
제 18 항에 있어서,
상기 직렬 전송 시스템 내의 상기 칩 앞에 위치한 칩의 장애 발생 여부를 결정하는 단계;
상기 앞에 위치한 칩에 장애가 발생하지 않았다고 판단될 경우, 상기 제 1 입력 신호가 상기 코어 회로에 전송되고 상기 제 2 입력 신호는 상기 코어 회로에 전송되지 않도록 제어하는 단계; 및
상기 앞에 위치한 칩에 장애가 발생했다고 판단될 경우, 상기 제 2 입력 신호가 상기 코어 회로에 전송되고 상기 제 1 입력 신호는 상기 코어 회로에 전송되지 않도록 제어하는 단계
를 더 포함하는 것을 특징으로 하는 페일세이프 방법.
제 18 항에 있어서,
상기 칩은 상기 코어 회로의 내부 또는 외부에 위치하는 복수의 레지스터를 더 포함하고,
상기 직렬 전송 시스템 내의 상기 칩에 앞에 위치한 칩의 장애 발생 여부를 결정하기 위한 단계;
상기 앞에 위치한 칩에 장애가 발생하지 않았다고 판단될 경우, 상기 칩은 상기 제 1 입력 신호를 수신하는데 상기 복수의 레지스터 중 M개의 레지스터를 사용하는 단계; 및
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생했다고 판단될 경우, 상기 칩은 상기 제 2 입력 신호를 수신하는데 상기 복수의 레지스터 중 N개의 레지스터를 사용하는 단계
를 더 포함하고,
M과 N은 양의 정수이며, N이 M보다 더 큰 것을 특징으로 하는 페일세이프 방법.
직렬 전송 시스템에 적용되는 칩에 있어서,
복수의 레지스터; 및
상기 직렬 전송 시스템 내의 상기 칩 앞에 위치한 칩의 장애 발생 여부를 결정하기 위한 폴트 검출부
를 포함하고,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생하지 않았다고 판단할 경우, 상기 칩은 상기 앞에 위치한 칩으로부터 입력 신호를 수신하는데 상기 복수의 레지스터 중 M개의 레지스터를 사용하고,
상기 폴트 검출부가 상기 앞에 위치한 칩에 장애가 발생했다고 판단할 경우, 상기 칩은 상기 입력 신호를 수신하는데 상기 복수의 레지스터 중 N개의 레지스터를 사용하고,
M과 N은 양의 정수이며, N이 M보다 더 큰 것을 특징으로 하는 칩.
제 21 항에 있어서,
N은 M의 배수인 것을 특징으로 하는 칩.