JP2008245036A - 半導体集積回路およびその出力端子の短絡検出方法 - Google Patents

Abstract

【課題】出力バッファからの出力を行うことなく、外部出力端子の短絡状態を検出することにより、回路素子をより確実に保護する。
【解決手段】出力バッファ２の出力端子３にはプルアップ回路４及びプルダウン回路５が接続されている。出力バッファ２からの信号出力オフ、プルアップ回路４オン、プルダウン回路５オフ、の第１状態において、入力バッファ２の入力レベルがＨＩＧＨであれば、出力端子３のグランドラインへの短絡無しと判定する。出力バッファ２からの信号出力オフ、プルアップ回路４オフ、プルダウン回路５オン、の第２状態において、入力バッファ２の入力レベルがＬＯＷであれば、出力端子３の電源ラインへの短絡無しと判定する。これにより出力バッファ２から実際に出力を行うことなく、出力端子３の短絡状態を検出することが可能となる。
【選択図】図１

Description

本発明は、半導体集積回路およびその出力端子の短絡検出方法に関する。

半導体集積回路の外部出力端子がグランド等にショートされた場合に過電流が流れないようにする技術としては、例えば特許文献１記載の保護機能付きの半導体集積回路がある。この半導体集積回路は、トライステート出力バッファのデータ入力信号の値とデータ出力の値とを比較する比較器と、この比較器の出力をトライステート出力バッファの制御端子に入力して、トライステート出力バッファの出力状態を前記比較器の出力値により制御する。

例えば仮に、トライステート出力バッファの出力レベルがハイレベルであるにも拘わらず外部出力端子がグランドレベルと短絡してローレベルにされていると、トライステート出力バッファの出力状態をハイインピーダンスとする。従ってこれにより、外部出力端子からの過電流の流出は阻止され、外部出力端子に接続された次段の半導体集積回路が保護される。

また特許文献２には、同様に出力短絡を検出し、検出信号をＣＰＵにおいて処理することにより、出力短絡を回避して回路を保護する半導体集積回路が記載されている。
特開平５−１８３４１５号公報 特開２００４−４８３４１号公報

しかしながら上記特許文献１、２いずれの半導体集積回路においても、出力短絡の検出は、出力バッファから実際に出力を行うことにより、この出力値に基づいて短絡を検出するものである為、出力短絡を検出して実際に出力が止まるまでに回路に過電流が流れる時間が生じてしまい、その結果回路素子にダメージを与える虞があった。

そこで本発明はこのような状況に鑑みなされたものであり、その目的は、出力バッファからの出力を行うことなく、外部出力端子の短絡状態を検出することにより、回路素子をより確実に保護することにある。

上記課題を解決するために、本発明の第１の態様に係る半導体集積回路は、出力バッファと、前記出力バッファの出力端子に接続される抵抗素子を備えるとともに前記出力端子と電源ラインとの接続のオンオフ切り換えを行うプルアップ回路と、前記出力バッファの出力端子に接続される抵抗素子を備えるとともに前記出力端子とグランドラインとの接続のオンオフ切り換えを行うプルダウン回路と、前記プルアップ回路及び前記プルダウン回路を制御することにより、前記プルアップ回路がオンであり且つ前記プルダウン回路がオフの状態と、前記プルアップ回路がオフであり且つ前記プルダウン回路がオンの状態と、を切り換え可能な制御回路と、前記出力端子と接続される入力バッファとを備えたことを特徴とする。

本態様によれば、出力バッファの出力端子にはプルアップ回路及びプルダウン回路が接続されており、このプルアップ回路及びプルダウン回路を制御する制御回路は、プルアップ回路がオンであり且つプルダウン回路がオフの状態と、プルアップ回路がオフであり且つプルダウン回路がオンの状態と、を切り換え可能となっている。

従って仮に、出力端子がグランド（ＧＮＤ）ラインに短絡していなければ、出力バッファからの信号出力をオフとするとともにプルアップ回路をオンとし且つプルダウン回路をオフの状態にすると（以下この状態を「第１状態」と言う）、プルアップ状態となり出力端子に接続された入力バッファの入力レベルが電源ラインレベル、即ちＨＩＧＨレベルとなる。しかし、出力端子がグランドラインに短絡していれば、グランドレベル、即ちＬＯＷレベルとなる。

このように第１状態において出力端子のレベルを検出することにより、出力端子がグランドラインに短絡しているか否かを検出することができる（以下これを「第１判定」と言う）。但し、この第１状態において出力端子が電源ラインに短絡していると、短絡無しの場合と同様に入力バッファの入力レベルがＨＩＧＨレベルとなり、短絡無しと短絡有りとを区別することができない。従って、下記の判定を併せて行う。

即ち、第１状態とは逆に、出力バッファからの信号出力をオフとするとともにプルアップ回路をオフとし且つプルダウン回路をオンとした状態（以下この状態を「第２状態」と言う）で、入力バッファの入力レベルを判定する。この結果、仮に出力端子が電源ラインに短絡していなければ、プルダウン状態となり入力バッファの入力レベルはＬＯＷレベルとなる。一方、出力端子が電源ラインに短絡していると、入力バッファのレベルはＨＩＧＨレベルとなる。

このように第２状態において出力端子のレベルを検出することにより、出力端子が電源ラインに短絡しているか否かを検出することができる（以下これを「第２判定」と言う）。このように出力バッファの出力端子に接続されたプルアップ回路とプルダウン回路のオンオフ切り換えを行い、第１判定と第２判定の２つの判定を行うことにより、出力バッファから実際に出力を行うことなく、出力端子の短絡状態を検出することが可能となり、回路素子をより確実に保護することができる。

本発明の第２の態様に係る半導体集積回路は、第１の態様に係る半導体集積回路において、前記プルアップ回路及び前記プルダウン回路が接続された前記出力端子を複数備え、各出力端子のレベル状態が各出力端子毎にレジスタに設定され、前記レジスタからのデータ読み出しによって各出力端子のレベル状態を検出可能であることを特徴とする。

本態様によれば、複数の出力端子の各々のレベル状態（ＨＩＧＨレベルまたはＬＯＷレベル）が、各出力端子に対応付けてレジスタに設定されることから、出力端子の短絡の有無及び、短絡有りの場合にはいずれの出力端子が短絡しているかについて、外部からのレジスタ読み出しにより把握することが可能となる。

本発明の第３の態様に係る短絡検出方法は、第１のまたは第２の態様に係る半導体集積回路の前記出力端子の短絡状態を検出する短絡検出方法であって、前記出力バッファからの信号出力がオフの状態において、前記プルアップ回路がオンであり且つ前記プルダウン回路がオフの状態とし、この第１状態において前記入力バッファの入力レベルを検出し、前記出力バッファからの信号出力がオフの状態において、前記プルアップ回路がオフであり且つ前記プルダウン回路がオンの状態とし、この第２状態において前記入力バッファの入力レベルを検出し、前記第１状態における前記入力バッファの入力レベルがＨＩＧＨであり、且つ前記第２状態における前記入力バッファの入力レベルがＬＯＷの場合には、前記出力端子の短絡状態無しと判定し、前記第１状態における前記入力バッファの入力レベルがＬＯＷであり、又は、前記第２状態における前記入力バッファの入力レベルがＨＩＧＨの場合には、前記出力端子の短絡状態有りと判定することを特徴とする。

本態様によれば、上記第１のまたは第２の態様に係る半導体集積回路を用いて、上記第１の態様についての説明と同様に出力バッファの出力端子に接続されたプルアップ回路とプルダウン回路のオンオフ切り換えを行い、第１判定と第２判定の２つの判定を行うことにより、出力バッファから実際に出力を行うことなく、出力端子の短絡状態を検出することが可能となり、回路素子をより確実に保護することができる。

以下、図面を参照しながら本発明の実施形態について説明する。図１は本発明に係る半導体集積回路において外部出力端子に関連する部分を抜き出して示す回路ブロック図、図１はレジスタを用いる場合の回路ブロック図である。

図１において符号２は外部へ出力される信号の制御を行う出力バッファを、符号３はその外部出力端子を示しており、外部出力端子３にはプルアップ回路４とプルダウン回路５が接続されている。

プルアップ回路４は抵抗素子４ａを備えるとともに外部出力端子３と電源ラインとの接続のオンオフ切り換えを行い、オン状態においては、外部出力端子３をプルアップ状態とする。またプルダウン回路５も同様に抵抗素子５ａを備えるとともに外部出力端子３とグランドラインとの接続のオンオフ切り換えを行い、オフ状態においては、外部出力端子３をプルダウン状態とする。

プルアップ回路４は、例えばＰチャネルＭＯＳトランジスタからなり、制御回路としての論理ゲート６からの制御信号により、外部出力端子３と電源ラインとの接続のオンオフ切り換えを行う。プルダウン回路５は、例えばＮチャネルＭＯＳトランジスタからなり、論路ゲート６からの制御信号により、外部出力端子３とグランドラインとの接続のオンオフ切り換えを行う。

プルアップ回路４とプルダウン回路５を制御する論理ゲート６は、制御ラインからの制御信号により、プルアップ回路４がオンであり且つプルダウン回路５がオフの状態と、プルアップ回路４がオフであり且つプルダウン回路５がオンの状態と、プルアップ回路４及びプルダウン回路５のいずれもがオフの状態と、を切り換える。

また外部出力端子３には、外部出力端子３の状態（ＨＩＧＨレベルまたはＬＯＷレベル）が入力される入力バッファ７が接続されており、これによりプルアップ回路４とプルダウン回路５による各種状態切り換えの毎に、外部出力端子３のレベルを検出可能となっている。

以上の構成を備えた半導体集積回路において外部出力端子３の短絡検出を行うには、以下の様に行う。先ず、出力バッファ２からの信号出力をオフとした状態で、プルアップ回路４をオンとし且つプルダウン回路５をオフとすると（以下この状態を「第１状態」と言う）、仮に外部出力端子３がグランドラインに短絡していなければ、プルアップ状態となり、外部出力端子３に接続された入力バッファ７のレベルが電源レベル、即ちＨＩＧＨレベルとなる。一方、外部出力端子３がグランドラインに短絡していると、入力バッファ７のレベルがＬＯＷレベルとなる。

このように第１状態において外部出力端子３のレベルを検出することにより、外部出力端子３がグランドラインに短絡しているか否かを検出することができる（以下これを「第１判定」と言う）。但し、この第１状態において外部出力端子３が電源ラインに短絡していると、短絡無しの場合と同様に入力バッファ７のレベルがＨＩＧＨレベルとなり、短絡無しと短絡有りとを区別することができない。従って、下記の判定を併せて行う。

即ち、第１状態とは逆に、出力バッファ２からの信号出力をオフとした状態で、プルアップ回路４をオフとし且つプルダウン回路５をオンとする（以下この状態を「第２状態」と言う）。この結果、仮に外部出力端子３が電源ラインに短絡していなければ、プルダウン状態となり、入力バッファ２の入力レベルはグランドレベル、即ちＬＯＷレベルとなる。一方、外部出力端子３が電源ラインに短絡していると、入力バッファ７のレベルはＨＩＧＨレベルとなる。

このように第２状態において外部出力端子３のレベルを検出することにより、外部出力端子３が電源ラインに短絡しているか否かを検出することができる（以下これを「第２判定」と言う）。但し、この第２状態において外部出力端子３がグランドラインに短絡していると、短絡無しの場合と同様に入力バッファ７のレベルがＬＯＷレベルとなり、短絡無しと短絡有りとを区別することができない。従って、当該第２判定と、上記第１判定とを併せて実行することにより、外部出力端子３が電源ラインとグランドラインのいずれにも短絡していない状態か、或いは電源ラインとグランドラインのいずれかに短絡しているか、を検出することが可能となる。

そして上記第１判定及び第２判定においては、プルアップ回路４とプルダウン回路５のオンオフ切り換えを行い、各状態における外部出力端子３のレベルをマッチングさせることによって、外部出力端子３の短絡状態を検出することが可能となるので、実際に出力バッファ２から出力を行うことなく外部出力端子３の短絡状態を検出することができ、回路素子に僅かな時間でも過電流が流れることが無く、回路素子をより確実に保護することができる。

次に、複数の外部出力端子毎に上記回路構成を設ける場合において、各入力バッファの入力ラインをレジスタへ接続し、当該レジスタの状態を外部から読み出すことにより、全ての外部出力端子が正常か否か、および短絡有りの場合にはいずれの外部出力端子が短絡しているか、を把握することができる。

図２において半導体集積回路１は、外部出力端子３_n（ｎ＝１、２、３、・・・）毎に図１の回路構成を備えており、その入力バッファ７_n（ｎ＝１、２、３、・・・）の入力ラインが、判定部９に接続されている。

判定部９はレジスタ１０、外部からの信号を入力する為の入力端子１２、信号を出力する為の出力端子１１、を備えており、入力バッファ７_nの各入力ラインが、レジスタ１０の或るアドレス番地の、各ビットｋ（例えば、ｋ＝１〜８）に割り当てられている。

各ビットｋには、入力バッファ７_nからの入力信号がＨＩＧＨレベルの場合には「１」が、ＬＯＷレベルの場合には「０」が設定され、外部からの問い合わせに対し、各ビットｋの設定状態を返すようになっている。従ってこれにより、半導体集積回路１の外部出力端子に短絡が有るか否か、および短絡がある場合にはいずれの外部出力端子において短絡が生じているか、を外部から把握することが可能となる。

本発明に係る半導体集積回路において外部出力端子に関連する部分を抜き出して示した回路ブロック図。 レジスタを用いる場合の回路ブロック図。

符号の説明

１ 半導体集積回路、２ 出力バッファ、３ 外部出力端子、４ プルアップ回路、５ プルダウン回路、６ 論理ゲート、７ 入力バッファ、９ 判定部、１０ レジスタ、１１ 出力端子、１２ 入力端子

Claims (3)

1. 出力バッファと、
   前記出力バッファの出力端子に接続される抵抗素子を備えるとともに前記出力端子と電源ラインとの接続のオンオフ切り換えを行うプルアップ回路と、
   前記出力バッファの出力端子に接続される抵抗素子を備えるとともに前記出力端子とグランドラインとの接続のオンオフ切り換えを行うプルダウン回路と、
   前記プルアップ回路及び前記プルダウン回路を制御することにより、前記プルアップ回路がオンであり且つ前記プルダウン回路がオフの状態と、前記プルアップ回路がオフであり且つ前記プルダウン回路がオンの状態と、を切り換え可能な制御回路と、
   前記出力端子と接続される入力バッファと、
   を備えたことを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、前記プルアップ回路及び前記プルダウン回路が接続された前記出力端子を複数備え、
   各出力端子のレベル状態が各出力端子毎にレジスタに設定され、前記レジスタからのデータ読み出しによって各出力端子のレベル状態を検出可能であることを特徴とする半導体集積回路。
3. 請求項１または２に記載の半導体集積回路の前記出力端子の短絡状態を検出する短絡検出方法であって、
   前記出力バッファからの信号出力がオフの状態において、前記プルアップ回路がオンであり且つ前記プルダウン回路がオフの状態とし、この第１状態において前記入力バッファの入力レベルを検出し、
   前記出力バッファからの信号出力がオフの状態において、前記プルアップ回路がオフであり且つ前記プルダウン回路がオンの状態とし、この第２状態において前記入力バッファの入力レベルを検出し、
   前記第１状態における前記入力バッファの入力レベルがＨＩＧＨであり、且つ前記第２状態における前記入力バッファの入力レベルがＬＯＷの場合には、前記出力端子の短絡状態無しと判定し、
   前記第１状態における前記入力バッファの入力レベルがＬＯＷであり、又は、前記第２状態における前記入力バッファの入力レベルがＨＩＧＨの場合には、前記出力端子の短絡状態有りと判定する、
   ことを特徴とする短絡検出方法。

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