JPH1078920A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 ポート電圧が所定の論理レベル及び所定の論
理レベルの間の不定領域内の電圧レベルにある事故の判
別と保護が可能なマイクロコンピュータを得る 【解決手段】 中央処理装置１１ａと、外部回路１６と
データの入出力を行うＩ／Ｏポート１３ａと、Ｉ／Ｏポ
ート１３ａで形成された事故判別信号Ｓ３１に基づき前
記中央処理装置１１ａに割り込み制御を行う割り込み制
御回路１２ａとを有するマイクロコンピュータにおい
て、Ｉ／Ｏポート１３ａは、外部の回路との接続点であ
るポート１５ａと、所定の“１”と“０”の論理レベル
間の電圧レベルである複数の論理閾値を有するポート１
５ａの論理レベルを検出するポート論理レベル検出回路
８１と、ポートに出力するデータを保持するポートラッ
チ４０と、ポートラッチの保持値Ｓ２２をポート１５ａ
に出力する出力バッファ２３ａと、ポートラッチの保持
値Ｓ２２とポートの論理レベルＳ２７又はＳ２８とを比
較する比較回路８２と、複数の論理閾値に対応した比較
回路８２の複数の出力Ｓ３１に基づき事故判別信号Ｓ３
１を形成する事故判別信号形成回路８３とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、Ｉ／Ｏポートの
事故の判別と保護が可能なマイクロコンピュータに関す
るものである。

【０００２】

【従来の技術】図１１は、例えば特開平６ー１２２９２
号公報に記載された従来のマイクロコンピュータのブロ
ック図である。マイクロコンピュータ１０は、中央処理
装置（以下、ＣＰＵと記す）１１と、割り込み制御回路
１２と、Ｉ／Ｏポート１３と、アドレス・データバス１
４と、ポート１５とで構成されている。

【０００３】ＣＰＵ１１は、外部や内蔵するメモリから
の命令を実行するものである。割り込み制御回路１２は
ＣＰＵ１１がジョブの実行中にＩ／Ｏポート１３から信
号Ｓ３を受け取るとＣＰＵ１１に割り込み処理要求信号
Ｓ１２出して別の処理命令の割込を可能とするものであ
る。Ｉ／Ｏポート１３はＣＰＵ１１とマイクロコンピュ
ータ１０の外部にある外部回路（図示なし）と信号の入
出力を行うものである。アドレス・データバス１４は、
ＣＰＵ１１，Ｉ／Ｏポート１３等を接続してアドレス及
びデータの授受をする線路である。ポート１５はＩ／Ｏ
ポート１３の端子であって外部回路と接続されＩ／Ｏポ
ート１３と外部回路との間で信号Ｓ２の入出力を行う端
子である。

【０００４】図１２は、従来のＩ／Ｏポート１３の構造
を示すブロック図である。２１はポートラッチであっ
て、アドレス・データバス１４の書き込みクロック信号
φｐによりアドレス・データバス１４を通じて転送され
たデータＳ５を保持するものである。２３は出力バッフ
ァであって、ポートラッチ２１の保持値Ｓ６をポート１
５から信号Ｓ４として出力するものである。２４は入力
バッファであって、外部回路からポート１５を介して入
力されたデータＳ４をマイクロコンピュータ１０に取り
込むものである。２５は読み込みバッファであって、入
力バッファ２４の出力Ｓ７を読み込むものである。２６
は排他的論理和回路（以下ＥＸ−ＯＲと記す）であっ
て、ポートラッチ２１の保持値Ｓ６と入力バッファ２４
の出力Ｓ７とを比較するものである。２２はラッチであ
ってアドレス・データバス１４の書き込みクロック信号
φによりＥＸ−ＯＲ２６の出力Ｓ８をクロックφの立ち
上がりに同期して一時保持するものである。

【０００５】図１３は従来のＩ／Ｏポートの１３のタイ
ミング図である。次に、図１３により図１２のＩ／Ｏポ
ートの動作を説明する。先ず、データＳ５として“０”
を書き込んだ場合の動作を説明する。（以下論理データ
を“０”又は“１”で表す。） 外部回路が正常な場合は図１３（ｃ）に示すように期間
Ｔ１において、ポートラッチ２１はポートラッチ２１の
保持値Ｓ６である“０”を出力バッファ２３及びＥＸ−
ＯＲ２６に出力する。これにより、出力バッファ２３は
信号Ｓ４である“０”をポート１５に出力する。又ＥＸ
−ＯＲ２６は“０”を出力し、ラッチ２２の出力Ｓ３は
図１３（ｇ）に示すように“０”となる。

【０００６】次に、外部回路が電源線と短絡し、ポート
１５の論理レベルが“１”に変化しポートラッチ２１の
保持値Ｓ６と異なるものとなった場合の動作を説明す
る。このとき、ＥＸ−ＯＲ２６の出力Ｓ８は“１”にな
り、ラッチ２２の出力Ｓ３は図１３（ｇ）の期間Ｔ２に
示すように“１”になる。このことはポート１５に何ら
かの事故が発生したことを意味する。

【０００７】事故が生じたときは、ラッチ２２の出力Ｓ
３に基づいて割り込み制御回路１２に“１”を入力する
と割り込み処理要求信号Ｓ１２をＣＰＵ１１に出力す
る。ＣＰＵ１１はこれによりＩ／Ｏポート１３のポート
１５の事故発生を認識し所定の割り込み処理を起動す
る。

【０００８】ポートラッチ２１へのデータＳ５が“１”
の場合の動作も同様に説明できる。外部回路が正常な場
合は図１３（ｃ）の期間Ｔ３に示すように、ポートラッ
チ２１は保持値Ｓ６である“１”を出力バッファ２３及
びＥＸ−ＯＲ２６に出力する。これにより、図１３
（ｄ）に示すように出力バッファ２３は信号Ｓ４である
“１”をポート１５及びＥＸ−ＯＲ２６に出力する。又
ＥＸ−ＯＲ２６は“０”を出力し、ラッチ２２の出力Ｓ
３は“０”となる。

【０００９】次に、外部回路が接地線と短絡してポート
１５の論理レベルＳ４が“０”に変化した場合、ＥＸ−
ＯＲ２６の出力は“１”になり、図１３（ｇ）の期間Ｔ
４に示すように、ラッチ２２の出力Ｓ３は“１”にな
る。

【００１０】図１４は図１２の従来のＩ／Ｏポートの改
良回路図であって、１３にインバータ２７及びＡＮＤ２
８を追加した構成のものである。つぎにこの改良回路の
動作を説明する。ポート１５に事故が発生しラッチ２２
の出力Ｓ３が“１”であるとき、インバータ２７とＡＮ
Ｄ２８とによって、それ以後のポートラッチ２１への書
き込みが禁止される。これにより、事故検出をＣＰＵに
通知してからＣＰＵ１１が事故の発生を認識して事故処
理をするまでの期間に、ＣＰＵ１１の命令に基づくポー
トラッチ２１のデータ書換えによるポート１５の事故発
生の検出結果の消滅を防止することができる。

【００１１】

【発明が解決しようとする課題】図１５は、ポート１５
の電圧と論理レベルの関係を示す図である。この図１５
により外部回路に短絡事故が生じたときのポート１５の
態様を説明する。図１５の横軸は時間を示す。ポート１
５に接続されている外部回路を形成する素子がＣＭＯＳ
の場合、電源電圧をＶｃｃとしてポート１５の論理レベ
ルはポート１５の電圧が０Ｖ〜０.２Ｖｃｃの時
“０”、０.８Ｖｃｃ〜Ｖｃｃのとき“１”、０.２Ｖｃ
ｃ〜０.８Ｖｃｃは不定領域である。ポート１５に接続
されている外部回路を形成する素子がバイポーラの場
合、ポート１５の論理レベルはポート１５の電圧が０Ｖ
〜０.１６Ｖｃｃの時“０”、０.５Ｖｃｃ〜Ｖｃｃのと
き“１”、０.１６Ｖｃｃ〜０.５Ｖｃｃは不定領域であ
る。外部回路はＣＭＯＳ或いはバイポーラのどちらかの
素子だけで構成されているものとする。

【００１２】外部回路を形成する素子が例えばＣＭＯＳ
だけで構成されているものとする。外部回路と電源線と
の間で短絡事故が発生し、ポート１５の当初の論理レベ
ルを“０”とすると、短絡事故の程度により短絡抵抗も
異なり、図１５のＬ１〜Ｌ３のようにポート１５の電圧
が電源電圧Ｖｃｃの方向に増大する。

【００１３】ポート１５の論理レベルを検出する回路と
して論理閾値が０.５Ｖｃｃである論理レベル検出素子
としての入力バッファ２４を一個だけ用いるものとする
と、事故によりポート１５の電圧が例えばＬ２又はＬ３
のように領域内の０.３Ｖｃｃから０.４Ｖｃｃ程度の電
圧レベルでとどまっている場合においてはこの電圧レベ
ルが論理レベル検出素子の論理閾値を超えていないので
短絡事故があるにもかかわらずその事故が確認できない
という問題があった。

【００１４】同様にして、当初ポート１５が“１”を出
力中に外部回路でポート１５がアース線と短絡した場
合、ポート１５の電圧がＬ６のように０.６Ｖｃｃ程度
に低下してとどまっている場合、短絡事故が確認できな
いという問題があった。

【００１５】又図１４においては、ポート１５に事故を
発見した場合にＣＰＵ１１に対して割り込み信号Ｓ３を
発すると同時にインバータ５７及びＡＮＤ５８を追加し
てＣＰＵ１１からポートラッチ２１への書き込みを禁止
し、事故発生の確認が消滅しないようにしている。しか
しながらこの方法によればバッファ２３の出力禁止はさ
れていないので事故処理までの時間にポート１５から短
絡事故をおこした外部回路に大電流が流れて出力バアッ
ファ２３のトランジスタを破壊するという問題があっ
た。

【００１６】また事故によりマイクロコンピュータの暴
走が生じた場合でも短絡事故を起こしている場合には、
間違って外部回路に出力バッファが接続されないように
したいという要望があった。

【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、ポート電圧が所定の論理レベル及び所定の
論理レベル間の不定領域内の電圧レベルにある事故の判
別が可能なマイクロコンピュータを得ることを目的とす
る。

【００１８】また事故を検出したときは、ＣＰＵの事故
処理を待たずに直ちに出力バッファの保護が可能なマイ
クロコンピュータを得ることを目的とする。

【００１９】

【課題を解決するための手段】この発明の請求項１に記
載のマイクロコンピュータは、中央処理装置と、外部回
路とデータの入出力を行うＩ／Ｏポートと、このＩ／Ｏ
ポートで形成された事故判別信号に基づき前記中央処理
装置に割り込み制御を行う割り込み制御回路とを有する
マイクロコンピュータにおいて、Ｉ／Ｏポートは、外部
の回路との接続点であるポートと、所定の“１”と
“０”の論理レベル間の電圧レベルである複数の論理閾
値を有するポートの論理レベルを検出するポート論理レ
ベル検出回路と、ポートに出力するデータを保持するポ
ートラッチと、ポートラッチの保持値をポートに出力す
る出力バッファと、ポートラッチの保持値とポートの論
理レベルとを比較する比較回路と、複数の論理閾値に対
応した比較回路の複数の出力に基づき事故判別信号を形
成する事故判別信号形成回路とを備えたものである。

【００２０】この発明の請求項２に記載のマイクロコン
ピュータは、事故判別信号に基づき出力バッファの出力
を禁止する出力バッファ制御回路を設けたものである。

【００２１】この発明の請求項３に記載のマイクロコン
ピュータは、事故判別信号に基づく出力バッファの出力
可否の設定データを保持する出力禁止レジスタを設けた
ものである。

【００２２】

【発明の実施の形態】

実施の形態１．図１は実施の形態１を示すブロック図で
ある。１０ａはマイクロコンピュータのチップである。
１１ａはマイクロコンピュータの中央処理装置であるＣ
ＰＵである。１２ａは割り込み制御回路であって後述す
るＩ／Ｏポート１３ａからの後述の割り込み信号Ｓ３４
に基づきＣＰＵ１１ａに対し信号Ｓ１２ａを発しＣＰＵ
の処理に割り込むものである。１３ａはＩ／Ｏポートで
あって、マイクロコンピュータと外部回路１６とのデー
タの入出力を行うものである。１４ａはデータ・バスラ
インであって、ＣＰＵ１１ａとＩ／Ｏポート１３ａ間等
のデータ授受の通路である。

【００２３】Ｉ／Ｏポート１３ａは外部回路１６との接
続点となるポート１５ａと、ポート１５ａに出力するデ
ータを保持するポートラッチ４０と、このポートラッチ
４０の保持値をポート１５ａに出力する出力バッファ２
３ａと、この出力バッファ２３ａの出力の可否を制御し
Ｉ／Ｏポートの入出力方向を設定する出力バッファ制御
信号Ｓ２３を形成し保持する出力バッファ制御回路８５
と、外部回路１６よりデータＳ２４を取り込む入力バッ
ファ２４ａと、所定の“１”と“０”の論理レベル間の
電圧レベルである互いに相異なる論理閾値を有する複数
個の論理レベル検出素子を並列に接続して構成される複
数の論理閾値を有するポート１５ａの論理レベルを検出
するポート論理レベル検出回路８１と、ポートラッチ４
０の保持値Ｓ２２と複数の論理閾値に対応した複数個の
ポート論理レベルＳ２７又はＳ２８とを比較する比較回
路８２と、比較回路８２からの複数個の比較データＳ３
０から１個の事故判別信号Ｓ３１を形成する事故判別信
号形成回路８３と、この事故判別信号Ｓ３１とポートラ
ッチ４０の保持値Ｓ２２に基づいてＣＰＵに事故の発生
を通知する割り込み信号Ｓ３４を形成する事故通知回路
８４とを備えている。

【００２４】次に図１により実施の形態１の回路の動作
を説明する。マイクロコンピュータ１０ａの外部回路１
６への出力データはバスライン１４ａからポートラッチ
４０に入力され保持される。マイクロコンピュータから
外部回路１６にデータＳ２４を出力するときは、出力バ
ッファ制御信号Ｓ２３により出力バッファ２３ａを出力
可とし、ポートラッチ４０の保持データＳ２２を出力バ
ッファ２３ａを介してポート１５ａに出力する。マイク
ロコンピュータに外部回路１６からデータＳ２４を入力
するときは、出力バッファ制御信号Ｓ２３により出力バ
ッファを出力禁止として入力バッファ２４ａからデータ
Ｓ２４を取り込む。出力バッファ制御信号Ｓ２３は出力
バッファ制御回路８５において形成され保持される。

【００２５】ポート論理レベル検出回路８１は所定の
“１”と“０”論理レベル間にある複数の論理閾値にお
いてポート１５ａの論理レベルＳ２７又はＳ２８の検出
が可能なので、外部回路１６に“０”を出力中に外部回
路１６と電源線との短絡による事故や“１”を出力中に
外部回路１６と接地線との短絡による事故により完全に
論理レベルが変化してしまった場合の事故の検出が可能
であると共に、更にポート１５ａの電位が所定の“１”
と“０”との間の不定領域内の電圧レベルにとどまって
いる中途段階の事故の検出をすることができる。

【００２６】比較回路８２においてはポートラッチ４０
の保持値Ｓ２２とポート論理レベルが比較され、ポート
ラッチ４０の保持値Ｓ２２とポート論理レベルが相異な
る場合は事故発生有りと判別される。

【００２７】事故判別信号形成回路８３では複数の論理
閾値の検出素子に対応した比較回路８２からの複数の検
出信号Ｓ３０により１個の事故判別信号Ｓ３１が形成さ
れる。

【００２８】事故通知回路８４では、事故判別信号Ｓ３
１とポートラッチ保持値Ｓ２２に基づいて、ポート１２
ａから外部回路１６に“０”を出力中に外部回路１６と
電源線との短絡事故の場合と“１”を出力中に外部回路
１６と接地線との短絡事故の場合に対応した割り込み信
号が形成され、割り込み制御回路１２ａを介してＣＰＵ
に事故の発生が通知される。

【００２９】図２は実施の形態１を示す回路図であっ
て、図１のブロック図の一実施形態を示したものであ
る。出力バッファ２３ａはトライステートのものであっ
て、出力バッファ制御信号Ｓ２３が“０”のとき出力バ
ッファ２３ａが出力可能であり“１”のとき出力禁止と
なるものである。ＮＡＮＤ４１ａ、インバータ４１ｂ、
ＮＯＲ４１ｃはトライステートを制御する回路であり、
４４、４５は出力トランジスタである。４２は方向レジ
スタであって出力バッファ制御回路８５を構成するもの
で、出力バッファ制御信号Ｓ２３を形成し出力バッファ
２３ａの出力の可否を制御してＩ／Ｏポートの入出力方
向を設定するデータを保持するレジスタである。

【００３０】ポート論理レベル検出回路８１は、ポート
１５ａに並列に接続され外部回路１６を構成するＣＭＯ
Ｓ或いはバイポーラ素子等における所定の“１”と
“０”の論理レベル間の電圧レベルである互いに異なる
論理閾値、例えばそれぞれが０.２Ｖｃｃ、０.８Ｖｃｃ
等の論理閾値を有する２つの論理レベル検出素子である
インバータ４８、４９と、論理閾値が例えば０.５Ｖｃ
ｃである通常のインバータ５０、５１から構成された論
理レベル検出素子を並列に接続したものである。外部回
路１６がＣＭＯＳだけで構成されている場合はインバー
タ４８を例えば０.８Ｖｃｃと論理閾値を高く設定し、
インバータ４９を例えば０.２Ｖｃｃと論理閾値電圧を
低く設定される。

【００３１】比較回路８２は排他的論理積（以下ＥＸ−
ＮＯＲと記す。）５２、５３で形成されている。事故判
別信号形成回路８３は複数の論理閾値に対応した比較回
路８２の複数の出力Ｓ２８、Ｓ２９とその遅延出力の論
理和回路で構成されている。事故通知回路８４は、ポー
トラッチ４０の保持値Ｓ２２の論理レベルによって、割
り込み信号Ｓ３４として接地線短絡割り込み信号Ｓ３２
または電源線短絡割り込み信号Ｓ３３を形成するもので
ある。

【００３２】次にこの構成の回路の働きを説明する。図
３は実施の形態１の回路の動作を示すタイムチャートで
あって、出力バッファ２３ａの初期設定の動作を示すも
のである。図３（ａ）に示すように、期間Ｔ２１におい
て方向レジスタ４２であるＤフリップフロップのリセッ
ト端子にリセット信号Ｓ４１として“１”を入力する
と、図３（ｂ）に示すように出力バッファ制御信号Ｓ２
３は“１”となり出力バッファ２３ａは出力禁止の状態
に初期設定される。次に期間Ｔ２２において、図３
（ｃ）に示すように方向レジスタ４２のデータ端子に信
号Ｓ２５として“０”を入力し、図２（ｄ）に示すよう
に制御端子にＳ２６として“１”を入力すると出力バッ
ファ制御信号Ｓ２３は“０”となり出力バッファ２３ａ
は出力可能の状態に初期設定される。

【００３３】更に期間Ｔ２３において、図３（ｃ）に示
すように方向レジスタ４２のデータ端子に信号Ｓ２５と
して“１”を入力し、図３（ｄ）に示すように制御端子
にＳ２６として“１”を入力すると出力バッファ制御信
号Ｓ２３は“１”となり出力バッファ２３ａは出力禁止
の状態に初期設定される。この状態において外部回路１
６からポート１５ａを介して信号の入力が可能な状態と
なる。

【００３４】図４は実施の形態１の回路の動作を示すタ
イムチャートで、ポート電圧Ｓ２４が正常の場合のもの
である。図４は実施の形態１の回路の動作を示すタイム
チャートで、外部回路１６に事故が発生しポート電圧Ｓ
２４が事故となった場合のものである。図１から図４に
より実施の形態１の回路の動作を説明する。図４（ａ）
に示すように、期間Ｔ３１においてポートラッチ４０の
データ端子にデータＳ２０として“０”が入力される
と、制御信号Ｓ２１に従いデータＳ２０はポートラッチ
４０に保持される。

【００３５】出力バッファ制御信号Ｓ２３を“０”とし
て出力バッファ２３ａを出力可能とすると、ポートラッ
チ４０の保持値Ｓ２２が出力バッファ２３ａからポート
１５ａを介して外部回路１６に出力される。以下この実
施の形態１では出力バッファ２３ａは出力可能な状態に
あるものとして説明する。

【００３６】ポート電圧Ｓ２４が正常の場合においては
図４（ａ）に示すポートラッチ４０の保持値Ｓ２２とポ
ート１５ａの論理レベルは同一である。図４（ｂ）に示
すように、期間Ｔ３２において例えばポートラッチ４０
の保持値Ｓ２２が“０”から“１”に変化するとポート
電圧Ｓ２４も“０”から“１”に対応したレベルとな
る。この時、ポート１５ａの電圧は寄生容量などによっ
てＴ３２信号の立ち上がり波形になまりを生じる。

【００３７】ポート電圧Ｓ２４は期間Ｔ３２においてま
ず論理閾値が例えば０.２Ｖｃｃと低いインバータ４９
により検出されて図４（ｄ）に示すように、ポート論理
レベルＳ２７として“１”が出力される。このポート論
理レベルＳ２７とポートラッチの保持値Ｓ２２はＥＸ−
ＮＯＲ５３に入力されて比較され、図４（ｆ）に示すよ
うに期間Ｔ３２に出力信号Ｓ２９として“１”が出力さ
れる。ポート１５ａの電圧がさらにＶｃｃレベルまで上
昇すると、論理閾値の高いインバータ４８が反応し、ポ
ート論理レベルＳ２６として“１”が出力される。また
ＥＸ−ＮＯＲ５２によりインバータ出力信号Ｓ２６とポ
ートラッチ４０の保持値Ｓ２２とを比較されて、図４
（ｅ）に示すように期間Ｔ３２に出力信号Ｓ２８として
“０”が出力される。

【００３８】同様にして期間Ｔ３５において、図４
（ａ）に示すようにポートラッチの保持値Ｓ２２が
“１”から“０”に変化するとポート１５ａの論理レベ
ルＳ２４も“１”から“０”に対応した電圧レベルとな
る。 ポート１５ａの電圧Ｓ２４は期間Ｔ３５において
まず論理閾値が例えば０.８Ｖｃｃと高いインバータ４
８により検出されてポート論理レベルＳ２６として
“０”が出力される。このポート論理レベルＳ２６とポ
ートラッチの保持値Ｓ２２がＥＸ−ＮＯＲ５２に入力さ
れて比較され、図４（ｅ）に示すように期間Ｔ３５に出
力信号Ｓ２８として“１”が出力される。ポート１５ａ
の電圧がさらに低いレベルまで下降すると、論理閾値の
低いインバータ４９が反応し、図４（ｄ）の期間Ｔ３６
に示すようにポート論理レベルＳ２７として“０”が出
力される。またＥＸ−ＮＯＲ５３によりインバータ出力
信号Ｓ２７とポートラッチ４０の保持値Ｓ２２とを比較
されて図４（ｆ）に示すように出力信号Ｓ２９として
“１”が出力される。

【００３９】次に複数個の論理閾値に対応して比較回路
８２の複数個の出力信号である出力信号Ｓ２８、Ｓ２９
に基づいて事故検出の有無を知らせる１個の事故判別信
号Ｓ３１を事故判別信号形成回路８３により形成する。
比較回路８２の出力信号であるＳ２８、Ｓ２９はＡＮＤ
５４に入力され図４（ｇ）に示す出力信号Ｓ３０を得
る。出力信号Ｓ３０はインバータ５５、５６、ＯＲ５８
によって遅延され図４（ｈ）に示す信号３０ａを出力
し、信号Ｓ３０と信号３０ａはＯＲ５８に入力されて小
パルス幅パルスが削除されて図４（ｉ）に示す事故判別
信号Ｓ３１を形成する。図４（ｇ）、（ｈ）、（ｉ）に
示すようにポート電圧Ｓ２４が正常の場合の事故判別信
号Ｓ３１は“１”となることがわかる。

【００４０】図５は実施の形態１の回路の動作を示すタ
イムチャートであって、ポート１５ａに事故が発生した
場合の回路の動作を示すものである。図５に基づきこの
回路の動作を説明する。ここで図５（ｂ）は誇張した非
比例尺で記載している。図５（ａ）の期間Ｔ４１に示す
ようにポートラッチ４０の保持値Ｓ２２が“０”レベル
を出力中に、外部回路１６と電源線が短絡した場合、図
５（ｂ）の期間Ｔ４２に示すようにポート１５ａの電圧
Ｓ２４はＶｃｃに向かって上昇する。しかしながらこの
ポート１５ａの電圧は短絡のモードにより種々の短絡抵
抗値をとるのでポート１５ａの到達電圧は例えばＬ１ａ
からＬ３ａのように種々の状態となる。

【００４１】この実施例１においては、ポート論理レベ
ル検出素子として例えばＮ３で示す例えば０.２Ｖｃｃ
等の論理閾値の低いのインバータ４９とＮ６で示す例え
ば０.８Ｖｃｃ等と論理閾値の高いインバータ４８をポ
ート１５ａに並列に接続してポート１５ａの論理レベル
を検出するようにする。例えばＬ３ａの様にポート１５
ａの到達電圧が０.４Ｖｃｃ程度の低い電圧でとどまる
ようなポート１５ａの事故が発生した場合、図５（ｂ）
に示すように期間Ｔ４２において例えばＮ３で示される
低い論理閾値である閾値０.２Ｖｃｃのインバータ４９
及びインバータ５１によりポート１５ａのポート電圧Ｓ
２４が測定され、図５（ｄ）に示すようにポート論理レ
ベルＳ２７として“１”が出力される。一方図５（ｃ）
に示すように期間Ｔ４２において論理閾値が０.８Ｖｃ
ｃインバータ４８及びインバータ５０によるポート論理
レベルＳ２６はポート１５ａの電圧変化を検出しないの
で“０”のままである。

【００４２】次に図５（ｆ）に示すように期間Ｔ４２に
おいてポートラッチ４０の保持値Ｓ２２とポート論理レ
ベルＳ２７は比較回路８２であるＥＸ−ＮＯＲ５３に入
力され、その信号出力として“０”が得られる。一方図
５（ｅ）に示すように期間Ｔ４２においてポートラッチ
４０の保持値Ｓ２２とポート論理レベルＳ２６はＥＸ−
ＮＯＲ５２に入力され、出力信号Ｓ２８として“１”が
出力される。

【００４３】次に比較回路８２の出力信号Ｓ２８とＳ２
９は事故判別信号形成回路８３に入力され、ポート電圧
が正常の場合と同様にして事故判別信号Ｓ３１を形成す
ることができる。外部回路１６と電源線が短絡した場
合、図５（ｉ）に示すように事故判別信号Ｓ３１として
“０”が得られる。

【００４４】一方図５（ａ）の期間Ｔ５１に示すように
ポートラッチ４０の保持値Ｓ２２が“１”レベルを出力
中に、外部回路１６と接地線が短絡した場合、図５
（ｂ）に示すようにポート１５ａの電圧は０Ｖに向かっ
て下降する。この場合もポート１５ａの電圧は短絡のモ
ードにより種々の短絡抵抗値をとるのでポート１５ａの
到達電圧は例えばＬ４ａからＬ６ａのように種々の状態
となる。

【００４５】この実施例１においては、ポート論理レベ
ル検出素子として例えば０.２Ｖｃｃの論理閾値の低い
インバータ４９と例えば０.８Ｖｃｃの論理閾値の高い
インバータ４８をポート１５ａに並列に接続してポート
１５ａの論理レベルを検出するようにしたので、事故発
生によりポート電圧Ｓ２４が図５（ｂ）のＬ６ａに示す
ように０.６Ｖｃｃ程度の高い電圧でとどまるような場
合、期間Ｔ５２において例えばＮ６で示される高い論理
閾値の閾値０.８Ｖｃｃを有するインバータ４８により
ポート論理レベルが検出され、図５（ｄ）に示す出力信
号Ｓ２６として“０”が得られる。一方期間Ｔ５２にお
いて図５（ｃ）に示すように論理閾値が０.２Ｖｃｃの
インバータ４９はポート１５ａの電圧変化を検出しない
のでポート論理レベルＳ２７は“１”のままである

【００４６】次に図５（ｆ）に示すように期間Ｔ５２に
おいてポートラッチ４０の保持値Ｓ２２とポート論理レ
ベルＳ２７は比較回路８２であるＥＸ−ＮＯＲ５３に入
力され出力信号Ｓ２９として“１”が得られる。一方図
５（ｅ）に示すように期間Ｔ５２においてポートラッチ
４０の保持値Ｓ２２とポート論理レベルＳ２６はＥＸ−
ＮＯＲ５２に入力され、出力信号Ｓ２８として“０”が
出力される。

【００４７】次に比較回路８２の出力信号Ｓ２８とＳ２
９は事故判別信号形成回路８３に入力され、ポート電圧
が正常の場合と同様にして事故判別信号Ｓ３１を形成す
ることができる。外部回路１６と接地線が短絡した場
合、図５（ｉ）に示すように事故判別信号Ｓ３１として
“０”が得られる。以上のことからポートラッチ４０が
“０”を出力中にポート１５ａが“１”に移行した事故
の場合も逆にポートラッチ４０が“１”を出力中にポー
ト１５ａが“０”に移行した事故の場合も共に事故判別
信号Ｓ３１として“０”が出力される。従って事故判別
信号Ｓ３１が“０”のときポート１５ａに事故が発生し
たことがわかる。

【００４８】実施の形態１においては複数個の論理閾値
を有するポート論理レベル検出回路によりポート１５ａ
の論理レベルを検出するようにしたので、ポート１５ａ
の電圧レベルが正確に“１”のレベルなのか、“０”の
レベルなのか、或いは中間のレベルなのかが判断でき
る。従ってポート１５ａの電圧レベルが所定の論理レベ
ルから少しだけはずれた不定領域内の中間レベルにある
壊れかけの事故の場合でも検出が可能で、このような事
故に対しても出力バッファ２３ａが破壊しないように保
護をすることができる。

【００４９】実施の形態１においては、並列に設けた互
いに論理閾値の異なる２個のインバータを用いたが、こ
れを３個以上に増加することによりさらに細かく電圧レ
ベルの異なる事故を判別することができる。

【００５０】実施の形態１においてはポート論理レベル
検出回路として所定の論理閾値を有するインバータを用
いたが、これに代えて例えば所定の論理閾値を有するツ
ェナーダイオードや比較器等ポート電圧１５ａが所定の
電圧領域にあるかどうかが判別できる素子を用いるよう
にしてもよい。

【００５１】なおポート電圧の異常で検出される事故を
主として外部回路１６における短絡事故によるものとし
て説明したが、出力バッファ２３ａ自体の破壊、劣化に
よる場合も含まれることはいうまでもない。

【００５２】事故判別信号Ｓ３１として“０”が出力さ
れたら、事故通知回路８４によりＣＰＵ１１ａへの割り
込み信号Ｓ３３が形成され、割り込み制御回路１２ａを
介してＣＰＵ１１ａへ事故の発生が通知され、ＣＰＵ１
１ａはこの通知により事故対策を実施する。

【００５３】実施の形態２.図６は実施の形態２の構成
を示す回路図である。８６は出力バッファ出力制御回路
であって出力バッファ２３ａの出力の可否を制御するも
のである。出力バッファ出力制御回路８６は出力バッフ
ァ２３ａの出力の可否を設定しＩ／Ｏポートの入出力方
向をきめるデータを保持する方向レジスタ４２と、イン
バータ７０、ＯＲ７１、方向レジスタ４２を介して事故
を判別した事故判別信号Ｓ３１に基づき方向レジスタ４
２を介して出力バッファ２３ａを出力禁止とする回路と
で構成されている。ＯＲ５４ｂは、ポート１５ａが入力
状態のときは保護回路が動作しないようにするためのも
のである。その他の構成は実施の形態１のものと同様の
ものである。

【００５４】図７は図６の回路の動作を示すタイムチャ
ートである。図７により図６の回路の動作を説明する。
図７（ａ）に示すようにポートラッチ４０の保持値Ｓ２
２は“１”とする。期間Ｔ６１において図７（ｂ）に示
すようにポート電圧Ｓ２４に事故が発生すると、実施の
形態１と同様に、図７（ｃ）に示すように事故判別信号
Ｓ３１が“０”となる。これが方向レジスタ４２のリセ
ット端子に入力されると図７（ｄ）に示すように出力バ
ッファ制御信号Ｓ２３が“１”となり、出力バッファ２
３ａは出力禁止の状態となる。

【００５５】出力バッファ２３ａが出力禁止の状態とな
ることは、出力バッファ２３ａがポート１５ａからみて
高インピーダンスになることであり、外部回路１６に短
絡事故が生じた場合であっても出力バッファ２３ａへの
大電流の流出入がなく出力バッファ２３ａが破壊される
ことはない。

【００５６】事故判別信号Ｓ３１が“０”となると、こ
の信号に基づいて事故通知回路８４において図７（ｅ）
に示すようにＣＰＵ１１ａへの割り込み信号Ｓ３３が形
成され、ＣＰＵ１１ａに事故の発生を通知する。

【００５７】ここでポート１５ａの事故が外部ノイズ等
による一時的なものである場合には、ポート電圧がすぐ
正常な値に復帰することが多い。そこで期間Ｔ６２にお
いて、実施の形態１の図２で示した出力バッファの初期
設定と同様の方法により方向レジスタ４２のデータ端
子、制御端子のデータＳ２５、Ｓ２６を操作して、図７
（ｄ）に示すように出力バッファ制御信号Ｓ２３を
“０”と設定してみる。ポート１５ａの電圧が正常にも
どっていれば出力バッファ制御信号Ｓ２３はこの状態を
維持して出力可能となる。一方図７（ｂ）の点線で示す
ように事故が復帰していなければ、出力バッファ制御信
号Ｓ２３は図７（ｄ）の点線で示すようにすぐに“１”
となり、出力禁止とされる。

【００５８】ポート電圧が正常な期間Ｔ６３において、
方向レジスタ４２のデータ端子、制御端子のデータＳ２
５、Ｓ２６を操作して、図７（ｄ）に示すように出力バ
ッファ制御信号Ｓ２３を“１”と設定して出力バッファ
２３ａの出力を禁止とし、ポート１５ａを入力状態とす
る。このときはＯＲ５４ｂにより事故判別信号Ｓ３１は
常に１に設定される。

【００５９】図６の回路によれば事故の発生と同時に出
力バッファ２３ａを出力禁止とするようにしたのでＣＰ
Ｕ１１ａへの割り込みによる事故処理が完了する以前に
おいて出力バッファ２３ａの破壊の防止ができる。

【００６０】またポート１５ａの事故が一時的なもので
あれば出力バッファ２３ａの出力禁止を解除することが
できるので、途中までの処理結果を失うことなく効率的
にジョブに復帰することが可能となる。

【００６１】実施の形態３.図８は実施の形態３を示す
回路図である。８７は出力バッファ制御回路であって出
力バッファ２３ａの出力の可否を制御するものである。
出力バッファ制御回路８７は出力バッファ２３ａの出力
の可否の設定データを保持する方向レジスタ４２と、事
故判別信号Ｓ３１に基づき出力バッファの出力の可否を
設定する設定データを保持する出力禁止レジスタ６２で
あるＤフリップフロップ、事故判別信号Ｓ３１に基づく
出力バッファ２３ａの出力禁止を優先させるＮＡＮＤ６
３から構成されている。５４ａ，５４ｂのＮＡＮＤは出
力バッファ２３ａが出力禁止状態でＩ／Ｏポートが入力
状態の場合は、保護回路が動作しないようにするための
ものである。その他の構成は図１に示したものと同様の
ものである。

【００６２】図９は実施形態３の回路の動作を示すタイ
ムチャートであって、出力バアッファ２３ａの出力可否
の初期状態を設定する工程を示すものである。図８、図
９により実施の形態３の回路の動作を説明する。出力バ
アッファ２３ａを出力可の状態に設定する初期化工程と
して、期間Ｔ７１において、図９（ａ）に示すリセット
信号Ｓ３５として“１”を方向レジスタ４２及び出力禁
止レジスタ６２のリセット端子に入力する。ここでリセ
ット信号Ｓ３５はマイクロコンピュータチップ全体を初
期化するリセット信号Ｓ３５が用いられる。

【００６３】出力禁止レジスタ６２の出力信号Ｓ３７は
図９（ｂ）に示すように“１”、方向レジスタ４２の信
号出力Ｓ３６は図９（ｃ）に示すように“０”となる。
この時図９（ｆ）に示すようにＮＡＮＤ６３の出力であ
る出力バッファ制御信号Ｓ２３は“１”となり出力バア
ッファ２３ａは出力禁止の状態となっている。

【００６４】次に期間Ｔ７２において図９（ｄ）に示す
ように方向レジスタ４２のデータ端子に入力データＳ３
３として“１”を入力し、図９（ｅ）に示すように制御
端子に制御信号Ｓ３４として“０”を入力すると出力３
６は“０”であるが、期間Ｔ７３においては制御信号Ｓ
３４を“１”とすると図９（ｃ）に示すように方向レジ
スタ４２の信号出力Ｓ３６は“１”となり、図９（ｆ）
に示すようにＮＡＮＤ６３の出力である出力バッファ制
御信号Ｓ２３は“０”となり出力バッファ２３ａは出力
可能の状態に設定することができる。

【００６５】又期間７４において方向レジスタ４２のデ
ータ端子に入力データＳ３３として“０”を入力し、図
９（ｅ）に示すように制御端子に制御信号Ｓ３４として
“１”を入力すると図９（ｃ）に示すように方向レジス
タ４２の信号出力Ｓ３６は“０”となり、図９（ｆ）に
示すように出力バッファ制御信号Ｓ２３は“１”となり
出力バッファ２３ａは出力禁止の状態となる。これによ
りポート１５ａを入力可能状態に設定することができ
る。

【００６６】次に図１０のタイムチャートにより外部回
路に短絡等の事故が生じた場合の動作を説明する。正常
状態である期間Ｔ８１においては、図１０（ａ）に示す
事故判別信号Ｓ３１は“１”であり、図１０（ｂ）に示
す方向レジスタ４２の出力信号Ｓ３７は“１”である。

【００６７】一方、事故判別信号Ｓ３１は事故の判別と
同時に直ちに出力禁止回路である出力禁止レジスタ６２
に入力される。図１０（ｄ）に示すように期間Ｔ８２に
おいて外部回路１６に事故が発生すると事故判別信号Ｓ
３１は“０”に変わり、出力禁止レジスタ６２の出力信
号Ｓ３７は事故判別信号Ｓ３１の立ち下がりにおいて
“０”となる。これにより出力バッファ制御信号Ｓ２３
は“１”となり、出力バアッファ２３ａを出力禁止の状
態とすることができる。

【００６８】一方、期間Ｔ８２において外部回路１６に
事故が発生すると事故判別信号Ｓ３１は事故通知回路８
４に入力され、事故判別信号Ｓ３１とポートラッチ４０
の保持値Ｓ２２に基づきＣＰＵ１１ａへの割り込み信号
である電源線短絡信号Ｓ３３又は接地線短絡信号Ｓ３２
が形成され、ＣＰＵ１１ａにポート電圧Ｓ２４の事故発
生を通知し事故対策を要求する。

【００６９】しかしこの実施の形態３では事故の発生と
同時に出力バッファ２３ａが直ちに出力禁止とされるの
で外部回路１６との間の大電流の流出入がなくなる。従
って、ＣＰＵ１１ａへの事故の通知により事故処理がさ
れるまでの間のバッファの破壊を保護することができ
る。

【００７０】なお事故判別信号Ｓ３１が“０”に設定さ
れると出力禁止レジスタ６２の出力信号Ｓ３７はリセッ
ト信号Ｓ３５により再びリセットされるまで“０”を保
持するので出力バッファ制御信号Ｓ２３は“１”のまま
であるので、出力バッファ２３ａの出力禁止を解除する
ことはできない。従って外部回路１６の事故等によるマ
イクロコンピュータの暴走があり方向レジスタ４２のデ
ータＳ３３、Ｓ３４が操作されても出力禁止の設定デー
タは書き換えられないので、出力バッファ２３ａを保護
することができる。

【００７１】

【発明の効果】請求項１記載のマイクロコンピュータに
よれば、複数の論理閾値で検出が可能なポート論理レベ
ル検出回路を備えたので、ポート電圧が所定の論理レベ
ル及び所定の論理レベル間の不定領域内の電圧レベルに
ある事故の判別ができる。

【００７２】請求項２記載のマイクロコンピュータによ
れば、事故判別信号に基づき出力バッファの出力禁止を
設定する出力バッファ制御回路を設けたので外部回路の
事故の検出と同時にＣＰＵの事故処理を待たずに直ちに
出力バッファの保護ができる。

【００７３】請求項３記載のマイクロコンピュータによ
れば、事故判別信号に基づく出力バッファの出力可否の
設定データを保持する出力禁止レジスタを設けたので、
マイクロコンピュータが暴走を生じた場合でも出力バッ
ファが破壊されないように保護することができる。

【図面の簡単な説明】

【図１】 実施の形態１を示すブロック図である。

【図２】 実施の形態１を示す回路図である。

【図３】 実施の形態１の回路の動作を示すタイムチャ
ートである。

【図４】 実施の形態１の回路の動作を示すタイムチャ
ートである。

【図５】 実施の形態１の回路の動作を示すタイムチャ
ートである。

【図６】 実施の形態２を示す回路図である。

【図７】 実施の形態２の回路の動作を示すタイムチャ
ートである。

【図８】 実施の形態３を示す回路図である。

【図９】 実施の形態３の回路の動作を示すタイムチャ
ートである。

【図１０】 実施の形態３の回路の動作を示すタイムチ
ャートである。

【図１１】 従来のＩ／Ｏポートを備えたマイクロコン
ピュータのブロック図である。

【図１２】 従来のＩ／Ｏポートのブロック図である。

【図１３】 従来のＩ／Ｏポートのタイミング図であ
る。

【図１４】 改良された従来のＩ／Ｏポートのブロック
図である。

【図１５】 ポート電圧と論理レベルとの関係を示す図
である。

【符号の説明】

１５ａ ポート、２３ａ 出力バッファ、
４０ ポートラッチ、４２ 方向レジスタ、
６２ 出力禁止レジスタ、８１ ポート論理レ
ベル検出回路、 ８２ 比較回路、８３ 事故判別信
号形成回路、 ８４ 事故通知回路、８５、８
６、８７ 出力バッファ制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、外部回路とデータの入
   出力を行うＩ／Ｏポートと、前記Ｉ／Ｏポートで形成さ
   れた事故判別信号に基づき前記中央処理装置に割り込み
   制御を行う割り込み制御回路とを有するマイクロコンピ
   ュータにおいて、前記Ｉ／Ｏポートは、外部の回路との
   接続点であるポートと、所定の“１”と“０”の論理レ
   ベル間の電圧レベルである複数の論理閾値を有する前記
   ポートの論理レベルを検出するポート論理レベル検出回
   路と、前記ポートに出力するデータを保持するポートラ
   ッチと、前記ポートラッチの保持値を前記ポートに出力
   する出力バッファと、前記ポートラッチの保持値と前記
   ポートの論理レベルとを比較する比較回路と、前記複数
   の論理閾値に対応した前記比較回路の複数の出力に基づ
   き前記事故判別信号を形成する事故判別信号形成回路備
   えたことを特徴とするマイクロコンピュータ。
2. 【請求項２】 事故判別信号に基づき出力バッファの出
   力を禁止する出力バッファ制御回路を設けたことを特徴
   とする請求項１に記載のマイクロコンピュータ。
3. 【請求項３】 出力バッファ制御回路が事故判別信号に
   基づく出力バッファの出力可否の設定データを保持する
   出力禁止レジスタを設けたことを特徴とする請求項２に
   記載のマイクロコンピュータ。