JP2004038569A - 不揮発性メモリのデータ保護システム - Google Patents
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Abstract
【課題】不揮発性メモリの電源投入直後におけるセキュリティ／プロテクト機能の誤動作（異常データの読み出し、メモリの機密データの漏洩、メモリへの異常データの書き込みによるプログラムデータの破壊など）を防止する。
【解決手段】不揮発性メモリの電源投入により自動的にＳＥＣ／ＰＲＴを読み出す動作が完了するまでの一定期間はセキュリティ／プロテクト機能をロック状態にした後、ロック状態を解除するシーケンス動作を自動的に実行する機能を持たせた。
【選択図】 図１
【解決手段】不揮発性メモリの電源投入により自動的にＳＥＣ／ＰＲＴを読み出す動作が完了するまでの一定期間はセキュリティ／プロテクト機能をロック状態にした後、ロック状態を解除するシーケンス動作を自動的に実行する機能を持たせた。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリの記憶内容のセキュリティおよび／またはプロテクトを制御するデータ保護システムに係り、特にセキュリティ機能および／またはプロテクト機能を制御する回路に関するもので、例えば不揮発性メモリチップや、不揮発性メモリを混載したメモリ混載ロジックチップ（例えばマイコンチップ）に適用されるものである。
【０００２】
【従来の技術】
例えばフラッシュメモリを搭載したマイコンシステムにおいて、不揮発性メモリの記憶内容に関する機密性と安定動作が必要とされる場合には、不揮発性メモリの記憶内容のセキュリティ／プロテクトを制御する機能が付加されている。
【０００３】
図１１は、セキュリティ／プロテクト機能を搭載した不揮発性メモリの従来例の一部を示している。
【０００４】
この不揮発性メモリは、不揮発性（ＮＶ）メモリマトリクスを備えたメモリ回路１０、電圧検出回路（ＶＤＥＣＴ）１１、クロック信号ＣＬＫ発生用の発振回路（ＯＳＣ）１２、セキュリティビット・プロテクトビット格納回路（ＳＥＣＰＲＴｂｉｔ）１３およびメモリ回路用のリード／ライト制御回路（Ｒ／Ｗ＿ＣＮＴ）１４、データバス（ＤＢ）１５により構成されている。
【０００５】
図１２は、図１１中のＳＥＣＰＲＴｂｉｔ１３の構成を示している。
【０００６】
このＳＥＣＰＲＴｂｉｔは、セキュリティビットＳＥＣおよびプロテクトビットＰＲＴを記憶した２個のＮＶメモリセル１３１ 、１３２ を有する。そして、マイコンシステムから供給される出力イネーブル制御信号ＯＥおよびセキュリティコマンドＳＥＣＣＭＤを受けてセキュリティビットＳＥＣをデータバスＤＢ１ へ読み出し、マイコンシステムから供給されるライトイネーブル制御信号ＷＥおよびプロテクトコマンドＰＲＴＣＭＤを受けてプロテクトビットＰＲＴをデータバスＤＢ０ へ読み出すように論理構成されている。
【０００７】
図１３は、図１１中のＲ／Ｗ＿ＣＮＴ１４の構成を示している。
【０００８】
このＲ／Ｗ＿ＣＮＴは、前記ＳＥＣＰＲＴｂｉｔ１３から出力されたＳＥＣ、マイコンシステムから供給されるチップイネーブル制御信号ＣＥおよび出力イネーブル制御信号ＯＥを受けてメモリ回路１０の読み出し制御信号ＲＤを生成するように論理構成されている。また、前記ＳＥＣＰＲＴｂｉｔ１３から出力されたＰＲＴ、マイコンシステムから供給されるチップイネーブル制御信号ＣＥおよびライトイネーブル制御信号ＷＥを受けてメモリ回路１０の書き込み制御信号ＷＲを生成するように論理構成されている。
【０００９】
図１４は、図１１の不揮発性メモリの電源投入時の動作例を示すタイミングチャートである。
【００１０】
図１１の不揮発性メモリは、電源投入後、ＳＥＣＰＲＴｂｉｔ１３内のセキュリティビットＳＥＣの状態およびプロテクトビットＰＲＴの状態により、メモリ回路１０の読み出し／書き込みの許可あるいは禁止を決める。
【００１１】
即ち、ＳＥＣが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しを禁止状態とし、ＳＥＣが“０”（ＵＮＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しを許可状態とする。
【００１２】
また、ＰＲＴが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０への書き込みを禁止状態とし、ＰＲＴが“０”（ＵＮＬＯＣＫ状態）の場合には、メモリ回路１０への書き込みを許可状態とする。
【００１３】
しかし、仮に、チップイネーブル制御信号ＣＥ入力が”１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴｂｉｔ１３に格納されているＳＥＣが“０”（ＵＮＬＯＣＫ状態）であったとすると、Ｒ／Ｗ＿ＣＮＴ１４から出力する読み出し制御信号ＲＤが“１”となるので、メモリ回路１０のデータがＤＢ（３１：０）１５へ誤って読み出されてしまう。
【００１４】
即ち、電源投入直後に、異常データが読み出されて不揮発性メモリの誤動作が発生するという問題が発生する。また、電源投入時のＳＥＣの読み出しが不安定になる動作により、セキュリティ機能が無くなり、メモリ回路１０のデータが漏洩されてしまうという問題が発生する。
【００１５】
また、仮に、前記ＣＥ入力が”１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴｂｉｔ１３に格納されているＰＲＴが“０”（ＵＮＬＯＣＫ状態）であったとすると、Ｒ／Ｗ＿ＣＮＴ１４から出力する書き込み制御信号ＷＲが“１”となるので、ＤＢ（３１：０）のデータがメモリ回路１０へ誤って書き込みされてしまう。
【００１６】
即ち、電源投入直後に、異常データがメモリ回路１０のセルに書き込まれてしまい、プログラムデータが破壊し、マイコンシステムが動作しなくなるという致命的な問題が発生する。
【００１７】
【発明が解決しようとする課題】
上記したように従来の不揮発性メモリあるいはそれを搭載したマイコンシステムは、電源投入直後に、不揮発性メモリから異常データが読み出されて誤動作が発生し、不揮発性メモリに異常データが書き込まれてプログラムデータが破壊し、システムが動作しなくなるなどの問題があった。
【００１８】
本発明は上記の問題点を解決すべくなされたもので、機密性と信頼性を要求される不揮発性メモリの電源投入直後におけるセキュリティ機能および／またはセキュリティ／プロテクト機能の誤動作を防止し得る不揮発性メモリのデータ保護システムを提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の不揮発性メモリのセキュリティ制御システムは、電源投入あるいはコマンド入力により自動的にセキュリティビットおよび／またはプロテクトビットを読み出す動作が完了するまでの一定期間はセキュリティ機能および／またはプロテクト機能をロック状態にし、その後、ロック状態を解除するシーケンス動作を自動的に実行する機能を有することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る不揮発性メモリの一部を示している。
【００２２】
この不揮発性メモリは、図１１を参照して前述した従来例の不揮発性メモリと同様に、不揮発性メモリセルのアレイを有するメモリ回路１０に対するデータの読み出し／書き込みの可否を決めるセキュリティビット／プロテクトビットをデータ保護内容指示部に格納しておき、電源投入（あるいはコマンド入力）により前記データ保護内容指示部からセキュリティビット／プロテクトビットの格納内容に基づいて前記メモリ回路１０に対するデータの読み出し／書き込みの許可あるいは禁止を決めるシーケンス動作を自動的に実行するデータ保護機能回路（セキュリティ／プロテクト機能回路）を具備している。
【００２３】
さらに、図１の不揮発性メモリは、前記電源投入（あるいはコマンド入力）後に前記データ保護機能回路が前記データ保護内容指示部からセキュリティビット／プロテクトビットをデータバスへ読み出す動作を完了するまでの一定時間は、前記データ保護機能回路の機能をロック状態（停止状態）にして前記メモリ回路１０に対するデータの読み出し／書き込みを強制的に禁止させ、その後に上記ロック状態を解除して前記データ保護機能回路の機能を発揮させるように制御するデータ保護機能ロック／解除回路（セキュリティ・プロテクト機能ロック／解除回路が付加されている。
【００２４】
具体的には、従来例の不揮発性メモリと比べて、例えばマイコンシステムのプログラムメモリあるいはデータメモリとして使用されるメモリ回路１０、電圧検出回路（ＶＤＥＣＴ）１１、発振回路（ＯＳＣ）１２、データバスＤＢ（３１：０）１５は同様であるが、次の点が異なる。
【００２５】
（１）前記データ保護機能ロック／解除回路として、セキュリティ／プロテクトフラグ発生回路（ＦＬＡＧ＿ＧＥＮ）１６およびセキュリティ／プロテクト機能制御信号発生回路（ＦＡＮＷＵＰ＿ＧＥＮ）１７が付加されている。
【００２６】
（２）上記付加に伴って、前記データ保護内容指示部であるセキュリティビット・プロテクトビット格納回路（ＳＥＣＰＲＴ＿Ｎｂｉｔ）１３ａ および前記セキュリティ／プロテクト機能回路であるメモリ回路用のリード／ライト制御回路（Ｒ／Ｗ＿ＣＮＴ）１４ａ が変更されている。
【００２７】
図２は、図１の不揮発性メモリの電源投入時におけるセキュリティ／プロテクトに関する動作例を示すタイミングチャートである。
【００２８】
以下、図２を参照しながら、図１中の各部の構成および動作を説明する。
【００２９】
図３は、図１中のメモリ回路１０の一例を示す。
【００３０】
このメモリ回路は、従来例と同様に、例えば５１２ＫｂｙｔｅのＮＶメモリマトリクス１０１ と、アドレスラッチ回路・アドレスデコーダＤＥＣ１０２ と、リード／ライト回路（Ｒ／Ｗ回路）１０３ 等を備えており、データバスＤＢ０ 〜ＤＢ３１との間で３２ビット幅のデータが入出力される。この場合、前記アドレスデコーダＤＥＣにアドレスデータＡＬ（１８：０）が入力し、前記Ｒ／Ｗ回路には前記Ｒ／Ｗ＿ＣＮＴ）１４ａ から読み出し制御信号ＲＤ／書き込み制御信号ＷＲが入力する。
【００３１】
図４は、図１中のＶＤＥＣＴ１１の一例を示す。
【００３２】
このＶＤＥＣＴは、従来例と同様に、複数の論理回路や遅延回路の組み合わせにより構成されている。そして、パワーダウン信号ＰＷＲＤＷＮの論理レベルが“０”の状態で電源が投入された時に、不揮発性メモリの初期化を行うために、パワーオンリセット信号ＰＯＮＲＳＴおよびバンドギャップオンリセット信号ＢＧＲＯＮＲＳＴを発生する機能を有する。上記ＰＯＮＲＳＴは、電源投入時に、短時間活性状態（“１”レベル）になるワンショットパルスであり、前記ＢＧＲＯＮＲＳＴは、バンドギャップ電圧回路（図示せず）の動作が立ち上がるまでの時間（上記ＰＯＮＲＳＴよりも長時間）活性状態になる。
【００３３】
図５は、図１中のＯＳＣ１２の一例を示す。
【００３４】
このＯＳＣ回路は、従来例と同様に、複数のインバータ回路がリング状に接続されたリング発振回路および複数の論理回路により構成されている。そして、マイコンシステムから供給されるイネーブル信号ＥＮおよび外部クロック信号ＥＸＴＣＬＫを受けて、内部クロック信号ＣＬＫを発生する。このＣＬＫは、図１中のＲ／Ｗ、ＡＵＴＯ、Ｈｉｇｈｖｏｌ１０３ 、ＦＬＡＧ＿ＧＥＮ１６およびＦＡＮＷＵＰ＿ＧＥＮ１７に供給される。
【００３５】
図６は、図１中のＦＬＡＧ＿ＧＥＮ１６の一例を示す。
【００３６】
このＦＬＡＧ＿ＧＥＮは、カウンタ回路を形成する複数のフリップフロップ回路１６１ と、ラッチ回路１６２ と、遅延（Ｄｅｌａｙ） ゲート１６３ と、ナンドゲート１６５ ・アンドゲート１６６ ・バッファ回路１６７ 等を有する。
【００３７】
そして、前記ＶＤＥＣＴ１１から供給されるＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴによってリセットされた後、前記ＯＳＣ回路１２から供給されるＣＬＫを受けて、短時間活性状態になるプロテクトビット読み出し制御信号ＰＲＤおよびセキュリティビット読み出し制御信号ＳＲＤを順次生成し、セキュリティ／プロテクト解除信号ＳＰＲＤＦＬＧも生成するように論理構成されている。
【００３８】
この際、ＳＰＲＤＦＬＧは、前記ＰＯＮＲＳＴの発生から上記ＰＲＤおよびＳＲＤを生成した直後までの一定時間は“０”レベル、その後は“１”レベルになる。このＳＰＲＤＦＬＧは、セキュリティ／プロテクト機能の動作をロックさせるための制御に用いられる。
【００３９】
図７（ａ）は、図１中のＦＡＮＷＵＰ＿ＧＥＮ１７の一例を示す。
【００４０】
このＦＡＮＷＵＰ＿ＧＥＮは、前記ＶＤＥＣＴ１１から供給されるＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴに対してそれぞれノイズキャンセラー機能を有するファンクション・スキャン回路（ＦＮＳＣＡＮ）１７１ 、フリップフロップ回路１７２ 、インバータ１７３ ・ノアゲート１７４ ・ナンドゲート１７５ 等を有する。
【００４１】
そして、前記ＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴによってリセットされた後、前記ＯＳＣ回路１２から供給されるＣＬＫおよび前記ＦＬＡＧ＿ＧＥＮ１６から供給されるＳＰＲＤＦＬＧを受けて、セキュリティ／プロテクトロック信号ＦＡＮＷＵＰを生成するように論理構成されている。
【００４２】
この場合、ＦＡＮＷＵＰは、ＰＯＮＲＳＴの発生から前記ＳＰＲＤＦＬＧが“１”レベルになるまでの一定時間は“１”レベル（活性状態）であり、それ以後は“０”レベルになる。
【００４３】
このＦＡＮＷＵＰは、セキュリティ／プロテクト機能の動作のロック状態を解除させるための制御に用いられるとともに、マイコンシステム側でセキュリティ／プロテクト機能の動作状態（ロックまたは解除）を判別するためのモニタ信号として出力される。
【００４４】
図７（ｂ）は、同図（ａ）中のＦＮＳＣＡＮ１７１ の一例を示す。
【００４５】
このＦＮＳＣＡＮは、インバータ１７６ ・偶数段遅延ゲート１７７ ・ノアゲート１７８ ・バッファ回路１７９ 等を有し、入力信号ＩＮにひげ状のノイズが混入した場合にそれを除去するノイズキャンセラー機能を有するように論理構成されている。
【００４６】
図８は、図１中のＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ の一例を示す。
【００４７】
このＳＥＣＰＲＴ＿Ｎｂｉｔは、セキュリティビットＳＥＣを記憶したＮＶメモリセル１３１ と、プロテクトビットＰＲＴを記憶したＮＶメモリセル１３２ と、データバスＤＢ１ 、ＤＢ０ との間でＳＥＣ、ＰＲＴをリード／ライトするための複数の論理回路（アンドゲート１３２ ・オアゲート１３３ ・ナンドゲート１３４ ・ノアゲート１３５ ・バッファ回路１３６ ）により構成されている。
【００４８】
そして、マイコンシステムから供給されるプロテクトコマンドＰＲＴＣＭＤを受け、出力イネーブル制御信号ＯＥ／ライトイネーブル制御信号ＷＥに応じてデータバスＤＢ０ との間でプロテクトビットＰＲＴのリード／ライトを行う機能を有する。また、前記ＦＡＮＷＵＰ＿ＧＥＮ１６から供給されるＰＲＤが活性状態（“１”）の時にもリードを行い、データバスＤＢ０ を介してマイコンシステムへの出力が可能になるように制御される。この場合、ＰＲＴの“１”は、メモリ回路１０への書き込みを禁止するＬＯＣＫ状態、ＰＲＴの“０”は、メモリ回路１０への書き込みを許可するＵＮＬＯＣＫ状態を表わす。
【００４９】
一方、マイコンシステムから供給されるセキュリティコマンドＳＥＣＣＭＤを受け、出力イネーブル制御信号ＯＥ／ライトイネーブル制御信号ＷＥに応じてデータバスＤＢ１ との間でセキュリティビットＳＥＣのリード／ライトを行う機能を有する。また、前記ＦＡＮＷＵＰ＿ＧＥＮ１６から供給されるＳＲＤが活性状態（“１”）の時にもリードを行い、データバスＤＢ１ を介してマイコンシステムへの出力が可能になるように制御される。この場合、ＳＥＣの“１”は、メモリ回路１０からの読み出しを禁止するＬＯＣＫ状態、ＳＥＣの“０”は、メモリ回路１０からの読み出しを許可するＵＮＬＯＣＫ状態を表わす。
【００５０】
なお、上記例では、図８のＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に示したように、ＰＲＴの格納セルおよびＳＥＣの格納セルが各１個の場合を示しているが、これらのセルが増える毎に、それぞれ対応してリード／ライト用の論理回路を増やし、図７（ａ）のＦＡＮＷＵＰ＿ＧＥＮ１７中のカウンタ回路の段数を増やしてＰＲＤ、ＳＲＤの数を増やすように変更すればよい。
【００５１】
図９は、図１中のＲ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａ の一例を示す。
【００５２】
このＲ／Ｗ＿ＣＮＴ＿ＮＥＷは、ノアゲート１４１ ・ナンドゲート１４２ ・インバータ回路１４３ を有する。
【００５３】
そして、前記ＣＥ、ＷＥ、前記ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ から読み出されたＰＲＴおよびＦＡＮＷＵＰを受け、ＦＡＮＷＵＰが解除状態（“０”）を示している場合にはメモリ回路１０の書き込み制御信号ＷＲを生成する機能を有する。
【００５４】
また、マイコンシステムから供給されるチップイネーブル制御信号ＣＥ、ＯＥ、前記ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ から読み出されたＳＥＣおよび前記ＦＡＮＷＵＰ＿ＧＥＮ１７から供給されるＦＡＮＷＵＰを受け、ＦＡＮＷＵＰが解除状態（“０”）を示している場合にはメモリ回路１０の読み出し制御信号ＲＤを生成するように論理構成されている。
【００５５】
次に、図１の不揮発性メモリの電源投入時におけるセキュリティ／プロテクトに関する動作例について、図２に示したタイミングチャートを参照しながら説明する。
【００５６】
電源投入が行われると、ＶＤＥＣＴ１１から出力するＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴにより初期化が行われる。この初期化が完了すると、ＦＬＡＧ＿ＧＥＮ１６から出力するＳＲＤおよびＰＲＤが順にそれぞれ短時間活性状態になり、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ 内のＳＥＣおよびＰＲＴがデータバスＤＢ１ 、ＤＢ０へ読み出される。
【００５７】
以後は、上記ＳＥＣおよびＰＲＴの状態によりメモリ回路１０の読み出し／書き込みの許可／禁止が決められる。即ち、ＳＥＣが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しが禁止状態になり、ＳＥＣが“０”（ＵＮＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しが許可状態になる。
【００５８】
また、ＰＲＴが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０への書き込みが禁止状態になり、ＰＲＴが“０”（ＵＮＬＯＣＫ状態）の場合にはメモリ回路１０への書き込みが許可状態になる。
【００５９】
上記動作に際して、電源投入からＳＥＣおよびＰＲＴのデータバスへの読み出しが完了するまでの一定期間は、ＦＬＡＧ＿ＧＥＮ１６から出力するＳＰＲＤＦＬＧが“０”になり、ＦＡＮＷＵＰ＿ＧＥＮ１７から出力するＦＡＮＷＵＰが“１”になる。
【００６０】
これにより、Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａ から出力する読み出し制御信号ＲＤおよび書き込み制御信号ＷＲがそれぞれ“０”になり、ＮＶメモリからのデータの読み出しおよびＮＶメモリへのデータの書き込みが禁止される。
【００６１】
なお、前記ＶＤＥＣＴ１１から出力するＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴがそれぞれ“１”から“０”に戻り、ＳＥＣおよびＰＲＴをデータバスへ読み出す動作が終了した後、ＳＰＲＤＦＬＧが“０”から“１”に変化し、ＦＡＮＷＵＰが“１”から“０”に変化する。
【００６２】
したがって、仮に、ＣＥ入力が“１”、ＯＥ入力が“１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に格納されているＳＥＣが“０”（ＵＮＬＯＣＫ状態）であったとしても、従来例とは異なり、電源投入からＳＥＣをデータバスへ読み出す動作が完了するまでの一定期間は、メモリ回路１０のデータがデータバスに読み出されることが無いように、Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａ による制御が行われる。
【００６３】
また、仮に、ＣＥ入力が“１”、ＷＥ入力が“１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に格納されているＰＲＴが“０”（ＵＮＬＯＣＫ状態）であったとしても、従来例とは異なり、電源投入からＰＲＴをデータバスへ読み出す動作が完了するまでの一定期間は、データバスのデータがメモリ回路１０へ誤って書き込みされることが無いように、Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａによる制御が行われる。
【００６４】
なお、上記動作に際して、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に格納されているＳＥＣおよびＰＲＴのビット数が多い程、ＳＥＣおよびＰＲＴの読み出し動作に必要な時間が長くなるので、電源投入時のセキュリティ／プロテクトの解除時間が遅れる。
【００６５】
図１０は、図１の不揮発性メモリにおける電源投入直後におけるセキュリティ／プロテクトに関する自動処理シーケンスを示すフローチャートである。
【００６６】
電源投入により自動的にＳＥＣ／ＰＲＴを読み出す動作が完了するまでの一定期間は自動的にセキュリティ／プロテクト機能をロック状態にし、その後、自動的に上記ロック状態を解除する。
【００６７】
このようなシーケンス動作を自動的に実行する機能により、電源投入直後におけるセキュリティ／プロテクト機能の誤動作（異常データの読み出し、ＮＶメモリに格納されている機密データの漏洩、ＮＶメモリへの異常データの書き込みによるプログラムデータの破壊など）を防止することができる。
【００６８】
なお、上記実施例では、電源投入直後にセキュリティ／プロテクトに関するシーケンス動作を自動的に実行させたが、電源投入後の所望のタイミングでコマンドを入力することにより、前記したようなシーケンス動作を自動的に実行させるように構成を追加もしくは変更してもよい。
【００６９】
なお、上記実施例では、メモリ回路１０のＮＶメモリとしてリード／ライト可能なメモリを使用したが、これに限らず、例えばマスクＲＯＭを使用した場合でも、電源投入直後における異常データの読み出し、ＮＶメモリのデータの漏洩を防止することが可能である。
【００７０】
また、本発明は、不揮発性メモリ集積回路や、不揮発性メモリを混載したメモリ混載ロジック集積回路（例えばマイコンシステム）のチップ上に形成することが可能である。
【００７１】
【発明の効果】
上述したように本発明の不揮発性メモリのセキュリティ制御システムによれば、電源投入あるいはコマンド入力により、自動的にＳＥＣ／ＰＲＴを読み出す動作が完了するまでの一定期間はセキュリティ機能および／またはプロテクト機能をロック状態にし、その後、自動的にロック状態を解除するシーケンス動作を自動的に実行する機能を有することによって、セキュリティ機能および／またはプロテクト機能の誤動作（異常データの読み出し、メモリの機密データの漏洩、メモリへの異常データの書き込みによるプログラムデータの破壊など）を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性メモリの一部を示すブロック図。
【図２】図１の不揮発性メモリの電源投入時におけるセキュリティ／プロテクトに関する動作例を示すタイミングチャート。
【図３】図１中のメモリ回路の一例を示す回路図。
【図４】図１中のＶＤＥＣＴの一例を示す回路図。
【図５】図１中のＯＳＣの一例を示す回路図。
【図６】図１中のＦＬＡＧ＿ＧＥＮの一例を示す回路図。
【図７】図１中のＦＡＮＷＵＰ＿ＧＥＮの一例を示す回路図。
【図８】図１中のＳＥＣＰＲＴ＿Ｎｂｉｔの一例を示す回路図。
【図９】図１中のＲ／Ｗ＿ＣＮＴ＿ＮＥＷの一例を示す回路図。
【図１０】図１の不揮発性メモリにおける電源投入直後におけるセキュリティ／プロテクトに関する自動処理シーケンスを示すフローチャート。
【図１１】セキュリティ／プロテクト機能を搭載した不揮発性メモリの従来例の一部を示すブロック図。
【図１２】図１１中のＳＥＣＰＲＴｂｉｔを示す回路図。
【図１３】図１１中のＲ／Ｗ＿ＣＮＴの構成を示す回路図。
【図１４】図１２の不揮発性メモリの電源投入時の動作例を示すタイミングチャート。
【符号の説明】
１０…メモリ回路、
１１…電圧検出回路（ＶＤＥＣＴ）、
１２…発振回路（ＯＳＣ）、
１３ａ …セキュリティ／プロテクトビット格納回路（ＳＥＣＰＲＴ＿Ｎｂｉｔ）、１４ａ …リード／ライト制御回路（Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ）、
１５…データバスＤＢ（３１：０）、
１６…セキュリティ／プロテクトフラグ発生回路（ＦＬＡＧ＿ＧＥＮ）、
１７…セキュリティ／プロテクト機能制御信号発生回路（ＦＡＮＷＵＰ＿ＧＥＮ）。
【発明の属する技術分野】
本発明は、不揮発性メモリの記憶内容のセキュリティおよび／またはプロテクトを制御するデータ保護システムに係り、特にセキュリティ機能および／またはプロテクト機能を制御する回路に関するもので、例えば不揮発性メモリチップや、不揮発性メモリを混載したメモリ混載ロジックチップ（例えばマイコンチップ）に適用されるものである。
【０００２】
【従来の技術】
例えばフラッシュメモリを搭載したマイコンシステムにおいて、不揮発性メモリの記憶内容に関する機密性と安定動作が必要とされる場合には、不揮発性メモリの記憶内容のセキュリティ／プロテクトを制御する機能が付加されている。
【０００３】
図１１は、セキュリティ／プロテクト機能を搭載した不揮発性メモリの従来例の一部を示している。
【０００４】
この不揮発性メモリは、不揮発性（ＮＶ）メモリマトリクスを備えたメモリ回路１０、電圧検出回路（ＶＤＥＣＴ）１１、クロック信号ＣＬＫ発生用の発振回路（ＯＳＣ）１２、セキュリティビット・プロテクトビット格納回路（ＳＥＣＰＲＴｂｉｔ）１３およびメモリ回路用のリード／ライト制御回路（Ｒ／Ｗ＿ＣＮＴ）１４、データバス（ＤＢ）１５により構成されている。
【０００５】
図１２は、図１１中のＳＥＣＰＲＴｂｉｔ１３の構成を示している。
【０００６】
このＳＥＣＰＲＴｂｉｔは、セキュリティビットＳＥＣおよびプロテクトビットＰＲＴを記憶した２個のＮＶメモリセル１３１ 、１３２ を有する。そして、マイコンシステムから供給される出力イネーブル制御信号ＯＥおよびセキュリティコマンドＳＥＣＣＭＤを受けてセキュリティビットＳＥＣをデータバスＤＢ１ へ読み出し、マイコンシステムから供給されるライトイネーブル制御信号ＷＥおよびプロテクトコマンドＰＲＴＣＭＤを受けてプロテクトビットＰＲＴをデータバスＤＢ０ へ読み出すように論理構成されている。
【０００７】
図１３は、図１１中のＲ／Ｗ＿ＣＮＴ１４の構成を示している。
【０００８】
このＲ／Ｗ＿ＣＮＴは、前記ＳＥＣＰＲＴｂｉｔ１３から出力されたＳＥＣ、マイコンシステムから供給されるチップイネーブル制御信号ＣＥおよび出力イネーブル制御信号ＯＥを受けてメモリ回路１０の読み出し制御信号ＲＤを生成するように論理構成されている。また、前記ＳＥＣＰＲＴｂｉｔ１３から出力されたＰＲＴ、マイコンシステムから供給されるチップイネーブル制御信号ＣＥおよびライトイネーブル制御信号ＷＥを受けてメモリ回路１０の書き込み制御信号ＷＲを生成するように論理構成されている。
【０００９】
図１４は、図１１の不揮発性メモリの電源投入時の動作例を示すタイミングチャートである。
【００１０】
図１１の不揮発性メモリは、電源投入後、ＳＥＣＰＲＴｂｉｔ１３内のセキュリティビットＳＥＣの状態およびプロテクトビットＰＲＴの状態により、メモリ回路１０の読み出し／書き込みの許可あるいは禁止を決める。
【００１１】
即ち、ＳＥＣが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しを禁止状態とし、ＳＥＣが“０”（ＵＮＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しを許可状態とする。
【００１２】
また、ＰＲＴが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０への書き込みを禁止状態とし、ＰＲＴが“０”（ＵＮＬＯＣＫ状態）の場合には、メモリ回路１０への書き込みを許可状態とする。
【００１３】
しかし、仮に、チップイネーブル制御信号ＣＥ入力が”１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴｂｉｔ１３に格納されているＳＥＣが“０”（ＵＮＬＯＣＫ状態）であったとすると、Ｒ／Ｗ＿ＣＮＴ１４から出力する読み出し制御信号ＲＤが“１”となるので、メモリ回路１０のデータがＤＢ（３１：０）１５へ誤って読み出されてしまう。
【００１４】
即ち、電源投入直後に、異常データが読み出されて不揮発性メモリの誤動作が発生するという問題が発生する。また、電源投入時のＳＥＣの読み出しが不安定になる動作により、セキュリティ機能が無くなり、メモリ回路１０のデータが漏洩されてしまうという問題が発生する。
【００１５】
また、仮に、前記ＣＥ入力が”１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴｂｉｔ１３に格納されているＰＲＴが“０”（ＵＮＬＯＣＫ状態）であったとすると、Ｒ／Ｗ＿ＣＮＴ１４から出力する書き込み制御信号ＷＲが“１”となるので、ＤＢ（３１：０）のデータがメモリ回路１０へ誤って書き込みされてしまう。
【００１６】
即ち、電源投入直後に、異常データがメモリ回路１０のセルに書き込まれてしまい、プログラムデータが破壊し、マイコンシステムが動作しなくなるという致命的な問題が発生する。
【００１７】
【発明が解決しようとする課題】
上記したように従来の不揮発性メモリあるいはそれを搭載したマイコンシステムは、電源投入直後に、不揮発性メモリから異常データが読み出されて誤動作が発生し、不揮発性メモリに異常データが書き込まれてプログラムデータが破壊し、システムが動作しなくなるなどの問題があった。
【００１８】
本発明は上記の問題点を解決すべくなされたもので、機密性と信頼性を要求される不揮発性メモリの電源投入直後におけるセキュリティ機能および／またはセキュリティ／プロテクト機能の誤動作を防止し得る不揮発性メモリのデータ保護システムを提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の不揮発性メモリのセキュリティ制御システムは、電源投入あるいはコマンド入力により自動的にセキュリティビットおよび／またはプロテクトビットを読み出す動作が完了するまでの一定期間はセキュリティ機能および／またはプロテクト機能をロック状態にし、その後、ロック状態を解除するシーケンス動作を自動的に実行する機能を有することを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る不揮発性メモリの一部を示している。
【００２２】
この不揮発性メモリは、図１１を参照して前述した従来例の不揮発性メモリと同様に、不揮発性メモリセルのアレイを有するメモリ回路１０に対するデータの読み出し／書き込みの可否を決めるセキュリティビット／プロテクトビットをデータ保護内容指示部に格納しておき、電源投入（あるいはコマンド入力）により前記データ保護内容指示部からセキュリティビット／プロテクトビットの格納内容に基づいて前記メモリ回路１０に対するデータの読み出し／書き込みの許可あるいは禁止を決めるシーケンス動作を自動的に実行するデータ保護機能回路（セキュリティ／プロテクト機能回路）を具備している。
【００２３】
さらに、図１の不揮発性メモリは、前記電源投入（あるいはコマンド入力）後に前記データ保護機能回路が前記データ保護内容指示部からセキュリティビット／プロテクトビットをデータバスへ読み出す動作を完了するまでの一定時間は、前記データ保護機能回路の機能をロック状態（停止状態）にして前記メモリ回路１０に対するデータの読み出し／書き込みを強制的に禁止させ、その後に上記ロック状態を解除して前記データ保護機能回路の機能を発揮させるように制御するデータ保護機能ロック／解除回路（セキュリティ・プロテクト機能ロック／解除回路が付加されている。
【００２４】
具体的には、従来例の不揮発性メモリと比べて、例えばマイコンシステムのプログラムメモリあるいはデータメモリとして使用されるメモリ回路１０、電圧検出回路（ＶＤＥＣＴ）１１、発振回路（ＯＳＣ）１２、データバスＤＢ（３１：０）１５は同様であるが、次の点が異なる。
【００２５】
（１）前記データ保護機能ロック／解除回路として、セキュリティ／プロテクトフラグ発生回路（ＦＬＡＧ＿ＧＥＮ）１６およびセキュリティ／プロテクト機能制御信号発生回路（ＦＡＮＷＵＰ＿ＧＥＮ）１７が付加されている。
【００２６】
（２）上記付加に伴って、前記データ保護内容指示部であるセキュリティビット・プロテクトビット格納回路（ＳＥＣＰＲＴ＿Ｎｂｉｔ）１３ａ および前記セキュリティ／プロテクト機能回路であるメモリ回路用のリード／ライト制御回路（Ｒ／Ｗ＿ＣＮＴ）１４ａ が変更されている。
【００２７】
図２は、図１の不揮発性メモリの電源投入時におけるセキュリティ／プロテクトに関する動作例を示すタイミングチャートである。
【００２８】
以下、図２を参照しながら、図１中の各部の構成および動作を説明する。
【００２９】
図３は、図１中のメモリ回路１０の一例を示す。
【００３０】
このメモリ回路は、従来例と同様に、例えば５１２ＫｂｙｔｅのＮＶメモリマトリクス１０１ と、アドレスラッチ回路・アドレスデコーダＤＥＣ１０２ と、リード／ライト回路（Ｒ／Ｗ回路）１０３ 等を備えており、データバスＤＢ０ 〜ＤＢ３１との間で３２ビット幅のデータが入出力される。この場合、前記アドレスデコーダＤＥＣにアドレスデータＡＬ（１８：０）が入力し、前記Ｒ／Ｗ回路には前記Ｒ／Ｗ＿ＣＮＴ）１４ａ から読み出し制御信号ＲＤ／書き込み制御信号ＷＲが入力する。
【００３１】
図４は、図１中のＶＤＥＣＴ１１の一例を示す。
【００３２】
このＶＤＥＣＴは、従来例と同様に、複数の論理回路や遅延回路の組み合わせにより構成されている。そして、パワーダウン信号ＰＷＲＤＷＮの論理レベルが“０”の状態で電源が投入された時に、不揮発性メモリの初期化を行うために、パワーオンリセット信号ＰＯＮＲＳＴおよびバンドギャップオンリセット信号ＢＧＲＯＮＲＳＴを発生する機能を有する。上記ＰＯＮＲＳＴは、電源投入時に、短時間活性状態（“１”レベル）になるワンショットパルスであり、前記ＢＧＲＯＮＲＳＴは、バンドギャップ電圧回路（図示せず）の動作が立ち上がるまでの時間（上記ＰＯＮＲＳＴよりも長時間）活性状態になる。
【００３３】
図５は、図１中のＯＳＣ１２の一例を示す。
【００３４】
このＯＳＣ回路は、従来例と同様に、複数のインバータ回路がリング状に接続されたリング発振回路および複数の論理回路により構成されている。そして、マイコンシステムから供給されるイネーブル信号ＥＮおよび外部クロック信号ＥＸＴＣＬＫを受けて、内部クロック信号ＣＬＫを発生する。このＣＬＫは、図１中のＲ／Ｗ、ＡＵＴＯ、Ｈｉｇｈｖｏｌ１０３ 、ＦＬＡＧ＿ＧＥＮ１６およびＦＡＮＷＵＰ＿ＧＥＮ１７に供給される。
【００３５】
図６は、図１中のＦＬＡＧ＿ＧＥＮ１６の一例を示す。
【００３６】
このＦＬＡＧ＿ＧＥＮは、カウンタ回路を形成する複数のフリップフロップ回路１６１ と、ラッチ回路１６２ と、遅延（Ｄｅｌａｙ） ゲート１６３ と、ナンドゲート１６５ ・アンドゲート１６６ ・バッファ回路１６７ 等を有する。
【００３７】
そして、前記ＶＤＥＣＴ１１から供給されるＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴによってリセットされた後、前記ＯＳＣ回路１２から供給されるＣＬＫを受けて、短時間活性状態になるプロテクトビット読み出し制御信号ＰＲＤおよびセキュリティビット読み出し制御信号ＳＲＤを順次生成し、セキュリティ／プロテクト解除信号ＳＰＲＤＦＬＧも生成するように論理構成されている。
【００３８】
この際、ＳＰＲＤＦＬＧは、前記ＰＯＮＲＳＴの発生から上記ＰＲＤおよびＳＲＤを生成した直後までの一定時間は“０”レベル、その後は“１”レベルになる。このＳＰＲＤＦＬＧは、セキュリティ／プロテクト機能の動作をロックさせるための制御に用いられる。
【００３９】
図７（ａ）は、図１中のＦＡＮＷＵＰ＿ＧＥＮ１７の一例を示す。
【００４０】
このＦＡＮＷＵＰ＿ＧＥＮは、前記ＶＤＥＣＴ１１から供給されるＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴに対してそれぞれノイズキャンセラー機能を有するファンクション・スキャン回路（ＦＮＳＣＡＮ）１７１ 、フリップフロップ回路１７２ 、インバータ１７３ ・ノアゲート１７４ ・ナンドゲート１７５ 等を有する。
【００４１】
そして、前記ＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴによってリセットされた後、前記ＯＳＣ回路１２から供給されるＣＬＫおよび前記ＦＬＡＧ＿ＧＥＮ１６から供給されるＳＰＲＤＦＬＧを受けて、セキュリティ／プロテクトロック信号ＦＡＮＷＵＰを生成するように論理構成されている。
【００４２】
この場合、ＦＡＮＷＵＰは、ＰＯＮＲＳＴの発生から前記ＳＰＲＤＦＬＧが“１”レベルになるまでの一定時間は“１”レベル（活性状態）であり、それ以後は“０”レベルになる。
【００４３】
このＦＡＮＷＵＰは、セキュリティ／プロテクト機能の動作のロック状態を解除させるための制御に用いられるとともに、マイコンシステム側でセキュリティ／プロテクト機能の動作状態（ロックまたは解除）を判別するためのモニタ信号として出力される。
【００４４】
図７（ｂ）は、同図（ａ）中のＦＮＳＣＡＮ１７１ の一例を示す。
【００４５】
このＦＮＳＣＡＮは、インバータ１７６ ・偶数段遅延ゲート１７７ ・ノアゲート１７８ ・バッファ回路１７９ 等を有し、入力信号ＩＮにひげ状のノイズが混入した場合にそれを除去するノイズキャンセラー機能を有するように論理構成されている。
【００４６】
図８は、図１中のＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ の一例を示す。
【００４７】
このＳＥＣＰＲＴ＿Ｎｂｉｔは、セキュリティビットＳＥＣを記憶したＮＶメモリセル１３１ と、プロテクトビットＰＲＴを記憶したＮＶメモリセル１３２ と、データバスＤＢ１ 、ＤＢ０ との間でＳＥＣ、ＰＲＴをリード／ライトするための複数の論理回路（アンドゲート１３２ ・オアゲート１３３ ・ナンドゲート１３４ ・ノアゲート１３５ ・バッファ回路１３６ ）により構成されている。
【００４８】
そして、マイコンシステムから供給されるプロテクトコマンドＰＲＴＣＭＤを受け、出力イネーブル制御信号ＯＥ／ライトイネーブル制御信号ＷＥに応じてデータバスＤＢ０ との間でプロテクトビットＰＲＴのリード／ライトを行う機能を有する。また、前記ＦＡＮＷＵＰ＿ＧＥＮ１６から供給されるＰＲＤが活性状態（“１”）の時にもリードを行い、データバスＤＢ０ を介してマイコンシステムへの出力が可能になるように制御される。この場合、ＰＲＴの“１”は、メモリ回路１０への書き込みを禁止するＬＯＣＫ状態、ＰＲＴの“０”は、メモリ回路１０への書き込みを許可するＵＮＬＯＣＫ状態を表わす。
【００４９】
一方、マイコンシステムから供給されるセキュリティコマンドＳＥＣＣＭＤを受け、出力イネーブル制御信号ＯＥ／ライトイネーブル制御信号ＷＥに応じてデータバスＤＢ１ との間でセキュリティビットＳＥＣのリード／ライトを行う機能を有する。また、前記ＦＡＮＷＵＰ＿ＧＥＮ１６から供給されるＳＲＤが活性状態（“１”）の時にもリードを行い、データバスＤＢ１ を介してマイコンシステムへの出力が可能になるように制御される。この場合、ＳＥＣの“１”は、メモリ回路１０からの読み出しを禁止するＬＯＣＫ状態、ＳＥＣの“０”は、メモリ回路１０からの読み出しを許可するＵＮＬＯＣＫ状態を表わす。
【００５０】
なお、上記例では、図８のＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に示したように、ＰＲＴの格納セルおよびＳＥＣの格納セルが各１個の場合を示しているが、これらのセルが増える毎に、それぞれ対応してリード／ライト用の論理回路を増やし、図７（ａ）のＦＡＮＷＵＰ＿ＧＥＮ１７中のカウンタ回路の段数を増やしてＰＲＤ、ＳＲＤの数を増やすように変更すればよい。
【００５１】
図９は、図１中のＲ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａ の一例を示す。
【００５２】
このＲ／Ｗ＿ＣＮＴ＿ＮＥＷは、ノアゲート１４１ ・ナンドゲート１４２ ・インバータ回路１４３ を有する。
【００５３】
そして、前記ＣＥ、ＷＥ、前記ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ から読み出されたＰＲＴおよびＦＡＮＷＵＰを受け、ＦＡＮＷＵＰが解除状態（“０”）を示している場合にはメモリ回路１０の書き込み制御信号ＷＲを生成する機能を有する。
【００５４】
また、マイコンシステムから供給されるチップイネーブル制御信号ＣＥ、ＯＥ、前記ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ から読み出されたＳＥＣおよび前記ＦＡＮＷＵＰ＿ＧＥＮ１７から供給されるＦＡＮＷＵＰを受け、ＦＡＮＷＵＰが解除状態（“０”）を示している場合にはメモリ回路１０の読み出し制御信号ＲＤを生成するように論理構成されている。
【００５５】
次に、図１の不揮発性メモリの電源投入時におけるセキュリティ／プロテクトに関する動作例について、図２に示したタイミングチャートを参照しながら説明する。
【００５６】
電源投入が行われると、ＶＤＥＣＴ１１から出力するＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴにより初期化が行われる。この初期化が完了すると、ＦＬＡＧ＿ＧＥＮ１６から出力するＳＲＤおよびＰＲＤが順にそれぞれ短時間活性状態になり、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ 内のＳＥＣおよびＰＲＴがデータバスＤＢ１ 、ＤＢ０へ読み出される。
【００５７】
以後は、上記ＳＥＣおよびＰＲＴの状態によりメモリ回路１０の読み出し／書き込みの許可／禁止が決められる。即ち、ＳＥＣが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しが禁止状態になり、ＳＥＣが“０”（ＵＮＬＯＣＫ状態）の場合には、メモリ回路１０からの読み出しが許可状態になる。
【００５８】
また、ＰＲＴが“１”（ＬＯＣＫ状態）の場合には、メモリ回路１０への書き込みが禁止状態になり、ＰＲＴが“０”（ＵＮＬＯＣＫ状態）の場合にはメモリ回路１０への書き込みが許可状態になる。
【００５９】
上記動作に際して、電源投入からＳＥＣおよびＰＲＴのデータバスへの読み出しが完了するまでの一定期間は、ＦＬＡＧ＿ＧＥＮ１６から出力するＳＰＲＤＦＬＧが“０”になり、ＦＡＮＷＵＰ＿ＧＥＮ１７から出力するＦＡＮＷＵＰが“１”になる。
【００６０】
これにより、Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａ から出力する読み出し制御信号ＲＤおよび書き込み制御信号ＷＲがそれぞれ“０”になり、ＮＶメモリからのデータの読み出しおよびＮＶメモリへのデータの書き込みが禁止される。
【００６１】
なお、前記ＶＤＥＣＴ１１から出力するＰＯＮＲＳＴおよびＢＧＲＯＮＲＳＴがそれぞれ“１”から“０”に戻り、ＳＥＣおよびＰＲＴをデータバスへ読み出す動作が終了した後、ＳＰＲＤＦＬＧが“０”から“１”に変化し、ＦＡＮＷＵＰが“１”から“０”に変化する。
【００６２】
したがって、仮に、ＣＥ入力が“１”、ＯＥ入力が“１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に格納されているＳＥＣが“０”（ＵＮＬＯＣＫ状態）であったとしても、従来例とは異なり、電源投入からＳＥＣをデータバスへ読み出す動作が完了するまでの一定期間は、メモリ回路１０のデータがデータバスに読み出されることが無いように、Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａ による制御が行われる。
【００６３】
また、仮に、ＣＥ入力が“１”、ＷＥ入力が“１”の状態で電源を立ち上げた時に、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に格納されているＰＲＴが“０”（ＵＮＬＯＣＫ状態）であったとしても、従来例とは異なり、電源投入からＰＲＴをデータバスへ読み出す動作が完了するまでの一定期間は、データバスのデータがメモリ回路１０へ誤って書き込みされることが無いように、Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ１４ａによる制御が行われる。
【００６４】
なお、上記動作に際して、ＳＥＣＰＲＴ＿Ｎｂｉｔ１３ａ に格納されているＳＥＣおよびＰＲＴのビット数が多い程、ＳＥＣおよびＰＲＴの読み出し動作に必要な時間が長くなるので、電源投入時のセキュリティ／プロテクトの解除時間が遅れる。
【００６５】
図１０は、図１の不揮発性メモリにおける電源投入直後におけるセキュリティ／プロテクトに関する自動処理シーケンスを示すフローチャートである。
【００６６】
電源投入により自動的にＳＥＣ／ＰＲＴを読み出す動作が完了するまでの一定期間は自動的にセキュリティ／プロテクト機能をロック状態にし、その後、自動的に上記ロック状態を解除する。
【００６７】
このようなシーケンス動作を自動的に実行する機能により、電源投入直後におけるセキュリティ／プロテクト機能の誤動作（異常データの読み出し、ＮＶメモリに格納されている機密データの漏洩、ＮＶメモリへの異常データの書き込みによるプログラムデータの破壊など）を防止することができる。
【００６８】
なお、上記実施例では、電源投入直後にセキュリティ／プロテクトに関するシーケンス動作を自動的に実行させたが、電源投入後の所望のタイミングでコマンドを入力することにより、前記したようなシーケンス動作を自動的に実行させるように構成を追加もしくは変更してもよい。
【００６９】
なお、上記実施例では、メモリ回路１０のＮＶメモリとしてリード／ライト可能なメモリを使用したが、これに限らず、例えばマスクＲＯＭを使用した場合でも、電源投入直後における異常データの読み出し、ＮＶメモリのデータの漏洩を防止することが可能である。
【００７０】
また、本発明は、不揮発性メモリ集積回路や、不揮発性メモリを混載したメモリ混載ロジック集積回路（例えばマイコンシステム）のチップ上に形成することが可能である。
【００７１】
【発明の効果】
上述したように本発明の不揮発性メモリのセキュリティ制御システムによれば、電源投入あるいはコマンド入力により、自動的にＳＥＣ／ＰＲＴを読み出す動作が完了するまでの一定期間はセキュリティ機能および／またはプロテクト機能をロック状態にし、その後、自動的にロック状態を解除するシーケンス動作を自動的に実行する機能を有することによって、セキュリティ機能および／またはプロテクト機能の誤動作（異常データの読み出し、メモリの機密データの漏洩、メモリへの異常データの書き込みによるプログラムデータの破壊など）を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性メモリの一部を示すブロック図。
【図２】図１の不揮発性メモリの電源投入時におけるセキュリティ／プロテクトに関する動作例を示すタイミングチャート。
【図３】図１中のメモリ回路の一例を示す回路図。
【図４】図１中のＶＤＥＣＴの一例を示す回路図。
【図５】図１中のＯＳＣの一例を示す回路図。
【図６】図１中のＦＬＡＧ＿ＧＥＮの一例を示す回路図。
【図７】図１中のＦＡＮＷＵＰ＿ＧＥＮの一例を示す回路図。
【図８】図１中のＳＥＣＰＲＴ＿Ｎｂｉｔの一例を示す回路図。
【図９】図１中のＲ／Ｗ＿ＣＮＴ＿ＮＥＷの一例を示す回路図。
【図１０】図１の不揮発性メモリにおける電源投入直後におけるセキュリティ／プロテクトに関する自動処理シーケンスを示すフローチャート。
【図１１】セキュリティ／プロテクト機能を搭載した不揮発性メモリの従来例の一部を示すブロック図。
【図１２】図１１中のＳＥＣＰＲＴｂｉｔを示す回路図。
【図１３】図１１中のＲ／Ｗ＿ＣＮＴの構成を示す回路図。
【図１４】図１２の不揮発性メモリの電源投入時の動作例を示すタイミングチャート。
【符号の説明】
１０…メモリ回路、
１１…電圧検出回路（ＶＤＥＣＴ）、
１２…発振回路（ＯＳＣ）、
１３ａ …セキュリティ／プロテクトビット格納回路（ＳＥＣＰＲＴ＿Ｎｂｉｔ）、１４ａ …リード／ライト制御回路（Ｒ／Ｗ＿ＣＮＴ＿ＮＥＷ）、
１５…データバスＤＢ（３１：０）、
１６…セキュリティ／プロテクトフラグ発生回路（ＦＬＡＧ＿ＧＥＮ）、
１７…セキュリティ／プロテクト機能制御信号発生回路（ＦＡＮＷＵＰ＿ＧＥＮ）。
Claims (8)
- 不揮発性メモリセルのアレイを有するメモリ回路と、
前記メモリ回路に対するデータの読み出しの可否を決めるセキュリティビットおよび／または書き込みの許可／禁止を決めるプロテクトビットを不揮発性記憶素子に格納した保護内容指示部と、
前記保護内容指示部に格納されているセキュリティビットおよび／またはプロテクトビットに基づいて前記メモリ回路に対するデータの読み出しの許可／禁止および／または書き込みの許可／禁止を決める保護機能回路と、
電源投入あるいは外部からのコマンド入力に依存する所望の時期に前記保護機能回路が前記保護内容指示部からセキュリティビットおよび／またはプロテクトビットのデータバスへの読み出しを完了するまでの一定時間は、前記保護機能回路の機能をロック状態にして前記メモリ回路に対するデータの読み出しおよび／または書き込みを強制的に禁止させ、その後、上記ロック状態を解除して前記保護機能回路の機能を発揮させるように自動的に制御する保護機能ロック／解除回路
とを具備することを特徴とする不揮発性メモリのデータ保護システム。 - 前記保護機能ロック／解除回路は、前記一定時間に制御信号を生成して前記保護機能回路に供給するとともに外部へモニタ信号として出力することを特徴とする請求項１記載の不揮発性メモリのデータ保護システム。
- 前記保護機能ロック／解除回路は、
前記所望の時期にリセットされた後、短時間のセキュリティビット読み出し制御信号ＳＲＤおよび／またはプロテクトビット読み出し制御信号ＰＲＤを生成し、それより長い一定時間にわたってセキュリティ／プロテクトフラグ信号ＳＰＲＤＦＬＧを生成する機能を有する保護機能フラグ発生回路と、
前記セキュリティ／プロテクトフラグ信号ＳＰＲＤＦＬＧに基づいてセキュリティ／プロテクトのロックまたは解除を示すロック／解除信号ＦＡＮＷＵＰを生成する機能を有する保護機能制御信号発生回路を具備することを特徴とする請求項２記載の不揮発性メモリのデータ保護システム。 - 前記保護内容指示部は、
出力イネーブル制御信号ＯＥおよびセキュリティコマンドＳＥＣＣＭＤを受けた場合と、前記セキュリティビット読み出し制御信号ＳＲＤを受けた場合に、それぞれセキュリティビットＳＥＣをデータバスへ読み出し、
前記出力イネーブル制御信号ＯＥおよびプロテクトコマンドＰＲＴＣＭＤを受けた場合と、前記プロテクトビット読み出し制御信号ＰＲＤを受けた場合に、それぞれプロテクトビットＰＲＴを前記データバスへ読み出す機能を有することを特徴とする請求項３記載の不揮発性メモリのデータ保護システム。 - 前記保護機能回路は、
チップイネーブル制御信号ＣＥ、前記出力イネーブル制御信号ＯＥ、前記保護内容指示部から読み出されたセキュリティビットＳＥＣおよび前記保護機能制御信号発生回路から供給されるロック／解除信号ＦＡＮＷＵＰを受け、前記ロック／解除信号ＦＡＮＷＵＰが解除状態を示している場合には前記メモリ回路の読み出し制御信号ＲＤを生成し、
前記チップイネーブル制御信号ＣＥ、ライトイネーブル制御信号ＷＥ、前記保護内容指示部から読み出されたＰＲＴおよび前記保護機能制御信号発生回路から供給されるロック／解除信号ＦＡＮＷＵＰを受け、前記ロック／解除信号ＦＡＮＷＵＰが解除状態を示している場合には前記メモリ回路の書き込み制御信号ＷＲを生成する機能を有することを特徴とする請求項４記載の不揮発性メモリのデータ保護システム。 - 不揮発性メモリチップ上に形成されていることを特徴とする請求項１乃至５のいずれか１つに記載の不揮発性メモリのデータ保護システム。
- マイコンチップ上に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性メモリのデータ保護システム。
- 不揮発性メモリの電源投入により内部メモリ回路のデータの読み出しの可否を決めるセキュリティビットＳＥＣおよび／または書き込みの許可／禁止を決めるプロテクトビットＰＲＴを自動的に読み出す動作が完了するまでの一定期間は、セキュリティ／プロテクト保護機能を自動的にロック状態にし、その後、自動的に上記ロック状態を解除することを特徴とする不揮発性メモリのデータ保護システム。
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| US8276185B2 (en) * | 2005-01-19 | 2012-09-25 | Micron Technology, Inc. | Enhanced security memory access method and architecture |
| US20060194603A1 (en) * | 2005-02-28 | 2006-08-31 | Rudelic John C | Architecture partitioning of a nonvolatile memory |
| US20060248267A1 (en) * | 2005-04-29 | 2006-11-02 | Programmable Microelectronics Corporation | Flash memory having configurable sector size and flexible protection scheme |
| US8253452B2 (en) * | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| TWI450275B (zh) * | 2010-05-19 | 2014-08-21 | Wistron Corp | 可提升寫入保護之記憶體系統及相關方法 |
| JP5876364B2 (ja) * | 2012-04-13 | 2016-03-02 | ラピスセミコンダクタ株式会社 | 半導体メモリ及びデータ読出方法 |
| US8908464B2 (en) * | 2013-02-12 | 2014-12-09 | Qualcomm Incorporated | Protection for system configuration information |
| US20150161404A1 (en) * | 2013-12-06 | 2015-06-11 | Barrett N. Mayes | Device initiated auto freeze lock |
| US9658787B2 (en) * | 2014-02-26 | 2017-05-23 | Macronix International Co., Ltd. | Nonvolatile memory data protection using nonvolatile protection codes and volatile mask codes |
| US9710404B2 (en) | 2015-03-23 | 2017-07-18 | Intel Corporation | Dynamic configuration and peripheral access in a processor |
| US10671547B2 (en) | 2016-12-19 | 2020-06-02 | Intel Corporation | Lightweight trusted tasks |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4384326A (en) | 1980-07-28 | 1983-05-17 | Ncr Corporation | Memory security circuit using the simultaneous occurance of two signals to enable the memory |
| KR0149503B1 (ko) | 1989-04-20 | 1999-05-15 | 야마우찌 히로시 | 메모리 카트리지 |
| US5293424A (en) * | 1992-10-14 | 1994-03-08 | Bull Hn Information Systems Inc. | Secure memory card |
| US5442704A (en) * | 1994-01-14 | 1995-08-15 | Bull Nh Information Systems Inc. | Secure memory card with programmed controlled security access control |
| JP4000654B2 (ja) | 1997-02-27 | 2007-10-31 | セイコーエプソン株式会社 | 半導体装置及び電子機器 |
| JPH11110293A (ja) | 1997-09-29 | 1999-04-23 | Mitsubishi Electric Corp | 不揮発性メモリ制御回路 |
| JP2001014872A (ja) | 1999-06-29 | 2001-01-19 | Nec Commun Syst Ltd | 不揮発性半導体メモリ誤書き込み防止方式 |
| US6643751B2 (en) * | 2000-03-20 | 2003-11-04 | Texas Instruments Incorporated | System and method for limited access to system memory |
-
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