JP2001014872A - 不揮発性半導体メモリ誤書き込み防止方式 - Google Patents
不揮発性半導体メモリ誤書き込み防止方式Info
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Abstract
(57)【要約】
【課題】 不揮発性メモリに対するデータの誤書き込み
・誤消去によるデータ破壊等を防止する。 【解決手段】 不揮発性メモリ６に対する書き込み・消
去制御回路３の出力のＷＥ信号線（１）にゲート回路５
を設け、電源投入時、障害発生時等に誤動作防止回路４
から一定期間の禁止ゲート信号を出力し、ゲート回路５
を閉じて不揮発性メモリ６のＷＥ（ライトイネーブル）
信号線（２）ｍがドライブされないようにプロテクトす
る。ソフトプログラムの暴走等による不揮発性メモリ６
のデータの誤書き込み・誤消去によるデータ破壊、消去
されていないブロックに対する書き込み動作による素子
の不安定状態の発生及び素子破壊を防止する。
・誤消去によるデータ破壊等を防止する。 【解決手段】 不揮発性メモリ６に対する書き込み・消
去制御回路３の出力のＷＥ信号線（１）にゲート回路５
を設け、電源投入時、障害発生時等に誤動作防止回路４
から一定期間の禁止ゲート信号を出力し、ゲート回路５
を閉じて不揮発性メモリ６のＷＥ（ライトイネーブル）
信号線（２）ｍがドライブされないようにプロテクトす
る。ソフトプログラムの暴走等による不揮発性メモリ６
のデータの誤書き込み・誤消去によるデータ破壊、消去
されていないブロックに対する書き込み動作による素子
の不安定状態の発生及び素子破壊を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体素
子を有する回路もしくはシステムに関し、特に障害発生
直後や電源投入直後におけるシステム不安定時のプログ
ラムの暴走による誤消去、誤書き込みによるデータ破壊
及び、消去されていないブロックに書き込みを行った際
の素子の不安定化、素子破壊等を防止する不揮発性半導
体メモリ誤書き込み防止方式に関する。
子を有する回路もしくはシステムに関し、特に障害発生
直後や電源投入直後におけるシステム不安定時のプログ
ラムの暴走による誤消去、誤書き込みによるデータ破壊
及び、消去されていないブロックに書き込みを行った際
の素子の不安定化、素子破壊等を防止する不揮発性半導
体メモリ誤書き込み防止方式に関する。
【０００２】
【従来の技術】不揮発性メモリは、すでにデータが書き
込まれたメモリブロックに対して、記憶データを消去を
せずに書き込みを行うことが禁止されている半導体素子
である。このような半導体素子は、データ消去前に書き
込みを行うような誤書き込み及び誤消去動作を行うと、
既に書き込まれているデータのデータ破壊を起こすだけ
ではなく、書き込まれているメモリブロックが不安定状
態に陥ったり、最悪の場合は素子の破壊を起こすおそれ
があるという問題がある。
込まれたメモリブロックに対して、記憶データを消去を
せずに書き込みを行うことが禁止されている半導体素子
である。このような半導体素子は、データ消去前に書き
込みを行うような誤書き込み及び誤消去動作を行うと、
既に書き込まれているデータのデータ破壊を起こすだけ
ではなく、書き込まれているメモリブロックが不安定状
態に陥ったり、最悪の場合は素子の破壊を起こすおそれ
があるという問題がある。
【０００３】従来、このような問題に対する対策とし
て、不揮発性メモリのプロテクト用端子に対して、他の
回路部に供給する信号電位よりも高い電位を供給するこ
とにより誤書き込み等を防止するように構成することが
一般的である。また、このプロテクト用端子の電位供給
の制御方法としては、ソフトウエアによる制御、もしく
は人手によるスイッチ切り替え制御により行われてい
る。
て、不揮発性メモリのプロテクト用端子に対して、他の
回路部に供給する信号電位よりも高い電位を供給するこ
とにより誤書き込み等を防止するように構成することが
一般的である。また、このプロテクト用端子の電位供給
の制御方法としては、ソフトウエアによる制御、もしく
は人手によるスイッチ切り替え制御により行われてい
る。
【０００４】また、従来、不揮発性半導体記憶装置に対
する誤データ書込及びデータ消去に関する防止技術とし
て、メモリブロックへの書き込み状態を記憶する書き込
み状態記憶回路を設け、書き込み制御時に前記書き込み
状態記憶回路を調べて書き込み状態でない場合にのみ書
き込み動作を実行するように構成したものが知られてい
る（特開平５−６７７５８号公報）。
する誤データ書込及びデータ消去に関する防止技術とし
て、メモリブロックへの書き込み状態を記憶する書き込
み状態記憶回路を設け、書き込み制御時に前記書き込み
状態記憶回路を調べて書き込み状態でない場合にのみ書
き込み動作を実行するように構成したものが知られてい
る（特開平５−６７７５８号公報）。
【０００５】図３は、前記後者の誤データ書込及びデー
タ消去防止機能を有する不揮発性半導体記憶装置を示す
図である。
タ消去防止機能を有する不揮発性半導体記憶装置を示す
図である。
【０００６】この不揮発性半導体記憶装置は、フラッシ
ュＥＥＰＲＯＭチップ１０として構成され、チップ１０
内には４つのブロック１１０、１１１、１１２及び１１
３に分割されたメモリセルアレイ１１を有し、前記メモ
リセルアレイ１１はソース線ＳＬが各ブロックのそれぞ
れに設けられ、該ソース線ＳＬによりブロック単位での
データ消去が可能に構成されている。また、各ブロック
にデータがすでに書き込まれているか、又はブロック内
のデータが消去されているかを示す、１ビットのデータ
を記憶する状態記憶回路２００、２１０、２２０及び２
３０が、各ブロック１１０〜１１３に対応して設けられ
ている。この例では任意のブロックに対するデータ書き
換え及びデータ消去に先だって、制御回路１２の制御に
より該当するブロックに対応する状態記憶回路内の電位
レベルを検出し、これによりブロック内にデータが書き
込まれているかどうかを判断し、データが書き込まれて
いない場合にのみ、該当するブロックのデータの書き込
みをセンスアンプ及び書込み消去回路１３から実行する
ようにしている。
ュＥＥＰＲＯＭチップ１０として構成され、チップ１０
内には４つのブロック１１０、１１１、１１２及び１１
３に分割されたメモリセルアレイ１１を有し、前記メモ
リセルアレイ１１はソース線ＳＬが各ブロックのそれぞ
れに設けられ、該ソース線ＳＬによりブロック単位での
データ消去が可能に構成されている。また、各ブロック
にデータがすでに書き込まれているか、又はブロック内
のデータが消去されているかを示す、１ビットのデータ
を記憶する状態記憶回路２００、２１０、２２０及び２
３０が、各ブロック１１０〜１１３に対応して設けられ
ている。この例では任意のブロックに対するデータ書き
換え及びデータ消去に先だって、制御回路１２の制御に
より該当するブロックに対応する状態記憶回路内の電位
レベルを検出し、これによりブロック内にデータが書き
込まれているかどうかを判断し、データが書き込まれて
いない場合にのみ、該当するブロックのデータの書き込
みをセンスアンプ及び書込み消去回路１３から実行する
ようにしている。
【０００７】このように、図３に示す不揮発性半導体記
憶装置は、状態記憶回路にデータの書き込み状態を記憶
することにより、誤書き込み及び誤消去によるデータ破
壊等を防止することを可能としている。
憶装置は、状態記憶回路にデータの書き込み状態を記憶
することにより、誤書き込み及び誤消去によるデータ破
壊等を防止することを可能としている。
【０００８】
【発明が解決しようとする課題】上述した従来例には、
次ぎのような問題点がある。まず、プロテクト用端子を
使用するものは、第１に、一般回路に供給する電源とそ
れより高い電圧を発生する電源を用意する必要がある
が、不揮発性メモリを搭載するボード上に電圧の異なる
２つ以上の電源系を設けることはボードの信頼性上好ま
しくない。第２に、プロテクト用端子の制御をソフトウ
エアで行うと制御用ソフトプログラムが暴走した場合、
誤書き込みまたは誤消去動作を行う可能性がある。第３
に、ソフトプログラムに代え人手によるスイッチ切り替
えで行うものは、スイッチの切り替え時に電源をＯＦＦ
にしなければならないので、オンボード上で書き換え可
能とするシステムには適用できない。
次ぎのような問題点がある。まず、プロテクト用端子を
使用するものは、第１に、一般回路に供給する電源とそ
れより高い電圧を発生する電源を用意する必要がある
が、不揮発性メモリを搭載するボード上に電圧の異なる
２つ以上の電源系を設けることはボードの信頼性上好ま
しくない。第２に、プロテクト用端子の制御をソフトウ
エアで行うと制御用ソフトプログラムが暴走した場合、
誤書き込みまたは誤消去動作を行う可能性がある。第３
に、ソフトプログラムに代え人手によるスイッチ切り替
えで行うものは、スイッチの切り替え時に電源をＯＦＦ
にしなければならないので、オンボード上で書き換え可
能とするシステムには適用できない。
【０００９】次に、図３に示すような不揮発性半導体記
憶装置（特開平５−６７７５８号公報）の誤書き込み防
止技術は、メモリ部と状態記憶部が同じチップ上に搭載
されるから、状態記憶回路に対して誤書き込み及び誤消
去が生じうる。このような誤書き込み等が生じた場合
は、状態記憶回路のデータ破壊、状態記憶回路に対応す
るメモリ部のブロックに対する誤書き込みによる素子の
不安定動作及び素子破壊が起こり得る。したがって、こ
のような防止技術では不揮発性メモリに対するプロテク
トがはずれ、制御不可能となる虞がある。
憶装置（特開平５−６７７５８号公報）の誤書き込み防
止技術は、メモリ部と状態記憶部が同じチップ上に搭載
されるから、状態記憶回路に対して誤書き込み及び誤消
去が生じうる。このような誤書き込み等が生じた場合
は、状態記憶回路のデータ破壊、状態記憶回路に対応す
るメモリ部のブロックに対する誤書き込みによる素子の
不安定動作及び素子破壊が起こり得る。したがって、こ
のような防止技術では不揮発性メモリに対するプロテク
トがはずれ、制御不可能となる虞がある。
【００１０】（発明の目的）本発明の目的は、上述した
課題を解決するものであり、不揮発性メモリに対し、誤
書き込み・誤消去によるデータ破壊、消去されていない
ブロックに対する書き込み時に発生する不揮発性メモリ
の不安定状態の発生及び素子破壊を防止することにあ
る。
課題を解決するものであり、不揮発性メモリに対し、誤
書き込み・誤消去によるデータ破壊、消去されていない
ブロックに対する書き込み時に発生する不揮発性メモリ
の不安定状態の発生及び素子破壊を防止することにあ
る。
【００１１】
【課題を解決するための手段】本発明は、オンラインで
読み書き可能でかつ、すでに書き込みがされているブロ
ックに消去せずに書き込みを行うことが禁止されている
不揮発性メモリを含む回路方式において、誤動作防止回
路を有することを特徴とする。本発明の不揮発性半導体
メモリ誤書き込み防止方式は、電気的な書き込み及び消
去が可能であり書き込み状態では書き込みが禁止されて
いる不揮発性メモリに対する誤書き込み・誤消去を防止
する不揮発性半導体メモリ誤書き込み防止方式におい
て、前記不揮発性メモリの書き込み・消去制御手段、前
記不揮発メモリを含むシステムの不安定状態を検出して
前記書き込み・消去制御手段による書き込み・消去の制
御を一定期間禁止する禁止手段とを設けたことを特徴と
する。
読み書き可能でかつ、すでに書き込みがされているブロ
ックに消去せずに書き込みを行うことが禁止されている
不揮発性メモリを含む回路方式において、誤動作防止回
路を有することを特徴とする。本発明の不揮発性半導体
メモリ誤書き込み防止方式は、電気的な書き込み及び消
去が可能であり書き込み状態では書き込みが禁止されて
いる不揮発性メモリに対する誤書き込み・誤消去を防止
する不揮発性半導体メモリ誤書き込み防止方式におい
て、前記不揮発性メモリの書き込み・消去制御手段、前
記不揮発メモリを含むシステムの不安定状態を検出して
前記書き込み・消去制御手段による書き込み・消去の制
御を一定期間禁止する禁止手段とを設けたことを特徴と
する。
【００１２】そして、前記禁止手段は、システムの障害
状態を検出する障害検出手段と、前記障害検出手段によ
りシステムの障害状態が検出されてから一定時間、書き
込み・消去制御手段から前記不揮発性メモリへの書き込
みが行われないようにするプロテクト手段とを有し、又
は、システムのソフトウエアの起動を検出する起動検出
手段と、前記起動検出手段がソフトウエアの起動を検出
してから一定時間、書き込み・消去制御手段から前記不
揮発性メモリへの書き込みが行われないようにするプロ
テクト手段とを有し、又は、電源の投入を検出する電源
検出手段と、前記電源検出手段が電源の投入を検出した
後一定時間、前記書き込み・消去制御手段から不揮発性
メモリに書き込み・消去が行われないようにするプロテ
クト手段を有する。また、前記電源検出手段は、不揮発
性メモリへの供給電圧が所定値に達した時点で電源の投
入を検出する。例えば供給電圧が不揮発性メモリの素子
のスレッショルドレベルまで到達した点を検出する。
状態を検出する障害検出手段と、前記障害検出手段によ
りシステムの障害状態が検出されてから一定時間、書き
込み・消去制御手段から前記不揮発性メモリへの書き込
みが行われないようにするプロテクト手段とを有し、又
は、システムのソフトウエアの起動を検出する起動検出
手段と、前記起動検出手段がソフトウエアの起動を検出
してから一定時間、書き込み・消去制御手段から前記不
揮発性メモリへの書き込みが行われないようにするプロ
テクト手段とを有し、又は、電源の投入を検出する電源
検出手段と、前記電源検出手段が電源の投入を検出した
後一定時間、前記書き込み・消去制御手段から不揮発性
メモリに書き込み・消去が行われないようにするプロテ
クト手段を有する。また、前記電源検出手段は、不揮発
性メモリへの供給電圧が所定値に達した時点で電源の投
入を検出する。例えば供給電圧が不揮発性メモリの素子
のスレッショルドレベルまで到達した点を検出する。
【００１３】（作用）ソフトプログラムの暴走等による
誤書き込み・誤消去動作はシステムの安定状態では起こ
りにくく、障害発生時及び電源投入時等に起こりやすい
ので、このような状況における不揮発性メモリへの書き
込み・消去の動作を禁止し又は無効とする。システムの
不安定状態、例えば障害発生時、電源投入時、ソフトウ
エアの起動時等を検出して書き込み・消去の制御を一定
時間禁止する。前記一定期間は書き込み・消去用端子が
アサートされないので、たとえソフトプログラムが暴走
し、誤って不揮発性メモリの消去又は書き込み動作を行
ったとしても消去もしくは書き込みは実行されない。ハ
ードウエアによる自動的な制御が可能である。
誤書き込み・誤消去動作はシステムの安定状態では起こ
りにくく、障害発生時及び電源投入時等に起こりやすい
ので、このような状況における不揮発性メモリへの書き
込み・消去の動作を禁止し又は無効とする。システムの
不安定状態、例えば障害発生時、電源投入時、ソフトウ
エアの起動時等を検出して書き込み・消去の制御を一定
時間禁止する。前記一定期間は書き込み・消去用端子が
アサートされないので、たとえソフトプログラムが暴走
し、誤って不揮発性メモリの消去又は書き込み動作を行
ったとしても消去もしくは書き込みは実行されない。ハ
ードウエアによる自動的な制御が可能である。
【００１４】
【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の実施の形態につき詳細に説明する。
図１は、本発明の不揮発性半導体メモリ誤書き込み防止
方式の一実施の形態を示すブロック図である。
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の実施の形態につき詳細に説明する。
図１は、本発明の不揮発性半導体メモリ誤書き込み防止
方式の一実施の形態を示すブロック図である。
【００１５】本実施の形態は、データの読み書き及び消
去を行うことができる不揮発性メモリ６と、ＡＤＲ信号
線ａ上のアドレス信号とＡＤＳ信号線ｂ上のアドレスス
トローブ信号が入力され、ＣＳ信号線ｉ上のチップセレ
クト信号を生成するアドレス制御回路１と、読み出し信
号線ｄ上の読み出し信号とアドレスストローブ信号より
ＯＥ信号線ｊのアウトプットイネーブル信号を生成し、
ＤＡＫ信号線ｅにより外部に対してデータアクノレッジ
信号を返送する読み出し制御回路２と、書き込み・消去
信号線ｆの書き込み・消去信号とアドレスストローブ信
号よりＷＥ信号線（１）にライトイネーブル信号を生成
し、ＤＡＫ信号線ｅにより外部に対してデータアクノレ
ッジ信号を返送する書き込み・消去制御回路３と、障害
報告信号線ｇからの何らかの障害状態時に発生される障
害割込信号及びＶＯＬＴ信号線ｈからの電源投入時等の
回路内の電圧に対応する信号が入力し、前記障害割込信
号の入力又は前記回路内の電圧に対応する信号が所定の
レベル以上ならばＧＡＴＥ信号線ｌにゲート信号を出力
する誤動作防止回路４と、ＧＡＴＥ信号線ｌのゲート信
号が出力（アサート）されたときには、ＷＥ信号線
（１）に出力されるライトイネーブル信号を禁止ゲート
し、ＷＥ信号線（２）ｍに出力することを禁止し不揮発
性メモリ６に対してライトイネーブル信号がドライブさ
れないようにプロテクトするゲート回路５とから構成さ
れる。
去を行うことができる不揮発性メモリ６と、ＡＤＲ信号
線ａ上のアドレス信号とＡＤＳ信号線ｂ上のアドレスス
トローブ信号が入力され、ＣＳ信号線ｉ上のチップセレ
クト信号を生成するアドレス制御回路１と、読み出し信
号線ｄ上の読み出し信号とアドレスストローブ信号より
ＯＥ信号線ｊのアウトプットイネーブル信号を生成し、
ＤＡＫ信号線ｅにより外部に対してデータアクノレッジ
信号を返送する読み出し制御回路２と、書き込み・消去
信号線ｆの書き込み・消去信号とアドレスストローブ信
号よりＷＥ信号線（１）にライトイネーブル信号を生成
し、ＤＡＫ信号線ｅにより外部に対してデータアクノレ
ッジ信号を返送する書き込み・消去制御回路３と、障害
報告信号線ｇからの何らかの障害状態時に発生される障
害割込信号及びＶＯＬＴ信号線ｈからの電源投入時等の
回路内の電圧に対応する信号が入力し、前記障害割込信
号の入力又は前記回路内の電圧に対応する信号が所定の
レベル以上ならばＧＡＴＥ信号線ｌにゲート信号を出力
する誤動作防止回路４と、ＧＡＴＥ信号線ｌのゲート信
号が出力（アサート）されたときには、ＷＥ信号線
（１）に出力されるライトイネーブル信号を禁止ゲート
し、ＷＥ信号線（２）ｍに出力することを禁止し不揮発
性メモリ６に対してライトイネーブル信号がドライブさ
れないようにプロテクトするゲート回路５とから構成さ
れる。
【００１６】（動作の説明）以下、本実施の形態の動作
につき説明する。まず、不揮発性メモリ６に対する書き
込み（リードアクセス）の場合の動作について説明す
る。アドレス制御部１に対し、ＡＤＲ信号線ａ及びＡＤ
Ｓ信号線ｂを介してアドレス信号及びアドレスストロー
ブ信号が入力されと、アドレス制御部１は、アドレス信
号をデコードし、不揮発性メモリ６に対するアドレスと
判断するとアドレスストローブ信号よりタイミングをと
り、ＣＳ信号線ｉを介して不揮発性メモリ６にチップセ
レクト信号を送る。また、読み出し制御回路２に対し
て、読み出し信号線ｄを介して読み出し信号が入力され
るとアドレスストローブ信号よりタイミングを作り、Ｏ
Ｅ信号線ｊを介して不揮発性メモリ６に対してアウトプ
ットイネーブル信号を出力する。不揮発性メモリ６は、
チップイネーブル信号とアウトプットイネーブル信号が
入力するとＤＡＴＡ信号線ｃに対してデータを出力す
る。また、読み出し制御回路２は、データ出力と同時
に、ＤＡＫ信号線ｅを介してデータアクノレッジ信号を
出力する。なお、リードアクセス動作では、ライトイネ
ーブル信号はアサートされないため、誤動作防止回路４
やゲート回路５は関係しない。
につき説明する。まず、不揮発性メモリ６に対する書き
込み（リードアクセス）の場合の動作について説明す
る。アドレス制御部１に対し、ＡＤＲ信号線ａ及びＡＤ
Ｓ信号線ｂを介してアドレス信号及びアドレスストロー
ブ信号が入力されと、アドレス制御部１は、アドレス信
号をデコードし、不揮発性メモリ６に対するアドレスと
判断するとアドレスストローブ信号よりタイミングをと
り、ＣＳ信号線ｉを介して不揮発性メモリ６にチップセ
レクト信号を送る。また、読み出し制御回路２に対し
て、読み出し信号線ｄを介して読み出し信号が入力され
るとアドレスストローブ信号よりタイミングを作り、Ｏ
Ｅ信号線ｊを介して不揮発性メモリ６に対してアウトプ
ットイネーブル信号を出力する。不揮発性メモリ６は、
チップイネーブル信号とアウトプットイネーブル信号が
入力するとＤＡＴＡ信号線ｃに対してデータを出力す
る。また、読み出し制御回路２は、データ出力と同時
に、ＤＡＫ信号線ｅを介してデータアクノレッジ信号を
出力する。なお、リードアクセス動作では、ライトイネ
ーブル信号はアサートされないため、誤動作防止回路４
やゲート回路５は関係しない。
【００１７】次に、不揮発性メモリ６に対する書き込み
（ライトアクセス）の場合の動作について説明する。ま
ず、アドレス制御部１に対して、ＡＤＲ信号線ａ及びＡ
ＤＳ信号線ｂを介してアドレス信号及びアドレスストロ
ーブ信号が入力されると、アドレス制御部１は、アドレ
ス信号をデコードし、不揮発性メモリ６に対するアドレ
スと判断すると、アドレスストローブ信号よりタイミン
グをとり、ＣＳ信号線ｉを介して、不揮発性メモリ６に
対してチップセレクト信号を出力する。また、書き込み
・消去制御回路３は、書き込み・消去信号線ｄを介して
書き込み・消去信号が入力されるとアドレスストローブ
信号によりタイミングをとり、ＷＥ信号線（１）ｋを介
してライトイネーブル信号をゲート回路５に出力する。
また、このときＧＡＴＥ信号線ｌを介して、ゲート信号
が出力されていなければ、ゲート回路５よりＷＥ信号
（２）ｍを介して不揮発性メモリ６に対してライトイネ
ーブル信号が出力される。ライトイネーブル信号が出力
されると同時に外部からＤＡＴＡ信号線ｃを介して入力
してきたデータは不揮発性メモリ６に書き込まれる。こ
のとき、書き込み・消去制御回路３よりＤＡＫ信号線ｅ
を介して、データアクノレッジ信号が外部に出力され
る。
（ライトアクセス）の場合の動作について説明する。ま
ず、アドレス制御部１に対して、ＡＤＲ信号線ａ及びＡ
ＤＳ信号線ｂを介してアドレス信号及びアドレスストロ
ーブ信号が入力されると、アドレス制御部１は、アドレ
ス信号をデコードし、不揮発性メモリ６に対するアドレ
スと判断すると、アドレスストローブ信号よりタイミン
グをとり、ＣＳ信号線ｉを介して、不揮発性メモリ６に
対してチップセレクト信号を出力する。また、書き込み
・消去制御回路３は、書き込み・消去信号線ｄを介して
書き込み・消去信号が入力されるとアドレスストローブ
信号によりタイミングをとり、ＷＥ信号線（１）ｋを介
してライトイネーブル信号をゲート回路５に出力する。
また、このときＧＡＴＥ信号線ｌを介して、ゲート信号
が出力されていなければ、ゲート回路５よりＷＥ信号
（２）ｍを介して不揮発性メモリ６に対してライトイネ
ーブル信号が出力される。ライトイネーブル信号が出力
されると同時に外部からＤＡＴＡ信号線ｃを介して入力
してきたデータは不揮発性メモリ６に書き込まれる。こ
のとき、書き込み・消去制御回路３よりＤＡＫ信号線ｅ
を介して、データアクノレッジ信号が外部に出力され
る。
【００１８】次に、本実施の形態の誤書き込み・誤消去
の動作について説明する。ソフトプログラムが暴走状態
になる等により、不揮発性メモリの誤書き込み・誤消去
によるデータ破壊、もしくは、消去されていないブロッ
クへの書き込みによる素子の不安定状態、最悪の場合の
素子破壊などがおこる可能性のある状況は、不揮発性メ
モリを含むシステムが正常動作している安定状態におい
てではなく、電源投入時、障害発生時等、プログラム動
作の不安定時、例えばプログラムが暴走するような不安
定状態において生じる。
の動作について説明する。ソフトプログラムが暴走状態
になる等により、不揮発性メモリの誤書き込み・誤消去
によるデータ破壊、もしくは、消去されていないブロッ
クへの書き込みによる素子の不安定状態、最悪の場合の
素子破壊などがおこる可能性のある状況は、不揮発性メ
モリを含むシステムが正常動作している安定状態におい
てではなく、電源投入時、障害発生時等、プログラム動
作の不安定時、例えばプログラムが暴走するような不安
定状態において生じる。
【００１９】本実施の形態では、このような状況下にお
いて不揮発性メモリ６に対してライトイネーブル信号が
ドライブされないようにし、不揮発性メモリ６に対する
誤書き込み・誤消去を防ぐように構成している。以下、
障害発生時及び電源投入時を例にそれぞれ順次説明す
る。
いて不揮発性メモリ６に対してライトイネーブル信号が
ドライブされないようにし、不揮発性メモリ６に対する
誤書き込み・誤消去を防ぐように構成している。以下、
障害発生時及び電源投入時を例にそれぞれ順次説明す
る。
【００２０】まず、障害発生時においては、外部より障
害報告信号線ｇを介して誤動作防止回路４に対して障害
割込信号が入力される。障害割込信号が入力されると、
当該入力から一定時間の間、ＧＡＴＥ信号線ｌを介し
て、ゲート回路５に対して、ゲート信号が出力（アサー
ト）される。障害発生等の影響によりソフトプログラム
が暴走し、誤って書き込み・消去動作が開始され、書き
込み・消去制御回路３がＷＥ信号線（１）ｋにライトイ
ネーブル信号を出力しても、ゲート信号が出力されてい
れば、ＷＥ信号線（２）ｍに対してライトイネーブル信
号は出力されない。つまり、不揮発性メモリ６に対する
誤書き込み・誤消去は行われない。
害報告信号線ｇを介して誤動作防止回路４に対して障害
割込信号が入力される。障害割込信号が入力されると、
当該入力から一定時間の間、ＧＡＴＥ信号線ｌを介し
て、ゲート回路５に対して、ゲート信号が出力（アサー
ト）される。障害発生等の影響によりソフトプログラム
が暴走し、誤って書き込み・消去動作が開始され、書き
込み・消去制御回路３がＷＥ信号線（１）ｋにライトイ
ネーブル信号を出力しても、ゲート信号が出力されてい
れば、ＷＥ信号線（２）ｍに対してライトイネーブル信
号は出力されない。つまり、不揮発性メモリ６に対する
誤書き込み・誤消去は行われない。
【００２１】したがって、システムに障害が発生した場
合のソフトプログラムの暴走による誤書き込み・誤消去
によるデータ破壊、消去されていないメモリブロックへ
の書き込み動作によるメモリ素子の不安定化及び素子破
壊を防ぐことができる。
合のソフトプログラムの暴走による誤書き込み・誤消去
によるデータ破壊、消去されていないメモリブロックへ
の書き込み動作によるメモリ素子の不安定化及び素子破
壊を防ぐことができる。
【００２２】次に、電源投入時においては、装置の電源
が投入されると、ＶＯＬＴ信号線ｈを介して装置内の電
位の状態遷移が誤動作防止回路４に入力される。誤動作
防止回路４は、電位の状態が所定のスレッショルドに達
してから一定時間の間、ＧＡＴＥ信号線ｌを介してゲー
ト信号を出力する。この状態でシステムの動作が不安定
となりソフトプログラムが暴走し、誤って書き込み・消
去動作となり、書き込み消去制御回路３がＷＥ信号線
（１）ｋよりライトイネーブル信号を出力しても、ＧＡ
ＴＥ信号線ｌを介してゲート信号が一定時間出力されて
いるため、ＷＥ信号線（２）ｍのライトイネーブル信号
は出力されない。
が投入されると、ＶＯＬＴ信号線ｈを介して装置内の電
位の状態遷移が誤動作防止回路４に入力される。誤動作
防止回路４は、電位の状態が所定のスレッショルドに達
してから一定時間の間、ＧＡＴＥ信号線ｌを介してゲー
ト信号を出力する。この状態でシステムの動作が不安定
となりソフトプログラムが暴走し、誤って書き込み・消
去動作となり、書き込み消去制御回路３がＷＥ信号線
（１）ｋよりライトイネーブル信号を出力しても、ＧＡ
ＴＥ信号線ｌを介してゲート信号が一定時間出力されて
いるため、ＷＥ信号線（２）ｍのライトイネーブル信号
は出力されない。
【００２３】したがって、不揮発性メモリ６の誤書き込
みによるデータ破壊、消去されていないメモリブロック
へのソフトプログラムの書き込み動作によるメモリ素子
の不安定状態及び素子破壊を防ぐことができる。
みによるデータ破壊、消去されていないメモリブロック
へのソフトプログラムの書き込み動作によるメモリ素子
の不安定状態及び素子破壊を防ぐことができる。
【００２４】図２は、本発明の他の実施の形態を示す図
である。本実施の形態は基本的構成は図１と同様である
が、図１に示すゲート回路５によるプロテクト機能を誤
動作防止回路４の中で行う構成としている。このような
構成の他には、特定条件下において不揮発性メモリに対
する誤書き込み及び誤消去を行わないようにライトイネ
ーブル信号に対してガードを行うことに代えて、書き込
み・消去制御回路３の入力側にゲート回路を設ける構
成、書き込み・消去制御回路３のライトイネーブル信号
の生成を阻止する等、本発明は結果的に不揮発性メモリ
へのライトイネーブル信号が出力されないようにプロテ
クトするように構成することができる。
である。本実施の形態は基本的構成は図１と同様である
が、図１に示すゲート回路５によるプロテクト機能を誤
動作防止回路４の中で行う構成としている。このような
構成の他には、特定条件下において不揮発性メモリに対
する誤書き込み及び誤消去を行わないようにライトイネ
ーブル信号に対してガードを行うことに代えて、書き込
み・消去制御回路３の入力側にゲート回路を設ける構
成、書き込み・消去制御回路３のライトイネーブル信号
の生成を阻止する等、本発明は結果的に不揮発性メモリ
へのライトイネーブル信号が出力されないようにプロテ
クトするように構成することができる。
【００２５】以上の実施の形態では、システムの不安定
状態として障害報告時及び電源投入時の例を説明した
が、ソフトウエアの起動時等の不揮発メモリを含むシス
テムの不安定状態においても同様であることは明らかで
ある。
状態として障害報告時及び電源投入時の例を説明した
が、ソフトウエアの起動時等の不揮発メモリを含むシス
テムの不安定状態においても同様であることは明らかで
ある。
【００２６】
【発明の効果】以上に説明したように、本発明はソフト
プログラムが暴走する可能性のある電源投入時、障害発
生時等のシステムの不安定状態において、不揮発性メモ
リに入力するライトイネーブル信号を禁止ゲートするよ
うに構成しているから、ソフトプログラムが暴走時等に
発生しがちなデータ破壊又は消去されていないブロック
に対する書き込みによる不揮発性メモリの素子の不安定
状態及び素子破壊の発生を防ぐことが可能である。
プログラムが暴走する可能性のある電源投入時、障害発
生時等のシステムの不安定状態において、不揮発性メモ
リに入力するライトイネーブル信号を禁止ゲートするよ
うに構成しているから、ソフトプログラムが暴走時等に
発生しがちなデータ破壊又は消去されていないブロック
に対する書き込みによる不揮発性メモリの素子の不安定
状態及び素子破壊の発生を防ぐことが可能である。
【００２７】また、本発明によれば、不揮発性メモリ
は、単一電源で構成することができるとともに、不揮発
性メモリのプロテクト回路を不揮発性メモリと同じ素子
で構成することも可能である。また、本発明の不揮発性
メモリのプロテクト制御では、人手を介在する必要がな
く、ソフトウエアによる制御も不要であるから、ソフト
ウエア制御によるプロテクトの誤動作をも防止すること
が可能である。
は、単一電源で構成することができるとともに、不揮発
性メモリのプロテクト回路を不揮発性メモリと同じ素子
で構成することも可能である。また、本発明の不揮発性
メモリのプロテクト制御では、人手を介在する必要がな
く、ソフトウエアによる制御も不要であるから、ソフト
ウエア制御によるプロテクトの誤動作をも防止すること
が可能である。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図３】従来の不揮発メモリの誤書き込み防止回路を示
す図である。
す図である。
１ アドレス制御回路 ２ 読み出し制御回路 ３ 書き込み・消去制御回路 ４ 誤動作防止回路 ５ ゲート回路 ６ 不揮発性メモリ １３、１５ アドレスバッファ １４ Ｘデコーダ １６ Ｙデコーダ １７ 入出力バッファ １８ センスアンプ及び書き込み消去回路 １９ 制御回路 ２１ ブロックデコーダ ａ ＡＤＲ（アドレス）信号線 ｂ ＡＤＳ（アドレスストローブ）信号線 ｃ ＤＡＴＡ（データ）信号線 ｄ 読み出し信号線 ｅ ＤＡＫ（データアクノレッジ）信号線 ｆ 書き込み・消去信号線 ｇ 障害報告信号線 ｈ ＶＯＬＴ信号線 ｉ ＣＳ（チップセレクト） ｊ ＯＥ（アウトプットイネーブル）信号線 ｋ ＷＥ（ライトイネーブル）信号線（１） ｌ ＧＡＴＥ（ゲート）信号線１ ｍ ＷＥ（ライトイネーブル）信号線（２）
Claims (5)
- 【請求項１】 電気的な書き込み及び消去が可能であり
書き込み状態では書き込みが禁止されている不揮発性メ
モリに対する誤書き込み・誤消去を防止する不揮発性半
導体メモリ誤書き込み防止方式であって、前記不揮発性
メモリの書き込み・消去制御手段と、前記不揮発メモリ
を含むシステムの不安定状態を検出して前記書き込み・
消去制御手段による書き込み・消去の制御を一定期間禁
止する禁止手段とを設けたことを特徴とする不揮発性半
導体メモリ誤書き込み防止方式。 - 【請求項２】 前記禁止手段は、システムの障害状態を
検出する障害検出手段と、前記障害検出手段によりシス
テムの障害状態が検出されてから一定時間、書き込み・
消去制御手段から前記不揮発性メモリへの書き込みが行
われないようにするプロテクト手段とを有することを特
徴とする請求項１記載の不揮発性半導体メモリ誤書き込
み防止方式。 - 【請求項３】 前記禁止手段は、システムのソフトウエ
アの起動を検出する起動検出手段と、前記起動検出手段
がソフトウエアの起動を検出してから一定時間、書き込
み・消去制御手段から前記不揮発性メモリへの書き込み
が行われないようにするプロテクト手段とを有すること
を特徴とする請求項１記載の不揮発性半導体メモリ誤書
き込み防止方式。 - 【請求項４】 前記禁止手段は、電源の投入を検出する
電源検出手段と、前記電源検出手段が電源の投入を検出
した後一定時間、前記書き込み・消去制御手段から不揮
発性メモリに書き込み・消去が行われないようにするプ
ロテクト手段を有することを特徴とする請求項１記載の
不揮発性半導体メモリ誤書き込み防止方式。 - 【請求項５】 前記電源検出手段は、不揮発性メモリへ
の供給電圧が所定値に達した時点で電源の投入を検出す
ることを特徴とする請求項４記載の不揮発性半導体メモ
リ誤書き込み防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18439199A JP2001014872A (ja) | 1999-06-29 | 1999-06-29 | 不揮発性半導体メモリ誤書き込み防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18439199A JP2001014872A (ja) | 1999-06-29 | 1999-06-29 | 不揮発性半導体メモリ誤書き込み防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001014872A true JP2001014872A (ja) | 2001-01-19 |
Family
ID=16152369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18439199A Pending JP2001014872A (ja) | 1999-06-29 | 1999-06-29 | 不揮発性半導体メモリ誤書き込み防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001014872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7243199B2 (en) | 2002-07-03 | 2007-07-10 | Kabushiki Kaisha Toshiba | Memory data protection system |
-
1999
- 1999-06-29 JP JP18439199A patent/JP2001014872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7243199B2 (en) | 2002-07-03 | 2007-07-10 | Kabushiki Kaisha Toshiba | Memory data protection system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |