KR100561981B1

KR100561981B1 - 오기입 방지 회로 및 오기입 방지 회로를 포함하는 반도체장치

Info

Publication number: KR100561981B1
Application number: KR1020040020395A
Authority: KR
Inventors: 가즈오호따까
Original assignee: 산요덴키가부시키가이샤
Priority date: 2003-03-26
Filing date: 2004-03-25
Publication date: 2006-03-21
Also published as: JP4201629B2; TW200419338A; JP2004295964A; US20040193817A1; CN100336024C; CN1534481A; KR20040084840A; TWI240164B; US7213120B2

Abstract

순간 정전에 의한 복귀 후, 불휘발성 메모리에 대하여 오동작에 의한 오기입을 방지한다. 불휘발성 메모리(8)를 포함하는 마이크로 컴퓨터(11)에서는, 마이크로 컴퓨터(11)가 대기 중에 여분의 소비 전류를 억제하기 위해, 스탠바이 모드를 구비하고 있으며, 스탠바이 모드 중에는, 저전압 검지 회로(1)의 바이어스 전류는 컷트할 수 있는 트랜지스터(13)를 갖고, 이 트랜지스터(13)가 노이즈의 영향 등에 의한 순간 정전으로부터 복귀할 때에 온 상태로 되지 않아, 저전압 검지 회로(1)가 동작하지 않는 경우에, 보완적으로 동작하는 인버터(16)로부터의 출력인 신호 F가 액티브(「L」 레벨)로 됨으로서, 확실하게 모드 제어부(9)의 리세트 동작을 실행하여, 불휘발성 메모리(8)에 대하여 오동작에 의한 오기입을 방지한다.

전원 전압, 제어 신호, 저전압 검지 회로, 불휘발성 메모리, 트랜지스터

Description

오기입 방지 회로 및 오기입 방지 회로를 포함하는 반도체 장치{ERROR-WRITING PREVENTION CIRCUIT AND SEMICONDUCTOR DEVICE HAVING THE SAME}

도 1은 본 발명의 실시예를 도시하는 블록도.

도 2는 본 발명의 다른 실시예를 도시하는 블록도.

도 3은 종래예를 도시하는 블록도.

도 4는 도 1의 실시예를 설명하는 타이밍도.

도 5는 도 1의 실시예를 설명하는 타이밍도.

도 6은 도 2의 실시예의 동작을 설명하는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 저전압 검지 회로

2 : 저항

3 : 저항

4 : 기준 전압 발생 회로

5 : 비교기

6 : 인버터

7 : 인버터

8 : 불휘발성 메모리

9 : 모드 제어 레지스터

10 : 기입 판독 제어부

11 : 마이크로 컴퓨터

12 : 스탠바이 제어 레지스터

13 : 트랜지스터

14 : 외부 리세트 회로

15 : 버퍼

16 : 인버터

17 : AND 게이트

18 : 저Vt 인버터

19 : 고Vt 인버터

본 발명은, 저전압 검지 회로와, 저전압 검지 회로의 바이어스 전류를 컷트할 수 있는 스위치와, 바이어스 전류 컷트 시에 보완적으로 리세트 동작을 행하는 회로를 구비한 오기입 방지 회로에 관한 것이다.

EPROM, EEPROM, 소위 일괄 소거 가능한 플래시 메모리 등의 불휘발성 메모리는, 전원 전압이 오프되어도, 데이터를 보유할 수 있다. 그를 위해, 마이크로 컴퓨터의 메모리의 일부로서 이용되는, 재기입 프로그램을 탑재시켜, 프로그램 자체 를 재기입할 수 있고, 프로그램 평가 시, 프로그램의 버그 등을 용이하게 수정할 수 있다.

불휘발성 메모리에는, 전원 투입 시, 및 전원 전압 VDD 저하의 상태에서는 동작이 불안정한 상황으로 된다. 그 이유는, 예를 들면 플래시 메모리에서는 부유 게이트에 전하를 주입하므로, 전압이 낮은 상황에서는, 불휘발성 메모리는, 충분한 전하를 부유 게이트에 주입할 수 없게 되어, 소정의 데이터 보유 특성을 보증할 수 없게 되기 때문이다. 이러한 사태를 방지하기 위해, 불휘발성 메모리 자체에, 저전압 검지 회로를 탑재하는 것이 종래부터 일반적이었다.

전원 투입 시나 전원 전압 VDD의 저하에 의해, 전원 전압 VDD가 저하된 것을 검지하면, 자동적으로 불휘발성 메모리의 기입 판독 제어부에 리세트 신호를 출력하는 구성으로 되어 있어, 전원 전압 VDD가 낮은 상황에서는 기입을 금지하고 있다. 이에 의해, 불휘발성 메모리로의 기입이 가능한 경우에만, 확실하게 기입할 수 있다.

최근, 상기와 같이, 마이크로 컴퓨터의 메모리의 일부로서, 불휘발성 메모리를 이용하는 경우가 있고, 이 경우에는 마이크로 컴퓨터와 불휘발성 메모리가 반도체 기판 상에 1칩화되어 있으며, 1칩화된 마이크로 컴퓨터 및, 불휘발성 메모리의 전원 전압 VDD에 저전압 검지 회로가 접속되어, 저전압 상태를 감시하고 있다.

또한, 불휘발성 메모리 단체에서는, 스탠바이 제어 등의 소비 전력의 삭감 기능을 일반적으로 장비하고 있지 않다. 통상적으로, 불휘발성 메모리와 1칩화된 마이크로 컴퓨터에 스탠바이 모드가 있어, 시스템 전체의 파워 온, 오프의 제어에 수반하여, 저전압 검지 회로도 온, 오프시켜 소비 전력을 억제하도록 하고 있다.

도 3은 종래 구성을 도시한 도면이다. 참조 부호 1은 전원 전압 VDD의 저하를 검지하는 저전압 검지 회로, 참조 부호 2는 전원 전압 VDD를 저항 분할하는 저항, 참조 부호 3은 전원 전압 VDD를 저항 분할하는 저항, 참조 부호 4는 전압 검지 레벨로서의 기준값 Vref를 발생하는 기준 전압 발생 회로, 참조 부호 5는 저항(2) 및 저항(3)의 중점 전압 및 기준값 Vref를 비교하는 비교기, 참조 부호 6은 비교기(5)의 출력 신호를 반전하는 인버터, 참조 부호 7은 인버터, 참조 부호 8은 불휘발성 메모리, 참조 부호 9는 불휘발성 메모리(8)에 대하여 기입 및 판독의 설정 등을 제어하고, 저전압 검지 회로(1)의 출력 신호에 리세트되는 모드 제어 레지스터, 참조 부호 10은 모드 제어 레지스터(9)의 출력 신호에 기초하여, 불휘발성 메모리(8)에 대하여 판독 인에이블, 기록 인에이블, 어드레스 신호의 출력, 데이터의 입출력을 실행하는 기입 판독 제어부, 참조 부호 11은 칩 내에 내장된 마이크로 컴퓨터, 참조 부호 12는 외부 리세트 신호에 의해 리세트되는 스탠바이 제어 레지스터, 참조 부호 13은 스탠바이 모드의 제어 데이터에 따라 저전압 검지 회로(1)의 바이어스를 온, 오프 상태로 하는 트랜지스터, 참조 부호 14는 IC화된 마이크로 컴퓨터에 외부 부착되는 일반적인 외부 리세트 회로이며, 참조 부호 15는 입력단에 설치된 슈미트 타입의 버퍼이다.

도 3에서, 저전압 검지 회로(1)는, 스탠바이 모드 이외에서는, 항상 전원 전압 VDD의 저하를 감시하기 위해, 동작 상태로 할 필요가 있어, 저전압 검지 회로(1)에는 바이어스 전압이 항상 걸려 있어, 동작 상태에서는 항상 전력이 소비 된다.

전원 전압 VDD가 저하된 경우, 저전압 검지 회로(1)에서, 전원 전압 VDD는, 저항(2), 저항(3)에 의해 분압되어, 반전 입력 단자에 입력된다. 전압 비교기의 비반전 입력 단자에 접속되는 기준 전압 Vref의 전압과, 상기의 반전 입력 단자에 입력되는 전압이 비교된다. 저항(2, 3)으로부터 작성된 분압 중점 전압을 VIN으로 하면, 신호 B는 VIN>Vref인 경우에는 「L」, VIN<Vref인 경우에는 「H」로 된다. 또한, 신호 B는, 인버터(6)에 입력되기 때문에, 판정 결과는 반전되어, VIN>Vref인 경우에는 「H」, VIN<Vref인 경우에는 「L」로 된다. 이에 의해, 저전압을 검지한 경우, 「L」 액티브의 리세트 신호를 작성한다.

저전압 검지 회로(1)의 출력 신호인 상기 리세트 신호는, 모드 제어 레지스터(9)에 인가되어, 저전압을 검지한 경우에 모드 제어 레지스터(9)를 초기 상태로 하고, 동시에 모드 제어 레지스터(9)는, 기입 판독 제어부(10)의 동작 모드를 초기 상태로 한다. 전원 전압 VDD가 저전압 상태로부터 복귀하면, 저전압 검지 회로(1)의 출력 신호는 「L」 레벨로부터 「H」 레벨로 되며, 모드 제어 레지스터(9)는, 기입 판독 제어부(10)의 동작 모드의 초기 상태를 해제한다.

예를 들면, 불휘발성 메모리(8)에 데이터를 기입하는 중에, 전원 전압 VDD가 검지 레벨보다 저하된 경우, 저전압 검지 회로(1)가 저전압을 검지하고, 저전압 검지 회로(1)는 리세트 신호를 모드 제어 레지스터(9)로 출력하며, 모드 제어 레지스터(9)는 초기화되고, 동시에 기입 판독 제어부(10)의 동작 모드가 초기 상태로 되며, 기입 판독 제어부(10)가 초기 상태에서는 기입이 중단되어, 저전압 시에서의 기입을 방지할 수 있어, 전압이 낮은 상황에서, 불휘발성 메모리(8)에 충분한 전하를 부유 게이트에 주입할 수 없는 상태에서의 기입을 방지할 수 있다.

전원 투입 시, 스탠바이 제어 레지스터(12)는, 외부 리세트 회로(14)로부터 초기 리세트 신호를 받으면, 초기 값인 「L」 레벨로 설정되며, 상기 「L」 레벨을 인버터(7)로 출력하고, 계속해서, 상기 「L」 레벨은 인버터(7)에 의해 반전되어 「H」 레벨로 되며, 트랜지스터(13)는 「H」 레벨을 받아 온 상태로 되어, 저전압 검지 회로(1)에 바이어스 전류가 흘러, 저전압 검지 회로(1)는 저전압을 검지할 수 있는 상태로 된다.

또한, 소비 전류를 억제하기 위해, 스탠바이 상태로 설정되면, 마이크로 컴퓨터로부터의 스탠바이 모드 신호에 의해, 스탠바이 제어 레지스터(12)는 「H」 레벨로 설정되어, 상기 「H」 레벨을 인버터(7)로 출력하고, 계속해서, 상기 「H」 레벨은 인버터(7)에 의해 반전되어 「L」 레벨로 되고, 트랜지스터(13)는 「L」 레벨을 받아 오프 상태로 되어, 저전압 검지 회로(1)의 바이어스 전류가 컷트되어, 소비 전류를 억제할 수 있다. 단, 바이어스 전류가 컷트된 상태에서는, 저전압 검지 회로(1)는 저전압을 검지할 수 없는 상태로 된다.

[특허 문헌1]

일본 특개평8-95865호 공보

[특허 문헌2]

일본 특개평2002-366436호 공보

그런데, 저전압 검지 회로(1)는, 스탠바이 제어 레지스터(12)에 의해, 프로그래머블하게 제어할 수 있는 것이 일반적으로 되어 있다. 노이즈의 영향에 의해, 순간적으로 Tr 구동 전압 이하로 전원 전압 VDD가 내려가는 순간 정전이 발생하는 경우가 있다.

순간 정전에 의한 Tr 구동 전압 레벨 이하의 저전압 시로부터의 복귀에는, 외부 리세트 회로의 구성에 의해, 일례로서 도시되는 외부 리세트 회로(14)에서는, 전원 전압 VDD의 변화가 외부 리세트 회로(14)에 포함되는 컨덴서의 시상수보다 빠르기 때문에 방전을 행할 수 없고, 그 때문에, 외부 리세트 회로(14)로부터, 순간 정전에 수반되는 리세트 신호를 스탠바이 제어 레지스터(12)로 출력할 수 없는 상태로 된다.

Tr 구동 전압보다 전압이 내려간 후, Tr 구동 전압 복귀 시에는, 스탠바이 제어 레지스터(12)의 설정이 부정값으로 되어, 트랜지스터(13)를 반드시 온으로 할 수 없어, 저전압 검지 회로(1)에 바이어스 전류가 공급되지 않는 경우가 있고, 그 경우, 저전압 검지 회로(1)는 오프된 상태 그대로이며, 저전압 상태를 검지하여, 자동적으로 리세트 신호를 발생할 수 없다.

상기 리세트 신호가 발생하지 않는 경우, 모드 제어 레지스터(9)는, Tr 구동 전압 이하까지 내려가 있기 때문에, Tr 구동 전압 복귀 시에는, 트랜지스터의 상태가 확정되지 않기 때문에, 모드 제어 레지스터(9)의 설정이 부정값으로 되어, 기입 판독 제어부(10)의 모드를 결정하는 모드 신호가, 어떤 값으로 될지 확정할 수 없다. 예를 들면, 순간 정전 이전에는 리드 모드였지만, 순간 정전으로부터 복귀 후 에는, 갑자기 라이트 모드로 되는 경우가 있다.

상술한 바와 같이, 순간 정전의 경우, 외부 리세트 신호 및 저전압 검지 회로의 출력 신호가 출력되지 않는 경우, 모드 제어 레지스터(9)는 리세트되지 않고, 순간 정전 복귀 후, 오동작할 우려가 있으며, 모드 제어 레지스터(9)가 오동작하면 불휘발성 메모리(8)에 오기입을 일으키는 문제가 있었다.

전원 전압의 저하를 검지하는 검지 동작을 행함과 함께, 상기 검지 동작을 행할지의 여부를 제어 단자로부터의 제어 신호에 따라 전환할 수 있는 검지 회로를 포함하며, 상기 검지 회로의 출력 신호에 따라, 메모리에서의 기입 동작을 금지하는 오기입 방지 회로로서, 상기 제어 신호에 따라, 상기 메모리로의 기입을 금지하는 것을 특징으로 한다.

<실시예>

도 1은 본 발명의 실시예를 도시하는 블록도로서, 참조 부호 16은 스탠바이 제어 레지스터(12)로부터의 출력 신호인 신호 E의 라인에 설치한 인버터, 참조 부호 17은 신호 C와 신호 F의 논리곱을 취하는 AND 게이트이다. 또한, 종래와 동일한 회로에 대해서는, 동일 부호를 붙이고, 설명을 생략한다.

본 실시예의 특징은, 순간 정전 상태에서, 외부 리세트 회로(14) 및 저전압 검지 회로(1)가 동작하지 않는 경우에도, 인버터(16)로부터의 출력인 신호 F가 액티브(「L」 레벨)로 됨으로써, 자동적으로, 모드 제어 레지스터(9)의 리세트를 가능하게 한 것이다.

순간 정전이 발생하여, 전원 전압 VDD가 도 4(VDD)와 같이 변화된 경우, 일단, Tr 구동 전압 이하까지 내려가기 때문에, 순간 정전으로부터 복귀할 때, 스탠바이 제어 레지스터(2)로부터의 출력 신호 E는, 어떤 값으로 복귀할지 불명확한 상황에서, 도 4의 (E)에 도시한 바와 같이 처음에는 상승하고, 도중에서 하강하는 경우가 있다.

이 때, 전원 전압 VDD의 변화가 외부 리세트 회로(14)에 포함되는 컨덴서의 시상수보다 빨라 방전이 제시간에 이루어지지 않아, 리세트 동작이 기능하지 않아, 외부 리세트 회로(14)로부터의 신호 A가, 도 4의 (A)와 같이 전원 전압 VDD와 마찬가지로 변화되는 경우가 있다.

신호 C는, 바이어스 전류가 컷트되어 있기 때문에, 저전압 검지 회로(1)는 기능하지 않아, 도 4의 (C)와 같이, 전원 전압 VDD와 마찬가지로 변화되는 경우가 있다. 또한, 인버터(7) 및 인버터(16)를 구성하는 트랜지스터의 「1」과 「0」을 판정하는 임계 레벨은, 전원 전압 VDD에 비례하여, 전원 전압 VDD의 변화에 추종하여 변화되고, 도 4의 (E)의 파선으로 도시된다.

한편, 신호 F는, 전원 전압 VDD와 마찬가지로 올라가, 신호 E의 전압 레벨이 Tr 구동 전압에 달하면 「L」 레벨로 되고, 그 후, 신호 E의 전압 레벨이 내려가, 임계 레벨 이하로 되면, 반전하여 「H」 레벨로 되어, 모드 제어 레지스터(9)의 리세트 상태는 해제된다. 이 때의 신호 F의 변화를 도 4의 (F)에 도시한다. 신호 F는, 일정 구간은 「L」 레벨로 된다.

신호 G는, 모드 제어 레지스터(9)의 리세트 신호로서, 신호 F가 「L」 레벨 인 동안에 마찬가지로 변화되어, 도 4의 (G)로 도시되고, 모드 제어 레지스터(9)를 초기화한다. 모드 제어 레지스터(9)는, 기입 판독 제어부(10)를 초기 상태로 설정하고, 초기 상태로 설정된 기입 판독 제어부(10)는, 불휘발성 메모리(8)에 오기입을 발생시키지 않는다.

따라서, 순간 정전이 발생하여, 외부 리세트 회로(14)로부터 리세트 신호가 오지 않는 상황이라도, 인버터(16)의 출력인 신호 F가 「L」 레벨로 됨으로써, 자동적으로 모드 제어 레지스터(9)에의 리세트 신호가 출력되어, 불휘발성 메모리(8)에 오기입을 발생시키는 사태는 회피된다.

도 5는 스탠바이 제어 레지스터(12)로부터의 신호 E가, 도 5의 (E)에 도시한 바와 같이, 도 4의 상황과 달리 도중에서 내려가지 않고, 그 상태 그대로 전원 전압 VDD와 마찬가지로 「H」 레벨로 된 경우, 전원 전압 VDD의 변화를 도 5(VDD), 신호 A의 변화를 도 5의 (A), 신호 E의 변화를 도 5의 (E), 신호 C의 변화를 도 5의 (C), 신호 F의 변화를 도 5의 (F), 신호 G의 변화를 도 5의 (G)에, 각각 도시한다.

신호 F는, 신호 E의 전압 레벨이 Tr 구동 전압에 달하면, 「L」 레벨로 되어, 그 상태 그대로 「L」 레벨을 유지하고, 모드 제어 레지스터(9)의 리세트 신호인 신호 G는, 신호 F와 마찬가지로 변화되어, 마찬가지로 「L」 레벨을 유지한다.

따라서, 불휘발성 메모리부(8)는, 리세트 상태가 계속되어, 기입 및 판독 등을 전혀 동작할 수 없다. 그러나, 리세트 신호가 정상적으로 오지 않는 상황에서는, 모드 제어 레지스터(9)로부터의 출력인 모드 신호의 값은 불확정한 상황이므 로, 리세트 상태를 유지함으로써, 불휘발성 메모리(8)에 대하여 치명적인 오기입을 회피할 수 있다.

이에 의해, 스탠바이 제어를 행하는 트랜지스터(13)의 탑재에 의해 소비 전력을 삭감 가능하게 하고, 또한, 순간 정전이 발생하여, 전원 전압 VDD가 Tr 구동 전압 이하로까지 내려가서, 외부 리세트 회로(14)로부터 리세트 신호 A가 오지 않는 상황에서, 스탠바이 제어 레지스터(12)로부터의 출력 신호 E가, 처음에는 상승하고 도중에서 하강하거나, 전원 전압 VDD와 마찬가지로 상승하거나 해도, 모드 제어 레지스터(9)에 대하여, 리세트 신호를 출력하거나, 또는 리세트 신호를 유지하여, 확실하게 오기입을 금지하는 것이 가능하게 되었다.

도 2는 발명의 다른 실시예를 도시하는 블록도로서, 본 실시예에서, 도 1과 다른 점은, 인버터(16)를 저Vt 인버터(18)로 변경하고, 또한 인버터(7)를 고Vt 인버터(19)로 변경한 점이다. 저Vt 및 고Vt는 저임계, 고임계를 의미한다.

저Vt 인버터(18)는, 저임계를 위해, 표준적인 임계를 갖는 인버터에 비해, 입력 전압이 낮은 상태에서 「L」 레벨로 된다. 따라서, 인버터(18)의 출력 신호인 신호 H는, 표준적인 임계를 갖는 인버터에 비해 「L」 레벨로 되기 쉬워, 모드 제어 레지스터(9)에 리세트 신호를 출력하기 쉬운 구성으로 되어 있다.

또한, 고Vt 인버터(19)는, 고임계를 위해, 표준적인 임계를 갖는 인버터에 비해, 입력 전압이 높아지지 않으면, 「L」 레벨로 되지 않는다. 따라서, 신호 I는, 「H」 레벨을 출력하기 쉬운 구성으로 되어 있다. 신호 I가 「H」일 때, 트랜지스터(13)는 온으로 되어 바이어스 전류가 흘러, 저전압 검지 회로(1)는, 표준적 인 임계를 갖는 인버터에 비해, 저전압을 검지할 수 있는 상태로 되기 쉽다.

도 2의 실시예에서, 전원 전압 VDD가 순간 정전에 의해, 도 6(VDD)과 같이 변화된 경우, 스탠바이 제어 레지스터(12)로부터의 출력인 신호 E는 불안정한 상황으로, 도 6의 (E)에 도시한 바와 같이 변화되는 경우가 있다. 전원 전압 VDD의 변화를 도 6(VDD), 신호 A의 변화를 도 6의 (A), 신호 E의 변화를 도 6의 (E), 신호 H의 변화를 도 6의 (H), 신호 I의 변화를 도 6의 (I), 신호 J의 변화를 도 6의 (J), 신호 K의 변화를 도 6의 (K)에, 각각 도시한다.

또한, 저Vt 및 고Vt의 임계 라인을 도 6의 (E)에 파선으로 도시한다. 저Vt 및 고Vt 임계 라인은 전원 전압 VDD에 비례하여 추종한다.

신호 H는, 신호 E의 전압 레벨이 Tr 구동 전압에 달하면, 「L」 레벨로 되고, 그 후, 신호 E가 저임계 레벨 이하로 되면, 반전되어 「H」 레벨로 되어, 리세트 상태는 해제된다.

한편, 신호 I는, 신호 E가 도중에서 내려가, 고Vt 임계 라인 이하로 되면, 「H」 레벨로 되어, 트랜지스터(13)가 온으로 되고, 바이어스 전류가 흘러, 저전압 검지 회로는 저전압을 검지 가능하게 된다.

신호 J는, 처음에는 전원 전압 VDD와 마찬가지로 올라가지만, 신호 I가 「H」 레벨로 되면, 저전압 검지 회로(1)가 동작하고, 일단, 「L」 레벨로 내려가, 리세트 신호를 출력하고, 계속해서, 전원 전압 VDD가 상승하여 검지 레벨을 초과하면, 이번에는 「H」 레벨로 되어, 모드 제어 레지스터(9)에 대하여, 리세트 신호 상태를 해제한다.

또한, 도 6에서, 저, 고임계를 이용함으로써, 신호 H와 신호 J에서, 리세트 신호가 중복되는 구간 「t」가 발생한다. 신호 K는, 신호 H와 신호 I의 논리곱으로, 중복되는 리세트 구간이 있는 쪽이 보다 안정적인 동작을 행할 수 있다.

상술한 바와 같이, 본 발명에 따르면, 스탠바이 전류를 컷트할 수 있어, 저전압 검지 회로(1)의 바이어스 전류의 온, 오프에 상관없이, 확실하게 리세트 신호를 발생시킴으로써 오기입을 방지하고, 노이즈에 대하여 비약적으로 신뢰성을 향상하였다.

Claims

전원 전압의 저하를 검지하는 검지 동작을 행함과 함께, 상기 검지 동작을 행할지의 여부를 제어 단자로부터의 제어 신호에 따라 전환할 수 있는 검지 회로를 포함하고, 상기 검지 회로의 검출 신호에 따라 메모리로의 기입 동작을 금지하는 오기입 방지 회로로서,

상기 제어 신호에 따라, 상기 메모리로의 기입을 금지하는 기입 금지 회로를 포함하는 것을 특징으로 하는 오기입 방지 회로.
제1항에 있어서,

상기 제어 신호를 레지스트하는 레지스터를 포함하고,

상기 전원 전압이 저하되어, 상기 레지스터가 제1 상태일 때에는, 상기 검지 회로의 검지 동작을 행하게 하고, 상기 레지스터가 제2 상태일 때는, 상기 레지스터의 출력 신호에 의해 상기 메모리로의 기입을 금지하는 것을 특징으로 하는 오기입 방지 회로.
제1항에 있어서,

상기 레지스터와 상기 검지 회로 사이에 접속되는 제1 트랜지스터와, 상기 레지스터의 출력 신호가 인가되는 제2 트랜지스터를 포함하고,

상기 제1 트랜지스터와 상기 제2 트랜지스터에서의 온 또는 오프를 결정하는 임계 레벨을 서로 다르게 하는 것을 특징으로 하는 오기입 방지 회로.
메모리로의 기입 동작을 금지하는 오기입 방지 회로에 있어서,

외부 리세트 신호에 의해 리세트되며, 데이터를 보유하는 레지스터와,

상기 레지스터로부터의 출력 신호에 따라, 검지 동작을 온 또는 오프하여 전원 전압의 저하를 검지하여 제1 리세트 신호를 출력하는 검지 회로와,

상기 제1 리세트 신호 및 제2 리세트 신호에 따라 리세트되며, 해당 리세트에 따라, 상기 메모리로의 기입을 금지하는 기입 금지 회로와,

상기 검지 회로가 오프되어 있는 경우, 상기 레지스터로부터의 출력 신호를 상기 제2 리세트 신호로서 출력하도록 하는 것을 특징으로 하는 오기입 방지 회로.
제4항에 있어서,

상기 레지스터와 상기 검지 회로 사이에 접속되는 제1 트랜지스터와, 상기 레지스터의 출력 신호가 인가되는 제2 트랜지스터를 포함하고,

상기 제1 트랜지스터와 상기 제2 트랜지스터에서의 온 또는 오프를 결정하는 임계 레벨을 서로 다르게 하는 것으로 특징으로 하는 오기입 방지 회로.
제4항에 있어서,

상기 메모리는, 기입 시에 일정 이상의 전압을 필요로 하는 불휘발성 메모리인 것을 특징으로 하는 오기입 방지 회로.
제5항에 있어서,

상기 메모리는, 기입 시에 일정 이상의 전압을 필요로 하는 불휘발성 메모리인 것을 특징으로 하는 오기입 방지 회로.
제1항에 기재된 오기입 방지 회로를 포함하는 것을 특징으로 하는 반도체 장치.