KR100850141B1 - 반도체 소자의 노이즈 억제 설계 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 노이즈 억제 설계 기술에 관한 것으로, 표준 셀을 사용한 로직 구성 및 배치 및 배선(P&R)을 수행한 후 신호 무결성 노이즈 여부를 분석하고, 분석 결과 미리 설정된 임계값을 초과하는 노이즈가 검출되는 경우, 노이즈 제거 기능이 없는 표준 셀을 다양한 전압 범위(VIH, VIL) 임계값 및 타이밍을 이용하여 노이즈 제거를 수행하는 신규 표준 셀로 대체하며, 신규 표준 셀에 대한 정상동작 여부를 로직 에러 혹은 타이밍 에러 여부를 통해 판단하고, 판단결과 정상적으로 작동하는 경우, 상기 신호 무결성 노이즈 에 따른 에러 여부를 분석하며, 분석 결과 에러가 존재하지 않는다면, 노이즈 제거를 위한 로직 설계를 종료하는 것을 특징으로 한다. 본 발명에 의하면, 슈미트 트리거와 같은 회로를 이용한 노이즈 제거 기능을 갖는 셀을 노이즈 제거가 필요한 셀로 스와핑 함으로써, 노이즈 억제 및 로직 설계 시간을 단축시킬 수 있다.

반도체 소자, Signal Integrity 노이즈, 슈미트 트리거(Schmidt trigger), 셀 스와핑(cell Swapping)

Description

반도체 소자의 노이즈 억제 설계 방법{DESIGN METHOD FOR SUPPRESSING SIGNAL NOISE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 노이즈 억제 기술에 관한 것으로서, 특히 신호 무결성(Signal Integrity) 노이즈가 억제되도록 로직 설계를 수행하는데 적합한 반도체 소자의 노이즈 억제 설계 방법에 관한 것이다.

도 1은 종래기술에 따른 신호 무결성 해소를 위한 로직 설계 절차를 도시한 흐름도이다.

도 1을 참조하면, 나노 기술(Nano Technology)을 이용하여 로직 설계(Logic Synthesis)를 수행하는 경우 먼저, 100단계에서 표준 셀(Standard Cell)을 사용한 로직 구성 및 물리적 레이아웃을 위한 배치 및 배선(P&R: Place and Route)을 수행한 후 신호 무결성 노이즈를 분석한다. 105단계에서는 분석된 노이즈를 제거하기 위하여 버퍼 사이징(Buffer Sizing) 제어나 와이어 스프레딩(Wire Spreading) 등의 기법을 이용한다.

이후 110단계에서 노이즈에 의한 에러가 검출됐는지 여부를 판단하여, 에러가 발생하였다면, 100단계로 복귀하여 노이즈에 대한 재분석을 수행하게 된다. 그 러나 노이즈 해결 후 에러가 발생하지 않는다면 그대로 종료하게 된다.

다시 말하면, 로직 설계 시 인접한 두 와이어 간의 디커플링(Decoupling) 커패시터에 의하여 어그레서 네트(Aggressor Net)에 의한 신호 변환(Signal Transition)은 빅팀 네트(Victim Net)의 신호 레벨(Signal Level)의 왜곡을 가져온다. 즉, 어그레서 네트에서 노이즈를발생시키고, 그 발생된 노이즈로 인해 빅팀 네트에 신호의 왜곡이 발생하는 것으로, 일반적으로 사용하는 동기 디자인 방식(Synchronous Design Style)에서의 노이즈 발생 및 전달 체계를 분석해 보면, 빅팀 네트에 발생된 노이즈는 조합 논리(Combinational Logic)에서 다음 단계로 전달하고 전달된 노이즈는 최종적으로 순차 로직(Sequential Logic)에서 저장되는 로직 레벨을 뒤바뀌게 함으로써 결국 에러를 유발하게 된다.

상기한 바와 같이 동작하는 종래 기술에 의한 노이즈 억제 설계 방식에 있어서는, 버퍼 사이징이나 와이어 스프레딩을 수행하는 과정에서타이밍(Timing)이나 레이아웃 크기(Layout Size)의 변화를 초래하여 설계 시간을 늘리고 때에 따라 칩의 사이즈를 늘리는 결과를 초래할 수 있다.

또한 종래기술은 빅팀 네트(Victim Net)에 발생된 노이즈를 완전히 제거하는 것이 아니라 노이즈의 레벨을 낮추는 방법이므로 낮춰진 노이즈의 레벨을 계속 추적하여 새로운 에러가 발생하는지 여부를 판단할 수 있는 분석 작업이 병행 되어야 하나 그에 대한 별다른 방안이 없었다..

이에 본 발명은 반도체 소자의 신호 무결성 노이즈의 발생을 억제할 수 있는 반도체 소자의 노이즈 억제 설계 방법을 제공한다.

또한 본 발명은 로직 설계 시 슈미트 트리거 회로를 이용한 셀을 기존 셀과의 스와핑을 통하여 신호 무결성 노이즈의 발생을 억제할 수 있는 반도체 소자의 노이즈 억제 설계 방법을 제공한다.

또한 본 발명은 로직 설계 시 슈미트 트리거 회로를 이용한 노이즈 제거기능을 갖는 조합 셀과, 조합적(combinational) 셀과, 순차적(Sequential) 셀들을 구비하여 노이즈 제거가 필요한 셀들과 스와핑을 수행함으로써 신호 무결성 노이즈의 발생을 억제할 수 있는 반도체 소자의 노이즈 억제 설계 방법을 제공한다.

본 발명의 일 관점에서는, 반도체 소자의 노이즈 억제 설계 방법으로서, 표준 셀을 사용한 로직 구성 및 배치 및 배선(P&R)을 수행한 후 신호 무결성 노이즈 여부를 분석하는 단계와, 상기 분석 결과 미리 설정된 임계값을 초과하는 노이즈가 검출되는 경우, 노이즈 제거 기능이 없는 표준 셀을 다양한 전압 범위(VIH, VIL) 임계값 및 타이밍을 이용하여 노이즈 제거를 수행하는 신규 표준 셀로 대체하는 단계와, 상기 신규 표준 셀에 대한 정상동작 여부를 로직 에러 혹은 타이밍 에러 여부를 통해 판단하는 단계와, 상기 판단결과 정상적으로 작동하는 경우, 상기 신호 무결성 노이즈 에 따른 에러 여부를 분석하는 단계와, 상기 분석 결과 에러가 존재하지 않는다면, 노이즈 제거를 위한 로직 설계를 종료하는 단계를 포함한다.

본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은, 슈미트 트리거와 같은 회로를 이용한 노이즈 제거 기능을 갖는 셀을 노이즈 제거가 필요한 셀로 스와핑 함으로써, 노이즈 억제 및 로직 설계 시간(TAT: Turn Around Time)을 단축시킬 수 있는 효과가 있다.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명은 반도체 소자의 신호 무결성 노이즈가 억제되도록 구현하는 것으로서, 로직 설계 시 슈미트 트리거 회로를 이용한 노이즈 제거기능을 갖는 조합적(combinational) 셀과, 순차적(Sequential) 셀들을 구비하여 이를 노이즈 제거가 필요한 셀들과 스와핑을 수행함으로써 신호 무결성 노이즈에 대한 억제를 가능하게 한다.

즉, 본 발명은 노이즈 레벨을 낮추기만 하는 기존 셀을 신호 무결성 노이즈에 대한 드라이브 능력이 다른 노이즈 억제 셀로 대체하는 셀 스와핑을 수행하는 것이다.

이는, 로직 설계가 나노 기술(Nano Technology)로 진입 하면서 소자에 의한 지연(Delay) 보다 와이어 로딩(Wire Loading)이 지연에 차지하는 비중이 높아지면서 신호 무결성에 의한 설계의 실패 확률이 높아져 더욱 중요한 이슈가 되었음을 감안할 때, 노이즈 제거를 위한 표준 셀의 개발과 설계 방법론 적인 결합 측면에서 초점을 맞추어 설계의 신뢰성을 향상시키는 것이다.

본 발명에서는 노이즈를 제거하는 슈미트 트리거(Schmitt Trigger)와 같은 회로를 이용한 조합적(combinational) 셀과, 순차적(Sequential) 셀의 셋을 구비하여 기존의 표준 셀과 함께 사용하면서 노이즈 제거가 필요한 셀을 노이즈 제거용 셀로 간단히 스와핑한다.

여기서, 슈미트 트리거 회로는 1에서 0으로 또는 0에서 1로 신호가 변할 때, 잡음에 의해서 1인지 0인지를 판별할 수 없을 때를 대비하여 추가하는 회로이다. 즉, 변하는 시점이 1 ~ 0 사이에 두 개가 존재하고, 만약 5V회로가 있다면, 0 ~ 0.8 V는 0으로 인식하고, 2.5V ~ 5V는 1로 인식한다. 따라서 중간에 남는 부분(0.8V~2.5V)은 두 개의 임계값이 존재하게 된다. 이에 1에서 0으로 변할 때는 0.8V에서 0으로 인식하고, 0 에서 1로 변할 때는 2.5V에서 1로 인식하게 된다.

이와 같이 슈미트 트리거 회로가 포함된 셀을 사용할 때 조합적 셀 레벨에서 셀 스와핑이 이루어지면 일반 표준 셀에서 노이즈 억제용 셀로 대체된 셀의 출력은 이전에 신호 무결성에 의해 빅팀 네트에 발생한 노이즈를 완전히 제거하게 되어 이후의 로직 셀에서의 노이즈 전달이 전혀 발생하지 않게 된다.

도 2는 본 발명의 바람직한 실시예에 따른 노이즈 제거를 위한 슈미트 트리거 셀의 형태 및 로직 임계값들을 도시한 도면이다.

도 2를 참조하면, 본 발명의 슈미트 트리거 회로를 이용한 표준 셀은 두 개의 로직 임계값(Logic Threshold)인 전압에 대한 하이레벨 입력 신호인 Vih( Voltage Input High)와, 로우레벨 입력 신호인 Vil(Voltage Input Low)을 가짐으로써 노이즈를 효과적으로 제거할 수 있다. 여기에서 전압범위(VIH 와 VIL)의 값은 셀 내부에 사용된 NMOS 와PMOS 트랜지스터의 사이징에 의하거나, 좀더 효과적으로는 Low Vt 혹은 High Vt 의 조합에 의하여 결정할 수 있다.

따라서 같은 셀에서 여러 조합의 VIH, VIL 값 및 타이밍을 갖는 슈미트 트리거 셀(조합적 셀과 순차적 셀)의 셋을 준비하여 빅팀에 발생된 노이즈의 형태나 크기에 적절한 셀로 스와핑하는 것이 가능하다.

슈미트 트리거 회로를 가지는 표준 셀은 도 2의 (a)와 같이 나타낼 수 있으며, (b)는 슈미트 트리거의 특징인 V in과 V out에 대한 이력(hysteresis)현상 그래프를 나타내고 있으며, (c)는 Low Vt 혹은 High Vt 의 조합에 의한 노이즈 감소 그래프를 나타낸다.

즉, 이와 같은 슈미트 트리거 셀을 트랜지스터 사이징이나 여러 VT 의 조합을 이용하여 다양한 VIH 와 VIL 및 타이밍을 갖는 표준 셀의 셋으로 미리 구비한다.

도 3은 본 발명의 바람직한 실시예에 따른 신호 무결성 해소를 위한 로직 설계 절차를 도시한 흐름도이다.

도 3은, 신호 무결성에 의한 노이즈를 분석하고, 셀 스와핑을 통하여 효과적으로 에러를 유발하는 요인을 제거하는 방식이다. 표준 셀을 사용한 로직 구성과, 배치 및 배선(P&R)을 수행된 후, 먼저 300단계에서 빅팀이 되는 노드에 대한 인식(Identify)을 수행하고, 305단계에서 신호 무결성 노이즈에 대한 분석을 수행한다. 분석 결과 미리 설정된 임계값을 초과하는 신호 무결성 노이즈가 검출되는 경우, 310단계에서 이를 노이즈 제거용 표준 셀로의 셀 스와핑을 수행한다.

즉, 현재 빅팀에 구동되는 조합적 셀 및 순차적 셀은 노이즈 제거를 효율적으로 수행하는 셀이 아니므로 이에 대한 셀 스와핑을 수행하게 된다.

도 4a 내지 4b는 본 발명의 바람직한 실시예에 따른 셀 스와핑 방식을 도시한 도면이다.

도 4a를 참조하면, 305단계와 같은 신호 무결성 노이즈에 대한 분석이 이루어진 후 셀 스와핑에 의하여 스와핑 될 셀을 선정하고 가장 효과적인 노이즈 제거 셀로 스와핑하는 것으로서, 빅팀 네트에서 기존 조합적 셀을 노이즈 제거가 가능한 조합적 셀로의 스와핑(400)을 수행한다.

또한, 4b에 도시한 바와 같이, 빅팀 네트에서 기존 순차적 셀을 노이즈 제거가 가능한 순차적 셀로의 스와핑(405)을 수행한다.

도 4a 및 도 4b와 같이 다양한 VIH, VIL 및 타이밍을 갖고 노이즈 제거 기능을 구비한 표준 셀을 기존 노이즈 제거 기능이 없는 표준 셀에 추가하여 대체하게 된다.

이후 도 3의 310단계에서는 스와핑을 수행한 후, 315단계에서는 교체된 노이 즈 제거용 셀이 정확하고 효과적인 동작을 수행하는지 여부를 로직 에러 및 타이밍 에러를 통해 테스트하여 그에 대한 결과를 출력하고, 스와핑된 노이즈 제거용 셀이 비정상적인 동작을 수행한다면, 310단계로 복귀하여 다른 표준 셀로의 교체를 수행하나, 스와핑된 노이즈 제거용 셀이 정상적으로 동작한다면, 320단계로 진행하여 신호 무결성 노이크에 의한 에러 여부를 분석한다.

320단계에서는 에러 여부를 분석하여, 그에 대한 에러가 존재하는 경우에는 305단계로 복귀하여 노이즈 분석을 재수행한다. 그러나 에러가 존재하지 않는 경우에는 종료하게 된다.

본 발명은 신호 무결성 노이즈에 의하여 설계의 실패를 야기할 수 있는 모든 설계 분야에 적용이 가능하다.

이상 설명한 바와 같이, 본 발명은 로직 설계 시 슈미트 트리거 회로를 이용한 노이즈 제거기능을 갖는 조합적 셀과, 순차적 셀들을 구비하여 노이즈 제거가 필요한 셀들과 스와핑을 수행함으로써 신호 무결성 노이즈에 대한 억제를 수행한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 종래기술에 따른 신호 무결성 해소를 위한 로직 설계 절차를 도시한 흐름도,

도 2는 본 발명의 바람직한 실시예에 따른 노이즈 제거를 위한 슈미트 트리거 셀의 형태 및 로직 임계값들을 도시한 도면,

도 3은 본 발명의 바람직한 실시예에 따른 신호 무결성 해소를 위한 로직 설계 절차를 도시한 흐름도,

도 4a 내지 4b는 본 발명의 바람직한 실시예에 따른 셀 스와핑 방식을 도시한 도면.

Claims (4)

1. 표준 셀을 사용한 로직 구성 및 배치 및 배선(P&R)을 수행한 후 신호 무결성 노이즈 여부를 분석하는 단계와,

   상기 분석 결과 미리 설정된 임계값을 초과하는 노이즈가 검출되는 경우, 노이즈 제거 기능이 없는 표준 셀을 다양한 전압 범위(VIH, VIL) 임계값 및 타이밍을 이용하여 노이즈 제거를 수행하는 신규 표준 셀로 대체하는 단계와,

   상기 신규 표준 셀에 대한 정상동작 여부를 로직 에러 혹은 타이밍 에러 여부를 통해 판단하는 단계와,

   상기 판단결과 정상적으로 작동하는 경우, 상기 신호 무결성 노이즈 에 따른 에러 여부를 분석하는 단계와,

   상기 분석 결과 에러가 존재하지 않는다면, 노이즈 제거를 위한 로직 설계를 종료하는 단계

   를 포함하는 반도체 소자의 노이즈 억제 설계 방법.
2. 제 1 항에 있어서,

   상기 노이즈 제거 기능을 구비한 표준 셀은,

   슈미트 트리거 회로를 가지는 셀인 것을 특징으로 하는 반도체 소자의 노이즈 억제 설계 방법.
3. 제 1항에 있어서,

   상기 방법은,

   빅팀 네트(Victim Net)의 조합적 셀을 상기 노이즈 제거 기능을 구비한 조합적 셀로 대체하는 단계와,

   상기 빅팀 네트의 순차적 셀을 상기 노이즈 제거 기능을 구비한 순차적 셀로 대체하는 단계

   를 더 포함하는 것을 특징으로 하는 반도체 소자의 노이즈 억제 설계 방법.
4. 제 3항에 있어서,

   상기 빅팀 네트의 조합적 셀 및 순차적 셀은,

   에그레서 네트(Aggressor Net)로부터 발생된 노이즈에 의해 신호의 왜곡이 발생하는 셀인것을 특징으로 하는 반도체 소자의 노이즈 억제 설계 방법.

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