JP6277697B2 - 設計支援装置、入力ベクタ生成方法、および入力ベクタ生成プログラム - Google Patents

設計支援装置、入力ベクタ生成方法、および入力ベクタ生成プログラム Download PDF

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Description

本発明はノイズの解析をする技術に関する。
半導体テストでは、集積回路の配線間を結合するカップリング容量の影響により生じるクロストークノイズの解析が行なわれている。設計支援装置は、クロストークノイズの解析において、例えば、図１に示すように、クロストークの検出対象である被害配線（ｖｉｃ）に対して影響を与える加害配線（ａｇｇ０、ａｇｇ１）上の信号１１１、１１２のレベルを遷移させる。このとき、設計支援装置は、被害配線上に発生する信号のレベルの変化を、クロストークノイズ１１３として検出する。そして、ユーザは、設計支援装置により検出されたクロストークノイズ１１３の大きさや、クロストークノイズ１１３の伝播の様子を解析することにより、集積回路のノイズ耐性を検証する。ｖｉｃとは、ｖｉｃｔｉｍの略である。ａｇｇとは、ａｇｇｒｅｓｓｏｒの略である。以下の説明では、カップリング容量のことを、容量結合とも言う。また、クロストークノイズのことを、単にノイズとも言う。クロストークノイズを検出し、クロストークノイズ１１３の伝播の様子を解析することを、単にクロストークノイズ解析とも言う。
関連する他の技術として、半導体集積回路のテスト方法では、論理機能を満たすネットリストを入力し、スキャンパステスト構造を作り込み、入力されたネットリストをマスクパタンレイアウトする。また、半導体集積回路のテスト方法では、マスクパタンレイアウトにおけるクロストークの影響が現れやすい危険箇所を抽出する。そして、半導体集積回路のテスト方法では、抽出した危険箇所にクロストークの影響が現れるようなテストパタンをゲートディレイＡＴＰＧで作成するためにテスト回路を付加する。これにより、半導体集積回路のテスト方法では、テスト回路が負荷された回路におけるゲートディレイＡＴＰＧを行って生成されたテストパタンを使って製造テストが行なう技術が知られている。ＡＴＰＧとは、ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｏｒの略である。
また、関連する他の技術として、半導体集積回路は、複数のインバータを奇数段直列に接続したリングオシレータと、リングオシレータの一部の配線ＶＩＣに沿って設けられる第１配線ＡＧＧとを備える。さらに、半導体集積回路は、第１配線ＡＧＧに供給する第１パルスを発生するパルス発生回路と、第１配線ＡＧＧとパルス発生回路の間に接続された第１バッファと、パルス発生回路と第１バッファとの間に接続される第２配線とを備える。そして、第１配線ＡＧＧとリングオシレータＲＯの一部の配線ＶＩＣとの間の距離は、第２配線とリングオシレータＲＯの一部の配線ＶＩＣとの間の距離より短くする技術が知られている。
また、関連する他の技術として、クロストーク検証方法では、半導体集積回路に割り当てられるタイミング制約と遅延計算結果から得られるグリッチ到達タイミングを検出する。クロストーク検証方法では、同期回路素子に対するクロック入力タイミングを検出する。クロストーク検証方法では、同期回路素子のデータ入力端子につながるネットに到達したグリッチのグリッチ情報を取得する。そして、クロストーク検証方法では、グリッチ情報とグリッチ到達タイミングとクロック入力タイミングとを用いて、同期回路素子のデータ入力端子につながるネットに到達したグリッチが誤動作の原因になるか否かを判定する技術が知られている（例えば、特許文献１〜特許文献３）。
特開２００１−３０５１９１号公報 特開２００５−１１６９９４号公報 特開２００７−８６９５０号公報
前述した解析技術では、例えば、クロストークノイズ解析において、クロストークノイズの最悪値を検出するために、複数の加害配線上の信号のレベルを同時に遷移させることを求められることがある。しかし、前述した解析技術の設計支援装置では、解析対象の回路の入力端子と各加害配線とを結ぶパスの遅延時間がそれぞれ異なるため、図２に示すように、複数の加害配線上の信号のレベルを同時に遷移させることができないと言う問題がある。
本発明は、一側面として、複数の加害配線上の信号のレベルを同時に遷移させる技術を提供する。
本明細書で開示する設計支援装置のひとつに、探索部と、算出部と、生成部とを備える設計支援装置がある。探索部は、ノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する、解析回路に入力する入力信号の組合せをバックトレースにより探索する。このとき、探索部が探索する入力信号の組合せは、１つの入力信号のレベルを切替えることで加害配線上の信号のレベルを遷移させる組合せである。算出部は、切替える入力信号を入力する解析回路の入力端子と、加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出する。生成部は、解析回路に含まれる第１加害配線に接続される第１遷移パス、または第２加害配線に接続される第２遷移パスに入力する入力信号のレベルの切替えを、算出された遅延時間の差分だけシフトさせる入力ベクタを生成する。このとき、生成部は、第１加害配線と第２加害配線との信号のレベルの遷移が同時になるように、各入力信号のレベルの切替えをシフトさせる入力ベクタを生成する。
１実施態様によれば、複数の加害配線上の信号のレベルを同時に遷移させることができる。
クロストークノイズの発生を示す図である。 加害配線上の信号のレベルが遷移するタイミングのずれを示す図である。 クロストークノイズの大きさの依存関係を示す図である。 クラスターの入力信号と加害配線の信号状態との関係を示す図である。 縮退故障の検出に用いる入力パターンの生成を示す図である。 設計支援装置の一実施例を示す機能ブロック図である。 ネットリストの一例を示す図である。 部分回路の一例を示す図である。 解析回路の一例を示す図である。 信号のレベルの遷移を考慮した入力ベクタの生成を示す図である。 ノードの０／１変換規則を示す図である。 スタックの開閉の変換規則を示す図である。 ノードのｒｉｓｅ／ｆａｌｌの変換規則を示す図である。 スタックのｒｉｓｅ／ｆａｌｌの変換規則を示す図である。 遷移信号を考慮したバックトレースの条件を示す図である。 信号のレベルを同時に遷移できない加害配線の一例を示す図である。 遷移信号の入力タイミングのシフトを示す図である。 入力ベクタの生成処理を示すフローチャートである。 コンピュータ装置の一実施例を示すブロック図である。
実施形態の設計支援装置について説明する。
［実施形態］
図１〜図５を参照して、クロストークノイズの解析における問題点を説明する。
図３は、クロストークノイズの大きさの依存関係を示す図である。
被害配線で発生するクロストークノイズの大きさは、被害配線や加害配線の抵抗の大きさ、被害配線と加害配線との間の容量結合の大きさ、および被害配線や加害配線に信号を出力する素子のドライバビリティの高さなどに依存する。
ドライバビリティの高さは、例えば、素子が電界効果トランジスタを含むとき、電界効果トランジスタのスイッチング時間、すなわち、立上り時間や立下り時間が短いほど高い。そして、素子が含む電界効果トランジスタのスイッチング時間が速いほど、回路の配線上で信号が急峻に変化するので、容量結合に蓄積されるエネルギーの変化も急峻になり、被害配線で発生するクロストークノイズが大きくなる。すなわち、クロストークノイズの大きさは、電界効果トランジスタのドライバビリティが高いほど大きくなる傾向がある。以下の説明では、電界効果トランジスタのことをＭＯＳトランジスタ（ＭＯＳＦＥＴ）または、単にトランジスタとも言う。ＭＯＳＦＥＴとは、ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒの略である。
そして、被害配線ｖｉｃは、図３に示すように、被害配線ｖｉｃと隣接する加害配線ａｇｇ０、ａｇｇ１との間に発生する容量結合以外にも、前後段の配線Ｌ０、Ｌ１との間に発生する容量結合からの影響を受ける。すなわち、被害配線ｖｉｃで発生するクロストークノイズ１２６の大きさは、被害配線ｖｉｃと、加害配線ａｇｇ０、ａｇｇ１や隣接する配線Ｌ０、Ｌ１との間に発生する容量結合１２１、１２２の大きさに依存する。また、被害配線ｖｉｃに対する容量結合１２１、１２２の影響の大きさは、素子１２３〜素子１２５のドライバビリティの高さに依存する。
したがって、クロストークノイズの解析では、加害配線ａｇｇ０、ａｇｇ１に直接クロストークノイズの解析用の信号を入力すると、加害配線以外の配線からの影響を考慮しないことになるので、クロストークノイズの解析精度が不十分なことがある。
そこで、被害配線ｖｉｃに発生するクロストークノイズの解析精度を向上させるには、被害配線ｖｉｃと容量結合で結合された、複数の配線を含む回路を一つのクラスターとして扱い、クロストークノイズを解析することが考えられる。複数の配線とは、図３において、例えば、加害配線ａｇｇ０、ａｇｇ１や前後段の配線Ｌ０、Ｌ１などである。以下の説明では、クラスターのことを解析回路とも言う。
そして、クロストークノイズ解析の精度を向上させるには、加害配線上の信号のレベルを遷移させるための入力信号を解析回路の入力端子から入力する。これにより、クラスターの入力端子から入力される入力信号は、クラスターに含まれるパスを伝播して加害配線に出力される。そして、設計支援装置は、加害配線に信号が出力されたとき、被害配線に発生する信号の変化を測定することで、パスに含まれる複数の配線や複数の素子の影響を考慮したクロストークノイズを検出することができる。
したがって、設計支援装置は、図４に示すように、解析回路１３０が含む組合せ回路１３１の出力である被害配線ｖｉｃと加害配線ａｇｇ０、ａｇｇ１とに、クロストーク解析用の出力パターンを設定し、設定した出力パターンを満たす入力パターンを求める。出力パターンとは、被害配線と複数の加害配線の出力信号の組合せのことを示す。
そして、設計支援装置は、クロストーク解析をするとき、求めた入力パターンを入力端子１３３に入力し、被害配線ｖｉｃに発生するクロストークノイズを検出する。入力パターンとは、解析回路１３０の入力端子１３３に入力する入力信号の組合せのことである。組合せ回路１３１とは、解析回路１３０の入力端子１３３と、解析配線１３２に接続される端子との間のパスを含む回路である。なお、解析配線１３２と出力端子１３５との間にある素子１３４および後段の配線は、被害配線ｖｉｃの後段から被害配線ｖｉｃに影響を与える可能性があるものである。よって、素子１３４および後段の配線は、クロストークノイズ解析において、素子１３４および後段の配線からの影響を考慮するために接続されている。
ここで、図４において、加害配線ａｇｇ０、ａｇｇ１には、立上り信号Ｒが設定されている。立上り信号Ｒとは、信号のレベルが０から１に遷移することを示す信号状態である。したがって、設計支援装置は、加害配線ａｇｇ０、ａｇｇ１に立上り信号Ｒを設定したとき、加害配線ａｇｇ０、ａｇｇ１の信号のレベルを０にする入力パターン１と、１にする入力パターン２との少なくとも２つの入力パターンを求める。そして、設計支援装置は、入力パターンを、入力パターン１から入力パターン２に切替えて解析回路１３０の入力端子１３３に入力することにより、加害配線ａｇｇ０、ａｇｇ１に立上り信号Ｒを出力させることができる。信号のレベルが０とは、信号がローレベル状態にあることを示す。信号のレベルが１とは、信号がハイレベル状態にあることを示す。
設計支援装置は、クロストークノイズ解析をするとき、入力端子１３３に入力する入力信号を、入力パターン０から入力パターン１に切替えて、加害配線ａｇｇ０、ａｇｇ１の信号のレベルを０から１に遷移させる。また、設計支援装置は、被害配線ｖｉｃを０に固定し、加害配線ａｇｇ０、ａｇｇ１の信号のレベルを０から１に遷移させたときの被害配線ｖｉｃに発生する信号の変化を測定することで、クロストークノイズを検出する。なお、被害配線ｖｉｃの信号のレベルを０に固定した状態で、加害配線ａｇｇ０、ａｇｇ１に立上り信号Ｒを入力し、クロストークノイズを検出するのは、クロストークノイズの影響により被害配線ｖｉｃの信号のレベルが１と混同される可能性を解析するためである。
さらに、図４において、加害配線ａｇｇ０、ａｇｇ１には、立下り信号Ｆが設定されている場合について説明する。立下り信号Ｆとは、信号のレベルが１から０に遷移することを示す。
したがって、設計支援装置は、クロストークノイズ解析をするとき、入力端子１３３に入力する入力信号を、入力パターン１から入力パターン０に切替えて、加害配線ａｇｇ０、ａｇｇ１の信号のレベルを１から０に遷移させる。また、設計支援装置は、被害配線ｖｉｃを１に固定し、加害配線ａｇｇ０、ａｇｇ１の信号のレベルが１から０に遷移させたときの被害配線ｖｉｃに発生する信号の変化を測定することで、クロストークノイズを検出する。なお、被害配線ｖｉｃの信号のレベルを１に固定した状態で、加害配線ａｇｇ０、ａｇｇ１に立下り信号Ｆを入力し、クロストークノイズを検出するのは、クロストークノイズの影響により被害配線ｖｉｃの信号のレベルが０と混同される可能性を解析するためである。以下の説明では、立上り信号Ｒと立下り信号Ｆのことを遷移信号とも言う。
図５は、入力パターン生成を示す図である。
設計支援装置がクロストーク解析用の入力パターンを求めるときには、例えば、図５に示すように、ＡＴＰＧにより縮退故障検出用の入力パターンを求めるときに用いられるバックトレースと同様の手法を用いることが考えられる。縮退故障を検出するための入力パターンを探索するときに用いられるバックトレースとは、縮退故障を生じる素子１４１の出力端子からさかのぼって、素子１４１の出力端子の出力を０または１にするための入力信号を探索する手法である。ＡＴＰＧとは、ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｐａｔｔｅｒｎ ｇｅｎｅｒａｔｏｒの略である。
すなわち、クロストーク解析用の入力パターンを求めるときには、被害配線と加害配線とのそれぞれに接続される素子の出力端子からさかのぼって、各出力端子の出力を設定された値にするために解析回路に入力する入力信号の組合せを探索すると良い。
以上により、設計支援装置は、求められた入力パターンを用いて入力ベクタを生成することにより、解析回路１３０の加害配線ａｇｇ０、ａｇｇ１の信号状態を遷移させて、被害配線ｖｉｃに発生するクロストークノイズの解析をすることができる。
しかし、上述の解析方法では、解析回路がクラスター構造であるとき、解析回路の入力端子と各加害配線とを結ぶパスの遅延時間がそれぞれ異なり、図２に示すように、複数の加害配線上の信号のレベルが同時に遷移しないことがある。このため、設計支援装置は、クロストークノイズの最悪値を検出することができないことがある。そして、ユーザが最悪値ではなないクロストークノイズで解析を行なうことにより、クロストークノイズの影響を過小評価し、集積回路で不具合が発生する可能性を抑制できないことがある。
以下に説明する実施形態の設計支援装置は、クラスター構造の解析回路において、クロストークノイズの最悪値を検出するために、複数の加害配線上の信号のレベルを同時に遷移させる構成を有する。
図６は、設計支援装置の一実施例を示す機能ブロック図である。
図６を参照して、設計支援装置１について説明する。
設計支援装置１は、例えば、制御部１０と、記憶部２０と、入出力部３０とを備える。設計支援装置１は、例えば、後述するコンピュータ装置である。
制御部１０は、取得部１１と、分割部１２と、合成部１３と、探索部１４と、算出部１５と、生成部１６とを含む。記憶部２０は、接続情報２１と、部分情報２２と、合成情報２３と、パス情報２４と、遅延情報２５と、生成情報２６とを含む。入出力部３０は、入力部３１と、出力部３２とを含む。
取得部１１は、入力部３１から入力された集積回路のネットリストを取得し、取得したネットリストを接続情報２１に格納する。このとき、取得部１１は、取得したネットリストをテクノロジマッピングしても良い。テクノロジマッピングとは、例えば、ネットリストを参照して、集積回路に配置される素子に、セルライブラリのセルを割り当てる処理である。また、テクノロジマッピングでは、素子にセルを割り当てるとき、制約条件として、面積、性能、消費電力などを考慮しても良い。以下の説明において、制御部１０の実行する処理は、テクノロジマッピング後のデータが用いられているものとする。また、テクノロジマッピングのことを、単にマッピングとも言う。
ネットリストとは、例えば、図７のネットリスト４０に示すように、集積回路１００上に配置される素子の接続関係を記載したものである。ネットリスト４１は、集積回路１００のＮＡＮＤ４４とＮＯＴ４５との接続関係を示す。また、ネットリスト４２は、ＮＡＮＤ４４に含まれるトランジスタの接続関係を示す。さらに、ネットリスト４３は、ＮＯＴ４５に含まれるトランジスタの接続関係を示す。
分割部１２は、集積回路を部分回路に分割する。部分回路とは、図８に示すように、ソースとドレインとの接続ごとに、集積回路５０を電源およびゲートで区切った部分回路５１〜５４であり、例えば、ＣＣＣのことである。ＣＣＣとは、Ｃｈａｎｎｅｌ Ｃｏｎｎｅｃｔｅｄ Ｃｏｍｐｏｎｅｎｔｓの略である。
合成部１３は、被害配線に対する影響を与える加害配線を含む複数の部分回路と被害配線を含む部分回路とから解析回路を合成する。合成部１３は、例えば、図９に示すように、部分回路６１と部分回路６２とから解析回路６０を合成する。また、合成部１３は、部分回路を２つに限定するものではなく、３以上の部分回路を組合せて解析回路を合成しても良い。なお、合成部１３は、被害配線に影響を与える加害配線を含む部分回路がないとき、被害配線を含む部分回路内の素子や配線からの影響で生じるクロストークノイズを検出するために、被害配線を含む部分回路のみを解析回路として合成しても良い。
そして、合成部１３は、例えば、図９に示すように、解析回路６０の負荷となるトランジスタ６３のソース・ドレインをＶｄｄにクリップする。さらに、合成部１３は、例えば、図９に示すように、解析回路６０の負荷となるトランジスタ６４のソース・ドレインをＶｓｓにクリップする。これにより、設計支援装置１は、クロストークノイズの解析を行なうとき、解析回路の外からの影響を無視して解析をする。したがって、設計支援装置１は、解析回路内の加害配線から被害配線への影響を確定することができる。
また、合成部１３は、被害配線との容量結合の大きさが第１閾値以上の加害配線を含む部分回路を、被害配線を含む部分回路と合成して解析回路を合成しても良い。これにより、設計支援装置１は、被害配線への影響の少ない加害配線に関する計算を省略し、クロストークノイズ解析における処理負担を抑制することができる。
第１閾値には、例えば、被害配線と加害配線との間の容量結合の容量値を設定しても良い。このとき、合成部１３は、被害配線と各加害配線との間の容量結合に対応する複数の容量値から、第１閾値以上の容量値を抽出し、抽出した容量値を持つ加害配線を含む１以上の部分回路を選択しても良い。そして、合成部１３は、選択した１以上の部分回路と、被害配線を含む部分回路とから解析回路を合成しても良い。なお、合成部１３は、集積回路に含まれる被害配線の配線長と、各加害配線の配線長と、被害配線と各加害配線との間の配線間距離とを用いて、各容量結合の容量値を求めても良い。
また、第１閾値には、例えば、加害配線を含む複数の部分回路の中における容量結合の容量値の順位を設定しても良い。このとき、合成部１３は、被害配線と各加害配線との間の容量結合に対応する複数の容量値を大きさ順にソートして、第１閾値以上の順位の容量値を抽出し、抽出した容量値を持つ加害配線を含む１以上の部分回路を選択する。そして、合成部１３は、選択した１以上の部分回路と、被害配線を含む部分回路とから解析回路を合成しても良い。
さらに、第１閾値には、例えば、被害配線と各加害配線との間の容量結合の容量値の全体に対する割合を設定しても良い。このとき、合成部１３は、例えば、被害配線と各加害配線との間の容量結合に対応する複数の容量値を大きい順にソートする。また、合成部１３は、ソートした容量値を大きい順に加算した容量値の合計が、第１閾値以上の容量値となる直前までに加算した１以上の容量値を選択する。そして、合成部１３は、選択した容量値に対応する加害配線を含む１以上の部分回路と、被害配線を含む部分回路とから解析回路を合成しても良い。
合成部１３は、ドライバビリティの高さが第２閾値以上のトランジスタを含む部分回路を、被害配線を含む部分回路と合成しても良い。すなわち、第２閾値は、トランジスタのドライバビリティが大きいほど、加害配線から被害配線へ与える影響が大きくなるので、ドラバビリティが小さいトランジスタに接続された加害配線の影響を無視するために設定される。これにより、設計支援装置１は、被害配線への影響の少ない加害配線に関する計算を省略し、クロストークノイズ解析における処理負担を抑制することができる。
第２閾値には、例えば、ドライバビリティの高さを示す情報として、加害配線を含む部分回路が有するＭＯＳトランジスタのスイッチング時間を設定しても良い。このとき、合成部１３は、テクノロジマッピングにおいて設定した、トランジスタの性能を参照しても良い。
探索部１４は、解析回路に入力する入力パターンについて、バックトレースにより探索する。このとき、探索部１４は、クロストークノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する入力信号のうち、１つの入力信号のレベルを切替えることで、加害配線上の信号のレベルを遷移させる入力パターンを探索する。また、探索部１４は、解析回路に入力する入力信号の中で、切替える入力信号以外の入力信号が固定されるように、入力パターンを探索する。切替える入力信号とは、例えば、立上り信号Ｒおよび立下り信号Ｆのことである。
これにより、設計支援装置１は、例えば、図１０に示すように、立上り信号Ｒが入力された解析回路の入力端子から加害配線ａｇｇ０に至るまでに、どのような経路で伝播したかを特定することができる。また、設計支援装置１は、例えば、図１０に示すように、解析回路に立下り信号Ｆが入力されたときにも同様に、立下り信号Ｆが解析回路の入力端子から加害配線ａｇｇ０に至るまでに、どのような経路で伝播したかを特定することができる。
そして、設計支援装置１は、切替える入力信号を入力する解析回路の入力端子と、加害配線に接続される出力端子とを結ぶ遷移パス上の配線と素子との有する遅延時間を加算することで、遷移パスの遅延時間を算出することができる。
したがって、設計支援装置１は、算出された各遷移パスの遅延時間を用いて、遷移前後の入力パターンの切替えのタイミングをシフトするので、複数の加害配線上の信号のレベルを同時に遷移させることができる。
図１１〜図１４に示す変換規則と、図１５に示す生成条件とを参照して、探索部１４がバックトレースにより被害配線と複数の加害配線に設定された出力パターンを実現する入力パターンを求める方法について説明する。
実施形態で用いるバックトレースとは、例えば、出力側から各論理ゲートの出力に対応する入力について求めていくことにより、被害配線や加害配線に出力する信号の状態を満たす解析回路の入力端子に入力する入力パターンを求める方法である。そして、図１１〜図１４に示す変換規則は、ＡＮＤ・ＯＲの論理式で構成されているため、バックトレースにおいて、例えば、バックトラック探索方式を用いることができる。
このとき、実施形態の設計支援装置１は、加害配線上の信号のレベルを決定する、解析回路に入力する入力信号のうち、１つの入力信号のレベルを切替えることで、加害配線上の信号のレベルを遷移させる入力パターンを探索する。図１１〜図１４に示す変換規則と、図１５に示す生成条件とは、１つの入力信号のレベルを切替えることで、加害配線上の信号のレベルを遷移させる入力パターンを探索するための条件として用いられる。
変換規則と生成条件とは、例えば、あらかじめユーザがパス情報２４に格納しても良い。また、変換規則は、例えば、解析回路に含まれる素子について、それぞれ対応する変換規則を探索部１４が生成しても良い。さらに、生成条件は、例えば、解析回路に含まれる素子について、それぞれ対応する生成条件を探索部１４が生成しても良い。
探索部１４は、加害配線上の信号のレベルが立ち上がるときに発生するクロストークノイズを解析するために用いる、被害配線に０、複数の加害配線に立上り信号Ｒが出力される第１出力パターンを生成する。
さらに、探索部１４は、加害配線上の信号のレベルが立ち下がるときに発生するクロストークノイズを解析するために用いる、被害配線に１、複数の加害配線に立下り信号Ｆが出力される第２出力パターンを生成する。
そして、探索部１４は、第１出力パターンと第２出力パターンを満たす入力パターンをバックトレースにより探索する。
図１１は、ノードの０／１変換規則を示す図である。図１２は、スタックの開閉の変換規則を示す図である。
図１１、図１２を参照して、被害配線に固定の信号を出力するための入力パターンを、探索部１４が探索する方法について説明する。
図１１に示す入力ピン８１を参照し、探索部１４が、入力ピンの出力信号に対応する、入力ピンの入力信号をバックトレースにより求める方法について説明する。
図１１に示す式（１）において、ｚｅｒｏ（ｚ）は、入力ピン８１の出力信号を０にするという意味を示している。また、ｚ＝０は、入力ピン８１に０を入力することを示している。すなわち、式（１）は、入力ピン８１の出力信号を０にするとき、入力ピン８１の入力端子に０を入力すればよいことを示している。
図１１に示す式（２）において、ｏｎｅ（ｚ）は、入力ピン８１の出力信号を１にするという意味を示している。また、ｚ＝１は、入力ピン８１に１を入力することを示している。すなわち、式（２）は、入力ピン８１の出力信号を１にするとき、入力ピン８１の入力端子に１を入力すればよいことを示している。
以上の変換規則にしたがって、探索部１４は、入力ピンの所望の出力信号に対応する入力信号のパターンを求める。なお、式（１）および式（２）の条件は、例えば、図８に示す部分回路５１の入出力関係を求めるときに用いられる。
図１１に示す論理ゲート８２を参照し、探索部１４が、論理ゲート８２の出力信号に対応する、論理ゲート８２の入力信号を求める方法を説明する。なお、以下の説明では、論理ゲートをＮＡＮＤゲートとして説明する。ただし、探索部１４は、他の論理ゲートにつても同様に、入出力信号の関係を用いて出力信号に対応する入力信号のパターンを求めても良い。
図１１に示す式（３）において、ｚｅｒｏ（ｚ）は、論理ゲートの出力信号を０にするという意味を示している。また、ｃｌｏｓｅ（Ｐ０）は、論理ゲート８２に含まれるＰＭＯＳスイッチＰ０をオフ状態にすることを示している。ｃｌｏｓｅ（Ｐ１）は、論理ゲート８２に含まれるＰＭＯＳスイッチＰ１をオフ状態にすることを示している。ｏｐｅｎ（Ｎ０）は、論理ゲート８２に含まれるＮＭＯＳスイッチＮ０をオン状態にすることを示している。すなわち、式（３）は、論理ゲート８２の出力信号を０にするとき、ＰＭＯＳスイッチＰ０、Ｐ１をオフ状態にし、かつＮＭＯＳスイッチＮ０をオン状態にすればよいことを示している。なお、ＰＭＯＳとは、ｐチャネル（ｐｃｈ）ＭＯＳの略である。ＮＭＯＳとは、Ｎチャネル（ｎｃｈ）ＭＯＳの略である。
図１１に示す式（４）において、ｏｎｅ（ｚ）は、論理ゲートの出力信号を１にするという意味を示している。また、ｏｐｅｎ（Ｐ０）は、論理ゲート８２に含まれるＰＭＯＳスイッチＰ０をオン状態にすることを示している。ｏｐｅｎ（Ｐ１）は、論理ゲート８２に含まれるＰＭＯＳスイッチＰ１をオン状態にすることを示している。さらに、ｃｌｏｓｅ（Ｎ０）は、論理ゲート８２に含まれるＮＭＯＳスイッチＮ０をオフ状態にすることを示している。すなわち、式（４）は、論理ゲート８２の出力信号を１にするとき、ＰＭＯＳスイッチＰ０またはＰ１をオン状態にし、かつＮＭＯＳスイッチＮ０をオフ状態にすればよいことを示している。
図１２を参照して、図１１に示すＰＭＯＳスイッチＰ０、Ｐ１と、ＮＭＯＳスイッチＮ０とを、オンオフさせるための論理ゲート８２への入力信号の組合せを説明する。図１２では、図１１に示すＰＭＯＳスイッチＰ０、Ｐ１（ＰＭＯＳスイッチ８３）は、複数のＰＭＯＳトランジスタのソースとドレインとを接続したスタック構造であるものとして説明する。また、ＮＭＯＳスイッチＮ０（ＮＭＯＳスイッチ８４）は、複数のＮＭＯＳトランジスタのソースとドレインとを接続したスタック構造であるものとして説明する。なお、図１２では、ＰＭＯＳスイッチとＮＭＯＳスイッチとのスタック数を３としているが、スタック数を２以上の任意の数にしても良い。また、ＰＭＯＳスイッチ８３と、ＮＭＯＳスイッチ８４とは、スタック構造ではなく、単体のトランジスタで構成されても良い。
そして、論理ゲート８２の入力信号とは、ＮＭＯＳスイッチ８３の入力端子ａ〜入力端子ｃと、ＰＭＯＳスイッチ８４の入力端子ａ〜入力端子ｃとにそれぞれ入力される入力信号のことである。また、ＮＭＯＳスイッチ８３の入力端子ａ〜入力端子ｃと、ＰＭＯＳスイッチ８４の入力端子ａ〜入力端子ｃとの入力端子名が同じなのは、それぞれ共通の入力信号が入力されるためである。そして、ＮＭＯＳスイッチ８３と、ＰＭＯＳスイッチ８４との間で同じ入力端子名の入力端子を持つトランジスタは、ＣＭＯＳ構造を形成している。ＣＭＯＳとは、Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳの略である。
図１２に示す式（５）において、ｏｐｅｎ（Ｐ）は、ＰＭＯＳスイッチ８３をオン状態にするという意味を示している。また、ｚｅｒｏ（ａ）は、ＰＭＯＳスイッチ８３が含むＰＭＯＳトランジスタの入力端子ａ（ゲート端子）に０を入力することを示している。ｚｅｒｏ（ｂ）は、ＰＭＯＳスイッチ８３が含むＰＭＯＳトランジスタの入力端子ｂに０を入力することを示している。ｚｅｒｏ（ｃ）は、ＰＭＯＳスイッチ８３が含むトランジスタの入力端子ｃに０を入力することを示している。すなわち、式（５）は、ＰＭＯＳスイッチ８３をオン状態にするとき、ＰＭＯＳスイッチ８３が含むＰＭＯＳトランジスタの入力端子ａ〜入力端子ｃの全てに０を入力すればよいことを示している。
図１２に示す式（６）において、ｃｌｏｓｅ（Ｐ）は、ＰＭＯＳスイッチ８３をオフ状態にするという意味を示している。また、ｏｎｅ（ａ）は、ＰＭＯＳスイッチ８３が含むトランジスタの入力端子ａに１を入力することを示している。ｏｎｅ（ｂ）は、ＰＭＯＳスイッチ８３が含むＰＭＯＳトランジスタの入力端子ｂに１を入力することを示している。ｏｎｅ（ｃ）は、ＰＭＯＳスイッチ８３が含むＰＭＯＳトランジスタの入力端子ｃに１を入力することを示している。すなわち、式（６）は、ＰＭＯＳスイッチ８３をオフ状態にするとき、ＰＭＯＳスイッチ８３が含むＰＭＯＳトランジスタの入力端子ａ〜入力端子ｃのいずれか一つ以上に１を入力すればよいことを示している。
図１２に示す式（７）において、ｏｐｅｎ（Ｎ）は、ＮＭＯＳスイッチ８４をオン状態にするという意味を示している。また、ｏｎｅ（ａ）は、ＮＭＯＳスイッチ８４が含むＮＭＯＳトランジスタの入力端子ａ（ゲート端子）に１を入力することを示している。ｏｎｅ（ｂ）は、ＮＭＯＳスイッチ８４が含むＮＭＯＳトランジスタの入力端子ｂに１を入力することを示している。ｏｎｅ（ｃ）は、ＮＭＯＳスイッチ８４が含むＮＭＯＳトランジスタの入力端子ｃに１を入力することを示している。すなわち、式（７）は、ＮＭＯＳスイッチ８４をオン状態にするとき、ＮＭＯＳスイッチ８４が含むトランジスタの入力端子ａ〜入力端子ｃの全てに１を入力すればよいことを示している。
図１２に示す式（８）において、ｃｌｏｓｅ（Ｎ）は、ＮＭＯＳスイッチ８４をオフ状態にするという意味を示している。また、ｚｅｒｏ（ａ）は、ＮＭＯＳスイッチ８４が含むＮＭＯＳトランジスタの入力端子ａに０を入力することを示している。ｚｅｒｏ（ｂ）は、ＮＭＯＳスイッチ８４が含むトランジスタの入力端子ｂに０を入力することを示している。ｚｅｒｏ（ｃ）は、ＮＭＯＳスイッチ８４が含むＮＭＯＳトランジスタの入力端子ｃに０を入力することを示している。すなわち、式（８）は、ＮＭＯＳスイッチ８４をオフ状態にするとき、ＮＭＯＳスイッチ８４が含むＮＭＯＳトランジスタの入力端子ａ〜入力端子ｃのいずれか一つ以上に０を入力すればよいことを示している。
以上の変換規則にしたがって、探索部１４は、論理ゲート８２の所望の出力信号に対応する入力信号のパターンをバックトレースにより求める。なお、式（３）〜式（８）の条件は、例えば、図１０に示すＮＡＮＤゲートの入出力関係を求めるときに用いられる。
図１３は、ノードのｒｉｓｅ／ｆａｌｌ変換規則を示す図である。図１４は、スタックのｒｉｓｅ／ｆａｌｌの変換規則を示す図である。
図１３、図１４を参照して、被害配線に遷移信号を出力するための入力パターンを、探索部１４が探索する方法について説明する。
図１３に示す入力ピン９１を参照し、探索部１４が、入力ピンの出力信号に対応する、入力ピンの入力信号をバックトレースにより求める方法を説明する。以下の説明では、立上り信号Ｒのことを単にＲとも言う。また、立下り信号Ｆのことを単にＦとも言う。
図１３に示す式（９）において、ｒｉｓｅ（ｚ）は、入力ピン９１の出力信号をＲにするという意味を示している。また、ｚ＝Ｒは、入力ピン９１にＲを入力することを示している。すなわち、式（９）は、入力ピン９１の出力信号をＲにするとき、入力ピン９１の入力端子にＲを入力すればよいことを示している。
図１３に示す式（１０）において、ｆａｌｌ（ｚ）は、入力ピン９１の出力信号をＦにするという意味を示している。また、ｚ＝Ｆは、入力ピン９１にＦを入力することを示している。すなわち、式（１０）は、入力ピン９１の出力信号をＦにするとき、入力ピン９１の入力端子にＦを入力すればよいことを示している。
以上の変換規則にしたがって、探索部１４は、入力ピンの所望の出力信号に対応する入力信号のパターンをバックトレースにより求める。なお、式（９）および式（１０）の条件は、例えば、図８に示す部分回路５１の入出力関係を求めるときに用いられる。
図１３に示す論理ゲート９２を参照し、探索部１４が、論理ゲート９２の出力信号に対応する、論理ゲート９２の入力信号を求める方法について説明する。なお、以下の説明では、論理ゲートをＮＡＮＤゲートとして説明する。ただし、探索部１４は、他の論理ゲートにつても同様に、入出力信号の関係を用いて出力信号に対応する入力信号のパターンを求めても良い。
図１３に示す式（１１）において、ｒｉｓｅ（ｚ）は、論理ゲートの出力信号をＲにするという意味を示している。
ｒｉｓｅ（Ｐ０）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ０の出力信号を、Ｒの遷移前に０にし、Ｒの遷移後に１にすることを示している。すなわち、ｒｉｓｅ（Ｐ０）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ０を、Ｒの遷移前にオフ状態にし、Ｒの遷移後にオン状態にすることを示している。
ｒｉｓｅ（Ｐ１）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ１の出力信号を、Ｒの遷移前に０にし、Ｒの遷移後に１にすることを示している。すなわち、ｒｉｓｅ（Ｐ０）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ１を、Ｒの遷移前にオフ状態にし、Ｒの遷移後にオン状態にすることを示している。
また、ｃｌｏｓｅ（Ｐ０）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ０をオフ状態にすることを示している。ｃｌｏｓｅ（Ｐ１）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ１をオフ状態にすることを示している。さらに、ｃｌｏｓｅ（Ｎ０）は、論理ゲート９２に含まれるＮＭＯＳスイッチＮ０をオフ状態にすることを示している。
すなわち、式（１１）は、論理ゲート９２の出力信号をＲにするとき、Ｒの遷移前において、ＰＭＯＳスイッチＰ０、Ｐ１をオフ状態にすればよいことを示している。そして、式（１１）は、論理ゲート９２の出力信号をＲにするとき、Ｒの遷移後において、ＰＭＯＳスイッチＰ０をオン状態にし、かつＮＭＯＳスイッチＮ０をオフ状態にすればよいことを示している。
図１３に示す式（１２）において、ｆａｌｌ（ｚ）は、論理ゲートの出力信号をＦにするという意味を示している。
ｆａｌｌ（Ｎ０）は、論理ゲート９２に含まれるＮＭＯＳスイッチＮ０の出力信号を、Ｆの遷移前に１にし、Ｆの遷移後に０にすることを示している。すなわち、ｆａｌｌ（Ｎ０）は、論理ゲート９２に含まれるＮＭＯＳスイッチＮ０を、Ｎの遷移前にオフ状態にし、Ｆの遷移後にオン状態にすることを示している。
また、ｃｌｏｓｅ（Ｐ０）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ０をオフ状態にすることを示している。ｃｌｏｓｅ（Ｐ１）は、論理ゲート９２に含まれるＰＭＯＳスイッチＰ１をオフ状態にすることを示している。
よって、式（１２）は、Ｆの遷移後において、ＮＭＯＳスイッチＮ０をオン状態にし、かつＰＭＯＳスイッチＰ０、Ｐ１をオフ状態にすればよいことを示している。
図１４を参照して、図１３に示すＰＭＯＳスイッチＰ０、Ｐ１と、ＮＭＯＳスイッチＮ０との出力信号をＲ、Ｆにするための論理ゲート９２への入力信号の組合せを説明する。図１４では、図１３に示すＰＭＯＳスイッチＰ０、Ｐ１（ＰＭＯＳスイッチ９３）は、複数のＰＭＯＳトランジスタのソースとドレインとを接続したスタック構造であるものとして説明する。また、ＮＭＯＳスイッチＮ０（ＮＭＯＳスイッチ９４）は、複数のＮＭＯＳトランジスタのソースとドレインとを接続したスタック構造であるものとして説明する。なお、図１４では、ＰＭＯＳスイッチとＮＭＯＳスイッチとのスタック数を３としているが、スタック数を２以上の任意の数にしても良い。また、ＰＭＯＳスイッチ９３と、ＮＭＯＳスイッチ９４とは、スタック構造ではなく、単体のトランジスタで構成されても良い。
そして、論理ゲート９２の入力信号とは、ＮＭＯＳスイッチ９３の入力端子ａ〜入力端子ｃと、ＰＭＯＳスイッチ９４の入力端子ａ〜入力端子ｃとにそれぞれ入力される入力信号のことである。また、ＮＭＯＳスイッチ９３の入力端子ａ〜入力端子ｃと、ＰＭＯＳスイッチ９４の入力端子ａ〜入力端子ｃとの入力端子名が同じなのは、それぞれ共通の入力信号が入力されるためである。そして、ＮＭＯＳスイッチ９３と、ＰＭＯＳスイッチ９４との間で同じ入力端子名の入力端子を持つトランジスタは、ＣＭＯＳ構造を形成している。
図１４に示す式（１３）において、ｒｉｓｅ（Ｐ）は、ＰＭＯＳスイッチ９３の出力信号ｚをＲにすることを示している。また、ｆａｌｌ（ａ）〜ｆａｌｌ（ｃ）はそれぞれ、ＰＭＯＳスイッチ９３が含むＰＭＯＳトランジスタの入力端子ａ〜入力端子ｃにＦを入力することを示している。ｚｅｒｏ（ａ）〜ｚｅｒｏ（ｃ）はそれぞれ、ＰＭＯＳスイッチ９３が含むＰＭＯＳトランジスタの入力端子ａ〜入力端子ｃに０を入力することを示している。すなわち、式（１３）は、ＰＭＯＳスイッチ９３の出力信号をＲにするとき、Ｒの遷移前に、ＰＭＯＳスイッチ９３の入力端子ａ〜入力端子ｃのいずれか一つに１を入力し、他の入力端子に０を入力すればよいことを示している。また、式（１３）は、ＰＭＯＳスイッチ９３の出力信号をＲにするとき、Ｒの遷移後に、ＰＭＯＳスイッチ９３の入力端子ａ〜入力端子ｃの全てに０を入力すればよいことを示している。
図１４に示す式（１４）において、ｆａｌｌ（Ｐ）は、ＮＭＯＳスイッチ９４の出力信号ｚをＦにすることを示している。また、ｒｉｓｅ（ａ）〜ｒｉｓｅ（ｃ）はそれぞれ、ＮＭＯＳスイッチ９４が含むＮＭＯＳトランジスタの入力端子ａ〜入力端子ｃにＲを入力することを示している。ｏｎｅ（ａ）〜ｏｎｅ（ｃ）はそれぞれ、ＮＭＯＳスイッチ９４が含むＮＭＯＳトランジスタの入力端子ａ〜入力端子ｃに１を入力することを示している。すなわち、式（１４）は、ＮＭＯＳスイッチ９４の出力信号をＦにするとき、Ｆの遷移前に、ＮＭＯＳスイッチ９３の入力端子ａ〜入力端子ｃのいずれか一つに０を入力し、他の入力端子に１を入力すればよいことを示している。また、式（１４）は、ＰＭＯＳスイッチ９３の出力信号をＦにするとき、Ｆの遷移後に、ＰＭＯＳスイッチ９３の入力端子ａ〜入力端子ｃの全てに１を入力すればよいことを示している。
以上の変換規則にしたがって、探索部１４は、論理ゲート９２の所望の出力信号に対応する入力信号のパターンをバックトレースにより求める。なお、式（１１）〜式（１４）の条件は、例えば、図１０に示すＮＡＮＤゲートの入出力関係を求めるときに用いられる。
ここで、探索部１４が、遷移パスを求める処理について説明する。
探索部１４は、出力端子が加害配線に接続される論理ゲートの１つの入力信号のレベルを切替えることにより、出力信号のレベルが遷移するように、解析回路に含まれる論理ゲートに入力される入力信号の組合せを設定する。
探索部１４は、さらに、切替える入力信号を入力する論理ゲートの端子に接続される論理ゲートについて、１つの入力信号のレベルを切替えることにより、出力信号のレベルが遷移するように、入力信号の組合せを設定する。
探索部１４は、さらに、切替える入力信号を入力する端子以外の論理ゲートの端子に接続される論理ゲートについて、出力信号のレベルが固定となるように入力信号の組合せを設定する。
このとき、探索部１４は、図１１〜図１４を用いて説明した変換規則を用いて、図１５に示す条件にしたがい、実施形態における論理ゲートに入力される入力信号の組合せを設定する。
図１３〜図１５を参照して、探索部１４が論理ゲート９２に入力される入力信号の組合せを求める処理について説明する。図１５の条件２０１〜２０３は、遷移信号を考慮したバックトレースにおいて、設定しても良い入力信号の組合せの条件を示している。また、以下の説明では、一例として、論理ゲート９２の出力信号を立上り信号Ｒであるものとする。また、入力端子ａ〜入力端子ｃは、それぞれ図１４に示すＰＭＯＳスイッチ９３とＮＭＯＳスイッチ９４との入力端子ａ〜入力端子ｃであるものとする。ただし、探索部１４は、他の遷移信号と他の論理ゲートとの組合せにつても同様に、対応する条件を設定し、出力信号に対応する入力信号のパターンを求めても良い。
条件２０１について説明する。
図１５の式（１５）において、Ｐは、例えば、図１３の式（１１）のｒｉｓｅ（Ｐ０）を示す。また、図１５の式（１５）において、Ｑは、例えば、図１３の式（１１）の遷移前のｃｌｏｓｅ（Ｐ１）または遷移後のｃｌｏｓｅ（Ｎ０）を示す。
そして、ａ＝ｘは、例えば、図１４に示す入力端子ａに論理ゲート９２の出力信号である立上り信号Ｒと逆の立下り信号Ｆを入力すると言う条件を示す。ａ＝ｘは、さらに、入力端子ａ以外の入力端子に入力する信号は固定すると言う条件を示しても良い。すなわち、図１４に示す入力端子ｂと入力端子ｃには、論理ゲート９２の出力信号の遷移前後で同じ信号を入力するという条件としても良い。
よって、式（１５）は、例えば、論理ゲート９２の出力信号の遷移前において、論理ゲート９２のＰＭＯＳスイッチＰ０∩ＰＭＯＳスイッチＰ１の入力端子ａに１を入力することを示している。さらに、式（１５）は、ＰＭＯＳスイッチＰ０∩ＰＭＯＳスイッチＰ１の入力端子ａに１を入力することと、ＰＭＯＳスイッチＰ０の入力端子ａに１を入力し、かつＰＭＯＳスイッチＰ１の入力端子ａに１を入力することとが等価であることを示している。条件２０１にしたがうことにより、探索部１４は、論理ゲート９２の出力信号を０にする論理ゲート９２の入力信号の組合せの中から、ＰＭＯＳスイッチＰ０とＰＭＯＳスイッチＰ１の入力端子ａに１を入力する入力信号の組合せを探索する。なお、ＰＭＯＳスイッチＰ０とＰＭＯＳスイッチＰ１との入力端子ａは、共通端子であるものとする。
また、式（１５）は、例えば、論理ゲート９２の出力信号の遷移後において、論理ゲート９２のＰＭＯＳスイッチＰ０∩ＮＭＯＳスイッチＮ０の入力端子ａに０を入力することを示している。さらに、式（１５）は、ＰＭＯＳスイッチＰ０∩ＮＭＯＳスイッチＮ０の入力端子ａに０を入力することと、ＰＭＯＳスイッチＰ０の入力端子ａに０を入力し、かつＮＭＯＳスイッチＮ０の入力端子ａに０を入力することとが等価であることを示している。条件２０１にしたがうことにより、探索部１４は、論理ゲート９２の出力信号を１にする論理ゲート９２の入力信号の組合せの中から、ＰＭＯＳスイッチＰ０とＮＭＯＳスイッチＮ０の入力端子ａに０を入力する入力信号の組合せを探索する。
図１５の式（１６）のＰは、例えば、図１３の式（１１）において、ｒｉｓｅ（Ｐ０）∩（ｃｌｏｓｅ（Ｐ１）＠ｉｎｐｕｔ＝遷移前）を示している。また、図１５の式（１６）のＱは、例えば、図１３の式（１１）において、ｒｉｓｅ（Ｐ１）∩（ｃｌｏｓｅ（Ｐ０）＠ｉｎｐｕｔ＝遷移前）を示している。すなわち、図１５の式（１６）は、変換規則がｏｒで示されるとき、どちらか一つの変換規則を満たせばよいことを示している。
条件２０２、２０３について説明する。
条件２０２の式（１７）は、入力端子ａに０を入力する入力信号の組合せを探索するとき、入力端子ａに入力する入力信号に０を設定しても良いことを示している。条件２０２の式（１８）は、入力端子ａに０を入力する入力信号の組合せを探索するとき、入力端子ａに入力する入力信号に１を設定してはいけないことを示している。
条件２０２の式（１９）は、入力端子ａに０を入力する入力信号の組合せを探索するとき、入力端子ｂに入力する入力信号に０を設定しても良いことを示している。条件２０２の式（２０）は、入力端子ａに０を入力する入力信号の組合せを探索するとき、入力端子ｂに入力する入力信号に１を設定しても良いことを示している。
条件２０２の式（２１）は、入力端子ａに０を入力する入力信号の組合せを探索するとき、入力端子ｃに入力する入力信号に０を設定しても良いことを示している。条件２０２の式（２２）は、入力端子ａに０を入力する入力信号の組合せを探索するとき、入力端子ｃに入力する入力信号に１を設定しても良いことを示している。
条件２０３の式（２３）は、入力端子ａに１を入力する入力信号の組合せを探索するとき、入力端子ａに入力する入力信号に０を設定してはいけないことを示している。条件２０２の式（２４）は、入力端子ａに１を入力する入力信号の組合せを探索するとき、入力端子ａに入力する入力信号に１を設定しても良いことを示している。
条件２０２の式（２５）は、入力端子ａに１を入力する入力信号の組合せを探索するとき、入力端子ｂに入力する入力信号に０を設定しても良いことを示している。条件２０２の式（２６）は、入力端子ａに１を入力する入力信号の組合せを探索するとき、入力端子ｂに入力する入力信号に１を設定しても良いことを示している。
条件２０２の式（２７）は、入力端子ａに１を入力する入力信号の組合せを探索するとき、入力端子ｃに入力する入力信号に０を設定しても良いことを示している。条件２０２の式（２８）は、入力端子ａに１を入力する入力信号の組合せを探索するとき、入力端子ｃに入力する入力信号に１を設定しても良いことを示している。
論理ゲート９２の出力信号がＲ（遷移前は０）のとき、遷移前において入力端子ａには、例えば、反対の論理値である１を入力する。したがって、条件２０３は、論理ゲート９２の出力信号Ｒの遷移前に対応する入力信号の組合せを探索するときの条件となる。論理ゲート９２の出力信号がＲ（遷移後は１）のとき、遷移後において入力端子ａには、例えば、反対の論理値である０を入力する。したがって、条件２０２は、論理ゲート９２の出力信号Ｒの遷移後に対応する入力信号の組合せを探索するときの条件となる。
論理ゲート９２の出力信号がＦ（遷移前は１）のとき、遷移前において入力端子ａには、例えば、反対の論理値である０を入力する。したがって、条件２０２は、論理ゲート９２の出力信号Ｆの遷移前に対応する入力信号の組合せを探索するときの条件となる。論理ゲート９２の出力信号がＦ（遷移後は０）のとき、遷移後において入力端子ａには、例えば、反対の論理値である１を入力する。したがって、条件２０３は、論理ゲート９２の出力信号Ｆの遷移後に対応する入力信号の組合せを探索するときの条件となる。
以上の条件２０１〜２０３にしたがって、探索部１４は、論理ゲート９２の所望の出力信号に対応する入力信号のパターンをバックトレースにより求める。
探索部１４は、例えば、図４に示すように、解析回路１３０に２本の加害配線ａｇｇ０、ａｇｇ１があるとき、加害配線ａｇｇ０と加害配線ａｇｇ１とのそれぞれに、遷移前後の信号のレベルについて、同じレベルを設定する。そして、探索部１４は、加害配線ａｇｇ０と加害配線ａｇｇ１とのそれぞれが同じ信号のレベルを満たすように、解析回路に入力する入力パターンをバックトレースにより探索しても良い。これにより、探索部１４は、クロストークノイズの解析を行なうとき、加害配線ａｇｇ０と加害配線ａｇｇ１との信号のレベルを、同じレベルに遷移させるための入力パターンを求めることができる。
探索部１４は、例えば、図１６に示すように、加害配線ａｇｇ０と加害配線ａｇｇ１とが、同じ信号のレベルを同時に満たす入力信号の組合せがないとき、被害配線ｖｉｃへの影響が大きい加害配線の信号のレベルを優先する。そして、探索部１４は、図１６に示すように、φ（Ｃ０）＜φ(Ｃ１)であるとき、優先した加害配線ａｇｇ１の信号のレベルを満たすように、解析回路の入力信号の組合せをバックトレースにより探索しても良い。
φ（Ｃ０）とφ(Ｃ１)とは、それぞれ加害配線ａｇｇ０と加害配線ａｇｇ１とが被害配線ｖｉｃに影響を与える度合いを示す評価関数φである。評価関数φは、例えば、加害配線と被害配線との間の容量結合の大きさに比例して、大きくなるように設定しても良い。また、評価関数は、例えば、加害配線に信号を出力する素子のドライバビリティの高さに比例して、大きくなるように設定しても良い。なお、加害配線と被害配線との間の容量結合の大きさは、加害配線の配線長と、被害配線の配線長と、加害配線と被害配線との配線間距離から求めても良い。
加害配線ａｇｇ０と加害配線ａｇｇ１とは、例えば、図１６において、ＮＯＴ７１を介して直列に接続されているので、同じ信号のレベルを同時に満たすことができない。また、図４に示すように、加害配線ａｇｇ０と加害配線ａｇｇ１とが並列であるときにも、組合せ回路１３１内で加害配線ａｇｇ０と加害配線ａｇｇ１とのパスが部分的に同じパスを通る場合には、同じ信号のレベルを同時に満たすことができないことがある。この場合にも、探索部１４は、被害配線ｖｉｃへの影響が大きい加害配線の信号のレベルを優先して、解析回路の入力信号の組合せをバックトレースにより探索しても良い。
図６を参照して説明する。
算出部１５は、切替える入力信号を入力する解析回路の入力端子と、加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出する。このとき、算出部１５は、マッピングにおいて割り当てたセルを参照し、遷移パスに含まれる各論理に起因する遅延時間と、各配線に起因する遅延時間とを加算することにより、遷移パスの遅延時間を算出しても良い。
生成部１６は、解析回路に含まれる第１遷移パス、第２遷移パスに入力する入力信号のレベルの切替えを、加害配線ａｇｇ０と加害配線ａｇｇ１との信号のレベルの遷移が同時になるように、各遷移パスの遅延時間の差分だけシフトさせる入力ベクタを生成する。加害配線ａｇｇ０と加害配線ａｇｇ１とは、例えば、解析回路に含まれる加害配線のことである。第１遷移パスとは、例えば、加害配線ａｇｇ０に接続される遷移パスのことである。第２遷移パスとは、例えば、加害配線ａｇｇ１に接続される遷移パスのことである。入力ベクタとは、設計支援装置１が回路に入力する信号の入力パターンと、入力パターンを入力するタイミングを示す情報である。設計支援装置１は、入力ベクタの情報にしたがい、各入力パターンの信号を指定されたタイミングで回路に入力する。
生成部１６は、例えば、図４に示すように、加害配線ａｇｇ０と加害配線ａｇｇ１とが解析回路に含まれるとき、図１７に示すように、第１遷移パスの遅延時間ｄｅｌａｙ０と、第２遷移パスの遅延時間ｄｅｌａｙ１との差分Ｄを求める。そして、生成部１６は、差分Ｄだけ、第１遷移パスに入力する信号のレベルの切替えより、第２遷移パスに入力する信号のレベルの切替えを差分Ｄだけ遅らせる入力ベクタを生成しても良い。
生成部１６は、例えば、解析回路１３０に含まれる複数の加害配線に接続される遷移パスの遅延時間の中で、最長の遅延時間と他の遅延時間との差分を求める。そして、生成部１６は、例えば、最長の遅延時間を持つパスに入力する入力信号のレベルの切替えより、他の遅延時間を持つパスに入力する入力信号のレベルの切替えを、差分だけ遅らせる入力ベクタを生成しても良い。
接続情報２１には、例えば、入力部３１から入力された集積回路のネットリストを格納する。また、接続情報２１は、例えば、集積回路のネットリストを用いてマッピングした集積回路のデータを格納する。
部分情報２２には、例えば、分割部１２で分割された部分回路の接続情報が格納される。部分回路の接続情報は、例えば、部分回路のネットリストと、部分回路のネットリストとを用いてマッピングした部分回路のデータでも良い。
合成情報２３には、例えば、合成部１３で合成された解析回路の接続情報が格納される。解析回路の接続情報は、例えば、解析回路のネットリストと、解析回路のネットリストをマッピングした解析回路のデータでも良い。
パス情報２４には、例えば、図１１〜図１４に示す変換規則と、図１５に示す生成条件と、探索部１４で探索された遷移パスの情報が格納される。遷移パスの情報とは、例えば、遷移パスに含まれる配線と論理ゲートとの接続関係を示す情報でも良い。
遅延情報２５には、例えば、算出部１５で算出された各遷移パスの持つ遅延時間が格納される。
生成情報２６には、例えば、探索部１４の探索により求められた入力パターンと、生成部１６で生成された入力ベクタとが格納される。
入力部３１は、例えば、集積回路のネットリストの入力を受け付ける。
出力部３２は、例えば、生成部１６で生成した入力ベクタを各種装置に出力する。
図１８は、入力ベクタの生成処理を示すフローチャートである。
図１８を参照して、図６に示す設計支援装置１が解析回路に含まれる複数の加害配線上の信号のレベルを同時に遷移させる入力ベクタを生成する処理を説明する。以下の説明では、入力部３１にネットリスト４０が入力されたものとして説明する。
取得部１１は、入力部３１から入力されたネットリスト４０をテクノロジマッピングする（Ｓ１０１）。
分割部１２は、取得部１１でマッピングされた集積回路のデータを参照し、集積回路１００を電源とゲートとで区切って、ソースとドレインの接続ごとに分割した部分回路のデータを生成する（Ｓ１０２）。
合成部１３は、分割部１２で分割された部分回路のデータを参照し、被害配線を含む部分回路と被害配線に対する影響を与える加害配線を含む複数の部分回路とを合成した解析回路のデータを生成する（Ｓ１０３）。
探索部１４は、合成部１３で合成された解析回路のデータを参照し、解析回路に含まれる被害配線と複数の加害配線のそれぞれに、出力信号の状態を設定する（Ｓ１０４）。探索部１４は、例えば、被害配線の信号のレベルを０に設定したとき、複数の加害配線の信号に立上り信号Ｒを設定する。また、探索部１４は、例えば、被害配線の信号のレベルを１に設定したとき、複数の加害配線の信号に立下り信号Ｆを設定する。
探索部１４は、設定した出力信号の状態を満たす入力パターンをバックトレースにより探索する（Ｓ１０５）。このとき、探索部１４は、加害配線上の信号のレベルを、解析回路に入力する１つの入力信号を切替えるだけで遷移させるための２つの入力パターンの組を探索する。探索部１４は、設定した出力信号の状態を満たす入力パターンの組が複数あるとき、所定の数（１以上）の入力パターンまで探索し、探索を終了しても良い。これにより、設計支援装置１は、入力パターンを探索する処理の負担を抑制することができる。なお、探索部１４が設定した出力信号の状態を満たす入力パターンを複数求めたとき、Ｓ１０８において、生成部１６は、それぞれの入力パターンを用いて、クロストークノイズ解析用の入力ベクタを生成しても良い。これにより、設計支援装置１は、複数の遷移パスを伝播した信号によるクロストークノイズの影響を検出し、クロストークノイズの解析の精度を向上することができる。
探索部１４は、加害配線上の信号のレベルを遷移するために切替える、入力信号を入力する解析回路の入力端子と、加害配線に接続される出力端子とを結ぶパスを遷移パスとして求める（Ｓ１０６）。
算出部１５は、探索部１４により求められた各加害配線に接続される遷移パスの遅延時間を算出する（Ｓ１０７）。
生成部１６は、算出部１５で算出された複数の遅延時間を用いて、複数の加害配線上の信号のレベルの遷移が同時になるように、複数の遷移パスの入力端子に入力する入力信号のタイミングをシフトさせた入力ベクタを生成する（Ｓ１０８）。
図１９は、コンピュータ装置の一実施例を示すブロック図である。
図１９を参照して、設計支援装置１の構成について説明する。
図１９において、コンピュータ装置３００は、制御回路３０１と、記憶装置３０２と、読書装置３０３と、記録媒体３０４と、通信インターフェイス３０５（通信Ｉ／Ｆ）と、入出力インターフェイス３０６（入出力Ｉ／Ｆ）と、表示装置３０７と、ネットワーク３０８とを備えている。また、各構成要素は、バス３０９により接続されている。
制御回路３０１は、コンピュータ装置３００全体の制御をする。そして、制御回路３０１は、例えば、ＣＰＵ、マルチコアＣＰＵ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）およびＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などである。制御回路３０１は、例えば、図６において、制御部１０として機能する。なお、記憶部２０に含まれる接続情報２１と、部分情報２２と、合成情報２３と、バス情報２４と、遅延情報２５と、生成情報２６とは、例えば、ＣＰＵ、ＦＰＧＡ、およびＰＬＤのキャッシュに記憶されても良い。
記憶装置３０２は、各種データを記憶する。そして、記憶装置３０２は、例えば、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）およびＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリや、ＨＤ（Ｈａｒｄ Ｄｉｓｋ）などで構成される。記憶装置３０２は、例えば、図６において、記憶部２０として機能する。そして、記憶装置３０２は、例えば、図６に示す、接続情報２１と、部分情報２２と、合成情報２３と、バス情報２４と、遅延情報２５と、生成情報２６とを記憶しても良い。
また、ＲＯＭは、ブートプログラムなどのプログラムを記憶している。ＲＡＭは、制御回路３０１のワークエリアとして使用される。ＨＤは、ＯＳ、アプリケーションプログラム、ファームウェアなどのプログラム、および各種データを記憶している。
記憶装置３０２は、例えば、制御回路３０１を、制御部１０として機能させる入力ベクタ生成プログラムを記憶する。
データの転送処理をするとき、設計支援装置１は、記憶装置３０２に記憶された入力ベクタ生成プログラムをＲＡＭに読み出す。そして、ＲＡＭに読み出された入力ベクタ生成プログラムを制御回路３０１で実行することで、設計支援装置１は、入力ベクタの生成処を実行する。
なお、入力ベクタ生成プログラムは、制御回路３０１が通信インターフェイス３０５を介してアクセス可能であれば、ネットワーク３０８上のサーバが有する記憶装置に記憶されていても良い。
読書装置３０３は、制御回路３０１に制御され、着脱可能な記録媒体３０４のデータのリード／ライトを行なう。そして、読書装置３０３は、例えば、ＦＤＤ（Ｆｌｏｐｐｙ Ｄｉｓｋ Ｄｒｉｖｅ）、ＣＤＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｄｒｉｖｅ）、ＤＶＤＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ Ｄｒｉｖｅ）、ＢＤＤ（Ｂｌｕ−ｒａｙ（登録商標） Ｄｉｓｋ Ｄｒｉｖｅ）およびＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などである。
記録媒体３０４は、各種データを保存する。記録媒体３０４は、例えば、入力ベクタ生成プログラムを記憶する。さらに、記録媒体３０４は、図６に示す、接続情報２１と、部分情報２２と、合成情報２３と、バス情報２４と、遅延情報２５と、生成情報２６とを記憶しても良い。
そして、記録媒体３０４は、読書装置３０３を介してバス３０９に接続され、制御回路３０１が読書装置３０３を制御することにより、データのリード／ライトが行なわれる。また、記録媒体３０４は、例えば、ＦＤ（Ｆｌｏｐｐｙ Ｄｉｓｋ）、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、ＢＤ（Ｂｌｕ−ｒａｙ（登録商標） Ｄｉｓｋ）、およびフラッシュメモリなどである。
通信インターフェイス３０５は、ネットワーク３０８を介してコンピュータ装置３００と他の装置とを通信可能に接続する。
入出力インターフェイス３０６は、例えば、キーボード、マウス、およびタッチパネルなどと接続され、接続された装置から各種情報を示す信号が入力されると、バス３０９を介して入力された信号を制御回路３０１に出力する。また、入出力インターフェイス３０６は、制御回路３０１から出力された各種情報を示す信号がバス３０９を介して入力されると、接続された各種装置にその信号を出力する。入出力インターフェイス３０６は、例えば、図６において、入出力部３０として機能する。
表示装置３０７は、例えば、入出力インターフェイス３０６に接続され、各種情報を表示する。
ネットワーク３０８は、例えば、ＬＡＮ、無線通信、またはインターネットなどであり、コンピュータ装置３００と他の装置を通信接続する。
以上のように、実施形態の設計支援装置１は、解析回路に含まれる加害配線上の信号のレベルを、解析回路に入力する１つの信号のレベルを切替えることで遷移させる入力パターンを探索する。また、設計支援装置１は、切替える入力信号を入力する解析回路の入力端子と加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出する。そして、設計支援装置１は、算出された各遷移パスの遅延時間を用いて、遷移前後の入力パターンの切替えのタイミングを、複数の加害配線上の信号のレベルが同時に遷移するようにシフトする。これにより、設計支援装置１は、クロストークノイズの解析において、複数の加害配線の信号のレベルを同時に遷移させることができる。
また、実施形態の設計支援装置１は、複数の加害配線上の信号のレベルを同時に遷移させることにより、複数の加害配線上の信号の変化を被害配線から見て相対的に急峻にする。これにより、設計支援装置１は、複数の加害配線から被害配線への影響を大きくし、クロストークノイズの最悪値を精度よく検出することができる。
さらに、設計支援装置１は、検出したクロストークノイズの最悪値を設計段階にフィードバックすることにより、製造段階で集積回路に不具合が発生する可能性を、設計段階で抑制する精度を向上することができる。
なお、本実施形態は、以上に述べた実施形態に限定されるものではなく、本実施形態の要旨を逸脱しない範囲内で種々の構成または実施形態を取ることができる。
以上記載した各実施例を含む実施形態に関し、さらに以下の付記を開示する。なお、本発明は、以下の付記に限定されるものではない。
（付記１）
ノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する入力信号のうち、１つの入力信号のレベルを切替えることで前記加害配線上の信号のレベルを遷移させる、解析回路に入力する入力信号の組合せをバックトレースにより探索する探索部（１４）と、
前記切替える入力信号を入力する解析回路の入力端子と、前記加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出する算出部（１５）と、
前記解析回路に含まれる第１加害配線に接続される第１遷移パス、または第２加害配線に接続される第２遷移パスに入力する入力信号のレベルの切替えを、前記第１加害配線と第２加害配線との信号のレベルの遷移が同時になるように、算出された遅延時間の差分だけシフトさせる入力ベクタを生成する生成部（１６）と、
を備えることを特徴とする設計支援装置（図６）。
（付記２）
前記探索部（１４）は、
前記第１加害配線と第２加害配線とのそれぞれに、前記遷移前後の信号のレベルについて、同じレベルを設定し、前記第１加害配線と第２加害配線とのそれぞれが前記同じ信号のレベルを満たすように、前記解析回路に入力する入力信号の組合せをバックトレースにより探索する
ことを特徴とする付記１に記載の設計支援装置（図６）。
（付記３）
回路を電源およびゲートで区切られた部分回路に分割する分割部（１２）と、
前記被害配線を含む部分回路と前記被害配線に対して影響を与える加害配線を含む複数の部分回路とから解析回路を合成する合成部（１３）と、
を備えることを特徴とする付記１または２に記載の設計支援装置（図６）。
（付記４）
前記探索部（１４）は、
前記第１加害配線と前記第２加害配線とが、前記同じ信号のレベルを同時に満たす入力信号の組合せがないとき、被害配線への影響が大きい加害配線の信号のレベルを優先して前記解析回路の入力信号の組合せをバックトレースにより探索する
ことを特徴とする付記１〜３のいずれか一つに記載の設計支援装置（図６）。
（付記５）
前記合成部（１３）は、
前記被害配線との容量結合の大きさが第１閾値以上の加害配線を含む部分回路を、前記被害配線を含む部分回路と合成する
ことを特徴とする付記３に記載の設計支援装置（図６）。
（付記６）
前記合成部（１３）は、
ドライバビリティの高さが第２閾値以上のトランジスタを含む部分回路を、前記被害配線を含む部分回路と合成する
ことを特徴とする付記３または５に記載の設計支援装置（図６）。
（付記７）
前記探索部（１４）は、
前記解析回路に入力する入力信号の中で、前記切替える入力信号以外の入力信号が固定されるように、入力信号の組合せを探索する
ことを特徴とする付記１〜６のいずれか一つに記載の設計支援装置（図６）。
（付記８）
前記探索部（１４）は、
前記遷移パスをバックトレースにより探索するとき、１つの入力信号のレベルを切替えることにより、出力信号のレベルが遷移するように、前記解析回路に含まれる論理ゲートに入力される入力信号の組合せを設定する
ことを特徴とする付記１〜７のいずれか一つに記載の設計支援装置（図６）。
（付記９）
前記探索部（１４）は、さらに、
前記切替える入力信号を入力する論理ゲートの端子に接続される論理ゲートについて、１つの入力信号のレベルを切替えることにより、出力信号のレベルが遷移するように、入力信号の組合せを設定する
ことを特徴とする付記８に記載の設計支援装置（図６）。
（付記１０）
前記探索部（１４）は、さらに、
前記切替える入力信号を入力する端子以外の論理ゲートの端子に接続される論理ゲートについて、出力信号のレベルが固定となるように入力信号の組合せを設定する
ことを特徴とする付記８または９に記載の設計支援装置（図６）。
（付記１１）
コンピュータにより実行される入力ベクタ生成方法であって、
前記コンピュータは、
ノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する入力信号のうち、１つの入力信号のレベルを切替えることで前記加害配線上の信号のレベルを遷移させる、解析回路に入力する入力信号の組合せをバックトレースにより探索し（Ｓ１０５）、
前記切替える入力信号を入力する解析回路の入力端子と、前記加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出し（Ｓ１０６、Ｓ１０７）、
前記解析回路に含まれる第１加害配線に接続される第１遷移パス、または第２加害配線に接続される第２遷移パスに入力する入力信号のレベルの切替えを、前記第１加害配線と第２加害配線との信号のレベルの遷移が同時になるように、算出された遅延時間の差分だけシフトさせる入力ベクタを生成する（Ｓ１０８）
ことを実行する入力ベクタ生成方法（図１８）。
（付記１２）
ノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する入力信号のうち、１つの入力信号のレベルを切替えることで前記加害配線上の信号のレベルを遷移させる、解析回路に入力する入力信号の組合せをバックトレースにより探索し（Ｓ１０５）、
前記切替える入力信号を入力する解析回路の入力端子と、前記加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出し（Ｓ１０６、Ｓ１０７）、
前記解析回路に含まれる第１加害配線に接続される第１遷移パス、または第２加害配線に接続される第２遷移パスに入力する入力信号のレベルの切替えを、前記第１加害配線と第２加害配線との信号のレベルの遷移が同時になるように、算出された遅延時間の差分だけシフトさせる入力ベクタを生成する（Ｓ１０８）
処理をコンピュータに実行させることを特徴とする入力ベクタ生成プログラム（図１８）。
１ 設計支援装置
１０ 制御部
１１ 取得部
１２ 分割部
１３ 合成部
１４ 探索部
１５ 算出部
１６ 生成部
２０ 記憶部
２１ 接続情報
２２ 部分情報
２３ 合成情報
２４ バス情報
２４ パス情報
２５ 遅延情報
２６ 生成情報
３０ 入出力部
３１ 入力部
３２ 出力部
３００ コンピュータ装置
３０１ 制御回路
３０２ 記憶装置
３０３ 読書装置
３０４ 記録媒体
３０５ 通信インターフェイス
３０６ 入出力インターフェイス
３０７ 表示装置
３０８ ネットワーク
３０９ バス

Claims (7)

  1. ノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する入力信号のうち、１つの入力信号のレベルを切替えることで前記加害配線上の信号のレベルを遷移させる、解析回路に入力する入力信号の組合せをバックトレースにより探索する探索部と、
    前記切替える入力信号を入力する解析回路の入力端子と、前記加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出する算出部と、
    前記解析回路に含まれる第１加害配線に接続される第１遷移パス、または第２加害配線に接続される第２遷移パスに入力する入力信号のレベルの切替えを、前記第１加害配線と第２加害配線との信号のレベルの遷移が同時になるように、算出された遅延時間の差分だけシフトさせる入力ベクタを生成する生成部と、
    を備えることを特徴とする設計支援装置。
  2. 前記探索部は、
    前記第１加害配線と第２加害配線とのそれぞれに、前記遷移前後の信号のレベルについて、同じレベルを設定し、前記第１加害配線と第２加害配線とのそれぞれが前記同じ信号のレベルを満たすように、前記解析回路に入力する入力信号の組合せをバックトレースにより探索する
    ことを特徴とする請求項１に記載の設計支援装置。
  3. 回路を電源およびゲートで区切られた部分回路に分割する分割部と、
    前記被害配線を含む部分回路と前記被害配線に対して影響を与える加害配線を含む複数の部分回路とを用いて解析回路を合成する合成部と、
    を備えることを特徴とする請求項１または２に記載の設計支援装置。
  4. 前記探索部は、
    前記第１加害配線と前記第２加害配線とが、前記同じ信号のレベルを同時に満たす入力信号の組合せがないとき、被害配線への影響が大きい加害配線の信号のレベルを優先して前記解析回路の入力信号の組合せをバックトレースにより探索する
    ことを特徴とする請求項２に記載の設計支援装置。
  5. 前記探索部は、
    前記解析回路に入力する入力信号の中で、前記切替える入力信号以外の入力信号が固定されるように、入力信号の組合せを探索する
    ことを特徴とする請求項１〜４のいずれか一つに記載の設計支援装置。
  6. コンピュータにより実行される入力ベクタ生成方法であって、
    前記コンピュータは、
    ノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する入力信号のうち、１つの入力信号のレベルを切替えることで前記加害配線上の信号のレベルを遷移させる、解析回路に入力する入力信号の組合せをバックトレースにより探索し、
    前記切替える入力信号を入力する解析回路の入力端子と、前記加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出し、
    前記解析回路に含まれる第１加害配線に接続される第１遷移パス、または第２加害配線に接続される第２遷移パスに入力する入力信号のレベルの切替えを、前記第１加害配線と第２加害配線との信号のレベルの遷移が同時になるように、算出された遅延時間の差分だけシフトさせる入力ベクタを生成する
    ことを実行する入力ベクタ生成方法。
  7. ノイズの解析対象である被害配線に影響を与える加害配線上の信号のレベルを決定する入力信号のうち、１つの入力信号のレベルを切替えることで前記加害配線上の信号のレベルを遷移させる、解析回路に入力する入力信号の組合せをバックトレースにより探索し、
    前記切替える入力信号を入力する解析回路の入力端子と、前記加害配線に接続される出力端子とを結ぶ遷移パスの遅延時間を算出し、
    前記解析回路に含まれる第１加害配線に接続される第１遷移パス、または第２加害配線に接続される第２遷移パスに入力する入力信号のレベルの切替えを、前記第１加害配線と第２加害配線との信号のレベルの遷移が同時になるように、算出された遅延時間の差分だけシフトさせる入力ベクタを生成する
    処理をコンピュータに実行させることを特徴とする入力ベクタ生成プログラム。
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