JP4904850B2 - インピーダンス調整回路とそのエラー処理方法、及び半導体集積回路 - Google Patents

Description

本発明はインピーダンス調整回路とそのエラー処理方法、及び半導体集積回路に関し、特に、回路の出力インピーダンスが自動調整されるインピーダンス調整回路とインピーダンス調整回路で調整エラーが発生した場合のエラー処理方法、及び前記インピーダンス調整回路を含む半導体集積回路に関する。

半導体集積回路において、出力バッファの出力インピーダンスが伝送路のインピーダンスと整合しないと、信号の反射が生じることが知られている。

伝送線路のインピーダンスは通常固定であるため、出力バッファのインピーダンスを変化させることで信号の反射を抑えることができる。

この様なインピーダンス調整回路を含む情報処理装置の例を図６を参照し説明する。ＬＳＩ８００に含むインピーダンス調整回路では、通常のシステム立ち上げ時、伝送線路のインピーダンスに整合する様に設定された外部基準抵抗１０に接続されたレプリカバッファ４０の出力電位と定電位回路２０の出力電位とを電圧比較回路３０で比較する。

そして、その比較結果に応じカウントアップ／ダウン信号を調整カウンタ５０に入力することにより、調整カウンタ５０がカウントアップ／ダウン動作し、調整カウンタ出力信号によりレプリカバッファ４０内の並列形態で接続された複数のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、レプリカバッファ４０の出力インピーダンスが外部基準抵抗１０のインピーダンスと整合したときに調整カウンタ５０の値が収束する。

このときの調整カウンタ５０の値を選択回路６０及びプリバッファ７０経由でメインバッファ８０に設定することにより、前記レプリカバッファ４０と同様に並列形態で接続された複数のＭＯＳＦＥＴで構成されるメインバッファ８０内のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされる。

これによりメインバッファ８０の出力インピーダンスは外部基準抵抗１０のインピーダンスと整合し、メインロジック９０からの論理信号を転送するメインバッファ８０の出力インピーダンスは伝送線路のインピーダンスと整合する。

ここで、図６に示す情報処理装置では、診断プロセッサ２００からパスや中継回路を通じて調整カウンタ５０のリード、ライトを行える様にしている。これにより装置の障害時に調整系によるかが特定できる。

また、システム評価等での試験的なインピーダンス調整ができ、情報処理装置の立ち上げ時の初期診断に調整カウンタの自動調整値を読み取り規定の範囲かどうかを確認でき、また範囲外であれば、規定範囲の所定の値を設定する等で伝送障害の間欠障害等を事前に防止できる（特許文献１参照。）。

特開２００４-０３０３３８号公報（第１ページ、第９ページ）

しかしながら、従来の一般的なインピーダンス調整回路においては、この回路を含む装置に対し、診断プロセッサとそれとのインタフェース手段を備えているとは限らないので、この場合次の様な課題がある。

外部基準抵抗、定電位回路、レプリカバッファ等の調整系の故障により、調整カウンタの値が正常値の範囲に収束しない場合があり、通常はこの様な場合、部品故障とみなし、保守部品と交換すればよいが、保守部品不足等により、直ちに部品交換できない場合、故障停止時間が長くなる。

本発明の目的は外部基準抵抗、定電位回路、レプリカバッファ等の調整系の故障により、調整カウンタの値が正常値の範囲に収束しない場合、エラー報告を行い、自ＬＳＩ内に保存していた有効な調整値を自動で調整カウンタに書き込むことで、暫定的な継続運転を可能にする自立的な手段を提供することにある。

本発明の他の目的は調整カウンタの値が正常値の範囲に収束した場合は調整完了報告を行い、外部基準抵抗、定電位回路、レプリカバッファ等の故障により、正常値の範囲に収束しない場合は調整不良報告を行い、同様のインピーダンス調整回路を持つ他のＬＳＩの調整値を調整カウンタに書き込む（複写する）ことで、暫定的な継続運転を可能にする手段を提供することにある。

本発明の第１のインピーダンス調整回路は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路であって、前記調整カウンタの有効調整値を記憶する手段と、起動に応答して所定のタイミングを発生するタイマー回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内にあるかどうかを判定する回路と、規定の範囲外であれば、前記記憶手段から読み出した有効調整値を調整カウンタに書き込む回路を具備する。

本発明の第２のインピーダンス調整回路は、前記第１のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲外であればその旨を順序回路に保持しこの出力で調整カウンタの前記値の増減を抑止する回路を具備する。

本発明の第３のインピーダンス調整回路は、前記第１、または第２のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲内にあれば、前記記憶された有効調整値を、そのときの調整カウンタ値に更新する回路を具備する。

本発明の第４のインピーダンス調整回路は、前記第１、または第２のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲外であれば、調整エラーとして報知する回路を含む。

本発明の第１のインピーダンス調整回路のエラー処理方法は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路のエラー処理方法であって、起動されると所定時間後のタイミングで、前記調整カウンタ値が規定の範囲内にあるかどうかを判定する手順と、調整カウンタ値が規定の範囲外であれば、調整カウンタの前記値の増減を抑止すると共に、有効調整値を記憶した記憶手段から読み出した該調整値を調整カウンタに書き込む手順とを有する。

本発明の第２のインピーダンス調整回路のエラー処理方法は、前記第１のインピーダンス調整回路のエラー処理方法であって、前記タイミングで、調整カウンタ値が規定の範囲内にあれば、そのカウンタ値を前記記憶手段に記憶する手順を有する。

本発明の第３のインピーダンス調整回路のエラー処理方法は、前記第１のインピーダンス調整回路のエラー処理方法であって、前記タイミングで、調整カウンタ値が規定の範囲外であれば、調整エラーとして報知する手順を有する。

本発明の第５のインピーダンス調整回路は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路であって、起動に応答して所定のタイミングを発生するタイマー回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内にあるかどうかを判定する回路と、規定の範囲内になければ、同様のインピーダンス調整回路を持つ他の集積回路が出力している調整カウンタ値を自調整カウンタに複写する回路を具備する。

本発明の第６のインピーダンス調整回路は、前記第５のインピーダンス調整回路であって、前記タイミングである旨を順序回路に保持しこの出力で調整カウンタの前記値の増減を抑止する回路を具備する。

本発明の第７のインピーダンス調整回路は、前記第６のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲内にあれば調整完了報告を行う回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内になければ調整エラーを報知する回路と、前記カウンタ値を複写した他の集積回路の調整完了報告を受けると複写完了報告を行う回路を具備する。

本発明の第８のインピーダンス調整回路は、前記第６のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲内にあれば調整完了報告を行う回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内になければ前記他の集積回路からの調整完了報告を条件とし前記の他の集積回路の調整カウンタ値を自調整カウンタへ複写する回路を具備する。

本発明の第９のインピーダンス調整回路は、前記第８のインピーダンス調整回路であって、前記タイミングで、調整カウンタ値が規定の範囲内になければ調整エラーを報知する回路と、前記自調整カウンタへの複写が行なえた場合には複写完了報告を行う回路を具備する。

本発明の第１の半導体集積回路は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にした半導体集積回路であって、起動に応答して所定のタイミングを発生するタイマー回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内にあるかどうかを判定する回路と、規定の範囲内になければ、入力端子から調整カウンタ値を内部の調整カウンタに複写する回路を具備する。

本発明の第２の半導体集積回路は、前記第１の半導体集積回路であって、前記タイミングにおいて前記調整カウンタ値の増減を禁止し、調整カウンタ値が規定の範囲内にあれば調整完了を出力端子に出力する回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内になければ、他の集積回路からの調整完了を受ける端子の信号がアクティブであれば、前記の入力端子からの調整カウンタ値を内部の調整カウンタへ複写する回路を具備する。

本発明の第４のインピーダンス調整回路のエラー処理方法は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路のエラー処理方法であって、起動された所定時間後のタイミングで、調整カウンタの前記値の増減を禁止し、前記調整カウンタ値が規定の範囲内にあるかどうかを判定する手順と、調整カウンタ値が規定の範囲内になければ同様のインピーダンス調整回路を持つ他の集積回路の調整カウンタ値を自調整カウンタに複写する手順とを有する。

本発明の第５のインピーダンス調整回路のエラー処理方法は、前記第４のインピーダンス調整回路のエラー処理方法であって、前記タイミングで調整カウンタ値が規定の範囲内にあれば調整完了報告を行う手順と、前記タイミングで調整カウンタ値が規定の範囲内になければ調整エラーを報知する手順と、前記カウンタ値を複写した他の集積回路の調整完了報告を受けると複写完了報告を行う手順とを有する。

本発明の第６のインピーダンス調整回路のエラー処理方法は、前記第４のインピーダンス調整回路のエラー処理方法であって、前記タイミングで調整カウンタ値が規定の範囲内にあれば調整完了報告を行う手順と、前記タイミングで調整カウンタ値が規定の範囲内になければ前記他の集積回路の調整完了報告を確認し前記の他の集積回路の調整カウンタ値を自調整カウンタへ複写する手順を有する。

本発明の第７のインピーダンス調整回路のエラー処理方法は、前記第６のインピーダンス調整回路のエラー処理方法であって、前記タイミングで、調整カウンタ値が規定の範囲内になければ調整エラーを報知する手順と、前記自調整カウンタへの複写が行なえた場合には複写完了報告を行う手順を有する。

本発明においては、以下に記載するような効果を奏する。外部基準抵抗１、定電位回路２、レプリカバッファ４等の調整系の故障により、調整カウンタの値が正常値の範囲に収束しない場合、エラー報告を行い、有効な調整値を自動的に調整カウンタに書き込むことで、暫定的な継続運転を自立的に可能にする。

次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。図１は、本発明の第１実施形態のインピーダンス調整回路の全体構成を示すブロック図であり、図２は、図１のインピーダンス調整回路の基本機能部分の詳細構成を示すブロック図で、図３は、本発明の第１実施形態のインピーダンス調整回路の調整エラー処理に係わる部分の詳細構成を示すブロック図である。

図２を参照し、本発明のインピーダンス調整回路の基本機能部分について説明する。基本機能部分は、並列形態で接続された複数のＭＯＳＦＥＴ８１〜８４を含み構成されるメインバッファ８と、各ＭＯＳＦＥＴのＯＮ／ＯＦＦを制御するプリバッファ７と、論理信号５４を、調整カウンタ５の値に応じて選択的にプリバッファ７の各ビットに入力するための選択回路６を具備する。

基本機能部分は、また、メインバッファ８と同じ構成をしたレプリカバッファ４と、その値に応じレプリカバッファ４の各ＭＯＳＦＥＴのＯＮ／ＯＦＦと選択回路６の各ゲートのＯＮ／ＯＦＦを制御する調整カウンタ５と、レプリカバッファ４の出力に接続され伝送線路のインピーダンスに整合する様に設定された外部基準抵抗１と、レプリカバッファ４の出力電位５８と定電位回路２の出力電位５１とを比較しその結果に応じカウントアップ／ダウン信号５２を調整カウンタ５に供給する電圧比較回路３も具備する。

電圧比較結果の大／小に応じたカウントアップ／ダウン信号５２により、調整カウンタ５が動作し、カウンタ出力が読み出しデータ５３として出力され、カウンタ出力によりレプリカバッファ４の各ＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、レプリカバッファ４の出力インピーダンスが外部基準抵抗１のインピーダンスと整合したときに調整カウンタ５の値が収束する。

このときの調整カウンタ５の値を選択回路６及びプリバッファ７経由でメインバッファ８に設定される。これにより、並列形態で接続された複数のＭＯＳＦＥＴで構成されるメインバッファ８内のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、メインバッファ８の出力インピーダンスは外部基準抵抗１のインピーダンスと整合し、メインロジック９からの論理信号５４の出力インピーダンスは伝送線路のインピーダンスと整合する。

図２を参照し、例えば、調整カウンタ５の初期値が”００１０”の場合、レプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴのうちの”０”に対応するＭＯＳＦＥＴはＯＦＦ状態となり、ＯＦＦ状態のＭＯＳＦＥＴは無限大抵抗となり電流は流れない。

また、レプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴのうちの”１”に対応するＭＯＳＦＥＴはＯＮ状態となり、ＯＮ状態のＭＯＳＦＥＴは抵抗となり電流が流れ、レプリカバッファ４の出力電位５８は電圧比較回路３によって定電位回路２の出力電位５１と比較され、その比較信号であるカウントアップ／ダウン信号５２を調整カウンタ５に入力することにより、調整カウンタ５がカウントアップ／ダウン動作し、その結果として調整カウンタ出力信号５３が出力され、これによりレプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、レプリカバッファ４の出力インピーダンスが外部基準抵抗１のインピーダンスと整合したときに調整カウンタ５の値が収束する。

このときの調整カウンタ５の値を選択回路６及びプリバッファ７経由でメインバッファ８に設定することにより、前記レプリカバッファ４同様に並列形態で接続された複数のＭＯＳＦＥＴで構成されるメインバッファ８内のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、メインバッファ８の出力インピーダンスは外部基準抵抗１のインピーダンスと整合し、メインロジック９（図１参照）からの論理信号５４の出力インピーダンスは伝送線路のインピーダンスと整合する。

次に図１や図３を参照し、本発明の第１実施形態のインピーダンス調整回路の調整エラー処理に係わる部分を説明する。

図１に示す様に、調整エラー処理に係わる部分は、調整カウンタ５の値が規定値の範囲内にあるかどうかを判定する調整値判定回路１１と予め設定された時間をカウント計測するタイマー回路１２とエラーを報告する調整エラー報告回路１５と有効調整値を記憶する調整値記憶回路１３と調整エラー時に調整値を調整カウンタ５に書き込む調整値書込回路１４とで構成される。

図３を参照し、例えば、タイマー回路１２のタイマー１２１の初期値が”０００”の場合、”１１１”となるまでカウントアップされ、”１１１”となった時点で、比較回路１２３の出力がＯＮし、立ち上がり検出回路１２４で所定の幅のパルスにされタイマー回路１２からの出力信号７２は所定の間アクティブとなる。

また、調整値判定回路１１は調整カウンタ５（図２参照）の出力信号である読み出しデータ信号５３と調整値判定回路１１内の調整範囲記憶手段１１１の値（上限値と下限値）とを比較回路１１２で比較し、調整カウンタ５（図２参照）の値が規定値の範囲内にあるかどうかを判定し、タイマー回路１２からの出力信号７２がアクティブとなるタイミングで、規定値の範囲内であった場合はゲート１１４の出力信号７３はアクティブとなり、規定値の範囲外であった場合はゲート１１３の出力信号７５の方がアクティブとなる。

ここで、調整値記憶回路１３内の調整値記憶手段には調整カウンタ５（図２参照）の出力信号である読み出しデータ信号５３が入力され、調整値判定回路１１の出力信号７３がアクティブのとき、調整値記憶回路１３内の調整値記憶手段には調整カウンタ５（図２参照）の有効調整値が書き込まれる。

また、タイマー回路１２からの出力信号７２がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路１１内のＦ／Ｆ（フリップフロップ）１１５は“１”となり、これによりカウントアップ／ダウン抑止信号７４はアクティブとなり、調整カウンタ５（図２参照）のカウントアップ／ダウン動作は抑止される。

また、タイマー回路１２からの出力信号７２がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路１１の出力信号７５がアクティブとなり、調整エラー報告回路１５内のＦ／Ｆ１５１は“１”となり、調整エラー報告信号７９がアクティブとなる。

また、調整値判定回路１１の出力信号７５がアクティブになると、これにより調整値書込回路１４内のＦ／Ｆ１４２は“１”となり、調整値書込回路１４の出力である書き込み指示信号７７はアクティブになる。

また、調整値書込回路１４内の調整値設定レジスタ１４１に保持される有効調整値は調整値書込回路１４の出力信号である書き込みデータ信号７８となり、調整値書込回路１４の出力である書き込み指示信号７７がアクティブとなるタイミングで、調整カウンタ５（図２参照）に書き込まれる。

次に、本発明の第１実施形態の動作について図面を参照して説明する。図２において、例えば、調整カウンタ５の初期値が”００１０”の場合、レプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴのうちの”０”に対応するＭＯＳＦＥＴはＯＦＦ状態となり、ＯＦＦ状態のＭＯＳＦＥＴは無限大抵抗となり電流は流れない。

また、レプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴのうちの”１”に対応するＭＯＳＦＥＴはＯＮ状態となり、ＯＮ状態のＭＯＳＦＥＴは抵抗となり電流が流れ、レプリカバッファ４の出力電位５８ は電圧比較回路３によって定電位回路２の出力電位５１と比較される。

その比較結果信号であるカウントアップ／ダウン信号５２を調整カウンタ５に入力することにより、調整カウンタ５がカウントアップ／ダウン動作する。

即ち、出力電位５８が出力電位５１より高ければカウントアップが指示され、低ければカウントダウンが指示され、調整カウンタ５がカウントアップ／ダウン動作する。

その結果として調整カウンタ出力信号５３が出力され、これによりレプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、レプリカバッファ４の出力インピーダンスが外部基準抵抗１のインピーダンスと整合したときに調整カウンタ５の値が収束する。

このときの調整カウンタ５の値を選択回路６及びプリバッファ７経由でメインバッファ８に設定することにより、前記レプリカバッファ４同様に並列形態で接続された複数のＭＯＳＦＥＴで構成されるメインバッファ８内のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、メインバッファ８の出力インピーダンスは外部基準抵抗１のインピーダンスと整合し、メインロジック９（図１参照）からの論理信号５４を転送するメインバッファ８の出力インピーダンスは伝送線路のインピーダンスと整合する。

図３において、ＣＡＲＤ１００の動作電源が投入される（起動される）と、パワーオンリセット信号がアクティブになり、タイマー１２１が初期値”０００”にリセットされる。リセット信号がインアクティブになると、タイマー１２１はカウントアップされ、”１１１”となった時点で、タイマー回路１２からの出力信号７２はアクティブになる。

また、調整値判定回路１１は調整カウンタ５（図２参照）の出力信号である読み出しデータ信号５３と調整値判定回路１１内の調整範囲記憶手段の値（上限値と下限値）とを比較しており、比較結果が、出力信号７２がアクティブとなるタイミングで参照され、調整カウンタ５（図２参照）の値が規定値の範囲内にあるかどうかを判定する（ステップ１）。

タイマー回路１２からの出力信号７２がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路１１の出力信号７５がアクティブとなり調整値判定回路１１内のＦ／Ｆ１１５は“１”となり、これによりカウントアップ／ダウン抑止信号７４はアクティブとなり、調整カウンタ５（図２参照）のカウントアップ／ダウン動作は抑止される（ステップ２）。

調整値判定回路１１の出力信号７５がアクティブになると、これにより調整値書込回路１４内のＦ／Ｆ１４２は“１”となり、調整値書込回路１４の出力である書き込み指示信号７７は立ち上がり検出回路１４３によりパルス化されアクティブになる。

調整値書込回路１４内の調整値設定レジスタ１４１には、出力信号７２がアクティブになることで調整値記憶回路１３から読み出した有効調整値を保持しており、これが書き込みデータ信号７８となり、調整値書込回路１４の出力である書き込み指示信号７７がアクティブとなるタイミングで、調整カウンタ５（図２参照）に書き込まれる（ステップ３）。

調整カウンタ５は、カウントアップ／ダウン動作が抑止されているので、以降、上記書き込まれた値に保持される。

また、調整値判定回路１１の出力信号７５がアクティブになると、調整エラー報告回路１５内のＦ／Ｆ１５１は“１”となり、調整エラーを報告する信号７９がアクティブとなる。

この信号はＣＡＲＤ１００内のプロセッサＬＳＩに通知される。或いはＣＡＲＤ１００内のエラー表示ＬＥＤを点灯させる（ステップ４）。

次に、タイマー回路１２からの出力信号７２がアクティブとなるタイミングで、規定値の範囲内であった場合は、調整値判定回路１１の出力信号７３がアクティブとなり、出力信号７５はインアクティブのままである。

調整値記憶回路１３内の有効調整値記憶手段１３１には調整カウンタ５（図２参照）の出力信号である読み出しデータ信号５３が入力され、調整値判定回路１１の出力信号７３がアクティブのとき、調整値記憶回路１３内の有効調整値記憶手段１３１にはこの時の調整カウンタ５（図２参照）の有効調整値が書き込まれる（ステップ５）。

尚、調整値記憶回路１３は、パワーオフ状態でも記憶値が保持される必要があり、好適にはフラッシュメモリ等の不揮発性メモリブロックで実現する。

従って、出力信号７２を基にして不揮発性メモリブロックのセレクト信号（ＣＳ）や有効調整値調整記憶ワード（有効調整値記憶手段）のアドレスを作成し、出力信号７３を基にして書込指示（ＷＥ）信号や、読み出しデータ信号（調整カウンタ出力信号）５３をメモリデータラインに入力するドライバの有効化信号を作成する。

また、ＬＳＩ８０内に不揮発性メモリブロックを設けない場合には、調整値記憶回路１３の部分は、ＣＡＲＤ１００に搭載の不揮発性メモリＩＣで実現してもよい。

次に、本発明の第２実施形態について図面を参照して詳細に説明する。図４は、本発明の第２実施形態のインピーダンス調整回路の全体構成を示すブロック図であり、図５は、図４のインピーダンス調整回路の調整エラー処理（調整エラーの検出と対処処理）に係わる部分の詳細構成を示すブロック図である。

図４を参照し、第２実施形態のインピーダンス調整回路は、前記と同様の基本機能部分に加えて、調整カウンタ５の値が規定値の範囲内にあるかどうかを判定する調整値判定回路１１と予め設定された時間をカウントダウン計測するタイマー回路１２と調整不良を報告する調整エラー報告回路１５と調整完了を報告する調整完了報告回路１６と調整不良の場合、互いに他のＬＳＩの調整値を調整カウンタに複写する調整値複写回路１８と複写完了を報告する複写完了報告回路１７を含むＬＳＩ８０Ａと、これと同様のＬＳＩ８０Ｂとで構成される。

ここで、例えば３２ビットの論理信号を転送するとすれば、ＬＳＩ８０Ａと８０Ｂの各ＬＳＩの選択回路６、プリバッファ７、メインバッファ８を１６ビットとし、ＬＳＩ当たり１６ビットの転送を行うようにする。また、外部基準抵抗１Ｂは、ＬＳＩ８０Ｂ用の外部基準抵抗であり、外部基準抵抗１Ａと同様である。

図５に示す様に、第２実施形態のインピーダンス調整回路の調整エラー処理部分は、調整カウンタ５の値が規定値の範囲内にあるかどうかを判定する調整値判定回路１１と予め設定された時間をカウントダウン計測するタイマー回路１２と調整不良を報告する調整エラー報告回路１５と調整完了を報告する調整完了報告回路１６と調整不良の場合、調整値複写回路１８の調整値を調整カウンタに複写する調整値複写回路１８と複写完了を報告する複写完了報告回路１７で構成される。

次に、本発明の第２実施形態の動作について図面を参照し説明する。先ず図４を参照し基本機能部分の動作を説明する。前記第１実施形態と同様に、伝送線路のインピーダンスに整合する様に設定された外部基準抵抗１に接続されたレプリカバッファ４の出力電位５８と定電位回路２の出力電位５１とを電圧比較回路３で比較し、その比較信号であるカウントアップ／ダウン信号５２を調整カウンタ５に入力することにより、調整カウンタ５がカウントアップ／ダウン動作する。

その結果としての調整カウンタ出力信号５３が出力され、これによりレプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、レプリカバッファ４の出力インピーダンスが外部基準抵抗１Ａのインピーダンスと整合したときに調整カウンタ５の値が収束する。

このときの調整カウンタ５の値を選択回路６及びプリバッファ７経由でメインバッファ８に設定することにより、前記レプリカバッファ４と同様に並列形態で接続された複数のＭＯＳＦＥＴで構成されるメインバッファ８内のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、メインバッファ８の出力インピーダンスは外部基準抵抗１Ａのインピーダンスと整合し、メインロジック９からの論理信号５４の出力インピーダンスは伝送線路のインピーダンスと整合する。

次に、図５を参照し、エラー処理に係わる部分の動作を説明する。パワーオンリセットによりタイマー回路１２が初期値”０００”にリセットされ、カウントアップされ、”１１１”となる。

このタイミングは、通常、上記収束するのに充分なタイミングであり、”１１１”となった時点で、タイマー回路１２からの出力信号７２は有効となり、このタイミングで調整値判定回路１１内のＦ／Ｆは“１”となり、これによりカウントアップ／ダウン抑止信号７４はアクティブとなり、調整カウンタ５（図２参照）のカウントアップ／ダウン動作は抑止される。

また、調整値判定回路１１は調整カウンタ５の出力信号である読み出しデータ信号５３と調整値判定回路１１内の調整範囲記憶手段の値とを比較し、調整カウンタ５の値が規定値の範囲内にあるかどうかを判定し、タイマー回路１２からの出力信号７２が有効となるタイミングで、規定値の範囲内であった場合は調整値判定回路１１の出力信号７３は有効となり、調整完了報告回路１６内のＦ／Ｆは“１”となり、正常に調整完了した旨を報告する調整完了報告信号８５Ａがアクティブとなる。

また、タイマー回路１２からの出力信号７２がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路１１の出力信号７５もアクティブとなり、調整エラー報告回路１５内のＦ／Ｆは“１”となり、調整不良を報告する信号７９がアクティブとなる。

ここで、自ＬＳＩの調整エラー報告信号７９がアクティブであり、且つ、他のＬＳＩ８０Ｂからの調整完了報告信号８５Ｂがアクティブの場合に、調整値複写回路１８内のＦ／Ｆは“１”となり、調整値複写回路１８の出力である書き込み指示信号７７は有効になる。

また、調整値複写回路１８内の調整値設定レジスタに保持される有効調整値は、他のＬＳＩ８０Ｂからの読み出しデータ５３Ｂとなり、調整値複写回路１８の出力である書き込み指示信号７７が有効となるタイミングで、調整カウンタ５に書き込まれる。

その後、調整値複写回路１８の出力である書き込み指示信号７７がアクティブとなり、複写完了報告回路１７内のＦ／Ｆは“１”となり、有効な調整値の複写が完了した旨を報告する複写完了報告信号８６Ａがアクティブとなる。

各ＬＳＩの調整エラー報告信号と複写完了報告はＣＡＲＤ１００内のプロセッサＬＳＩに通知される。また調整エラー報告信号はＣＡＲＤ１００内のエラー表示ＬＥＤを点灯させる。

プロセッサＬＳＩは調整エラー報告をうけたＬＳＩから、複写完了報告を受けると、有効な調整値が調整カウンタ５に複写出来たものと解釈する。

本実施形態の他の実施例では、調整エラー報告回路のＦ／Ｆがセットされると、無条件に他のＬＳＩ（ＬＳＩ８０Ｂ）からの読み出しデータ５３Ｂを、調整値設定レジスタ１８１を介して（或いは直接）、調整カウンタ５に複写する（書き込む）。

そして、他のＬＳＩ（ＬＳＩ８０Ｂ）からの調整完了報告信号８５Ｂがアクティブになると、複写完了報告回路１７内のＦ／Ｆをセットし、複写完了報告信号８６ＡをプロセッサＬＳＩに送出する。

この様にして、第２実施形態では、同様のＬＳＩを複数使う場合に、各ＬＳＩで調整カウンタの値が正常値の範囲に収束した場合は調整完了報告を行い、正常値の範囲に収束しない場合は調整エラー報告（調整不良報告）を行い、互いに他のＬＳＩの調整値を調整カウンタに書き込むことで、不揮発性の記憶部や記憶素子を設けることなく、暫定的な継続運転を可能にする。

本発明の第１実施形態のインピーダンス調整回路の全体構成を示すブロック図。 本発明のインピーダンス調整回路の基本機能部分の詳細構成を示すブロック図。 本発明の第１実施形態のインピーダンス調整回路の調整エラー処理に係わる部分の詳細構成を示すブロック図。 本発明の第２実施形態のインピーダンス調整回路の全体構成を示すブロック図。 本発明の第２実施形態のインピーダンス調整回路の調整エラー処理に係わる部分の詳細構成を示すブロック図。 従来のインピーダンス調整回路を含む情報処理装置のブロック図。

符号の説明

１、１Ａ、１Ｂ 外部基準抵抗
２ 定電位回路
３ 電圧比較回路
４ レプリカバッファ
５ 調整カウンタ
６ 選択回路
７ プリバッファ
８ メインバッファ
９ メインロジック
１１ 調整値判定回路
１１１ 調整範囲記憶手段
１１２ 比較回路
１１３、１１４ ゲート
１１５ Ｆ／Ｆ
１２ タイマー回路
１２１ タイマー
１２３ 比較回路
１２４ 立ち上がり検出回路
１３ 調整値記憶回路
１３１ 有効調整値記憶手段
１４ 調整値書込回路
１４１ 調整値設定レジスタ
１４２ Ｆ／Ｆ
１４３ 立ち上がり検出回路
１５ 調整エラー報告回路
１５１ Ｆ／Ｆ
１６ 調整完了報告回路
１７ 複写完了報告回路
１８ 調整値複写回路
８０、８０Ａ、８０Ｂ ＬＳＩ
１００ ＣＡＲＤ

Claims (18)

1. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じてカウントアップ／ダウン信号を出力する電圧比較回路と、前記カウントアップ／ダウン信号を受けて自らの値（調整カウンタ値）を増減し、前記調整カウンタ値に応じ前記レプリカバッファの、出力インピーダンスを制御する調整カウンタとを持ち、
   前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路であって、
   調整カウンタ値の正常範囲を格納する調整範囲記憶手段と、
   前記調整カウンタ値が、前記正常範囲内（規定の範囲）に収束した値である有効調整値を記憶する手段と、
   調整カウンタの起動に応答して所定のタイミングを発生するタイマー回路と、
   前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあるかどうかを判定する回路と、
   前記規定の範囲外であれば、前記記憶手段から読み出した前記有効調整値を前記調整カウンタ値として前記調整カウンタに書き込む回路と、
   を具備するインピーダンス調整回路。
2. 前記タイミングにおいて前記調整カウンタ値が前記範囲外であればその旨を順序回路に保持しこの出力で調整カウンタの前記値の増減を抑止する回路を具備する請求項１記載のインピーダンス調整回路。
3. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあれば、前記有効調整値を、前記調整カウンタ値に更新する回路を具備することを特徴とする請求項１または２に記載のインピーダンス調整回路。
4. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲外であれば、調整エラーとして報知する回路を含むことを特徴とする請求項１または２に記載のインピーダンス調整回路。
5. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じて出力されたカウントアップ／ダウン信号を受けて、調整カウンタの値（調整カウンタ値）を増減し、前記調整カウンタ値に応じ前記レプリカバッファの出力インピーダンスを制御し、前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路のエラー処理方法であって、
   調整カウンタ値の正常範囲を調整範囲記憶手段に格納し、
   前記調整カウンタ値が、前記正常範囲内（規定の範囲）に収束した値である有効調整値を記憶手段に格納し、
   調整カウンタの起動後、所定のタイミングで、前記調整カウンタ値が前記規定の範囲内にあるかどうかを判定し、
   前記調整カウンタ値が前記規定の範囲外であれば、前記調整カウンタの値の増減を抑止し、前記記憶手段から読み出した前記有効調整値を前記調整カウンタ値として前記調整カウンタに書き込むインピーダンス調整回路のエラー処理方法。
6. 前記タイミングで、調整カウンタ値が前記規定の範囲内にあれば、前記調整カウンタ値を前記記憶手段に記憶する請求項５のインピーダンス調整回路のエラー処理方法。
7. 前記タイミングで、調整カウンタ値が前記規定の範囲外であれば、調整エラーとして報知する請求項５のインピーダンス調整回路のエラー処理方法。
8. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じてカウントアップ／ダウン信号を出力する電圧比較回路と、前記カウントアップ／ダウン信号を受けて自らの値（調整カウンタ値）を増減し、前記調整カウンタ値に応じ前記レプリカバッファの、出力インピーダンスを制御する調整カウンタとを持ち、前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路であって、
   調整カウンタ値の正常範囲を格納する調整範囲記憶手段と、
   前記調整カウンタ値が、前記正常範囲内（規定の範囲）に収束した値である有効調整値を記憶する手段と、
   調整カウンタの起動に応答して所定のタイミングを発生するタイマー回路と、
   前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあるかどうかを判定する回路と、
   前記規定の範囲内になければ、前記インピーダンス調整回路と同様のインピーダンス調整回路を持つ他の集積回路が出力している第２の調整カウンタ値を前記調整カウンタ値に複写する回路と、を具備するインピーダンス調整回路。
9. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲外であれば、その旨を順序回路に保持しこの出力で調整カウンタの前記調整カウント値の増減を抑止する回路を具備することを特徴とする請求項８記載のインピーダンス調整回路。
10. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあれば調整完了を通知する回路と、
    前記タイミングにおいて調整カウンタ値が規定の範囲内になければ調整エラーを報知する回路と、
    前記第２の調整カウンタ値が前記規定の範囲にある旨の、第２の調整完了通知を受信し、複写完了を通知する回路を具備する請求項９に記載のインピーダンス調整回路。
11. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあれば調整完了を通知する回路と、
    前記タイミングにおいて前記調整カウンタ値が規定の範囲内になければ前記第２の調整完了通知を受信した場合に、前記第２の調整カウンタ値を前記調整カウンタ値へ複写する回路と、を具備する請求項９に記載のインピーダンス調整回路。
12. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内になければ調整エラーを報知する回路と、
    前記調整カウンタ値への前記第２の調整カウンタ値の複写完了時に複写完了を通知する回路とを具備する請求項１１に記載のインピーダンス調整回路。
13. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じてカウントアップ／ダウン信号を出力する電圧比較回路と前記カウントアップ／ダウン信号を受けて自らの値（調整カウンタ値）を増減し、前記調整カウント値に応じ前記レプリカバッファの、出力インピーダンスを制御する調整カウンタと、前記出力インピーダンスをメインバッファに設定する半導体集積回路であって、
    調整カウンタ値の正常範囲を格納する調整範囲記憶部と
    前記調整カウンタ値が、前記正常範囲内（規定の範囲）に収束した値である有効調整値を記憶する記憶部と、
    調整カウンタの起動に応答して所定のタイミングを発生するタイマー回路と、
    前記タイミングにおいて調整カウンタ値が前記規定の範囲内にあるかどうかを判定する回路と、
    前記規定の範囲内になければ、前記記憶部から読み出した前記有効調整値を前記調整カウンタ値として前記調整カウンタ値に複写する回路と、を具備する半導体集積回路。
14. 前記タイミングにおいて前記調整カウンタ値の増減を禁止し、調整カウンタ値が前記規定の範囲内にあれば調整完了を出力端子に出力する回路と、
    前記タイミングにおいて調整カウンタ値が前記規定の範囲内になければ、他の集積回路が有する第２の調整カウンタの調整完了を受ける端子の信号がアクティブであれば、前記第２の調整カウンタ値を前記調整カウンタ値へ複写する回路と、を具備する請求項１３に記載の半導体集積回路。
15. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じて出力されたカウントアップ／ダウン信号を受けて、調整カウンタの値（調整カウンタ値）を増減し、前記調整カウンタ値に応じ前記レプリカバッファの、出力インピーダンスを制御し、前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路のエラー処理方法であって、
    調整カウンタ値の正常範囲を調整範囲記憶手段に格納し、
    前記調整カウンタ値が、前記正常範囲内（規定の範囲）に収束した値である有効調整値を記憶手段に格納し、
    調整カウンタの起動後、所定のタイミングで、前記調整カウンタ値が前記規定の範囲内にあるかどうかを判定し、
    前記規定の範囲内になければ、前記調整カウンタ値の増減を抑止し、前記インピーダンス調整回路と同様のインピーダンス調整回路を持つ他の集積回路が出力している第２調整カウンタ値を前記調整カウンタ値に複写するインピーダンス調整回路のエラー処理方法。
16. 前記タイミングで調整カウンタ値が規定の範囲内にあれば調整完了を通知し、
    前記タイミングで調整カウンタ値が規定の範囲内になければ調整エラーを報知し、
    前記第２の調整カウンタ値に収束した旨の第２調整通知を受信し、前記第２の調整カウンタ値を前記調整カウンタ値に複写し、複写完了を通知する請求項１５に記載のインピーダンス調整回路のエラー処理方法。
17. 前記タイミングで調整カウンタ値が前記規定の範囲内にあれば調整完了を通知し、前記タイミングで調整カウンタ値が規定の範囲内になければ前記第２調整通知を受信して、前記第２調整カウンタ値を前記調整カウンタ値へ複写する請求項１５に記載のインピーダンス調整回路のエラー処理方法。
18. 前記タイミングで、調整カウンタ値が前記規定の範囲内になければ調整エラーを報知し、前記調整カウンタ値への前記第２調整カウンタ値の複写完了時に複写完了を通知する請求項１７に記載のインピーダンス調整回路のエラー処理方法。

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