JP4904850B2 - インピーダンス調整回路とそのエラー処理方法、及び半導体集積回路 - Google Patents

インピーダンス調整回路とそのエラー処理方法、及び半導体集積回路 Download PDF

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Description

本発明はインピーダンス調整回路とそのエラー処理方法、及び半導体集積回路に関し、特に、回路の出力インピーダンスが自動調整されるインピーダンス調整回路とインピーダンス調整回路で調整エラーが発生した場合のエラー処理方法、及び前記インピーダンス調整回路を含む半導体集積回路に関する。
半導体集積回路において、出力バッファの出力インピーダンスが伝送路のインピーダンスと整合しないと、信号の反射が生じることが知られている。
伝送線路のインピーダンスは通常固定であるため、出力バッファのインピーダンスを変化させることで信号の反射を抑えることができる。
この様なインピーダンス調整回路を含む情報処理装置の例を図6を参照し説明する。LSI800に含むインピーダンス調整回路では、通常のシステム立ち上げ時、伝送線路のインピーダンスに整合する様に設定された外部基準抵抗10に接続されたレプリカバッファ40の出力電位と定電位回路20の出力電位とを電圧比較回路30で比較する。
そして、その比較結果に応じカウントアップ/ダウン信号を調整カウンタ50に入力することにより、調整カウンタ50がカウントアップ/ダウン動作し、調整カウンタ出力信号によりレプリカバッファ40内の並列形態で接続された複数のMOSFETが選択的にON/OFFされ、レプリカバッファ40の出力インピーダンスが外部基準抵抗10のインピーダンスと整合したときに調整カウンタ50の値が収束する。
このときの調整カウンタ50の値を選択回路60及びプリバッファ70経由でメインバッファ80に設定することにより、前記レプリカバッファ40と同様に並列形態で接続された複数のMOSFETで構成されるメインバッファ80内のMOSFETが選択的にON/OFFされる。
これによりメインバッファ80の出力インピーダンスは外部基準抵抗10のインピーダンスと整合し、メインロジック90からの論理信号を転送するメインバッファ80の出力インピーダンスは伝送線路のインピーダンスと整合する。
ここで、図6に示す情報処理装置では、診断プロセッサ200からパスや中継回路を通じて調整カウンタ50のリード、ライトを行える様にしている。これにより装置の障害時に調整系によるかが特定できる。
また、システム評価等での試験的なインピーダンス調整ができ、情報処理装置の立ち上げ時の初期診断に調整カウンタの自動調整値を読み取り規定の範囲かどうかを確認でき、また範囲外であれば、規定範囲の所定の値を設定する等で伝送障害の間欠障害等を事前に防止できる(特許文献1参照。)。
特開2004-030338号公報(第1ページ、第9ページ)
しかしながら、従来の一般的なインピーダンス調整回路においては、この回路を含む装置に対し、診断プロセッサとそれとのインタフェース手段を備えているとは限らないので、この場合次の様な課題がある。
外部基準抵抗、定電位回路、レプリカバッファ等の調整系の故障により、調整カウンタの値が正常値の範囲に収束しない場合があり、通常はこの様な場合、部品故障とみなし、保守部品と交換すればよいが、保守部品不足等により、直ちに部品交換できない場合、故障停止時間が長くなる。
本発明の目的は外部基準抵抗、定電位回路、レプリカバッファ等の調整系の故障により、調整カウンタの値が正常値の範囲に収束しない場合、エラー報告を行い、自LSI内に保存していた有効な調整値を自動で調整カウンタに書き込むことで、暫定的な継続運転を可能にする自立的な手段を提供することにある。
本発明の他の目的は調整カウンタの値が正常値の範囲に収束した場合は調整完了報告を行い、外部基準抵抗、定電位回路、レプリカバッファ等の故障により、正常値の範囲に収束しない場合は調整不良報告を行い、同様のインピーダンス調整回路を持つ他のLSIの調整値を調整カウンタに書き込む(複写する)ことで、暫定的な継続運転を可能にする手段を提供することにある。
本発明の第1のインピーダンス調整回路は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路であって、前記調整カウンタの有効調整値を記憶する手段と、起動に応答して所定のタイミングを発生するタイマー回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内にあるかどうかを判定する回路と、規定の範囲外であれば、前記記憶手段から読み出した有効調整値を調整カウンタに書き込む回路を具備する。
本発明の第2のインピーダンス調整回路は、前記第1のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲外であればその旨を順序回路に保持しこの出力で調整カウンタの前記値の増減を抑止する回路を具備する。
本発明の第3のインピーダンス調整回路は、前記第1、または第2のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲内にあれば、前記記憶された有効調整値を、そのときの調整カウンタ値に更新する回路を具備する。
本発明の第4のインピーダンス調整回路は、前記第1、または第2のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲外であれば、調整エラーとして報知する回路を含む。
本発明の第1のインピーダンス調整回路のエラー処理方法は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路のエラー処理方法であって、起動されると所定時間後のタイミングで、前記調整カウンタ値が規定の範囲内にあるかどうかを判定する手順と、調整カウンタ値が規定の範囲外であれば、調整カウンタの前記値の増減を抑止すると共に、有効調整値を記憶した記憶手段から読み出した該調整値を調整カウンタに書き込む手順とを有する。
本発明の第2のインピーダンス調整回路のエラー処理方法は、前記第1のインピーダンス調整回路のエラー処理方法であって、前記タイミングで、調整カウンタ値が規定の範囲内にあれば、そのカウンタ値を前記記憶手段に記憶する手順を有する。
本発明の第3のインピーダンス調整回路のエラー処理方法は、前記第1のインピーダンス調整回路のエラー処理方法であって、前記タイミングで、調整カウンタ値が規定の範囲外であれば、調整エラーとして報知する手順を有する。
本発明の第5のインピーダンス調整回路は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路であって、起動に応答して所定のタイミングを発生するタイマー回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内にあるかどうかを判定する回路と、規定の範囲内になければ、同様のインピーダンス調整回路を持つ他の集積回路が出力している調整カウンタ値を自調整カウンタに複写する回路を具備する。
本発明の第6のインピーダンス調整回路は、前記第5のインピーダンス調整回路であって、前記タイミングである旨を順序回路に保持しこの出力で調整カウンタの前記値の増減を抑止する回路を具備する。
本発明の第7のインピーダンス調整回路は、前記第6のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲内にあれば調整完了報告を行う回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内になければ調整エラーを報知する回路と、前記カウンタ値を複写した他の集積回路の調整完了報告を受けると複写完了報告を行う回路を具備する。
本発明の第8のインピーダンス調整回路は、前記第6のインピーダンス調整回路であって、前記タイミングにおいて調整カウンタ値が規定の範囲内にあれば調整完了報告を行う回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内になければ前記他の集積回路からの調整完了報告を条件とし前記の他の集積回路の調整カウンタ値を自調整カウンタへ複写する回路を具備する。
本発明の第9のインピーダンス調整回路は、前記第8のインピーダンス調整回路であって、前記タイミングで、調整カウンタ値が規定の範囲内になければ調整エラーを報知する回路と、前記自調整カウンタへの複写が行なえた場合には複写完了報告を行う回路を具備する。
本発明の第1の半導体集積回路は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にした半導体集積回路であって、起動に応答して所定のタイミングを発生するタイマー回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内にあるかどうかを判定する回路と、規定の範囲内になければ、入力端子から調整カウンタ値を内部の調整カウンタに複写する回路を具備する。
本発明の第2の半導体集積回路は、前記第1の半導体集積回路であって、前記タイミングにおいて前記調整カウンタ値の増減を禁止し、調整カウンタ値が規定の範囲内にあれば調整完了を出力端子に出力する回路と、前記タイミングにおいて調整カウンタ値が規定の範囲内になければ、他の集積回路からの調整完了を受ける端子の信号がアクティブであれば、前記の入力端子からの調整カウンタ値を内部の調整カウンタへ複写する回路を具備する。
本発明の第4のインピーダンス調整回路のエラー処理方法は、基準抵抗を駆動するレプリカバッファの出力電位を基準電位と比較し、その結果に応じ値を増減し、値に応じレプリカバッファの駆動時出力インピーダンスを制御する調整カウンタを持ち、これの収束値でメインバッファの駆動時出力インピーダンスを制御する様にしたインピーダンス調整回路のエラー処理方法であって、起動された所定時間後のタイミングで、調整カウンタの前記値の増減を禁止し、前記調整カウンタ値が規定の範囲内にあるかどうかを判定する手順と、調整カウンタ値が規定の範囲内になければ同様のインピーダンス調整回路を持つ他の集積回路の調整カウンタ値を自調整カウンタに複写する手順とを有する。
本発明の第5のインピーダンス調整回路のエラー処理方法は、前記第4のインピーダンス調整回路のエラー処理方法であって、前記タイミングで調整カウンタ値が規定の範囲内にあれば調整完了報告を行う手順と、前記タイミングで調整カウンタ値が規定の範囲内になければ調整エラーを報知する手順と、前記カウンタ値を複写した他の集積回路の調整完了報告を受けると複写完了報告を行う手順とを有する。
本発明の第6のインピーダンス調整回路のエラー処理方法は、前記第4のインピーダンス調整回路のエラー処理方法であって、前記タイミングで調整カウンタ値が規定の範囲内にあれば調整完了報告を行う手順と、前記タイミングで調整カウンタ値が規定の範囲内になければ前記他の集積回路の調整完了報告を確認し前記の他の集積回路の調整カウンタ値を自調整カウンタへ複写する手順を有する。
本発明の第7のインピーダンス調整回路のエラー処理方法は、前記第6のインピーダンス調整回路のエラー処理方法であって、前記タイミングで、調整カウンタ値が規定の範囲内になければ調整エラーを報知する手順と、前記自調整カウンタへの複写が行なえた場合には複写完了報告を行う手順を有する。
本発明においては、以下に記載するような効果を奏する。外部基準抵抗1、定電位回路2、レプリカバッファ4等の調整系の故障により、調整カウンタの値が正常値の範囲に収束しない場合、エラー報告を行い、有効な調整値を自動的に調整カウンタに書き込むことで、暫定的な継続運転を自立的に可能にする。
次に、本発明を実施するための最良の形態について図面を参照して詳細に説明する。図1は、本発明の第1実施形態のインピーダンス調整回路の全体構成を示すブロック図であり、図2は、図1のインピーダンス調整回路の基本機能部分の詳細構成を示すブロック図で、図3は、本発明の第1実施形態のインピーダンス調整回路の調整エラー処理に係わる部分の詳細構成を示すブロック図である。
図2を参照し、本発明のインピーダンス調整回路の基本機能部分について説明する。基本機能部分は、並列形態で接続された複数のMOSFET81〜84を含み構成されるメインバッファ8と、各MOSFETのON/OFFを制御するプリバッファ7と、論理信号54を、調整カウンタ5の値に応じて選択的にプリバッファ7の各ビットに入力するための選択回路6を具備する。
基本機能部分は、また、メインバッファ8と同じ構成をしたレプリカバッファ4と、その値に応じレプリカバッファ4の各MOSFETのON/OFFと選択回路6の各ゲートのON/OFFを制御する調整カウンタ5と、レプリカバッファ4の出力に接続され伝送線路のインピーダンスに整合する様に設定された外部基準抵抗1と、レプリカバッファ4の出力電位58と定電位回路2の出力電位51とを比較しその結果に応じカウントアップ/ダウン信号52を調整カウンタ5に供給する電圧比較回路3も具備する。
電圧比較結果の大/小に応じたカウントアップ/ダウン信号52により、調整カウンタ5が動作し、カウンタ出力が読み出しデータ53として出力され、カウンタ出力によりレプリカバッファ4の各MOSFETが選択的にON/OFFされ、レプリカバッファ4の出力インピーダンスが外部基準抵抗1のインピーダンスと整合したときに調整カウンタ5の値が収束する。
このときの調整カウンタ5の値を選択回路6及びプリバッファ7経由でメインバッファ8に設定される。これにより、並列形態で接続された複数のMOSFETで構成されるメインバッファ8内のMOSFETが選択的にON/OFFされ、メインバッファ8の出力インピーダンスは外部基準抵抗1のインピーダンスと整合し、メインロジック9からの論理信号54の出力インピーダンスは伝送線路のインピーダンスと整合する。
図2を参照し、例えば、調整カウンタ5の初期値が”0010”の場合、レプリカバッファ4内の並列形態で接続された複数のMOSFETのうちの”0”に対応するMOSFETはOFF状態となり、OFF状態のMOSFETは無限大抵抗となり電流は流れない。
また、レプリカバッファ4内の並列形態で接続された複数のMOSFETのうちの”1”に対応するMOSFETはON状態となり、ON状態のMOSFETは抵抗となり電流が流れ、レプリカバッファ4の出力電位58は電圧比較回路3によって定電位回路2の出力電位51と比較され、その比較信号であるカウントアップ/ダウン信号52を調整カウンタ5に入力することにより、調整カウンタ5がカウントアップ/ダウン動作し、その結果として調整カウンタ出力信号53が出力され、これによりレプリカバッファ4内の並列形態で接続された複数のMOSFETが選択的にON/OFFされ、レプリカバッファ4の出力インピーダンスが外部基準抵抗1のインピーダンスと整合したときに調整カウンタ5の値が収束する。
このときの調整カウンタ5の値を選択回路6及びプリバッファ7経由でメインバッファ8に設定することにより、前記レプリカバッファ4同様に並列形態で接続された複数のMOSFETで構成されるメインバッファ8内のMOSFETが選択的にON/OFFされ、メインバッファ8の出力インピーダンスは外部基準抵抗1のインピーダンスと整合し、メインロジック9(図1参照)からの論理信号54の出力インピーダンスは伝送線路のインピーダンスと整合する。
次に図1や図3を参照し、本発明の第1実施形態のインピーダンス調整回路の調整エラー処理に係わる部分を説明する。
図1に示す様に、調整エラー処理に係わる部分は、調整カウンタ5の値が規定値の範囲内にあるかどうかを判定する調整値判定回路11と予め設定された時間をカウント計測するタイマー回路12とエラーを報告する調整エラー報告回路15と有効調整値を記憶する調整値記憶回路13と調整エラー時に調整値を調整カウンタ5に書き込む調整値書込回路14とで構成される。
図3を参照し、例えば、タイマー回路12のタイマー121の初期値が”000”の場合、”111”となるまでカウントアップされ、”111”となった時点で、比較回路123の出力がONし、立ち上がり検出回路124で所定の幅のパルスにされタイマー回路12からの出力信号72は所定の間アクティブとなる。
また、調整値判定回路11は調整カウンタ5(図2参照)の出力信号である読み出しデータ信号53と調整値判定回路11内の調整範囲記憶手段111の値(上限値と下限値)とを比較回路112で比較し、調整カウンタ5(図2参照)の値が規定値の範囲内にあるかどうかを判定し、タイマー回路12からの出力信号72がアクティブとなるタイミングで、規定値の範囲内であった場合はゲート114の出力信号73はアクティブとなり、規定値の範囲外であった場合はゲート113の出力信号75の方がアクティブとなる。
ここで、調整値記憶回路13内の調整値記憶手段には調整カウンタ5(図2参照)の出力信号である読み出しデータ信号53が入力され、調整値判定回路11の出力信号73がアクティブのとき、調整値記憶回路13内の調整値記憶手段には調整カウンタ5(図2参照)の有効調整値が書き込まれる。
また、タイマー回路12からの出力信号72がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路11内のF/F(フリップフロップ)115は“1”となり、これによりカウントアップ/ダウン抑止信号74はアクティブとなり、調整カウンタ5(図2参照)のカウントアップ/ダウン動作は抑止される。
また、タイマー回路12からの出力信号72がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路11の出力信号75がアクティブとなり、調整エラー報告回路15内のF/F151は“1”となり、調整エラー報告信号79がアクティブとなる。
また、調整値判定回路11の出力信号75がアクティブになると、これにより調整値書込回路14内のF/F142は“1”となり、調整値書込回路14の出力である書き込み指示信号77はアクティブになる。
また、調整値書込回路14内の調整値設定レジスタ141に保持される有効調整値は調整値書込回路14の出力信号である書き込みデータ信号78となり、調整値書込回路14の出力である書き込み指示信号77がアクティブとなるタイミングで、調整カウンタ5(図2参照)に書き込まれる。
次に、本発明の第1実施形態の動作について図面を参照して説明する。図2において、例えば、調整カウンタ5の初期値が”0010”の場合、レプリカバッファ4内の並列形態で接続された複数のMOSFETのうちの”0”に対応するMOSFETはOFF状態となり、OFF状態のMOSFETは無限大抵抗となり電流は流れない。
また、レプリカバッファ4内の並列形態で接続された複数のMOSFETのうちの”1”に対応するMOSFETはON状態となり、ON状態のMOSFETは抵抗となり電流が流れ、レプリカバッファ4の出力電位58 は電圧比較回路3によって定電位回路2の出力電位51と比較される。
その比較結果信号であるカウントアップ/ダウン信号52を調整カウンタ5に入力することにより、調整カウンタ5がカウントアップ/ダウン動作する。
即ち、出力電位58が出力電位51より高ければカウントアップが指示され、低ければカウントダウンが指示され、調整カウンタ5がカウントアップ/ダウン動作する。
その結果として調整カウンタ出力信号53が出力され、これによりレプリカバッファ4内の並列形態で接続された複数のMOSFETが選択的にON/OFFされ、レプリカバッファ4の出力インピーダンスが外部基準抵抗1のインピーダンスと整合したときに調整カウンタ5の値が収束する。
このときの調整カウンタ5の値を選択回路6及びプリバッファ7経由でメインバッファ8に設定することにより、前記レプリカバッファ4同様に並列形態で接続された複数のMOSFETで構成されるメインバッファ8内のMOSFETが選択的にON/OFFされ、メインバッファ8の出力インピーダンスは外部基準抵抗1のインピーダンスと整合し、メインロジック9(図1参照)からの論理信号54を転送するメインバッファ8の出力インピーダンスは伝送線路のインピーダンスと整合する。
図3において、CARD100の動作電源が投入される(起動される)と、パワーオンリセット信号がアクティブになり、タイマー121が初期値”000”にリセットされる。リセット信号がインアクティブになると、タイマー121はカウントアップされ、”111”となった時点で、タイマー回路12からの出力信号72はアクティブになる。
また、調整値判定回路11は調整カウンタ5(図2参照)の出力信号である読み出しデータ信号53と調整値判定回路11内の調整範囲記憶手段の値(上限値と下限値)とを比較しており、比較結果が、出力信号72がアクティブとなるタイミングで参照され、調整カウンタ5(図2参照)の値が規定値の範囲内にあるかどうかを判定する(ステップ1)。
タイマー回路12からの出力信号72がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路11の出力信号75がアクティブとなり調整値判定回路11内のF/F115は“1”となり、これによりカウントアップ/ダウン抑止信号74はアクティブとなり、調整カウンタ5(図2参照)のカウントアップ/ダウン動作は抑止される(ステップ2)。
調整値判定回路11の出力信号75がアクティブになると、これにより調整値書込回路14内のF/F142は“1”となり、調整値書込回路14の出力である書き込み指示信号77は立ち上がり検出回路143によりパルス化されアクティブになる。
調整値書込回路14内の調整値設定レジスタ141には、出力信号72がアクティブになることで調整値記憶回路13から読み出した有効調整値を保持しており、これが書き込みデータ信号78となり、調整値書込回路14の出力である書き込み指示信号77がアクティブとなるタイミングで、調整カウンタ5(図2参照)に書き込まれる(ステップ3)。
調整カウンタ5は、カウントアップ/ダウン動作が抑止されているので、以降、上記書き込まれた値に保持される。
また、調整値判定回路11の出力信号75がアクティブになると、調整エラー報告回路15内のF/F151は“1”となり、調整エラーを報告する信号79がアクティブとなる。
この信号はCARD100内のプロセッサLSIに通知される。或いはCARD100内のエラー表示LEDを点灯させる(ステップ4)。
次に、タイマー回路12からの出力信号72がアクティブとなるタイミングで、規定値の範囲内であった場合は、調整値判定回路11の出力信号73がアクティブとなり、出力信号75はインアクティブのままである。
調整値記憶回路13内の有効調整値記憶手段131には調整カウンタ5(図2参照)の出力信号である読み出しデータ信号53が入力され、調整値判定回路11の出力信号73がアクティブのとき、調整値記憶回路13内の有効調整値記憶手段131にはこの時の調整カウンタ5(図2参照)の有効調整値が書き込まれる(ステップ5)。
尚、調整値記憶回路13は、パワーオフ状態でも記憶値が保持される必要があり、好適にはフラッシュメモリ等の不揮発性メモリブロックで実現する。
従って、出力信号72を基にして不揮発性メモリブロックのセレクト信号(CS)や有効調整値調整記憶ワード(有効調整値記憶手段)のアドレスを作成し、出力信号73を基にして書込指示(WE)信号や、読み出しデータ信号(調整カウンタ出力信号)53をメモリデータラインに入力するドライバの有効化信号を作成する。
また、LSI80内に不揮発性メモリブロックを設けない場合には、調整値記憶回路13の部分は、CARD100に搭載の不揮発性メモリICで実現してもよい。
次に、本発明の第2実施形態について図面を参照して詳細に説明する。図4は、本発明の第2実施形態のインピーダンス調整回路の全体構成を示すブロック図であり、図5は、図4のインピーダンス調整回路の調整エラー処理(調整エラーの検出と対処処理)に係わる部分の詳細構成を示すブロック図である。
図4を参照し、第2実施形態のインピーダンス調整回路は、前記と同様の基本機能部分に加えて、調整カウンタ5の値が規定値の範囲内にあるかどうかを判定する調整値判定回路11と予め設定された時間をカウントダウン計測するタイマー回路12と調整不良を報告する調整エラー報告回路15と調整完了を報告する調整完了報告回路16と調整不良の場合、互いに他のLSIの調整値を調整カウンタに複写する調整値複写回路18と複写完了を報告する複写完了報告回路17を含むLSI80Aと、これと同様のLSI80Bとで構成される。
ここで、例えば32ビットの論理信号を転送するとすれば、LSI80Aと80Bの各LSIの選択回路6、プリバッファ7、メインバッファ8を16ビットとし、LSI当たり16ビットの転送を行うようにする。また、外部基準抵抗1Bは、LSI80B用の外部基準抵抗であり、外部基準抵抗1Aと同様である。
図5に示す様に、第2実施形態のインピーダンス調整回路の調整エラー処理部分は、調整カウンタ5の値が規定値の範囲内にあるかどうかを判定する調整値判定回路11と予め設定された時間をカウントダウン計測するタイマー回路12と調整不良を報告する調整エラー報告回路15と調整完了を報告する調整完了報告回路16と調整不良の場合、調整値複写回路18の調整値を調整カウンタに複写する調整値複写回路18と複写完了を報告する複写完了報告回路17で構成される。
次に、本発明の第2実施形態の動作について図面を参照し説明する。先ず図4を参照し基本機能部分の動作を説明する。前記第1実施形態と同様に、伝送線路のインピーダンスに整合する様に設定された外部基準抵抗1に接続されたレプリカバッファ4の出力電位58と定電位回路2の出力電位51とを電圧比較回路3で比較し、その比較信号であるカウントアップ/ダウン信号52を調整カウンタ5に入力することにより、調整カウンタ5がカウントアップ/ダウン動作する。
その結果としての調整カウンタ出力信号53が出力され、これによりレプリカバッファ4内の並列形態で接続された複数のMOSFETが選択的にON/OFFされ、レプリカバッファ4の出力インピーダンスが外部基準抵抗1Aのインピーダンスと整合したときに調整カウンタ5の値が収束する。
このときの調整カウンタ5の値を選択回路6及びプリバッファ7経由でメインバッファ8に設定することにより、前記レプリカバッファ4と同様に並列形態で接続された複数のMOSFETで構成されるメインバッファ8内のMOSFETが選択的にON/OFFされ、メインバッファ8の出力インピーダンスは外部基準抵抗1Aのインピーダンスと整合し、メインロジック9からの論理信号54の出力インピーダンスは伝送線路のインピーダンスと整合する。
次に、図5を参照し、エラー処理に係わる部分の動作を説明する。パワーオンリセットによりタイマー回路12が初期値”000”にリセットされ、カウントアップされ、”111”となる。
このタイミングは、通常、上記収束するのに充分なタイミングであり、”111”となった時点で、タイマー回路12からの出力信号72は有効となり、このタイミングで調整値判定回路11内のF/Fは“1”となり、これによりカウントアップ/ダウン抑止信号74はアクティブとなり、調整カウンタ5(図2参照)のカウントアップ/ダウン動作は抑止される。
また、調整値判定回路11は調整カウンタ5の出力信号である読み出しデータ信号53と調整値判定回路11内の調整範囲記憶手段の値とを比較し、調整カウンタ5の値が規定値の範囲内にあるかどうかを判定し、タイマー回路12からの出力信号72が有効となるタイミングで、規定値の範囲内であった場合は調整値判定回路11の出力信号73は有効となり、調整完了報告回路16内のF/Fは“1”となり、正常に調整完了した旨を報告する調整完了報告信号85Aがアクティブとなる。
また、タイマー回路12からの出力信号72がアクティブとなるタイミングで規定値の範囲外であった場合は、調整値判定回路11の出力信号75もアクティブとなり、調整エラー報告回路15内のF/Fは“1”となり、調整不良を報告する信号79がアクティブとなる。
ここで、自LSIの調整エラー報告信号79がアクティブであり、且つ、他のLSI80Bからの調整完了報告信号85Bがアクティブの場合に、調整値複写回路18内のF/Fは“1”となり、調整値複写回路18の出力である書き込み指示信号77は有効になる。
また、調整値複写回路18内の調整値設定レジスタに保持される有効調整値は、他のLSI80Bからの読み出しデータ53Bとなり、調整値複写回路18の出力である書き込み指示信号77が有効となるタイミングで、調整カウンタ5に書き込まれる。
その後、調整値複写回路18の出力である書き込み指示信号77がアクティブとなり、複写完了報告回路17内のF/Fは“1”となり、有効な調整値の複写が完了した旨を報告する複写完了報告信号86Aがアクティブとなる。
各LSIの調整エラー報告信号と複写完了報告はCARD100内のプロセッサLSIに通知される。また調整エラー報告信号はCARD100内のエラー表示LEDを点灯させる。
プロセッサLSIは調整エラー報告をうけたLSIから、複写完了報告を受けると、有効な調整値が調整カウンタ5に複写出来たものと解釈する。
本実施形態の他の実施例では、調整エラー報告回路のF/Fがセットされると、無条件に他のLSI(LSI80B)からの読み出しデータ53Bを、調整値設定レジスタ181を介して(或いは直接)、調整カウンタ5に複写する(書き込む)。
そして、他のLSI(LSI80B)からの調整完了報告信号85Bがアクティブになると、複写完了報告回路17内のF/Fをセットし、複写完了報告信号86AをプロセッサLSIに送出する。
この様にして、第2実施形態では、同様のLSIを複数使う場合に、各LSIで調整カウンタの値が正常値の範囲に収束した場合は調整完了報告を行い、正常値の範囲に収束しない場合は調整エラー報告(調整不良報告)を行い、互いに他のLSIの調整値を調整カウンタに書き込むことで、不揮発性の記憶部や記憶素子を設けることなく、暫定的な継続運転を可能にする。
本発明の第1実施形態のインピーダンス調整回路の全体構成を示すブロック図。 本発明のインピーダンス調整回路の基本機能部分の詳細構成を示すブロック図。 本発明の第1実施形態のインピーダンス調整回路の調整エラー処理に係わる部分の詳細構成を示すブロック図。 本発明の第2実施形態のインピーダンス調整回路の全体構成を示すブロック図。 本発明の第2実施形態のインピーダンス調整回路の調整エラー処理に係わる部分の詳細構成を示すブロック図。 従来のインピーダンス調整回路を含む情報処理装置のブロック図。
符号の説明
1、1A、1B 外部基準抵抗
2 定電位回路
3 電圧比較回路
4 レプリカバッファ
5 調整カウンタ
6 選択回路
7 プリバッファ
8 メインバッファ
9 メインロジック
11 調整値判定回路
111 調整範囲記憶手段
112 比較回路
113、114 ゲート
115 F/F
12 タイマー回路
121 タイマー
123 比較回路
124 立ち上がり検出回路
13 調整値記憶回路
131 有効調整値記憶手段
14 調整値書込回路
141 調整値設定レジスタ
142 F/F
143 立ち上がり検出回路
15 調整エラー報告回路
151 F/F
16 調整完了報告回路
17 複写完了報告回路
18 調整値複写回路
80、80A、80B LSI
100 CARD

Claims (18)

  1. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じてカウントアップ/ダウン信号を出力する電圧比較回路と前記カウントアップ/ダウン信号を受けて自らの(調整カウンタ値)を増減し、前記調整カウンタ値に応じ前記レプリカバッファの、出力インピーダンスを制御する調整カウンタを持ち、
    前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路であって、
    調整カウンタ値の正常範囲を格納する調整範囲記憶手段と、
    前記調整カウンタ値が、前記正常範囲内(規定の範囲)に収束した値である有効調整値を記憶する手段と、
    調整カウンタの起動に応答して所定のタイミングを発生するタイマー回路と、
    前記タイミングにおいて前記調整カウンタ値が前記規定の範囲にあるかどうかを判定する回路と、
    前記規定の範囲外であれば、前記記憶手段から読み出した前記有効調整値を前記調整カウンタ値として前記調整カウンタに書き込む回路と、
    を具備するインピーダンス調整回路。
  2. 前記タイミングにおいて前記調整カウンタ値が前記範囲外であればその旨を順序回路に保持しこの出力で調整カウンタの前記値の増減を抑止する回路を具備する請求項1記載のインピーダンス調整回路。
  3. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあれば、前記有効調整値を、前記調整カウンタ値に更新する回路を具備することを特徴とする請求項1または2に記載のインピーダンス調整回路。
  4. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲外であれば、調整エラーとして報知する回路を含むことを特徴とする請求項1または2に記載のインピーダンス調整回路。
  5. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じて出力されたカウントアップ/ダウン信号を受けて調整カウンタの値(調整カウンタ値)を増減し、前記調整カウンタ値に応じ前記レプリカバッファの出力インピーダンスを制御し、前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路のエラー処理方法であって、
    調整カウンタ値の正常範囲を調整範囲記憶手段に格納し、
    前記調整カウンタ値が、前記正常範囲内(規定の範囲)に収束した値である有効調整値を記憶手段に格納し、
    調整カウンタの起動後、所定のタイミングで、前記調整カウン値が前記規定の範囲内にあるかどうかを判定し、
    前記調整カウン値が前記規定の範囲外であれば、前記調整カウンタの値の増減を抑止し、前記記憶手段から読み出した前記有効調整値を前記調整カウンタ値として前記調整カウンタに書き込むインピーダンス調整回路のエラー処理方法。
  6. 前記タイミングで、調整カウンタ値が前記規定の範囲内にあれば、前記調整カウンタ値を前記記憶手段に記憶する請求項5のインピーダンス調整回路のエラー処理方法。
  7. 前記タイミングで、調整カウンタ値が前記規定の範囲外であれば、調整エラーとして報知する請求項5のインピーダンス調整回路のエラー処理方法。
  8. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じてカウントアップ/ダウン信号を出力する電圧比較回路と前記カウントアップ/ダウン信号を受けて自らの(調整カウンタ値)を増減し、前記調整カウンタ値に応じ前記レプリカバッファの、出力インピーダンスを制御する調整カウンタを持ち、前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路であって、
    調整カウンタ値の正常範囲を格納する調整範囲記憶手段と、
    前記調整カウンタ値が、前記正常範囲内(規定の範囲)に収束した値である有効調整値を記憶する手段と、
    調整カウンタの起動に応答して所定のタイミングを発生するタイマー回路と、
    前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあるかどうかを判定する回路と、
    前記規定の範囲内になければ、前記インピーダンス調整回路と同様のインピーダンス調整回路を持つ他の集積回路が出力している第2の調整カウンタ値を前記調整カウンタに複写する回路、を具備するインピーダンス調整回路。
  9. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲外であれば、その旨を順序回路に保持しこの出力で調整カウンタの前記調整カウント値の増減を抑止する回路を具備することを特徴とする請求項8記載のインピーダンス調整回路。
  10. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあれば調整完了を通知する回路と、
    前記タイミングにおいて調整カウンタ値が規定の範囲内になければ調整エラーを報知する回路と、
    前記第2の調整カウンタ値が前記規定の範囲にある旨の、第2の調整完了通知を受信し、複写完了を通知する回路を具備する請求項9に記載のインピーダンス調整回路。
  11. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内にあれば調整完了を通知する回路と、
    前記タイミングにおいて前記調整カウンタ値が規定の範囲内になければ前記第2の調整完了通知を受信した場合に、前記第2の調整カウンタ値を前記調整カウンタへ複写する回路、を具備する請求項9に記載のインピーダンス調整回路。
  12. 前記タイミングにおいて前記調整カウンタ値が前記規定の範囲内になければ調整エラーを報知する回路と、
    記調整カウンタへの前記第2の調整カウンタ値の複写完了時に複写完了を通知する回路を具備する請求項11に記載のインピーダンス調整回路。
  13. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じてカウントアップ/ダウン信号を出力する電圧比較回路と前記カウントアップ/ダウン信号を受けて自らの値(調整カウンタ値)を増減し、前記調整カウント値に応じ前記レプリカバッファの、出力インピーダンスを制御する調整カウンタと、前記出力インピーダンスをメインバッファに設定する半導体集積回路であって、
    調整カウンタ値の正常範囲を格納する調整範囲記憶部と
    前記調整カウンタ値が、前記正常範囲内(規定の範囲)に収束した値である有効調整値を記憶する記憶部と、
    調整カウンタの起動に応答して所定のタイミングを発生するタイマー回路と、
    前記タイミングにおいて調整カウンタ値が前記規定の範囲内にあるかどうかを判定する回路と、
    前記規定の範囲内になければ、前記記憶部から読み出した前記有効調整値前記調整カウンタ値として前記調整カウンタに複写する回路と、を具備する半導体集積回路。
  14. 前記タイミングにおいて前記調整カウンタ値の増減を禁止し、調整カウンタ値が前記規定の範囲内にあれば調整完了を出力端子に出力する回路と、
    前記タイミングにおいて調整カウンタ値が前記規定の範囲内になければ、他の集積回路が有する第2の調整カウンタの調整完了を受ける端子の信号がアクティブであれば、前記第2の調整カウンタ値を前記調整カウンタへ複写する回路と、を具備する請求項13に記載の半導体集積回路。
  15. 基準抵抗に接続するレプリカバッファの出力電位を基準電位と比較し、その大小に応じて出力されたカウントアップ/ダウン信号を受けて、調整カウンタの値(調整カウンタ値)を増減し、前記調整カウンタ値に応じ前記レプリカバッファの、出力インピーダンスを制御し、前記出力インピーダンスをメインバッファに設定するインピーダンス調整回路のエラー処理方法であって、
    調整カウンタ値の正常範囲を調整範囲記憶手段に格納し、
    前記調整カウンタ値が、前記正常範囲内(規定の範囲)に収束した値である有効調整値を記憶手段に格納し、
    調整カウンタの起動後、所定のタイミングで、前記調整カウン値が前記規定の範囲内にあるかどうかを判定し、
    前記規定の範囲内になければ、前記調整カウンタ値の増減を抑止し、前記インピーダンス調整回路と同様のインピーダンス調整回路を持つ他の集積回路が出力している第2調整カウンタ値を前記調整カウンタに複写するインピーダンス調整回路のエラー処理方法。
  16. 前記タイミングで調整カウンタ値が規定の範囲内にあれば調整完了を通知し、
    前記タイミングで調整カウンタ値が規定の範囲内になければ調整エラーを報知し、
    前記第2の調整カウンタ値に収束した旨の第2調整通知を受信し、前記第2の調整カウンタ値を前記調整カウンタ値に複写し、複写完了を通知する請求項15に記載のインピーダンス調整回路のエラー処理方法。
  17. 前記タイミングで調整カウンタ値が前記規定の範囲内にあれば調整完了を通知し、前記タイミングで調整カウンタ値が規定の範囲内になければ前記第2調整通知を受信して、前記第2調整カウン値を前記調整カウンタ値へ複写する請求項15に記載のインピーダンス調整回路のエラー処理方法。
  18. 前記タイミングで、調整カウンタ値が前記規定の範囲内になければ調整エラーを報知し、前記調整カウンタ値への前記第2調整カウンタ値の複写完了時に複写完了を通知する請求項17に記載のインピーダンス調整回路のエラー処理方法。
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