JP2007164830A - スタンバイ電源回路およびそれを用いた半導体記憶装置 - Google Patents
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Abstract
【課題】 少ない回路でスタンバイ時に安定してスタンバイ電流を供給することができるスタンバイ電源回路およびそれを用いた半導体記憶装置を実現する。
【解決手段】 本発明のスタンバイ電源回路およびそれを用いた半導体記憶装置は、外部から供給される電源と内部回路との間に接続され、スタンバイ時に前記内部回路が消費するスタンバイ電流を供給するスタンバイ電流補償手段と、前記スタンバイ電流補償手段と並列に接続され、スタンバイ時に前記内部回路に供給されるスタンバイ電圧を所定の値以上に保つように、前記スタンバイ電流補償手段とは別に前記内部回路へ電流を供給するスタンバイ電圧補償手段を有する。
【選択図】 図1
【解決手段】 本発明のスタンバイ電源回路およびそれを用いた半導体記憶装置は、外部から供給される電源と内部回路との間に接続され、スタンバイ時に前記内部回路が消費するスタンバイ電流を供給するスタンバイ電流補償手段と、前記スタンバイ電流補償手段と並列に接続され、スタンバイ時に前記内部回路に供給されるスタンバイ電圧を所定の値以上に保つように、前記スタンバイ電流補償手段とは別に前記内部回路へ電流を供給するスタンバイ電圧補償手段を有する。
【選択図】 図1
Description
本発明は、スタンバイ時の記憶情報保持にかかわるスタンバイ電源回路およびそれを用いた半導体記憶装置に関する。
半導体プロセスの微細化に伴い、近年、トランジスタのリーク電流が増大する傾向にある。このため、スタンバイ時にデータを保持する必要があるRAM部を搭載した半導体記憶装置では、これに電源を供給するスタンバイ電源回路が必要である。
従来のスタンバイ電源回路は、スタンバイ状態でのRAM部のデータ保持とスタンバイ電流の低減を目的として、電源とRAM部との間に挿入され、スタンバイ時にオフされるスイッチ素子と、これに並列に接続され、スタンバイ時にスタンバイ電流を供給する抵抗素子とで構成(例えば、「特許文献1」を参照。)されていた。
しかしながら、このような従来のスタンバイ電源回路では、例えば、外部から供給される電圧1.5Vに対して、スタンバイ時にRAM部に供給されるスタンバイ電圧は、RAM部で消費されるスタンバイ電流(RAM部の記憶容量に依存するが、例えば、1μA〜10μA。)を想定し、抵抗素子による電圧降下がRAM部のデータ保持電圧(スタンバイ電圧。例えば、1.0V。)を下回らないように設定されていた。
このため、RAM部のリーク電流が何らかの原因で想定値より多くなるとRAM部のスタンバイ電圧がデータ保持に必要な電圧以下になり、保持していたデータが破壊されるという問題があった。また、スタンバイ状態での外部電源電圧が何らかの理由で低下した場合に、抵抗素子を介しているためRAM部の電圧リカバリーに時間がかかってしまうという問題があった。
特開平7−296587号公報
本発明は、少ない回路でスタンバイ時に安定してスタンバイ電流を供給することができるスタンバイ電源回路およびそれを用いた半導体記憶装置を提供する。
本発明の一態様によれば、外部から供給される電源と内部回路との間に接続され、スタンバイ時に前記内部回路が消費するスタンバイ電流を供給するスタンバイ電流補償手段と、前記スタンバイ電流補償手段と並列に接続され、スタンバイ時に前記内部回路に供給されるスタンバイ電圧を所定の値以上に保つように、前記スタンバイ電流補償手段とは別に前記内部回路へ電流を供給するスタンバイ電圧補償手段を有することを特徴とするスタンバイ電源回路が提供される。
本発明の別の一態様によれば、複数の情報が格納される記憶手段と、外部から供給される電源と前記記憶手段との間に接続され、前記記憶手段に格納された前記情報をスタンバイ時に安定して保持するためのスタンバイ電流を供給する請求項1乃至請求項4のいずれか1項に記載されたスタンバイ電源回路を有することを特徴とする半導体記憶装置が提供される。
本発明によれば、複雑な電源電圧検知回路を設けることなくスタンバイ電流を安定して供給することができるので、高い信頼性を持ったスタンバイ電源回路およびそれを用いた半導体記憶装置を実現することができる。
以下、図面を参照しながら、本発明の実施例を説明する。
図1は、本発明の実施例1に係わる半導体記憶装置を示す回路ブロック図である。ここでは、主に、情報が格納されるRAM部11とスタンバイ時にRAM部11へスタンバイ電流を供給するスタンバイ電源回路にかかわる部分を示した。
本発明の実施例1に係わる半導体記憶装置は、RAM部11、および、スタンバイ電流補償回路12とスタンバイ電圧補償回路とで構成されるスタンバイ電源回路を備えている。
スタンバイ電流補償回路12の第1の端子は外部から電源が供給される主電源線(図1には明示されていないが、以下、「Vcc」という。)に接続され、第2の端子はRAM部11の電源に接続され、スタンバイ電流補償回路12の制御入力にはスタンバイ状態を示す制御信号(以下、「STANDBY」という。)が入力されている。
また、スタンバイ電圧補償回路13の第1の端子はVccに接続され、第2の端子はRAM部11の電源に接続されている。
RAM部11は、情報を記憶する複数のメモリセルと、これらに情報を書き込みまたはこれらから情報を読み出すための回路を備え、スタンバイ状態で情報を保持するためのスタンバイ電流およびスタンバイ電圧を必要とする。すなわち、格納されたデータをスタンバイ時に保持し続けるために、RAM部11の電源には、スタンバイ電流をスタンバイ電圧以上の電圧で供給し続ける必要がある。このようなRAM部11の一例として、メモリセルにSRAMセルやDRAMセルを用いたものがある。
スタンバイ電流補償回路12は、図1に示したように、VccとRAM部11の電源との間に接続されたp型MOSFET(以下、「pMOS」という。)からなるスイッチ素子14、およびこれと並列に接続された抵抗素子15を有している。
すなわち、スイッチ素子14のソース端子はスタンバイ電流補償回路12の第1の端子を介してVccに接続され、ドレイン端子はスタンバイ電流補償回路12の第2の端子を介してRAM部11の電源に接続され、スイッチ素子14のゲート端子にはスタンバイ電流補償回路12の制御入力を介してSTANDBYが入力されている。そして、抵抗素子15の一端はスイッチ素子14のソース端子に接続され、他端はスイッチ素子14のドレイン端子に接続されている。
STANDBYは、半導体記憶装置がスタンバイ状態の場合に“1”、通常動作時に“0”となる制御信号で、スタンバイ時にはスイッチ素子14をオフさせて抵抗素子15を介してRAM部11へスタンバイ電流を供給させ、通常動作時にはスイッチ素子14をオンさせてスイッチ素子14を介してRAM部11へ動作電流を供給させる。
抵抗素子15の抵抗値Rは、例えば、Vcc=1.5V、RAM部11のスタンバイ電流=10μA、RAM部11のスタンバイ電圧=1.0Vとすると、(1.5V−1.0V)/10μA=50kΩに設定される。
スタンバイ電圧補償回路13は、図1に示したように、ダイオード接続されたpMOS16を有し、pMOS16のソース端子はスタンバイ電圧補償回路13の第1の端子を介してVccに接続され、ゲート端子およびドレイン端子はスタンバイ電圧補償回路13の第2の端子を介してRAM部11の電源に接続されている。
スタンバイ電圧補償回路13は、何らかの原因、例えば、RAM部11を構成するトランジスタの欠陥に伴うリーク電流の増加などでスタンバイ電流が設定値より増加した場合に、RAM部11にかかるスタンバイ電圧が低下しないようスタンバイ電流補償回路12とは別経路でRAM部11へ電流を供給する。したがって、例えば、上述したスタンバイ電流補償回路12の一例のように、Vcc=1.5V、スタンバイ電圧=1.0Vの場合には、スタンバイ電圧補償回路13における順方向電圧降下は、0.5Vに設定しておく必要がある。
ダイオード接続されたpMOS16の順方向電圧降下をこのように設定すれば、RAM部11の電源電圧が1.0Vまで低下すると、pMOS16のダイオードが自動的にオンして、スタンバイ電圧補償回路13は、スタンバイ電流補償回路12だけでは不足するRAM部11へのスタンバイ電流を別経路で供給する。
上記実施例1によれば、RAM部11の供給電圧の低下を検知する複雑な電源電圧検知回路を設けることなくスタンバイ電流を安定して供給することができるので、RAM部11のデータ破壊を防ぐことができ、高い信頼性を持ったスタンバイ電源回路およびそれを用いた半導体記憶装置を実現することができる。
さらに、上記実施例1によれば、複雑な電源電圧検知回路を設ける必要がなく、かつ、電源電圧検知回路の動作電流が付加されることもないので、スタンバイ状態での電流増加を抑制することができる。
上述の実施例1では、スタンバイ電圧補償回路13は、ダイオード接続された1つのpMOS16であるとしたが、本発明はこれに限られるものではなく、設定電圧調整のために、例えば、図2に示したように、ダイオード接続された複数のpMOS16を縦列接続して構成することもできる。
図3は、本発明の実施例2に係わる半導体記憶装置を示す回路ブロック図である。ここでは、主に、情報が格納されるRAM部31とスタンバイ時にRAM部31へスタンバイ電流を供給するスタンバイ電源回路にかかわる部分を示した。
本発明の実施例2に係わる半導体記憶装置は、RAM部31、および、スタンバイ電流補償回路32とスタンバイ電圧補償回路とで構成されるスタンバイ電源回路を備えている。
スタンバイ電流補償回路32の第1の端子は外部から電源が供給される主電源線(図3には明示されていないが、以下、「Vcc」という。)に接続され、第2の端子はRAM部31の電源に接続され、スタンバイ電流補償回路32の制御入力にはスタンバイ状態を示す制御信号(以下、「STANDBY」という。)が入力されている。
また、スタンバイ電圧補償回路33の第1の端子はVccに接続され、第2の端子はRAM部31の電源に接続され、スタンバイ電圧補償回路33の制御入力には半導体記憶装置のテストを示す制御信号(以下、「TEST」という。)が入力されている。
RAM部31およびスタンバイ電流補償回路32の構成、機能、および動作は実施例1と同様なので説明は省略する。
スタンバイ電圧補償回路33は、図3に示したように、pMOSからなるスイッチ素子37、およびダイオード接続されたpMOS36を有し、スイッチ素子37のソース端子はスタンバイ電圧補償回路33の第1の端子を介してVccに接続され、スイッチ素子37のゲート端子にはスタンバイ電圧補償回路33の制御入力を介してTESTが入力されている。
pMOS36のソース端子はスイッチ素子37のドレイン端子に接続され、ゲート端子およびドレイン端子はスタンバイ電圧補償回路33の第2の端子を介してRAM部31の電源に接続されている。
TESTは、半導体記憶装置のテスト時に、抵抗素子35でのリークテストを実施するための制御信号であり、出荷時の動作テストで使用する。
スタンバイ電圧補償回路33の機能は、実施例1と同様であるので、詳しい説明は省略する。実施例1との違いは、スイッチ素子37によってテスト時にスタンバイ電圧補償回路33をオフして、RAM部31のリーク電流値を直接測定できることである。
上記実施例2によれば、実施例1と同様の効果を期待できるばかりでなく、さらに、出荷時のテストでRAM部31の初期不良をスクリーニングできるので、より高い信頼性を持ったスタンバイ電源回路およびそれを用いた半導体記憶装置を実現することができる。
また、上記実施例2によれば、出荷時のテストでRAM部31の初期不良をスクリーニングできるので、半導体記憶装置の製造コストを削減することができる。
上述の実施例2では、スタンバイ電圧補償回路33は、pMOSからなるスイッチ素子37、およびダイオード接続された1つのpMOS36を有するとしたが、本発明はこれに限られるものではなく、設定電圧調整のために、実施例1の図2と同様に、ダイオード接続された複数のpMOSを縦列接続して用いることもできる。
上述の実施例1および実施例2では、スタンバイ電圧補償回路31または33にダイオード接続されたpMOSを用いたが、本発明はこれに限られるものではなく、適切な順方向電圧降下を有する素子、例えば、ダイオード接続されたn型MOS−FETまたは接合ダイオードなどを用いることもできる。
11、31 RAM部
12、32 スタンバイ電流補償回路
13、33 スタンバイ電圧補償回路
14、34、37 スイッチ素子
15、35 抵抗素子
16、36 ダイオード接続されたpMOS
12、32 スタンバイ電流補償回路
13、33 スタンバイ電圧補償回路
14、34、37 スイッチ素子
15、35 抵抗素子
16、36 ダイオード接続されたpMOS
Claims (5)
- 外部から供給される電源と内部回路との間に接続され、スタンバイ時に前記内部回路が消費するスタンバイ電流を供給するスタンバイ電流補償手段と、
前記スタンバイ電流補償手段と並列に接続され、スタンバイ時に前記内部回路に供給されるスタンバイ電圧を所定の値以上に保つように、前記スタンバイ電流補償手段とは別に前記内部回路へ電流を供給するスタンバイ電圧補償手段を有することを特徴とするスタンバイ電源回路。 - 前記スタンバイ電圧補償手段は、ダイオード接続されたp型MOS−FETであることを特徴とする請求項1に記載のスタンバイ電源回路。
- 前記スタンバイ電圧補償手段は、テスト時にオフされるスイッチ素子とダイオード接続されたp型MOS−FETとが縦列接続されていることを特徴とする請求項1に記載のスタンバイ電源回路。
- 前記スタンバイ電圧補償手段は、複数の前記ダイオード接続されたp型MOS−FETが縦列接続されていることを特徴とする請求項2または請求項3に記載のスタンバイ電源回路。
- 複数の情報が格納される記憶手段と、
外部から供給される電源と前記記憶手段との間に接続され、前記記憶手段に格納された前記情報をスタンバイ時に安定して保持するためのスタンバイ電流を供給する請求項1乃至請求項4のいずれか1項に記載されたスタンバイ電源回路を有することを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005356065A JP2007164830A (ja) | 2005-12-09 | 2005-12-09 | スタンバイ電源回路およびそれを用いた半導体記憶装置 |
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JP2005356065A JP2007164830A (ja) | 2005-12-09 | 2005-12-09 | スタンバイ電源回路およびそれを用いた半導体記憶装置 |
Publications (1)
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ID=38247585
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JP2005356065A Pending JP2007164830A (ja) | 2005-12-09 | 2005-12-09 | スタンバイ電源回路およびそれを用いた半導体記憶装置 |
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JP (1) | JP2007164830A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104042397A (zh) * | 2013-03-13 | 2014-09-17 | 庄臣及庄臣视力保护公司 | 具有电存储模式的通电眼科装置的制造方法和使用方法 |
JP2015511728A (ja) * | 2012-02-28 | 2015-04-20 | ジョンソン・アンド・ジョンソン・ビジョン・ケア・インコーポレイテッドJohnson & Johnson Vision Care, Inc. | 眼用装置上に電子回路を形成する方法及び装置 |
-
2005
- 2005-12-09 JP JP2005356065A patent/JP2007164830A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015511728A (ja) * | 2012-02-28 | 2015-04-20 | ジョンソン・アンド・ジョンソン・ビジョン・ケア・インコーポレイテッドJohnson & Johnson Vision Care, Inc. | 眼用装置上に電子回路を形成する方法及び装置 |
CN104042397A (zh) * | 2013-03-13 | 2014-09-17 | 庄臣及庄臣视力保护公司 | 具有电存储模式的通电眼科装置的制造方法和使用方法 |
JP2014186323A (ja) * | 2013-03-13 | 2014-10-02 | Johnson & Johnson Vision Care Inc | 電気的保存モードを有するエネルギー印加された眼用装置の製造及び使用方法 |
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