TWI440037B - 用以測試半導體記憶體陣列中之缺陷之系統及方法 - Google Patents

Description

用以測試半導體記憶體陣列中之缺陷之系統及方法

本發明是有關於一種半導體記憶裝置，且特別是有關於用以偵測半導體記憶裝置中之電晶體缺陷之測試系統及方法。

電子記憶體裝置是熟知的，且通常可以在各種電子系統中被發現。舉例而言，電子記憶體裝置(有時以電腦記憶體表示)可在電腦及其他計算裝置中被發現。各種分離式或獨立電子記憶體裝置亦是熟知的，例如記憶體卡或固態資料儲存系統。舉例而言，使用一種分離式記憶體卡以儲存圖片於數位照相機或用以儲存利用數位錄影機錄製之電影是屬於熟知的。

大部分的電子記憶體裝置可被分類成揮發性或非揮發性。揮發性電子記憶體裝置通常是一種需要電力以便保存儲存的資訊之裝置。揮發性電子記憶體裝置之一例係為靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)之電腦記憶體裝置，其只有在電腦開機時保存儲存的資料，且其會在電腦關機或斷電時遺失儲存的資料。相較之下，非揮發性電子記憶體裝置通常是一種能在沒有外部電源的情況下保存儲存的資料之裝置。非揮發性記憶體之一例係為快閃記憶體。兩個主要型式之快閃記憶體係為NOR快閃記憶體及NAND快閃記憶體。

一種典型的NOR快閃記憶體單元包含浮動閘極電晶體，如第1與2圖所示。NOR快閃記憶體單元具有在閘極與汲極之間的相當狹小的空間。然而，NOR快閃記憶體裝置使用相當高的電壓給記憶體單元以供進行程式化與抹除操作。一般而言，位於在記憶體單元之內之浮動閘極電晶體之閘極與汲極之製程缺陷可以容易地感應生成程式化故障、抹除故障及/或某些其他故障。因此，半導體記憶體製造商通常執行數個回合之預先循環測試，用以儘可能偵測並篩選掉多數的缺陷，用以在發貨之前達成降低故障比率之目標。因為執行數個回合之預先循環測試會招致額外的成本並減少測試載量，所以對於半導體記憶體製造商而言，為了嘗試平衡半導體記憶裝置之品質與成本，適當的測試方法變成重要的關鍵所在。

因此，理想上是可尋得用以測試半導體記憶裝置之新方法，其將允許品質之改善及/或與測試程序相關之成本之減少。

本發明係有關於一種用以測試半導體記憶裝置之系統與方法。使用本發明之系統與方法，可偵測並消除關於在半導體記憶裝置之浮動閘極電晶體之內之閘極至汲極短路之缺陷。舉例而言，依據說明於此之系統與方法，譬如在發貨之前可消除這些缺陷之製造環境中，可容易地偵測在記憶體陣列內之電晶體之閘極(或字元線)與汲極(或位元線)之間的電位相交缺陷，俾能減少測試成本並改善測試效率。

根據本發明之第一方面，提出一種半導體記憶裝置之測試方法，其可包含施加第一電壓至第一傳導線，其係連接至半導體記憶裝置之記憶體單元之電晶體之汲極或源極端子。此方法亦包含施加第二電壓至第二傳導線，其係連接至半導體記憶裝置之記憶體單元之電晶體之閘極。第一與第二電壓之施加係被執行以使第一傳導線處於高於第二傳導線之電壓電位。此方法更包含至少部分基於第二傳導線之電流之位準，決定缺陷是否出現於半導體記憶裝置，而第一與第二電壓係被施加至各傳導線。

在某些實施例中，半導體記憶裝置可以是一種NOR快閃記憶體，而其他實施例可包含其他型式之半導體記憶裝置，包含譬如NAND快閃記憶體。在某些實施例中，第一傳導線可以是位元線，而第二傳導線可以是字元線。或者，第一與第二傳導線可包含在記憶體陣列中之其他組合之傳導線。舉例而言，第一與第二傳導線可以分別是全域位元線與字元線，或分別是全域位元線與全域字元線，或分別是位元線與全域字元線。

在某些實施例中，第一傳導線上之較高電壓可藉由施加負電壓至第二傳導線而被達成。

在某些實施例中，此方法包含偵測一閘極至汲極缺陷，譬如是二極體-加上-電阻型式缺陷及/或電阻型式缺陷。

根據本發明之第二方面，提出一種半導體記憶裝置，其可包含記憶體陣列，其包含一記憶體單元，一連接至記憶體單元之第一傳導線，以及一連接至記憶體單元之第二傳導線。半導體記憶裝置亦可包含一電路用以提供正電壓至第一傳導線及用以選擇性地提供正電壓與負電壓中任一個至第二傳導線。此電路可被設計成用以在測試程序期間提供負電壓，並在讀取程序期間提供正電壓。

在某些實施例中，此電路可包含：第一輸入端子，用以接收第一控制信號；第二輸入端子，用以接收第二控制信號；以及輸出端子，用以依據第一與第二控制信號輸出一輸出電壓。這種電路之某些實施例可更包含第一電晶體、與第一電晶體串聯連接之第二電晶體，以及與第一電晶體並聯連接之第三電晶體，於此第一與第二電晶體係被連接以於其之各個閘極接收第一控制信號，而第三電晶體係被連接以於其閘極接收第二控制信號。第一電晶體可被連接以於其源極接收正電源電壓，而第二電晶體可被連接以於其源極接收負電源電壓。

在某些實施例中，測試程序可允許在第一與第二傳導線之間之記憶體陣列中之漏流缺陷之偵測。

根據本發明之第三方面，提出一種半導體記憶裝置，其可包含記憶體陣列，其包含浮動閘極電晶體、連接至浮動閘極電晶體之閘極之字元線，以及連接至浮動閘極電晶體之汲極之位元線。半導體記憶裝置亦可包含一電路用以提供正電壓至第一傳導線及用以選擇性地提供正電壓與負電壓中任一個至字元線。此電路可被設計成用以在測試程序期間提供負電壓，並在讀取程序期間提供正電壓。

在某些實施例中，此電路可包含：第一輸入端子，用以接收第一控制信號；第二輸入端子，用以接收第二控制信號；以及輸出端子，用以依據第一與第二控制信號輸出一輸出電壓至字元線。這種電路之某些實施例可更包含第一電晶體、與第一電晶體串聯連接之第二電晶體、以及與第一電晶體並聯連接之第三電晶體。第一與第二電晶體可被連接以於其各個閘極接收第一控制信號，而第三電晶體可被連接以於其閘極接收第二控制信號。第一電晶體可被連接以於其源極接收正電源電壓，而第二電晶體可被連接以於其源極接收負電源電壓。

在某些實施例中，測試程序可允許在位元線與字元線之間之記憶體陣列中之漏流缺陷之偵測。

根據本發明之第四方面，提出一種方法，用以控制半導體記憶裝置，其包含記憶體陣列，記憶體陣列包含記憶體單元、連接至記憶體單元之第一傳導線，以及連接至記憶體單元之第二傳導線。此方法可包含施加正電壓至第一傳導線，以及選擇性地施加其中一個電壓位準至第二傳導線。至少一個電壓位準較佳是低於被施加至第一傳導線之正電壓。此方法更包含：當第一傳導線係處於高於第二傳導線之電壓電位時，至少部分基於第二傳導線之電流之位準，偵測缺陷是否出現在半導體記憶裝置中。

在某些實施例中，記憶體單元可包含電晶體，其具有連接至第一傳導線之汲極，以及連接至第二傳導線之閘極。因此，施加正電壓至第一傳導線包含施加正電壓至汲極，而選擇性施加其中一個電壓位準至第二傳導線包含選擇性地施加其中一個電壓位準至閘極。

在某些實施例中，偵測缺陷是否出現在半導體記憶裝置中可包含偵測閘極至汲極缺陷是否出現在半導體記憶裝置中，例如二極體-加上-電阻型式之缺陷及/或電阻型式之缺陷。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第3圖顯示依據本發明實施例之記憶體裝置100之方塊圖。記憶體裝置100可包含一記憶體陣列102、一字元線(WL)解碼器104及一位元線(BL)解碼器106。記憶體裝置100亦可包含供使用者功能(譬如讀取、程式化及抹除功能)用之邏輯電路108。記憶體裝置100亦可包含一正高電壓源110與一負高電壓源112，例如電壓泵電路。記憶體裝置100可更包含測試電路114，其將被更進一步說明於下。

第4圖顯示記憶體陣列102之示範部分之更詳細示意圖。記憶體陣列102包含數個快閃記憶體單元120，配置成NOR快閃記憶體結構。記憶體陣列102亦包含數條位元線(位元線n至位元線n+3被顯示)，數條字元線(字元線n至字元線n+3被顯示)，以及數條電源線，其允許在記憶體單元120與位於記憶體陣列102外部之記憶體裝置100之元件(例如WL解碼器104、BL解碼器106、邏輯電路108、正高電壓源110、負高電壓源112及測試電路114)之間之通訊。以下的表1顯示供程式化、抹除及讀取操作用之記憶體單元120之電壓位準之摘要。

表1

第5與6圖顯示可在記憶體陣列102之記憶體單元120之製造期間產生之缺陷之型式之例子。第5圖顯示以「二極體-加上-電阻」缺陷表示之缺陷，而第6圖顯示以電阻式缺陷表示之缺陷。兩種缺陷涉及不必要的閘極至汲極漏流。在第5圖中，不必要的閘極至汲極漏流係象徵性地顯示成與電阻132串聯之二極體130，其在一起表示在鄰近的快閃記憶體單元120之汲極與一字元線WL之間之短路。在第6圖中，不必要的閘極至汲極漏流係象徵性地顯示成電阻134，其表示在鄰近的快閃記憶體單元120之汲極與一字元線WL之間之短路。測試電路114可被設計成用以偵測在快閃記憶體單元120中之這種閘極至汲極缺陷。以下之表2顯示在測試電路114之控制下之記憶體單元120之電壓位準之摘要，用以偵測在快閃記憶體單元120中之這種閘極至汲極缺陷。

如表2所示，用以偵測閘極至汲極缺陷之測試可包含施加一負電壓至記憶體單元之字元線，同時施加一小正電壓(例如，~1伏特)至記憶體單元之位元線，同時井與源極係設定到接地位準。

第7圖顯示測試電路114之示範部分之示意圖。測試電路114之實際實施例可包含關於記憶體裝置100之每條字元線之顯示於第7圖之電路之其中一個。顯示於第7圖之電路允許負電壓施加至字元線，以供總結於表2之閘極至汲極短路偵測用。

測試電路114包含一PMOS電晶體Q1、NMOS電晶體Q2與Q3。電晶體Q1係在一正電源電壓+V與一負電源電壓-V之間與電晶體Q2串聯連接。更明確而言，電晶體Q1之源極係連接至正電源電壓+V，而電晶體Q2之源極係連接至負電源電壓-V。電晶體Q1與Q2之閘極係連接至一第一輸入端子，其接收一第一控制信號PA。電晶體Q1與Q2之汲極係連接在一起並連接至一輸出端子，其提供一輸出電壓V_WL，其可被提供至記憶體陣列102之一字元線。

電晶體Q3係與電晶體Q1並聯連接。更明確而言，電晶體Q3之汲極係連接正電源電壓+V，而電晶體Q3之源極係連接至輸出端子以及電晶體Q1與Q2之汲極。電晶體Q3之閘極係連接至一第二輸入端子，其接收一第二控制信號NA。

顯示於第7圖之測試電路114可以是特殊操作電路，其可被操作以輸出一可調節的輸出電壓V_WL。電路114可輸出一可被使用來作讀取操作之正電壓，或一可被使用來作測試操作之負電壓，取決於第一與第二控制信號PA與NA之數值。以下的表3顯示在用以提供正(讀取)或負(測試)輸出電壓作為信號V_WL之電路114之輸入與輸出端子之電壓位準之摘要。

依據一較佳實施例，測試電路114係被操作以提供一負電壓V_WL(與位元線電壓之電壓位準相關聯)作為一字元線電壓，以便偵測一閘極至汲極缺陷，例如顯示於第5與6圖之那些。第8與9圖顯示說明使用負字元線WL電壓之測試操作如何在例如記憶體陣列102之記憶體陣列中能有效地偵測閘極至汲極短路故障之示意圖。

參見第8圖，與位元線BL之電壓位準比較而言，藉由測試電路114之至字元線WL的相對負電壓位準之施加可顯露出一種二極體-加上-電阻缺陷，如結合第5圖所說明的。箭號LP1顯示由於二極體-加上-電阻缺陷之存在而允許電流洩漏之漏流路徑。施加負字元線WL電壓可導致沿著漏流路徑LP1之電流流動。將代表二極體-加上-電阻缺陷之存在之所產生之電流，可依據運算式1被計算出：

在運算式1中，I_WL 係為字元線電流，V_BL 係為位元線BL電壓，V_WL 係為字元線WL電壓，V_th 係為二極體缺陷130之二極體缺陷閾值電壓，而R係為缺陷電阻132之電阻。

關於一特定例子，1伏特之電壓V_BL 可被施加至位元線BL，而-3伏特之負V_WL 電壓係被施加至字元線WL。因此，位元線BL之相對電壓係高於字元線WL達4伏特。因此，舉例而言，關於具有2伏特之二極體缺陷閾值電壓V_th 之二極體缺陷130以及大約200 K歐姆之電阻缺陷，在字元線WL上之大約10μ安培之電流將表示顯示於第8圖之二極體-加上-電阻缺陷之存在。同樣地，在字元線WL上之大約5μ安培之電流將表示二極體-加上-電阻缺陷之存在，其包含具有3伏特之二極體缺陷閾值電壓V_th 之二極體缺陷130以及大約200 K歐姆之電阻缺陷。另一方面，如果不存在有閘極至汲極缺陷，則將沒有電流位於字元線WL上。

接著參照第9圖，與位元線BL之電壓位準比較而言，藉由測試電路114之至字元線WL之相對負電壓位準之施加亦可顯露結合第6圖所說明之電阻缺陷。箭號LP2顯示由於電阻缺陷之存在而允許電流洩漏之漏流路徑。施加負字元線WL電壓可導致沿著漏流路徑LP2之電流流動。將代表電阻缺陷之存在之所產生之電流可依據運算式2被計算出：

在運算式2中，I_WL 係為字元線電流，V_BL 係為位元線BL電壓、VWL係為字元線WL電壓，而R係為缺陷電阻134之電阻。

關於一特定例子，1伏特之電壓V_BL 可被施加至位元線BL，而-3伏特之負V_WL 電壓係被施加至字元線WL。因此，位元線BL之相對電壓係高於字元線WL達4伏特。因此，舉例而言，關於大約500 K歐姆之電阻缺陷，在字元線WL上之大約8μ安培之電流I_WL 將表示顯示於第9圖之電阻缺陷之存在。同樣地，在大約500 K歐姆之電阻缺陷的存在的情況下，至字元線WL上之-8伏特之負V_WL 電壓之施加將導致在字元線WL上之大約18μ安培之電流I_WL 。另一方面，如果不存在有閘極至汲極缺陷，則將不會有電流於字元線WL上。

所揭露之測試系統與方法亦對種種傳導線之間(例如在字元線與位元線之間，在字元線與全域位元線之間，在全域字元線至全域位元線之間，以及在全域字元線至位元線之間)之感應生成漏流之製程缺陷偵測呈現有效的。關於各種製造缺陷，例如二極體缺陷、電阻缺陷或混合式缺陷，用以偵測閘極至汲極漏流之負高電壓之適當位準可被熟習本項技藝者選擇，用以藉由施加適當較大的電壓差異來適當地放大漏電流之數量。

藉由提供一種可調節的負電壓至記憶體之個別區段(或區塊)單元之所有字元線，同時讀取記憶體陣列，可大幅縮短用以測試記憶體之區段(或區塊)單元所需要之時間。使用這種配置，藉由讀取個別區段(或區塊)單元之一字元線，可偵測在記憶體之區段(或區塊)單元之內之任何地方之閘極至汲極缺陷。

所揭露的測試系統與方法並非被限定為NOR快閃記憶體之應用，但亦可被應用至任何其他記憶體，譬如NAND快閃記憶體。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

此外，於此所提供之章節標題係符合37 C.F.R.1.77或另外提供有組織的提示。這些標題不應對本發明之陳述於起源於此揭露內容之任何申請專利範圍作限制或特徵化。舉例詳言之，雖然標題提及「發明所屬之技術領域」，但是這些申請專利範圍不應受限於在此標題之下所選擇的語言，以說明所謂的技術領域。又，於此揭露內容中，背景技術之說明並未被解釋成承認此技術對於任何發明而言是屬於習知技術。「發明概要」也不應被考量成對在發佈的申請專利範圍所提出之本發明有特徵化的趨勢。再者，於此揭露內容中之單數的「實施方式」之任何參考文獻不應用以爭論於此揭露內容只存在有單點之新穎性。依據起源於此揭露內容之多重申請專利範圍之限制，可能提出多種發明，且這些申請專利範圍因此界定本發明及其被保護的等效設計。於所有實例中，這些申請專利範圍之範疇應針對它們自己的優點並依據此揭露內容而被考量，但不應被於此提出之標題所強迫限制。

+V．．．正電源電壓

WL．．．字元線

BL．．．位元線

-V．．．負電源電壓

PA．．．第一控制信號

NA．．．第二控制信號

Q1、Q2、Q3．．．電晶體

LP1．．．漏流路徑

LP2．．．漏流路徑

100．．．記憶體裝置

102．．．記憶體陣列

104．．．字元線(WL)解碼器

106．．．位元線(BL)解碼器

108．．．邏輯電路

110．．．正高電壓源

112．．．負高電壓源

114．．．測試電路

120．．．快閃記憶體單元

130．．．二極體/二極體缺陷

132．．．電阻

134．．．電阻

第1圖顯示習知之浮動閘極電晶體之概要視圖。

第2圖顯示第1圖之浮動閘極電晶體之剖面圖。

第3圖顯示依據本發明之實施例之記憶體裝置100之方塊圖。

第4圖顯示第3圖之記憶體陣列之示範部分之更詳細的示意圖。

第5圖顯示具有二極體-加上-電阻缺陷之第4圖之記憶體陣列之記憶體單元之概要視圖。

第6圖顯示具有電阻缺陷之第4圖之記憶體陣列之記憶體單元之概要視圖。

第7圖顯示第3圖之記憶體裝置之測試電路之概要視圖。

第8圖顯示具有二極體-加上-電阻缺陷之第5圖之記憶體單元之概要視圖，用以說明其漏電流路徑。

第9圖顯示具有電阻缺陷之第6圖之記憶體單元之概要視圖，用以說明其漏電流路徑。

100．．．記憶體裝置

102．．．記憶體陣列

104．．．字元線(WL)解碼器

106．．．位元線(BL)解碼器

108．．．邏輯電路

110．．．正高電壓源

112．．．負高電壓源

114．．．測試電路

Claims (24)

1. 一種半導體記憶裝置之測試方法，包含以下步驟：施加一第一電壓至一第一傳導線，該第一傳導線連接至該半導體記憶裝置之一記憶體單元之一電晶體之一汲極或源極；施加一第二電壓至一第二傳導線，該第二傳導線連接至該半導體記憶裝置之該記憶體單元之該電晶體之一閘極，其中施加該第一與第二電壓係被執行以使該第一傳導線處於一高於該第二傳導線之電壓電位；以及在施加該第一與第二電壓期間，至少部分基於該第二傳導線之一電流之一位準，決定一缺陷是否出現在該半導體記憶裝置中。
2. 如申請專利範圍第1項所述之方法，其中該半導體記憶裝置包含NOR快閃記憶體。
3. 如申請專利範圍第1項所述之方法，其中該第一傳導線係為一位元線。
4. 如申請專利範圍第3項所述之方法，其中該第二傳導線係為一字元線。
5. 如申請專利範圍第1項所述之方法，其中施加該第二電壓之步驟包含施加一負電壓至該第二傳導線。
6. 如申請專利範圍第1項所述之方法，其中該決定步驟包含：決定一閘極至汲極缺陷是否出現在該半導體記憶裝置中。
7. 如申請專利範圍第6項所述之方法，其中決定該閘極至汲極缺陷是否出現之該步驟包含：決定一種二極體-加上-電阻型式缺陷是否出現在該半導體記憶裝置中。
8. 如申請專利範圍第6項所述之方法，其中決定該閘極至汲極缺陷是否出現之該步驟包含：決定一電阻型式缺陷是否出現在該半導體記憶裝置中。
9. 一種半導體記憶裝置，包含：一記憶體陣列，其包含一記憶體單元、一連接至該記憶體單元之第一傳導線、以及一連接至該記憶體單元之第二傳導線；一電路，用以提供正電壓至該第一導線之電路及選擇性地提供正電壓與負電壓之任一個至該第二傳導線；其中該電路係被設計成用以在一測試程序期間提供該負電壓，並在一讀取程序期間提供該正電壓。
10. 如申請專利範圍第9項所述之半導體記憶裝置，其中該電路包含：一第一輸入端子，用以接收一第一控制信號；一第二輸入端子，用以接收一第二控制信號；以及一輸出端子，用以依據該第一與第二控制信號輸出一輸出電壓。
11. 如申請專利範圍第10項所述之半導體記憶裝置，其中該電路更包含：一第一電晶體；一第二電晶體，與該第一電晶體串聯連接；一第三電晶體，與該第一電晶體並聯連接，其中該第一與第二電晶體係被連接以於其各閘極接收該第一控制信號，且其中該第三電晶體係被連接以於其閘極接收該第二控制信號。
12. 如申請專利範圍第11項所述之半導體記憶裝置，其中該第一電晶體係被連接以於其源極接收一正電源電壓，且其中該第二電晶體係被連接以於其源極接收一負電源電壓。
13. 如申請專利範圍第9項所述之半導體記憶裝置，其中該測試程序允許在該第一與第二傳導線之間之該記憶體陣列之一漏流缺陷之偵測。
14. 一種半導體記憶裝置，包含：一記憶體陣列，其包含一浮動閘極電晶體、一連接至該浮動閘極電晶體之汲極之位元線、以及一連接至該浮動閘極電晶體之閘極之字元線；一電路，用以提供正電壓至該位元線之電路及選擇性地提供正電壓與負電壓之任一個至該字元線；其中該電路係被設計成用以在一測試程序期間提供該負電壓，以及在一讀取程序期間提供該正電壓。
15. 如申請專利範圍第14項所述之半導體記憶裝置，其中該電路包含：一第一輸入端子，用以接收一第一控制信號；一第二輸入端子，用以接收一第二控制信號；以及一輸出端子，用以依據該第一與第二控制信號輸出一輸出電壓至該字元線。
16. 如申請專利範圍第15項所述之半導體記憶裝置，其中該電路更包含：一第一電晶體；一第二電晶體，與該第一電晶體串聯連接；一第三電晶體，與該第一電晶體並聯連接，其中該第一與第二電晶體係被連接以於其各個閘極接收該第一控制信號，且其中該第三電晶體係被連接以於其閘極接收該第二控制信號。
17. 如申請專利範圍第16項所述之半導體記憶裝置，其中該第一電晶體係被連接以於其源極接收一正電源電壓，且其中該第二電晶體係被連接以於其源極接收一負電源電壓。
18. 如申請專利範圍第14項所述之半導體記憶裝置，其中該測試程序允許在該位元線與該字元線之間之該記憶體陣列中之一漏流缺陷之偵測。
19. 一種半導體記憶裝置之控制方法，該半導體記憶裝置包含一記憶體陣列，該記憶體陣列包含一記憶體單元，一連接至該記憶體單元之第一傳導線，以及一連接至該記憶體單元之第二傳導線，該方法包含以下步驟：施加一正電壓至該第一傳導線；選擇性地施加複數個電壓位準之其中一個至該第二傳導線，其中該些電壓位準之至少一個係低於被施加至該第一傳導線之該正電壓；以及當該第一傳導線處於高於該第二傳導線之一電壓電位時，至少部分基於該第二傳導線之一電流之一位準，偵測一缺陷是否出現在該半導體記憶裝置中。
20. 如申請專利範圍第19項所述之方法，其中該記憶體單元包含一電晶體，其具有一連接至該第一傳導線之汲極以及一連接至該第二傳導線之閘極，以使施加該正電壓至該第一傳導線之步驟包含：施加該正電壓至該汲極，以及選擇性地施加該些電壓位準之其中一個至該第二傳導線之步驟包含：選擇性地施加該些電壓位準之其中一個至該閘極。
21. 如申請專利範圍第20項所述之方法，其中該第一傳導線係為一位元線，且其中該第二傳導線係為一字元線。
22. 如申請專利範圍第19項所述之方法，其中偵測該缺陷是否出現在該半導體記憶裝置中之步驟包含：偵測一閘極至汲極缺陷是否出現於該半導體記憶裝置中。
23. 如申請專利範圍第22項所述之方法，其中決定該閘極至汲極缺陷是否出現之步驟包含：決定一種二極體-加上-電阻型式缺陷是否出現於該半導體記憶裝置中。
24. 如申請專利範圍第22項所述之方法，其中決定該閘極至汲極缺陷是否出現之步驟包含：決定一電阻型式缺陷是否出現於該半導體記憶裝置中。