KR20050078611A - 반도체 메모리 장치의 기판전압 발생회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 기판전압 발생회로를 공개한다. 그 회로는 정상 모드시 기판전압의 레벨을 감지하여 제1제어신호를 출력하는 제1제어부, 번인등 스트레스 모드시 기판전압의 레벨을 감지하여 제2제어신호를 출력하는 제2제어부, 및 상기 제1제어신호에 응답하여 제1기판전압레벨의 상기 기판전압을 출력하거나 상기 제2제어신호에 응답하여 제2기판전압레벨의 상기 기판전압을 출력하는 기판전압 발생부를 구비하고, 상기 제2기판전압레벨은 상기 제1기판전압레벨보다 높은 것을 특징으로 한다. 따라서, 번인등 스트레스 모드 동작시에만 선택적으로 기판전압을 높여 셀 억세스 트랜지스터의 문턱전압을 감소시킴으로써 데이터 라이트시 필요한 셀 억세스 트랜지스터의 게이트 전압을 감소시켜 게이트 옥사이드 양단 전압의 상승을 억제하면서 번인등의 목적을 달성할 수 있다.

Description

반도체 메모리 장치의 기판전압 발생회로{Back-bias voltage generating circuit of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 번인(Burn In)등 스트레스 모드 동작시 셀 억세스 트랜지스터의 게이트 옥사이드 양단 전압을 선택적으로 낮출 수 있는 반도체 메모리 장치의 기판전압 발생회로에 관한 것이다.
도 1은 메모리 셀의 구조를 나타낸다. 도 1에 나타낸 바와 같이 메모리 셀은 하나의 셀 억세스 트랜지스터(TR)와 셀 커패시터(C)로 구성된다.
도 1에서 Vbb는 기판전압으로서, 반도체 메모리 장치는 문턱전압의 안정화, 기생용량(parasitic capacitance)의 감소, 외부 신호의 언더슈트(under shoot)로 인한 오동작 방지 등을 위해 기판전압(Vbb)이 일정한 음의 값을 갖도록 한다. 기판전압이 감소하면 본체효과(Body effect)에 의해 트랜지스터의 문턱전압(Threshold voltage)은 상승하게 된다.
도 1에서 Vpp는 셀 억세스 트랜지스터(TR)의 게이트 전압이다. 메모리에 데이터를 라이트할 경우, 셀 억세스 트랜지스터의 게이트 전압(Vpp)은 비트라인에 가해지는 전압(Vca)과 셀 억세스 트랜지스터의 문턱전압(Threshold voltage)을 합한 값 이상이어야 한다. 번인등 스트레스 모드 동작시에는 비트라인에 정상동작시보다 높은 전압이 걸려야하므로 데이터 "1"에 해당하는 Vca의 값은 커지게 되고, 따라서, 데이터 "1" 라이트시 필요한 셀 억세스 트랜지스터의 게이트 전압(Vpp)의 레벨은 정상모드 동작시보다 높아진다. 그러나, 종래의 반도체 메모리 장치는 번인등 스트레스 모드 동작시에도 정상모드 동작시와 동일한 기판전압을 인가한다.
그런데, 기술발달에 따라 트랜지스터의 게이트 옥사이드(oxide)의 두께는 갈수록 얇아지고 있으므로 이에 따라 셀 억세스 트랜지스터가 견딜 수 있는 게이트 옥사이드 양단 전압(Vgb), 즉, 기판전압(Vbb)과 셀 억세스 트랜지스터의 게이트 전압(Vpp)의 차에 해당하는 전압에도 한계가 있다. 따라서, 종래의 반도체 메모리 장치는 번인등 스트레스 모드 동작시 셀 억세스 트랜지스터의 게이트 전압(Vpp)이 증가하여 셀 억세스 트랜지스터의 게이트 옥사이드 양단에 높은 전압이 인가됨으로 인해 게이트 옥사이드가 손상될 수 있으며, 번인등의 테스트를 수행하는 것이 불가능해 질 수 있다.
본 발명의 목적은 번인등 스트레스 모드 동작시 셀 억세스 트랜지스터의 기판전압의 레벨을 선택적으로 올려줌으로써 게이트 옥사이드 양단 전압의 상승을 억제하면서 번인등의 목적을 달성할 수 있는 반도체 메모리 장치의 기판전압 발생회로를 제공하는 데 있다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 기판전압 발생회로의 제1형태는 정상 모드시 기판전압의 레벨을 감지하여 제1제어신호를 출력하는 제1제어부, 번인등 스트레스 모드시 기판전압의 레벨을 감지하여 제2제어신호를 출력하는 제2제어부, 및 상기 제1제어신호에 응답하여 제1기판전압레벨의 상기 기판전압을 출력하거나 상기 제2제어신호에 응답하여 제2기판전압레벨의 상기 기판전압을 출력하는 기판전압 발생부를 구비하고, 상기 제2기판전압레벨은 상기 제1기판전압레벨보다 높은 것을 특징으로 한다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 기판전압 발생회로의 제1제어부는 기판전압의 레벨을 감지하여 상기 기판전압 발생부가 제1기판전압레벨의 기판전압을 출력하도록 제1제어신호를 출력하는 제1감지부, 및 번인등 스트레스 모드임을 나타내는 번인신호가 활성화되면 상기 제1감지부가 동작하지 않도록 하는 제1감지제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 기판전압 발생회로의 제2제어부는 기판전압의 레벨을 감지하여 상기 기판전압 발생부가 제2기판전압레벨의 기판전압을 출력하도록 제2제어신호를 출력하는 제2감지부, 및 번인등 스트레스 모드임을 나타내는 번인신호가 활성화되면 상기 제2감지부가 동작하도록 하는 제2감지제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 기판전압 발생회로의 제2형태는 정상 모드시 기판전압의 레벨을 감지하여 제어신호를 출력하는 제1제어부, 번인등 스트레스 모드시 기판전압의 레벨을 제2기판전압레벨로 만들어주는 제2기판전압 발생부, 및 상기 제어신호에 응답하여 제1기판전압레벨의 상기 기판전압을 발생하는 기판전압 발생부를 구비하고, 상기 제2기판전압레벨은 상기 제1기판전압레벨보다 높은 것을 특징으로 한다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 기판전압 발생회로의 제2기판전압 발생부는 상기 기판전압 발생부의 출력단에 연결된 드레인과 번인등 스트레스 모드 동작중임을 나타내는 번인신호가 인가되는 게이트와 상기 제2기판전압레벨이 인가되는 소스를 가진 NMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 반도체 메모리 장치의 제2기판전압 발생부의 상기 제2기판전압레벨은 접지전압인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치의 기판전압 발생회로를 설명하면 다음과 같다.
도 2는 본 발명의 반도체 메모리 장치의 기판전압 발생회로의 실시예를 나타낸 것으로서, 제1제어부(10), 기판전압 발생부(20), 및 제2기판전압 발생부(30)로 구성되어 있으며, 제1제어부(10)는 제1감지부(11) 및 제1감지제어부(12)로 구성되어 있다. 도 2에서 PBI는 번인등 스트레스 모드 동작중임을 나타내는 번인신호로서 모드 레지스터(Mode register)에 셋팅(setting)하여 사용될 수 있다.
도 2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1제어부(10)는 정상 모드(Normal mode)일 때, 기판전압(Vbb)이 일정한 제1기판전압레벨을 유지하도록 기판전압 발생부(20)에 제어신호를 출력한다. 제1감지부(11)는 기판전압(Vbb)의 레벨을 센싱하여 기판전압 발생부(20)가 제1기판전압레벨의 기판전압을 출력하도록 제어신호를 출력한다. 제1감지제어부(12)는 반도체 메모리 장치가 번인등 스트레스 모드 동작중이면 제1감지부가 동작하지 않도록 한다. 즉, 반도체 메모리 장치가 번인등 스트레스 모드 동작중이면 번인신호(PBI)가 "하이"레벨이 되어 트랜지스터(TR1)는 오프되고, 따라서, 제1감지부(11)에는 전류가 흐르지 않는다. 제1감지부(11)는 차동증폭기와 같은 구조로 되어 있으므로, 결과적으로 제1감지부(11)는 번인등 스트레스 모드 동작중에는 동작하지 않는다. 기판전압 발생부(20)는 기판전압(Vbb)을 발생시키기 위하여 제어신호에 따라 전압을 펌핑(Pumping)하는 드라이버이다. 제2기판전압 발생부(30)는 번인신호(PBI)가 "하이"레벨이면 기판전압(Vbb)이 0V가 되도록 한다.
즉, 도 2에 나타낸 본 발명의 반도체 메모리 장치의 기판전압 발생회로는 반도체 메모리 장치가 정상 모드(Normal mode)일 때는 제1제어부(10)가 동작하여 제1기판전압레벨의 기판전압(Vbb)을 공급하고, 번인등 스트레스 모드일 때는 제1제어부(10)는 동작하지 않고 제2기판전압발생부에 의해 기판전압(Vbb)을 0V로 높여 트랜지스터의 문턱전압을 감소시킨다. 따라서, 번인등 스트레스 모드 동작시에만 선택적으로 셀 억세스 트랜지스터의 게이트 전압의 레벨을 낮추고, 셀 억세스 트랜지스터의 게이트 옥사이드 양단 전압을 감소시킬 수 있도록 한다.
도 3은 본 발명의 반도체 메모리 장치의 기판전압 발생회로의 다른 실시예의 블록도로서, 제1제어부(10), 전압발생부(20), 및 제2제어부(40)로 구성되어 있으며, 제1제어부(10)는 제1감지부(11) 및 제1감지제어부(12)로, 제2제어부(40)는 제2감지부(41) 및 제2감지제어부(42)로 각각 구성되어 있다. 도 3에서 PBI는 번인등 스트레스 모드 동작중임을 나타내는 번인신호로서 모드 레지스터(Mode register)에 셋팅(setting)하여 사용될 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1제어부(10)의 기능은 도 2와 동일하다. 제2제어부(40)는 번인등 스트레스 모드일 때, 기판전압(Vbb)이 제1기판전압레벨보다 높은 제2기판전압레벨을 유지하도록 기판전압 발생부(20)에 제2제어신호를 출력한다. 제2감지부(41)는 기판전압(Vbb)의 레벨을 센싱하여 기판전압 발생부(20)가 제2기판전압레벨의 기판전압을 출력하도록 제2제어신호를 출력한다. 제2감지제어부(42)는 반도체 메모리 장치가 번인등 스트레스 모드 동작중에만 제2감지부(41)가 동작하도록 한다. 즉, 반도체 메모리 장치가 번인등 스트레스 모드 동작중이면 번인신호(PBI)가 "하이"레벨이 되어 트랜지스터(TR2)는 온되고, 따라서, 제2감지부(11)에 전류가 흐른다. 제2감지부(11)는 차동증폭기와 같은 구조로 되어 있으므로, 결과적으로 제2감지부(11)는 번인등 스트레스 모드 동작에만 동작한다. 기판전압 발생부(20)는 상기 제1제어신호에 응답하여 제1기판전압레벨의 기판전압을 출력하거나 상기 제2제어신호에 응답하여 제2기판전압레벨의 기판전압을 출력한다.
즉, 도 3에 나타낸 본 발명의 반도체 메모리 장치의 기판전압 발생회로는 반도체 메모리 장치가 정상모드 동작중이면 제1제어부(10)가 동작하여 제1기판전압레벨의 기판전압을 공급하고, 번인등 스트레스 모드 동작중이면 제1제어부(10)는 동작하지 않고 제2제어부가 동작하여 정상동작시의 기판전압의 레벨, 즉, 제1기판전압레벨보다 높은 제2기판전압레벨의 기판전압을 공급함으로써 셀 억세스 트랜지스터의 문턱전압을 낮추어 필요한 셀 억세스 트랜지스터의 게이트 전압을 낮추도록 한다. 기판전압이 0V가 되면 반도체 메모리 장치가 정상적으로 동작할 수 없어서 도 2에 나타낸 회로를 사용할 수 없는 경우에는 도 3과 같은 구성을 적용할 수 있다.
따라서, 본 발명은 번인시에만 셀 억세스 트랜지스터의 기판전압(Vbb)을 높여 셀 억세스 트랜지스터의 문턱전압이 낮아지도록 함으로써 필요한 셀 억세스 트랜지스터의 게이트 전압이 낮아지도록 하여 결과적으로 셀 억세스 트랜지스터의 게이트 옥사이드 양단 전압을 감소시킬 수 있다.
아래의 표 1은 도 1에서 비트라인에 가해지는 전압(Vca)이 3V이고, 기판전압(Vbb)이 -0.7V, -0.4V, 0V일 때 문턱전압은 각각 1.0V, 0.9V, 0.8V라고 가정하였을 경우, 필요한 최소한의 셀 억세스 트랜지스터의 게이트 전압(Vpp)과 셀 억세스 트랜지스터의 게이트 옥사이드 양단 전압(Vgb)을 나타낸 것이다.
Vbb Vpp(Vca + Vth) Vgb(Vpp - Vbb)
- 0.7V 3.0V + 1.0V = 4,0V 4.7V
- 0.4V 3.0V + 0.9V = 3.9V 4.3V
0V 3.0V + 0.8V = 3.8V 3.8V
표 1에서 보는 바와 같이 기판전압(Vbb)이 증가함에 따라 셀 억세스 트랜지스터의 게이트 전압(Vpp)은 4V, 3.9V, 3.8V로, 셀 억세스 트랜지스터의 게이트 옥사이드 양단 전압(Vgb)은 4.7V, 4.3V, 3.8V로 각각 줄어들게 된다.
따라서, 번인등의 테스트시 셀에는 3V의 동일한 스트레스를 가하여 번인의 목적을 달성하면서, 동시에 셀 억세스 트랜지스터의 게이트 옥사이드 양단 전압(Vgb)이 증가함으로써 발생하는 문제점을 해결할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치의 기판전압 발생회로는 번인등 스트레스 모드 동작시에만 선택적으로 기판전압을 높여 셀 억세스 트랜지스터의 문턱전압을 낮추어줌으로써 데이터 라이트시 필요한 셀 억세스 트랜지스터의 게이트 전압을 낮출 수 있다. 따라서, 번인등 스트레스 모드 동작시 셀 억세스 트랜지스터의 게이트 옥사이드 양단 전압을 감소시키면서, 동시에 메모리 셀에는 고전압의 스트레스를 줄 수 있어 번인등의 목적을 달성할 수 있다.
도 1은 메모리 셀의 구조를 나타낸다.
도 2는 본 발명의 반도체 메모리 장치의 기판전압 발생회로의 실시예의 블록도를 나타낸 것이다.
도 3은 본 발명의 반도체 메모리 장치의 기판전압 발생회로의 다른 실시예의 블록도를 나타낸 것이다.

Claims (6)

  1. 정상 모드시 기판전압의 레벨을 감지하여 제1제어신호를 출력하는 제1제어부;
    번인등 스트레스 모드시 기판전압의 레벨을 감지하여 제2제어신호를 출력하는 제2제어부; 및
    상기 제1제어신호에 응답하여 제1기판전압레벨의 상기 기판전압을 출력하거나 상기 제2제어신호에 응답하여 제2기판전압레벨의 상기 기판전압을 출력하는 기판전압 발생부를 구비하고,
    상기 제2기판전압레벨은 상기 제1기판전압레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 기판전압 발생회로.
  2. 제1항에 있어서, 제1제어부는
    상기 기판전압의 레벨을 감지하여 상기 기판전압 발생부가 제1기판전압레벨의 기판전압을 출력하도록 제1제어신호를 출력하는 제1감지부; 및
    번인등 스트레스 모드임을 나타내는 번인신호가 활성화되면 상기 제1감지부가 동작하지 않도록 하는 제1감지제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 기판전압 발생회로.
  3. 제1항에 있어서, 제2제어부는
    상기 기판전압의 레벨을 감지하여 상기 기판전압 발생부가 제2기판전압레벨의 기판전압을 출력하도록 제2제어신호를 출력하는 제2감지부; 및
    번인등 스트레스 모드임을 나타내는 번인신호가 활성화되면 상기 제2감지부가 동작하도록 하는 제2감지제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 기판전압 발생회로.
  4. 정상 모드시 기판전압의 레벨을 감지하여 제어신호를 출력하는 제1제어부;
    번인등 스트레스 모드시 기판전압의 레벨을 제2기판전압레벨로 만들어주는 제2기판전압 발생부; 및
    상기 제어신호에 응답하여 제1기판전압레벨의 상기 기판전압을 발생하는 기판전압 발생부를 구비하고,
    상기 제2기판전압레벨은 상기 제1기판전압레벨보다 높은 것을 특징으로 하는 반도체 메모리 장치의 기판전압 발생회로.
  5. 제4항에 있어서, 상기 제2기판전압 발생부는
    상기 기판전압 발생부의 출력단에 연결된 드레인과 번인등 스트레스 모드 동작중임을 나타내는 번인신호가 인가되는 게이트와 상기 제2기판전압레벨이 인가되는 소스를 가진 NMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 기판전압 발생회로.
  6. 제5항에 있어서, 상기 제2기판전압레벨은
    접지전압인 것을 특징으로 하는 반도체 메모리 장치의 기판전압 발생회로.
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