KR20080059049A - 반도체 메모리 장치의 파워 온 시스템 리셋 회로 및 그것의파워 온 리셋 방법 - Google Patents

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Abstract

본 발명의 시스템은, 반도체 메모리 시스템; 그리고 전원이 투입되면, 상기 전원이 안정되기 이전 동안에 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 종료시키는 동작을 반복적으로 수행하고, 상기 전원이 안정된 이후에는 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 활성화하는 파워 온 시스템 리셋 회로를 포함한다.
상술한 구성에 따라 본 발명의 파워 온 시스템 리셋 회로는 전원 투입에 의한 논리 회로 동작 개시 직후에, 동작이 개시된 내부 시퀀스를 정지시키고, 그 후 전원이 안정될 때까지 시스템을 리셋하여, 전원이 안정되면 반도체 메모리 시스템을 스타트시킨다.

Description

반도체 메모리 장치의 파워 온 시스템 리셋 회로 및 그것의 파워 온 리셋 방법{POWER ON SYSTEM RESET CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE AND POWER ON RESET METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 반도체 메모리 장치의 파워 온 시스템 리셋 회로에 관한 것이다.
불휘발성 메모리 장치의 전원 투입시, 전원 전압의 불안정으로 인하여 내부 레지스터의 래치 동작에 오류가 발생하기 쉽다. 래치 동작의 오류는 기억 소자로의 기입 또는 소거 오류를 야기시킨다. 이를 회피하기 위해서, 논리 회로의 동작 개시와 동시에 기입, 소거 등의 시퀀스의 유무를 검출하여 종료시킨다. 그리고 시스템을 리셋하여, 전원 전압이 안정하게 상승한 후에 시스템을 스타트시킬 필요가 있다. 일본공개특허공보(특개2006-191655 : 이하 특허 문헌1)에는 전원의 레벨이 저하된 경우 동작중의 시퀀스를 완전하게 종료시키고 새로운 시퀀스의 개시를 금지하는 파워 온 시스템 리셋 회로가 기재되어 있다.
도 4는 특허 문헌1의 파워 온 시스템 리셋 회로를 나타내는 블록도이다. 전원 전압이 전압 검지 회로(43)의 전압 검지 신호(VDT21)로 검지되는 전압 이상일 때, 제어 신호(CE) 발생 회로(48)는 기준 클록 발생 회로(47)로부터의 기준 클록(CLK)과 역상이 되도록 외부 제어 신호(CE)를 출력한다. 전원 전압이 전압 검지 신호(VDT21)로 검지되는 전압 이하일 때에는, 외부 제어 신호(CE)는 논리 'HIGH'가 되어 새로운 동작 시퀀스를 금지한다.
전원 전압이 전압 검지 신호(VDT21)로 검지되는 전압 이상일 때, 내부 제어 신호(ICE) 발생 회로(49)의 내부 제어 신호(ICE)는 외부 입력 제어 신호(CE)와 동일한 파형의 신호이다. 전원 전압이 전압 검지 신호(VDT21)로 검지되는 전압 이하일 때는, 외부제어 신호(CE)가 논리 'HIGH'가 되어도 내부 제어 신호(ICE)는 논리 'LOW'가 되어 이미 동작하고 있는 시퀀스를 끝까지 동작시킨 후, 논리 'HIGH'가 되어 새로운 동작 시퀀스를 금지한다.
이 동작에 의하면, 전원 투입 후의 정상 동작에서 전원이 저하한 경우, 동작중의 시퀀스를 완전히 종료시키고 새로운 동작 시퀀스를 금지할 수 있다. 그러나 전원 투입시의 초기 상태에서는, 논리 회로 동작이 불안정하기 때문에 내부 레지스터가 오동작하는 경우가 있다. 이 경우, 이미 동작을 개시하고 있는 시퀀스를 끝까지 동작시키면, 래치 오류에 의한 기억 소자로의 기입 또는 소거 오류가 발생한다.
상술한 문제를 해결하기 위하여, 본 발명은 전원 투입에 의한 논리 회로 동작 개시 직후에 동작이 개시된 시퀀스를 정지시키고, 전원이 안정될 때까지 시스템을 리셋하며, 전원이 안정되면 시스템을 스타트시키는 파워 온 시스템 리셋 회로를 제공한다.
상기 목적을 달성하기 위한 본 발명에 따른 시스템은, 반도체 메모리 시스템; 그리고 전원이 투입되면, 상기 전원이 안정되기 이전 동안에 상기 메모리 시스템의 내부 동작 시퀀스를 종료시키는 동작을 반복적으로 수행하고, 상기 전원이 안정된 이후에는 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 활성화하는 파워 온 시스템 리셋 회로를 포함한다.
이 실시예에 있어서, 상기 파워 온 시스템 리셋 회로는, 상기 전원이 안정되기 이전 동안에 상기 내부 동작 시퀀스를 종료시키는 처리를 반복적으로 수행하는 시퀀스 종료 수단과; 그리고 상기 내부 동작 시퀀스가 종료했을 때, 상기 반도체 메모리 시스템을 리셋하는 시스템 리셋 수단을 포함한다.
이 실시예에 있어서, 상기 시퀀스 종료 수단은, 기준 클록을 발생하는 기준 클록 발생부와; 상기 기준 클록을 카운트하여 카운터 신호를 발생하는 논리 계수부와; 상기 전원 투입 후의 전원 전압을 검지하여, 전압 검지 신호를 발생하는 전압 검지부와; 상기 논리 계수부의 카운터 신호와 상기 전압 검지 신호에 따라 트리거 펄스 신호를 주기적으로 발생하는 트리거 펄스 발생부와; 및 상기 트리거 펄스 신호에 따라서 상기 메모리 시스템의 동작 시퀀스를 종료하는 메모리 시스템 제어부를 포함한다.
이 실시예에 있어서, 상기 시스템 리셋 수단은 상기 전원이 안정되었을 때에 시스템 리셋을 해제한다.
이 실시예에 있어서, 상기 반도체 메모리 시스템은 불휘발성 반도체 메모리 장치를 포함한다.
상기 목적을 달성하기 위한 반도체 메모리 시스템의 파워 온 리셋 방법은, 상기 반도체 메모리 시스템에 전원을 인가하는 단계; 상기 전원이 안정화되기 이전에 상기 반도체 메모리 시스템의 내부 동작에 관계없이 상기 반도체 메모리 시스템을 반복적으로 리셋하는 단계; 및 상기 전원이 안정된 이후, 상기 반도체 메모리 시스템의 리셋 동작을 해제하여 상기 내부 동작 시퀀스를 활성화하는 단계를 포함한다.
이 실시예에 있어서, 상기 반도체 메모리 시스템을 반복적으로 리셋하는 단계는: 기준 클록을 발생하는 단계; 상기 기준 클록을 카운트하여 카운터 신호를 발생하는 단계; 상기 전원의 레벨을 검지하여 상기 전원의 안정화 여부를 지시하는 전압 검지 신호를 생성하는 단계; 상기 카운터 신호와 상기 전압 검지 신호에 따라 트리거 펄스 신호를 주기적으로 발생하는 단계와; 그리고 상기 트리거 펄스 신호에 따라서 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 종료시키는 단계를 포함한다.
이 실시예에 있어서, 상기 전압 검지 신호가 상기 전원이 안정화된 것으로 출력되면, 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 재개하는 단계를 더 포함한다.
상기 목적을 달성하기 위한 반도체 메모리 시스템의 파워 온 시스템 리셋 회로는, 전원의 투입 이후 전원 전압이 소정 전압에 도달하는 동안, 상기 반도체 메모리 시스템 내에서 발생하고 있는 동작 시퀀스를 종료시키는 처리를 반복적으로 수행하는 시퀀스 종료 수단과; 그리고 상기 동작 시퀀스가 종료했을 때, 상기 반도체 메모리 시스템을 리셋하는 시스템 리셋 수단을 포함하되, 상기 시스템 리셋 수단은 상기 전원 전압이 소정 전압에 이르렀을 때에 시스템 리셋을 해제한다.
이 실시예에 있어서, 상기 시퀀스 종료 수단은, 기준 클록을 발생하는 기준 클록 발생부와; 상기 기준 클록을 카운트하여 카운터 신호를 발생하는 논리 계수부와; 상기 전원 투입 후의 전원 전압을 검지하여, 전압 검지 신호를 발생하는 전압 검지부와; 상기 논리 계수부의 카운터 신호와 상기 전압 검지 신호에 따라 트리거 펄스 신호를 주기적으로 발생하는 트리거 펄스 발생부와; 및 상기 트리거 펄스 신호에 따라서 상기 메모리 시스템의 동작 시퀀스를 종료하는 메모리 시스템 제어부를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 컴퓨팅 시스템은, 전원의 투입 이후 전원 전압이 소정 전압에 도달하는 동안, 상기 반도체 메모리 시스템 내에서 발생하고 있는 동작 시퀀스를 종료시키는 처리를 반복적으로 수행하는 시퀀스 종료 수단과; 그리고 상기 동작 시퀀스가 종료했을 때, 상기 반도체 메모리 시스템을 리 셋하는 시스템 리셋 수단을 포함하되, 상기 시스템 리셋 수단은 상기 전원 전압이 소정 전압에 이르렀을 때에 시스템 리셋을 해제하는 파워 온 시스템 리셋 회로; 그리고 상기 파워 온 시스템 리셋 회로를 메모리 시스템의 리셋 제어 장치로 장착한다.
이상의 구성을 통하여 파워 온 시스템 리셋 동작시에 불휘발성 반도체 메모리 장치 또는 불휘발성 반도체 메모리 시스템의 불완전한 내부 동작을 차단하여 시스템의 신뢰성을 높일 수 있다.
이하에서는, 본 발명에 따른 불휘발성 반도체 메모리 장치의 파워 온 시스템 리셋 회로의 실시예를 도면들에 의거하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 파워 온 시스템 리셋 회로(60)를 포함하는 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 파워 온 시스템 리셋 회로(60)는 기준 클록을 발생하는 기준 클록 발생부(10)와 기준 클록을 계수하는 논리 계수부(20)와 전원 투입 후의 전원 전압을 검지하는 전압 검지부(30)와 불휘발성 메모리 시스템(50)의 동작을 제어하는 제어부(40)를 포함한다.
　불휘발성 메모리 시스템(50) 및 파워 온 시스템 리셋 회로(60) 전체에 전원이 투입되면, 기준 클록 발생부(10)는 클록 신호의 발생을 개시한다. 논리 계수부(20)는 기준 클록 발생부(10)로부터의 클록 신호를 수신하여 카운트 동작을 개시한다. 또한, 논리 계수부(20)는 카운트 비트를 나타내는 카운터 신호를 출력한다. 전압 검지부(30)는 불휘발성 메모리 시스템(50)의 전원 전압을 검지하여 전압 검지 신호를 출력한다. 전압 검지부(30)는 소정 레벨을 검지할 때까지는 하이 레벨 신호를 출력하고, 소정 레벨에 도달하면 로 레벨을 출력한다. 제어부(40)로는 논리 계수부(20)로부터의 임의의 카운트 비트의 신호와 전압 검지부(30)로부터의 전압 검지 신호가 입력된다. 제어부(40)는 파워 온시 불휘발성 메모리 시스템(50)의 동작을 제어함과 동시에 시스템 리셋을 행하기 위한 신호인 시스템 리셋 신호를 출력한다.
여기서, 불휘발성 메모리 시스템(50)은 일반적인 메모리 카드(Memory Card) 또는 반도체 디스크 장치(Solid State Disk:SSD)와 같은 메모리 시스템으로 구성될 수 있다. 또한, 불휘발성 메모리 시스템(50)으로 기재된 구성은 불휘발성 메모리 장치(Non-volatile memory device)로 치환될 수 있다. 이때, 파워 온 시스템 리셋 회로(60)는 호스트 또는 메모리 컨트롤러에 포함되어 상술한 기능을 제공할 수 있다.
도 2는 본 발명의 제어부(40)의 회로 구성을 나타내는 블록도이다. 도 2를 참조하면, 제어부(40)는 트리거 펄스 발생부(41)와 메모리 시스템 제어부(42)와 시스템 리셋 회로(43)를 포함한다. 여기서, 시퀀스 종료 수단은 기준 클록 발생부(10)와 논리 계수부(20)과 전압 검지부(30)과 트리거 펄스 발생부(41)와 메모리 시스템 제어부(42)에 의해 구성된다.
트리거 펄스 발생부(41)는 논리 계수부(20)로부터의 카운터 신호와 전압 검지부(30)로부터의 전압 검지 신호에 따라 불휘발성 메모리(50, 도 1 참조)의 동작 제어를 정지시키기 위한 트리거 펄스 신호를 발생하여 메모리 시스템 제어부(42)로 제공한다. 여기서, 트리거 펄스 발생부(41)는 전압 검지 신호가 하이 레벨 신호인 동안은 동일한 카운터 비트를 나타내는 카운터 신호에 따라 트리거 펄스 신호를 주기적으로 반복해 발생하게 된다.
메모리 시스템 제어부(42)는 정상 상태 시에는 불휘발성 메모리 시스템(50)의 동작을 제어하게 된다. 반면, 파워 온 동작시 메모리 시스템 제어부(42)로는 트리거 펄스 신호가 입력된다. 메모리 시스템 제어부(42)는 파워 온시 또는 파워 오프 시에 불휘발성 메모리 시스템(50)의 제어 시퀀스가 완료되어 있지 않을 수도 있다. 또는 파워 온시 오동작 혹은 래치 오류에 의해 잘못된 동작 제어를 개시하고 있는 경우도 있다. 이 때문에, 메모리 시스템 제어부(42)는, 트리거 펄스 발생부(41)에서 출력된 트리거 펄스 신호에 따라, 메모리 시스템의 동작 제어를 종료하게 된다. 또한, 메모리 시스템 제어부(42)는, 메모리 시스템의 동작 제어를 실시 중인 경우에는 하이 레벨, 메모리 시스템의 동작 제어를 중지하고 있을 경우에는 로 레벨 신호가 되는 스테이터스 신호(Status Signal)를 출력하게 된다.
시스템 리셋 수단인 시스템 리셋 회로(43)는 스테이터스 신호와 전압 검지 신호에 근거하여 시스템 리셋 신호를 출력한다. 시스템 리셋 회로(43)는 스테이터스 신호가 로 레벨 및 전압 검지 신호가 하이 레벨인 경우, 하이 레벨의 시스템 리셋 신호를 출력한다. 또한, 시스템 리셋 회로(43)는 전압 검지 신호가 로 레벨이 되었을 경우 시스템 리셋 신호를 로 레벨로 떨어뜨리게 된다.
도 3은 본 발명의 파워 온 시스템 리셋 회로의 전원 전압과 제어 신호의 관 계를 나타내는 타이밍도이다. 도 3을 참조하면, 전원 투입시 전원 전압(Vcc)은 점차 상승하고(예를 들면, 0. 9~1. 1V가 되는 시점 T1에서), 기준 클록 발생부(10)는 클록 신호(OSC)의 발생을 개시한다. 논리 계수부(20)는 이 클록 신호(OSC)를 수신하여 카운트 동작을 개시한다. 전압 검지부(30)는 불휘발성 메모리 시스템(50)의 전원 전압을 검지하며, 소정 레벨을 검지할 때까지는 하이 레벨의 전압 검지 신호(PONRST)를 출력한다.
제어부(40)의 트리거 펄스 발생부(41)는 논리 계수부(20)로부터의 3-비트 카운터 신호(COUNTER)와, 전압 검지부(30)로부터의 하이 레벨의 전압 검지 신호(PONRST)의 논리곱을 취하여 내부 신호인 PONRST2를 발생한다. 또한, 트리거 펄스 발생부(41)는 내부 신호(PONRST2)의 상승 에지에서 메모리 시스템 제어부(42)의 메모리 시스템의 동작 제어를 정지하기 위한 트리거 펄스 신호(TRG)를 발생한다. 기입 또는 소거 시퀀스 동작을 제어하고 있는 경우, 메모리 시스템 제어부(42)는 하이 레벨의 스테이터스 신호(HVCEN)를 출력하지만, 트리거 신호(TRG)에 따라 그 동작 제어를 완료한 후에는 로 레벨의 스테이터스 신호(HVCEN)를 출력한다.
시퀀스 정지 신호는 트리거 신호(TRG)와 시퀀스 동작 신호(HVCEN)의 논리곱에 의해 생성될 수 있다. 논리 계수부(20)의 카운트 신호(COUNTER)는 3-비트로 한정되는 것은 아니다. 전원 전압(Vcc)이 상승함에 따라, 기준 클록 발생부(10)가 클록 신호(OSC)의 발생을 개시하여, 논리 계수부(20)의 3-비트의 카운트 출력이 나타나는 시점은 불휘발성 메모리 시스템(50)의 논리 회로를 정상적으로 동작할 수 있는 전압 상태에 있다고 한 것으로, 3-비트째로 대신하는 다른 비트의 카운트 출력 을 이용해도 된다.
스테이터스 신호(HVCEN)가 로 레벨이 되고 전압 검지 신호가 하이 레벨이 되었을 경우, 시스템 리셋 회로(43)는 하이 레벨의 시스템 리셋 신호(system　reset)를 발생하여 불휘발성 메모리 시스템(50)을 리셋한다.
상술한 일련의 동작은 논리 계수부(20)의 3-비트 카운트 신호의 주기마다, 불휘발성 메모리 시스템(50)의 논리 회로가 안정되어 동작을 실시할 수 있는 하한값(예를 들면 1. 4V로, 전원 전압(Vcc)가 도달하는 시점 T2)까지 반복하여 이루어진다. 이것은 전원 전압의 초기 상태에 있어서, 일단 시퀀스 동작을 정지시켜 시스템 리셋을 한 후에도 전원 전압의 상황에 따라서 다시 시퀀스가 개시될 가능성이 있기 때문이다. 전압 검지부(30)가 T2에서 소정 하한값을 검지하여 로 레벨의 전압 검지 신호(PONRST)를 출력하면, 시스템 리셋 회로(43)는 이것을 수신하여 시스템 리셋 신호(system　reset)를 로 레벨로 출력한다.
이상 설명한 것처럼, 본 발명에 의하면, 전원 투입 후의 전원 전압이 저전압 상태일 때, 불휘발성 메모리 시스템(50)에 어떠한 시퀀스가 발생하고 있는가를 주기적으로 체크하며, 어떠한 시퀀스가 발생하면 이것을 정지시킨다. 또한, 시퀀스가 정지 혹은 발생하고 있지 않으면, 시스템을 리셋하고 전원 전압이 소정 레벨에 도달한 시점에서 시스템의 리셋을 해제하여 스타트시키는 것이 가능하다.
상술한 본 발명의 불휘발성 메모리 시스템(50)은 파워 온 시스템 리셋 회로(60)를 통해서 안정된 전원전압 하에서 리셋 동작을 수행한다. 따라서, 초기 전원 제공시에 불안정한 전원 전압에 의해서 발생하는 에러를 차단할 수 있다. 이러 한 불휘발성 메모리 시스템(50)의 구성은 반도체 디스크 장치(Solid State Disk: SSD)로도 구성될 수 있다.
도 5는 본 발명에 따른 불휘발성 메모리 시스템(110) 및 파워 온 시스템 리셋 회로(120)를 장착하는 컴퓨팅 시스템(100)을 간략히 보여주는 블록도이다. 도 8을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 불휘발성 메모리 시스템(110)이 장착된다. 본 발명에 따른 컴퓨팅 시스템(100)은 메모리 컨트롤러(111) 및 불휘발성 메모리 장치(112)로 구성되는 불휘발성 메모리 시스템(110)과 불휘발성 메모리 시스템(110)의 리셋 동작을 제어하기 위한 파워 온 시스템 리셋 회로(120)를 포함한다. 그리고 각각 버스(160)에 전기적으로 연결된 중앙처리장치(150), 램(140), 유저 인터페이스(130)를 포함한다. 불휘발성 메모리 시스템(110)은 앞서 언급된 바와 같이 메모리 카드 또는 반도체 디스크 장치(SSD)와 실질적으로 동일하게 구성될 것이다. 불휘발성 메모리 장치(112)에는 유저 인터페이스(130)를 통해서 제공되거나 또는, 중앙처리장치(140)에 의해서 처리된 데이터가 메모리 컨트롤러(111)를 통해 저장된다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모뎀(Modem), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 불휘발성 메모리 장치 또는 불휘발성 메모리 장치를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 의한 파워 온 시스템 리셋 회로를 나타내는 블록도;
도 2는 본 발명의 제어부의 회로 구성을 나타내는 블록도;
도 3은 본 발명의 파워 온 시스템 리셋 회로의 동작을 보여주는 타이밍도;
도 4는 종래의 파워 온 시스템 리셋 회로를 나타내는 블록도;
도 5는 본 발명의 컴퓨팅 시스템을 보여주는 블록도.
*도면의 주요부분에 대한 부호의 설명*
10 : 기준 클록 발생부 20 :　논리 계수부
30 : 전압 검지부 40 : 제어부
41 : 트리거 펄스 발생부 42: 메모리 시스템 제어부
43 : 시스템 리셋 회로 50 : 불휘발성 메모리 시스템
60 : 파워 온 시스템 리셋 회로 100 : 컴퓨팅 시스템
110 : 불휘발성 메모리 시스템 111 : 메모리 컨트롤러
112 : 불휘발성 메모리 장치 120 : 파워 온 시스템 리셋 회로
130 : 유저 인터페이스 140 : 램
150 : 중앙처리장치 160 : 버스
OSC : 클록 신호 COUNTER : 카운터 신호
PONRST : 전압 검지 신호 PONRST2 : 내부 신호
TRG : 트리거 신호 HVCEN : 스테이터스 신호
system　reset : 시스템 리셋 신호

Claims (11)

  1. 반도체 메모리 시스템; 그리고
    전원이 투입되면, 상기 전원이 안정되기 이전 동안에 상기 메모리 시스템의 내부 동작 시퀀스를 종료시키는 동작을 반복적으로 수행하고, 상기 전원이 안정된 이후에는 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 활성화하는 파워 온 시스템 리셋 회로를 포함하는 시스템.
  2. 제 1 항에 있어서,
    상기 파워 온 시스템 리셋 회로는,
    상기 전원이 안정되기 이전 동안에 상기 내부 동작 시퀀스를 종료시키는 처리를 반복적으로 수행하는 시퀀스 종료 수단과; 그리고
    상기 내부 동작 시퀀스가 종료했을 때, 상기 반도체 메모리 시스템을 리셋하는 시스템 리셋 수단을 포함하는 시스템.
  3. 제 2 항에 있어서,
    상기 시퀀스 종료 수단은,
    기준 클록을 발생하는 기준 클록 발생부와;
    상기 기준 클록을 카운트하여 카운터 신호를 발생하는 논리 계수부와;
    상기 전원 투입 후의 전원 전압을 검지하여, 전압 검지 신호를 발생하는 전 압 검지부와;
    상기 논리 계수부의 카운터 신호와 상기 전압 검지 신호에 따라 트리거 펄스 신호를 주기적으로 발생하는 트리거 펄스 발생부와; 및
    상기 트리거 펄스 신호에 따라서 상기 메모리 시스템의 동작 시퀀스를 종료하는 메모리 시스템 제어부를 포함하는 시스템.
  4. 제 2 항에 있어서,
    상기 시스템 리셋 수단은 상기 전원이 안정되었을 때에 시스템 리셋을 해제하는 것을 특징으로 하는 시스템.
  5. 제 1항에 있어서,
    상기 반도체 메모리 시스템은 불휘발성 반도체 메모리 장치를 포함하는 시스템.
  6. 반도체 메모리 시스템의 파워 온 리셋 방법에 있어서:
    상기 반도체 메모리 시스템에 전원을 인가하는 단계;
    상기 전원이 안정화되기 이전에 상기 반도체 메모리 시스템의 내부 동작에 관계없이 상기 반도체 메모리 시스템을 반복적으로 리셋하는 단계; 및
    상기 전원이 안정된 이후, 상기 반도체 메모리 시스템의 리셋 동작을 해제하여 상기 내부 동작 시퀀스를 활성화하는 단계를 포함하는 파워 온 리셋 방법.
  7. 제 6 항에 있어서,
    상기 반도체 메모리 시스템을 반복적으로 리셋하는 단계는:
    기준 클록을 발생하는 단계;
    상기 기준 클록을 카운트하여 카운터 신호를 발생하는 단계;
    상기 전원의 레벨을 검지하여 상기 전원의 안정화 여부를 지시하는 전압 검지 신호를 생성하는 단계;
    상기 카운터 신호와 상기 전압 검지 신호에 따라 트리거 펄스 신호를 주기적으로 발생하는 단계와; 그리고
    상기 트리거 펄스 신호에 따라서 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 종료시키는 단계를 포함하는 파워 온 리셋 방법.
  8. 제 7 항에 있어서,
    상기 전압 검지 신호가 상기 전원이 안정화된 것으로 출력되면, 상기 반도체 메모리 시스템의 내부 동작 시퀀스를 재개하는 단계를 더 포함하는 파워 온 리셋 방법.
  9. 반도체 메모리 시스템의 파워 온 시스템 리셋 회로에 있어서:
    전원의 투입 이후 전원 전압이 소정 전압에 도달하는 동안, 상기 반도체 메모리 시스템 내에서 발생하고 있는 동작 시퀀스를 종료시키는 처리를 반복적으로 수행하는 시퀀스 종료 수단과; 그리고
    상기 동작 시퀀스가 종료했을 때, 상기 반도체 메모리 시스템을 리셋하는 시스템 리셋 수단을 포함하되,
    상기 시스템 리셋 수단은 상기 전원 전압이 소정 전압에 이르렀을 때에 시스템 리셋을 해제하는 것을 특징으로 하는 파워 온 시스템 리셋 회로.
  10. 제 9 항에 있어서,
    상기 시퀀스 종료 수단은,
    기준 클록을 발생하는 기준 클록 발생부와;
    상기 기준 클록을 카운트하여 카운터 신호를 발생하는 논리 계수부와;
    상기 전원 투입 후의 전원 전압을 검지하여, 전압 검지 신호를 발생하는 전압 검지부와;
    상기 논리 계수부의 카운터 신호와 상기 전압 검지 신호에 따라 트리거 펄스 신호를 주기적으로 발생하는 트리거 펄스 발생부와; 및
    상기 트리거 펄스 신호에 따라서 상기 메모리 시스템의 동작 시퀀스를 종료하는 메모리 시스템 제어부를 포함하는 파워 온 시스템 리셋 회로.
  11. 파워 온 시스템 리셋 회로; 그리고
    상기 파워 온 시스템 리셋 회로를 메모리 시스템의 리셋 제어 장치로 장착하는 컴퓨팅 시스템을 포함하되, 상기 파워 온 시스템 리셋 회로는 청구항 9에 기재된 메 모리 시스템인 것을 특징으로 하는 컴퓨팅 시스템.
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