JP4024812B2 - パワーオン・オフリセット回路及び半導体装置 - Google Patents

Description

本発明は、電源電圧等の電圧検知回路と、パワーオン・オフリセット回路と、半導体装置に関するものである。

最近、半導体装置において、電源電圧値に応じて内部回路動作を変えることにより、広い電源電圧範囲で安定した動作をさせる技術が広く用いられようになってきた。このため、電源電圧値を検知する電圧検知回路が重要なものとなっている。

従来の電圧検知回路について、図２３〜図２５を参照しながら説明する。図２３は従来の電圧検知回路の構成を示す図、図２４は従来の電圧検知回路における電源電圧と出力電圧信号との関係を示す図、図２５は同じく電源電圧と消費電流との関係を示す図である。

まず、その回路構成について説明する。図２３に示すように、Ｑｐ６１はＰチャネル型ＭＯＳトランジスタで、そのソースが電源電圧ＶＤＤに接続され、ゲートとドレインがノードＮ６１に接続されている。Ｑｐ６２はＰチャネル型ＭＯＳトランジスタで、そのソースがノードＮ６１に接続され、ゲートとドレインがノードＮ６２に接続されている。Ｑｐ６３はＰチャネル型ＭＯＳトランジスタで、そのソースがノードＮ６２に接続され、ゲートとドレインがノードＮ６３に接続されている。Ｑｎ６１はＮチャネル型ＭＯＳトランジスタで、そのソースが接地電圧ＶＳＳに接続され、ゲートが電源電圧ＶＤＤに接続され、ドレインがノードＮ６３に接続されている。Ｑｐ６４はＰチャネル型ＭＯＳトランジスタ、Ｑｎ６２はＮチャネル型ＭＯＳトランジスタで、これらは第１の否定回路６１を構成する。Ｐチャネル型ＭＯＳトランジスタＱｐ６４のソースが電源電圧ＶＤＤに接続され、そのゲートがノードＮ６３に接続され、さらにドレインがノードＮ６４に接続されている。また、Ｎチャネル型ＭＯＳトランジスタＱｎ６２のソースが接地電圧ＶＳＳに接続され、そのゲートがノードＮ６３に接続され、さらにドレインがノードＮ６４に接続されている。ノードＮ６４は第２の否定回路６２の入力端に接続されている。第２の否定回路６２は、ノードＮ６４から電圧検知信号ＶＤＴ６０が印加され、出力電圧信号ＶＯＵＴ６０を発生する。

次に、この電圧検知回路の動作について説明する。所定の条件の下で、図２４に示すように、第２の否定回路６２の出力端に得られる出力電圧信号ＶＯＵＴ６０は、電源電圧ＶＤＤが約４Ｖ未満では論理電圧“Ｌ”となり、約４Ｖ以上では論理電圧“Ｈ”となる。

これは以下に述べる理由によるものである。ノードＮ６３の電位は電源電圧ＶＤＤからＰチャネル型ＭＯＳトランジスタＱｐ６１〜Ｑｐ６３の電圧降下分だけ低い電位となる。例えば２Ｖである。

ところで、Ｐチャネル型ＭＯＳトランジスタＱｐ６４とＮチャネル型ＭＯＳトランジスタＱｎ６２とで構成される第１の否定回路６１のスレッショルドレベルは電源電圧ＶＤＤの約１／２である。したがって、電源電圧ＶＤＤが約４Ｖであるときには、第１の否定回路６１の入力端に接続されたノードＮ６４の電位が約２Ｖとなり、ノードＮ６４すなわち電圧検知信号ＶＤＴが論理電圧“Ｈ”から論理電圧“Ｌ”に、第２の否定回路６２の出力である出力電圧信号ＶＯＵＴ６０が論理電圧“Ｌ”から論理電圧“Ｈ”に遷移する電圧となる。

次に、この電圧検知回路の消費電流について説明する。図２４に示すように、電源電圧ＶＤＤが約４Ｖであるときに、Ｐチャネル型ＭＯＳトランジスタＱｐ６４とＮチャネル型ＭＯＳトランジスタＱｎ６２とで構成される第１の否定回路６１の入力端であるノードＮ６３の電位が電源電圧ＶＤＤと接地電圧ＶＳＳとの中間の電位となるため、Ｐチャネル型ＭＯＳトランジスタＱｐ６４とＮチャネル型ＭＯＳトランジスタＱｎ６２とが共にオンした状態、すなわち第１の否定回路６１が一時的に短絡状態となり、このＮチャネル型ＭＯＳトランジスタＱｎ６２を流れる消費電流Ｉｎ６０は例えばピーク０.６μＡとなる。また、電源電圧ＶＤＤが約 ４Ｖ以外のときでも、消費電流Ｉｎ６０は図２５に示すように、０.１μＡ以上流れている。

しかしながら、電圧検知回路により所定の電圧を検知した場合、ロジック回路やメモリ回路等の装置を即時動作停止するためのパワーオン・オフリセット回路は、ロジック回路では問題が無くても、読み出し後再書き込み（リストアやリフレッシュ）が必要なメモリ回路では、動作を即時停止させることによりメモリのデータ破壊する可能性があるため、動作途中のシーケンスを正常に終了させることが困難である。

本発明は、このような課題を考慮して、動作中のシーケンスを正常に終了させるパワーオン・オフリセット回路、及び半導体装置を提供することを目的とする。

本発明は、以下の構成のパワーオン・オフリセット回路及び半導体装置である。

第１の本発明は、第１の電圧を検知し、第１の信号を出力する第１電圧検知回路と、第１の電圧より低い第２の電圧を検知し、第２の信号を出力する第２電圧検知回路と、第１の信号及び第２の信号を入力とする制御回路とを有し、制御回路は、電源電圧が第１の電圧以下であるとき、動作中のシーケンスは継続させるとともに、新たな動作シーケンスを禁止し、電源電圧が第２の電圧以下であるとき即時動作を停止することを特徴とするパワーオン・オフリセット回路である。

また、第２の本発明は、電源電圧が第１の電圧から第２の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長いことを特徴とする第１の本発明のパワーオン・オフリセット回路である。

また、第３の本発明は、第１の電圧と前記第１の電圧より高い第２の電圧を検知し、第１の信号を出力する第１電圧検知回路と、第１の電圧より低い第３の電圧を検知し、第２の信号を出力する第２電圧検知回路と、第１の信号及び第２の信号を入力とする制御回路とを有し、電源電圧が上昇するときには第１の信号は第２の電圧で遷移し、電源電圧が低下するときには第１の信号は前記第１の電圧で遷移し、制御回路は、電源電圧が第１の信号の遷移電圧以下の場合に、動作中のシーケンスは継続させるとともに、新たな動作シーケンスを禁止し、電源電圧が第３の電圧以下の場合即時動作を停止することを特徴とするパワーオン・オフリセット回路である。

また、第４の本発明は、電源電圧が第１の信号の遷移電圧から第３の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長いことを特徴とする第３の本発明のパワーオン・オフリセット回路である。

また、第５の本発明は、第１から第４の何れか一つの本発明のパワーオン・オフリセット回路と、不揮発性メモリとを有した半導体装置である。

本発明は、パワーオン時には誤って新たな動作シーケンスが始まることがなく、パワーオフ時には、動作中のシーケンスを正常に終了させることができるパワーオン・オフリセットであるという効果がある。

以下、本発明の実施例および本発明に関連する発明の例について説明する。

図１は、本発明に関連する発明の第１の例としての電圧検知回路の構成を示す図、図２はその電源電圧と出力電圧信号との関係を示す図、図３は電源電圧と消費電流との関係を示す図である。

まず、本例の構成について説明する。図１において、Ｑｐ１１〜Ｑｐ１６はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１１，Ｑｎ１２はＮチャネル型ＭＯＳトランジスタ、１１，１２は否定回路である。

Ｐチャネル型ＭＯＳトランジスタＱｐ１１のソースが電源電圧ＶＤＤ、ゲートとドレインがノードＮ１１にそれぞれ接続されている。Ｐチャネル型ＭＯＳトランジスタＱｐ１２のソースが電源電圧ＶＤＤ、ゲートがノードＮ１１、ドレインがノードＮ１３にそれぞれ接続されている。ノードＮ１１と同Ｎ１２との間にＰチャネル型ＭＯＳトランジスタＱｐ１４，Ｑｐ１５が直列に接続され、ノードＮ１２と接地電圧ＶＳＳとの間にＮチャネル型ＭＯＳトランジスタＱｎ１１が接続されている。Ｐチャネル型ＭＯＳトランジスタＱｐ１４，Ｑｐ１５の直列接続体、およびＮチャネル型ＭＯＳトランジスタＱｎ１１はそれぞれ抵抗体としての働きをする。ノードＮ１３と接地電圧ＶＳＳとの間に、ノードＮ１２を入力端とし、ノードＮ１５を出力端とする否定回路１１が接続されている。この否定回路１１は、Ｐチャネル型ＭＯＳトランジスタＱｐ１３とＮチャネル型ＭＯＳトランジスタＱｎ１２とを縦属接続して構成したものである。否定回路１２の入力端はノードＮ１５に接続され、その出力端に信号ＶＯＵＴ１０が得られる。ノードＮ１５と電源電圧ＶＤＤとの間には、ゲートが信号ＶＯＵＴ１０が供給されるＰチャネル型ＭＯＳトランジスタＱｐ１６が接続されている。

本例は、図２に示すように、信号ＶＯＵＴ１０の出力が、電源電圧ＶＤＤが約３.５Ｖ未満であるときには論理電圧“Ｌ”となり、それが約３.５Ｖ以上であるときには論理電圧“Ｈ”となる動作をするように設計されている。

また、本例の消費電流は、図３に示すように、電源電圧ＶＤＤが約３.５ Ｖであるとき、第２のノードＮ１２の電位が接地電圧ＶＳＳと第３のノードＮ１３の電圧との中間の電位となるため、Ｐチャネル型ＭＯＳトランジスタＱｐ１３とＮチャネル型ＭＯＳトランジスタＱｎ１２とが共にオンした状態、すなわち第１の否定回路１１が一時的に短絡した状態となって、電流値がもっとも大きくなるが、Ｐチャネル型ＭＯＳトランジスタＱｐ１２により電流値が抑えられるため、このトランジスタＱｎ１２を流れる消費電流Ｉｎ１０はピーク０.０５μＡと なる。電源電圧ＶＤＤが約３.５Ｖ以外のときにも、消費電流Ｉｎ１０は０.１μＡ以下となる。

ここで、Ｐチャネル型ＭＯＳトランジスタＱｐ１２の電流値がＰチャネル型ＭＯＳトランジスタＱｐ１１に流れる電流値と同程度になるため、その抵抗値を大きくすることで、Ｐチャネル型ＭＯＳトランジスタＱｐ１１，Ｑｐ１２に流れる電流を少なくできる。

また、Ｐチャネル型ＭＯＳトランジスタＱｐ１２の駆動能力をＰチャネル型ＭＯＳトランジスタＱｐ１１の駆動能力以下とすることにより、Ｐチャネル型ＭＯＳトランジスタＱｐ１２の消費電流Ｉｐ１０をさらに少なくすることができる。

このように、本例では、動作電源電圧範囲内でいかなる電圧でも消費電流を０.１μＡ以下とすることができる。

また、Ｐチャネル型ＭＯＳトランジスタ Ｑｐ１６によりノードＮ１５をラッチ状態とし、信号ＶＯＵＴ１０を安定に保つ。

図４は本発明に関連する発明の第２の例としての電圧検知回路の構成を示す図である。

本実施例は、第１の例に対して、それよりも低い電圧を検知することができる電圧検知回路４１を付加し、さらに、電圧検知回路４１の低電圧で論理電圧“Ｈ”の出力信号ＶＤＴ２０がＰチャネル型ＭＯＳトランジスタＱｐ１７のゲートに供給され、かつこのトランジスタＱｐ１７がノードＮ１５と電源電圧ＶＤＤとの間に接続された構成である。図２の１.５Ｖ付近以下では図１の回路は不安定となるので、それを防ぐことが出来る。

その結果、この回路によれば、それ自体の検知電圧よりも低い電圧を検知する電圧検知回路の信号によって、低電圧での特にパワーオン時の安定動作が実現できる。

図５は本発明に関連する発明の第３の例としての電圧検知回路の構成を示す図、図６はその電源投入時の出力信号波形図である。

本例は第２の例における電圧検知回路４１などに用いることができる。 Ｐチャネル型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２４のソース、同Ｑｐ２１のゲートおよび同Ｑｐ２４のゲートが電源電圧ＶＤＤに接続され、同Ｑｐ２１〜Ｑｐ２２のドレインおよび同Ｑｐ２２〜Ｑｐ２３のゲートがノードＮ２１に接続され、同Ｑｐ２３〜Ｑｐ２４のドレインがノードＮ２３に接続されている。Ｐチャネル型ＭＯＳトランジスタＱｐ２５のソースがノードＮ２１に接続され、同Ｑｐ２５のゲートおよびドレインがノードＮ２２に接続され、ノードＮ２２と接地電圧ＶＳＳとの間に抵抗Ｒ２１が接続されている。電源電圧ＶＤＤとノードＮ２３との間に、抵抗Ｒ２２を介してゲートがノードＮ２３であるＮチャネル型ＭＯＳトランジスタＱｎ２１が接続され、ノードＮ２３と接地電圧ＶＳＳとの間に容量Ｃ２１が接続され、ノードＮ２３とノードＮ２４との間に、ゲートが接地電圧ＶＳＳであるＰチャネル型ＭＯＳトランジスタＱｐ２６と、ゲートがノードＮ２６であるＰチャネル型ＭＯＳトランジスタＱｐ２７とが並列に接続されている。そして、ノードＮ２４を入力としノードＮ２６を出力とする否定回路２１と、ノードＮ２６を入力とし信号ＶＤＴ２０を出力とする否定回路２２とが縦続接続され、ノードＮ２４と接地電圧ＶＳＳとの間に容量Ｃ２２が接続されている。Ｎチャネル型ＭＯＳトランジスタＱｎ２２のゲートとソースがノードＮ２４に、またドレインがＮ２５に接続されている。Ｐチャネル型ＭＯＳトランジスタＱｐ２８のソースがノードＮ２４に、ゲートとドレインがノードＮ２５に接続され、ノードＮ２５と電源電圧ＶＤＤとの間には抵抗Ｒ２３が接続されている。

この回路は、容量Ｃ２１が接続されたノードＮ２３には電流が抑制されたＰチャネル型ＭＯＳトランジスタＱｐ２３を介して電荷が供給され、ノードＮ２３を電圧がゆっくり上昇する電圧源とみなすことができる。このノードＮ２３からの供給電荷で決まるノードＮ２４の電圧を否定回路２１が受けてノードＮ２６へ出力し、それをノード２２が受けて、電圧検知信号ＶＤＴ２０を出力する。ちなみに、否定回路２１のスイッチング電圧レベルは高く設定してある。上記のノードＮ２３の電圧がゆっくり上昇するので、図６のように、電源電圧ＶＤＤをオンして時間ｔ１後に電圧検知信号ＶＤＴ２０が上昇する。時間ｔ１は容量Ｃ２１とＰチャネル型ＭＯＳトランジスタＱｐ２３の電流能力および容量Ｃ２２とＰチャネル型ＭＯＳトランジスタＱｐ２６の電流能力で決まる。この回路の特徴は、電源電圧オン時には電圧検知信号ＶＤＴ２０が出力されるが、電源電圧オフ時には出力されない。

本例を電圧検知回路またはパワーオンリセット回路として第２の例の電圧検知回路４１に用いることによって、パワーオン時の安定動作を実現できる。

図７は本発明に関連する第４の例としての電圧検知回路の構成を示す図、図８はその電源電圧と出力電圧信号との関係を示す図である。

まず、本例の構成について説明する。図７において、Ｑｐ１１，Ｑｐ１２はＰチャネル型ＭＯＳトランジスタ、Ｑｎ１１〜Ｑｎ１３はＮチャネル型ＭＯＳトランジスタ、３１は否定回路である。

Ｐチャネル型ＭＯＳトランジスタＱｐ１１のソースが電源電圧ＶＤＤに、ゲートとドレインがノードＮ１１にそれぞれ接続されている。Ｐチャネル型ＭＯＳトランジスタＱｐ１２のソースが電源電圧ＶＤＤに、ゲートがノードＮ１１に、ドレインがノードＮ１３にそれぞれ接続されている。ノードＮ１１とノードＮ１２との間にＮチャネル型ＭＯＳトランジスタＱｎ１２が接続され、ノードＮ１２と接地電圧ＶＳＳとの間にＮチャネル型ＭＯＳトランジスタＱｎ１１が接続され、ノードＮ１３と接地電圧ＶＳＳとの間にノードＮ１２がゲートであるＮチャネル型ＭＯＳトランジスタＱｎ１３が接続されている。否定回路３１の入力端がノードＮ１３に接続され、その出力端に信号ＶＯＵＴ３０が得られる。

本例は、図８に示すように、電源電圧ＶＤＤが約２.０Ｖ未満であるとき 動作信号ＶＯＵＴ３０の出力が論理電圧“Ｌ”であり、電源電圧ＶＤＤが約２. ０Ｖ以上であるときにはそれが論理電圧“Ｈ”となる動作をする。

本例によれば、電源電圧ＶＤＤからＰチャネル型ＭＯＳトランジスタＱｐ１１のしきい値だけ低い電圧を、Ｎチャネル型ＭＯＳトランジスタＱｎ１２と同Ｑｎ１１とで分割し、この分割電圧がノードＮ１２に出力される。このノードＮ１２の電圧によってＮチャネル型ＭＯＳトランジスタＱｎ１３がオン・オフして、信号ＶＯＵＴ３０が決定される。すなわち、Ｎチャネル型ＭＯＳトランジスタＱｎ１２と同Ｑｎ１１とで電圧分割することによって、低電圧の検知信号を得ることができる。ここで、Ｎチャネル型ＭＯＳトランジスタＱｎ１２，Ｑｎ１１による電圧分割比を異ならせるか、またはそれらにさらに他のＮチャネル型ＭＯＳトランジスタを縦続接続してノードＮ１２とは異なる分割電圧が得られるノードを新たに設けることによって、上述とは異なる電圧検知信号を得ることができる。また、Ｎチャネル型ＭＯＳトランジスタＱｎ１２の能力はヒューズなどによって切り換えることができる回路構成としてもよい。本例は消費電力が少なくてすむ。又、第２の例の回路４１にも適用可能である。

図９、図１０、図１１は本発明に関連する発明の第５の例としてのパワーオン・オフリセット回路の構成を示す図、図１２は、その動作タイミングを示す図である。ＶＤＤは電源電圧、ＣＬＫは基準クロック、ＣＥは制御信号、ＩＣＥは内部制御信号である。

本実施例は、電圧検知信号ＶＤＴ２１を出力する電圧検知回路４３と、基準クロックＣＬＫを出力する基準クロック発生回路４７と、電圧検知信号ＶＤＴ２１と制御信号ＣＬＫから制御信号ＣＥを出力する制御信号ＣＥ発生回路４８と、制御信号ＣＥから内部制御信号ＩＣＥを出力する内部制御信号ＩＣＥ発生回路４９からなり、電圧検知信号ＶＤＴ２１で検知される電圧以下のときに新たな動作シーケンスを禁止するとともに、すでに動作しているシーケンスは最後まで動作するものである。

電源電圧が電圧検知信号ＶＤＴ２１で検知される電圧以上であるときには、制御信号ＣＥは基準クロックＣＬＫと逆相の信号で、電源電圧が電圧検知信号ＶＤＴ２１で検知される電圧以下であるときには、制御信号ＣＥは論理電圧“Ｈ”である。図１１が、すでに動作しているシーケンスを最後まで動作させるための回路で、制御信号ＣＥの信号立ち下がりエッジからある遅延時間をもったパルス信号を発生させるものである。

電源電圧が電圧検知信号ＶＤＴ２１で検知される電圧以上のとき、内部制御信号ＩＣＥが外部入力制御信号ＣＥと同じ波形の信号となる。時刻ｔ６で電源電圧が電圧検知信号ＶＤＴ２１よりも低くなると、外部入力制御信号ＣＥが論理電圧“Ｈ”となっても、内部制御信号ＩＣＥは論理電圧“Ｌ”を保ち、時刻ｔ６で論理電圧“Ｈ”となる。また、時刻ｔ８で外部入力制御信号ＣＥが論理電圧“Ｌ”となっても、内部制御信号ＩＣＥは論理電圧“Ｈ”を保持する。

この動作のパワーオン・オフリセットによると、電源が低下してきた場合にも、動作開始中のシーケンスを完全に終了することができ、新たな動作シーケンスを禁止するため、たとえばデータの再書き込みが必要な不揮発性メモリである強誘電体メモリなどへの利用が有効である。

（第１実施例）
図１３は本発明の第１実施例としてのパワーオン・オフリセット回路の構成を示す図、図１４および図１５はその動作タイミング図である。

本実施例は、電圧検知信号ＶＤＴ３０，ＶＤＴ３１を出力する二つの電圧検知回路４２，４３を有する。電圧検知信号ＶＤＴ３０は同ＶＤＴ３１より低い電圧を検知するための信号である。電圧検知信号ＶＤＴ３１で検知される電圧以下のとき新たな動作シーケンスを禁止し（図１５の時間ｔ１０）、電圧検知信号ＶＤＴ３０で検知される電圧以下のとき即時動作停止する（図１４の時間ｔ１３）。また、通常、電源電圧が電圧検知信号ＶＤＴ３１から同ＶＤＴ３０に低下するまでに、動作中のシーケンスを終了できるだけの時間を確保できるように設定する。

この回路は、電圧検知回路４２の電圧検知信号ＶＤＴ３０でＷＬ（ワード線信号）・ＣＰ（セルプレート線信号）・ＳＡＥ（センスアンプイネーブル信号）制御回路４４を制御し、電圧検知回路４３の電圧検知信号ＶＤＴ３１でＩＣＥ（内部制御信号）制御回路４５を制御する構成である。

図１４において、ＶＤＤは電源電圧、ＣＥは外部入力制御信号、ＩＣＥは内部制御信号、ＷＬはワード線信号である。電源電圧ＶＤＤが電圧検知信号ＶＤＴ３１で検知される電圧以上であるときには、内部制御信号ＩＣＥが外部入力制御信号ＣＥと同じ動作をする。時刻ｔ１１で電源電圧ＶＤＤが電圧検知信号ＶＤＴ３１に等しくなると、外部入力制御信号ＣＥが論理電圧“Ｌ”状態でも、電源電圧ＶＤＤが電圧検知信号ＶＤＴ３０以下になると内部制御信号ＩＣＥは時刻ｔ１３まで論理電圧“Ｌ”を保ち、その後論理電圧“Ｈ”となる。また、電源電圧ＶＤＤが電圧検知信号ＶＤＴ３０以下であるときには、ワード線信号ＷＬは即時動作停止するため、たとえば電源投入時などにはワード線信号ＷＬを確実に論理電圧“Ｌ”とし、強誘電体メモリなどではメモリセルの誤動作を防止できる。

図１６は本発明に関連する発明の第６の例としてのパワーオン・オフリセット回路の構成を示す図である。本例は、電圧検知信号ＶＤＴ２０を出力する第３の例のパワーオンリセット回路４１、電圧検知信号ＶＤＴ３０およびＶＤＴ３１をそれぞれ出力する第４の例で示した電圧検知回路４２，４３、電圧検知信号ＶＤＴ１０を出力する第１の例で示した電圧検知回路４０、３Ｖ／５Ｖ版切り換え回路４６、ＷＬ（ワード線信号）・ＣＰ（セルプレート線信号）・ＳＡＥ（センスアンプイネーブル信号）制御回路４４、および、ＩＣＥ（内部制御信号）制御回路４５で構成される。制御回路４４は電圧検知信号ＶＤＴ２０と同ＶＤＴ３０との、たとえば論理和信号で制御され、３Ｖ／５Ｖ版切り換え回路４６で電圧検知信号ＶＤＴ３１と同ＶＤＴ１０のいずれかが選択される。たとえば、３Ｖ版デバイスでは電圧検知信号ＶＤＴ３１が選択され、５Ｖ版デバイスでは電圧検知信号ＶＤＴ１０が選択される。この選択された信号と電圧検知信号ＶＤＴ２０との論理和信号で制御回路４５が制御される。本例は上述した実施例の応用例で、３Ｖ版と５Ｖ版のデバイスが共用でき、強誘電体メモリなどの不揮発性メモリのパワーオン・オフ時のデータの完全保護が可能である。

本発明に関連する発明の第７の例は上記第５の例の電圧検知信号ＶＤＴ２１に電圧ヒステリシスを持たせた構成である。図１７は本発明に関連する発明の第７の例の回路構成図、図１８はパワーオン・オフリセット回路の動作タイミングを示す図である。ＶＤＤは電源電圧、ＣＥは外部入力制御信号、ＩＣＥは内部制御信号である。

本実施例は、検知電圧ＶＤＴ３０、ＶＤＴ３１を検知する電圧検知回路を有し、電圧検知信号ＤＴ３０、ＤＴ３１で検知され、これらの信号から電源電圧のヒステリシスを持った電圧検知信号ＤＴ２１を発生する（図１７の回路５４）。この電圧検知信号ＤＴ２１が論理電圧“Ｈ”であるとき、新たな動作シーケンスを禁止する。

内部制御信号ＩＣＥは、電圧検知信号ＤＴ２１と外部入力制御信号ＣＥの論理和の信号に対して、その信号が論理電圧“Ｌ”に遷移する時間からある一定の時間幅を有した信号としている。つまり、外部入力制御信号ＣＥが論理電圧“Ｈ”となっても、内部制御信号ＩＣＥは一定時間論理電圧“Ｌ”を保つ様に構成されている。

この動作のパワーオン・オフリセットによると、電源が低下してきた場合にも、動作開始中のシーケンスを完全に終了することができ、新たな動作シーケンスを禁止するため、たとえばデータの再書き込みが必要な不揮発性メモリである強誘電体メモリなどへの利用が有効である。また、２つの電圧検知信号ＤＴ３０、ＤＴ３１によって電源電圧ヒステリシスを有する電圧検知信号ＤＴ２１を出力するため、電源電圧の変動に対しても安定した電圧検知信号を出力し、低電圧での不揮発性メモリのデータ破壊を防止することができる。

（第２実施例）
図１９は本発明の第２実施例としてのパワーオン・オフリセット回路の構成図、図２０がその動作タイミング図である。本実施例は、第１実施例の電圧検知信号ＤＴ３０、ＤＴ３１のほかに更に低い電源電圧を検知する電圧検知信号ＤＴ３２を有し、電圧検知信号ＤＴ３０、ＤＴ３１で電源電圧ヒステリシスを制御する。また、電圧検知信号ＤＴ３２はパワーオンリセット回路４１と電圧検知回路４２の例えば論理和を生成する電圧検知信号選択回路５６から出力され、パワーオンリセット回路４１の電源投入時の時間待ちリセット信号と、低電圧用の電圧検知回路４２の検知信号との両信号で制御される構成である。

内部制御信号ＩＣＥは、電源電圧が上昇するときはＶＤＴ３１で制御され、電源電圧が低下するときはＶＤＴ３０で制御される。この電圧検知信号ＶＤＴ３０、ＶＤＴ３１によって新たな動作シーケンスを禁止し、電圧検知信号ＶＤＴ３２で検知される電圧以下のとき即時動作停止する。また、通常、電源電圧が電圧検知信号ＶＤＴ３０からＶＤＴ３２に低下するまでに、動作中のシーケンスを終了できるだけの時間を確保できるように設定する。電源電圧がＶＤＴ３２以下であるときには、ワード線信号ＷＬは即時動作停止するため、たとえば電源投入時などにはワード線信号ＷＬを確実に論理電圧“Ｌ”とし、強誘電体メモリなどではメモリセルの誤動作を防止できる。

本発明に関連する発明の第８の例は、上記実施例の電圧検知回路やパワーオン・オフリセット回路と不揮発性強誘電体メモリとを有した例えばＲＦ−ＩＤタグ半導体装置における、強誘電体メモリ部の実施例である。

本実施例では１ビットのメモリセルは２つの強誘電体キャパシタと２つのトランジスタで構成され、それぞれの強誘電体キャパシタには相補データが記憶されるものである。まず、図２１が全体回路構成図で、図２２が動作タイミング図である。ＷＬ０〜ＷＬ２５５はワード線、ＢＬ、／ＢＬはビット線、ＣＰ０〜ＣＰ２５５はセルプレート電極、ＢＰはビット線プリチャージ制御信号、ＳＡＥはセンスアンプ制御信号、ＶＳＳは接地電圧、ＳＡはセンスアンプ、Ｃ０〜Ｃ２５５、Ｃ０Ｂ〜Ｃ２５５Ｂはメモリセルキャパシタ、Ｑｎ０〜Ｑｎ２５５、Ｑｎ０Ｂ〜Ｑｎ２５５Ｂ、ＱｎＢＰ０〜ＱｎＢＰ２はＮチャネル型ＭＯＳトランジスタである。図２１の回路構成図について簡単に説明する。センスアンプＳＡにビット線ＢＬ、／ＢＬが接続されている。センスアンプＳＡはセンスアンプ制御信号ＳＡＥで制御される。メモリセルキャパシタＣ０の第１の電極は、ゲート電極がワード線ＷＬ０に接続されたメモリセルトランジスタＱｎ０を介してビット線ＢＬに接続され、第２の電極はセルプレート電極ＣＰ０に接続されている。このメモリセルキャパシタＣ０と対をなすメモリセルキャパシタＣ０Ｂの第１の電極は、ゲート電極がワード線ＷＬ０に接続されたメモリセルトランジスタＱｎ０Ｂを介してビット線／ＢＬに接続され、第２の電極はセルプレート電極ＣＰ０に接続されている。他のメモリセルキャパシタＣ１〜Ｃ２５５及びＣ１Ｂ〜Ｃ２５５Ｂの接続は、メモリセルキャパシタＣ０及びＣ０Ｂと同様である。また、ビット線ＢＬと／ＢＬはＮチャネル型ＭＯＳトランジスタＱｎＢＰ２で接続され、ビット線ＢＬと接地電圧ＶＳＳ、ビット線／ＢＬと接地電圧ＶＳＳはそれぞれＮチャネル型ＭＯＳトランジスタＱｎＢＰ０、ＱｎＢＰ１で接続され、Ｎチャネル型ＭＯＳトランジスタＱｎＢＰ０〜ＱｎＢＰ２のゲート電極はビット線プリチャージ制御信号ＢＰに接続されている。この強誘電体メモリ装置の回路の動作について、図２２の動作タイミング図を参照しながら説明する。まず、メモリセルのデータを読み出すために、ビット線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とすることによって、ビット線ＢＬ、／ＢＬを論理電圧“Ｌ”とする。また、ワード線ＷＬ０〜ＷＬ２５５、セルプレート電極ＣＰを論理電圧“Ｌ”である接地電圧ＶＳＳとする。次に、ビット線プリチャージ制御信号ＢＰを論理電圧“Ｌ”とすることによって、ビット線ＢＬ、／ＢＬをフローティング状態とする。次に、ワード線ＷＬ０とセルプレート電極ＣＰを論理電圧“Ｈ”とし、メモリセルキャパシタＣ０及びＣ０Ｂのデータをビット線ＢＬ及びビット線／ＢＬに読み出す。次に、セルプレート電極ＣＰを論理電圧“Ｌ”とし、メモリセルキャパシタＣ０及びＣ０Ｂのデータを再書き込みする。次に、ワード線ＷＬ０を論理電圧“Ｌ”とし、メモリセルキャパシタＣ０及びＣ０Ｂに電圧がかからないようにする。次に、センスアンプ制御信号ＳＡＥを論理電圧“Ｌ”とし、センスアンプＳＡの動作を停止させる。次に、ビット線プリチャージ制御信号ＢＰを論理電圧“Ｈ”とすることによって、ビット線ＢＬ、／ＢＬを論理電圧“Ｌ”とし初期状態とする。

このように、強誘電体メモリの制御に本発明の電圧検知回路やパワーオン・オフリセット回路を用いることにより、低電圧での強誘電体メモリのデータ破壊を防止でき信頼性の高いデバイスとすることができる。
以上説明したことから、第１のパワーオン・オフリセット回路は、第１の電圧を検知し、第１の信号を出力する第１電圧検知回路を有し、電源電圧が第１の電圧以下のとき新たな動作シーケンスを禁止する構成である。
第２のパワーオン・オフリセット回路は、第１の電圧を検知し、第１の信号を出力する第１電圧検知回路と、第１の電圧より低い第２の電圧を検知し、第２の信号を出力する第２電圧検知回路とを有し、電源電圧が第１の電圧以下であるとき新たな動作シーケンスを禁止し、電源電圧が第２の電圧以下であるとき即時動作停止する構成である。
第３のパワーオン・オフリセット回路は、第１の電圧を検知し、第１の信号を出力する第１電圧検知回路と、第１の電圧より低い第２の電圧を検知し、第２の信号を出力する第２電圧検知回路とを有し、電源電圧が第１の電圧から前記第２の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長い構成である。
第４のパワーオン・オフリセット回路は、第１の電圧と第１の電圧より高い第２の電圧を検知し、第１の信号を出力する電圧検知回路を有し、電源電圧が上昇するときには第１の信号は第２の電圧で遷移し、電源電圧が低下するときには第１の信号は第１の電圧で遷移し、電源電圧が第１の信号の遷移電圧以下のとき新たな動作シーケンスを禁止することパワーオン・オフリセット回路である。
第５のパワーオン・オフリセット回路は、第１の電圧と第１の電圧より高い第２の電圧を検知し、第１の信号を出力する第１の電圧検知回路と、前記第１の電圧より低い第３の電圧を検知し、第２の信号を出力する第２電圧検知回路とを有し、電源電圧が上昇するときには第１の信号は第２の電圧で遷移し、電源電圧が低下するときには第１の信号は第１の電圧で遷移し、電源電圧が第１の信号の遷移電圧以下のとき新たな動作シーケンスを禁止し、電源電圧が前記第３の電圧以下であるとき即時動作停止するパワーオン・オフリセット回路である。
第６のパワーオン・オフリセット回路は、第１の電圧と第１の電圧より高い第２の電圧を検知し、第１の信号を出力する第１の電圧検知回路と、前記第１の電圧より低い第３の電圧を検知し、第２の信号を出力する第２電圧検知回路とを有し、電源電圧が上昇するときには第１の信号は第２の電圧で遷移し、電源電圧が低下するときには第１の信号は第１の電圧で遷移し、電源電圧が第１の信号の遷移電圧から前記第３の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長いことパワーオン・オフリセット回路である。
第１の半導体装置は、上記第１のパワーオン・オフリセット回路と不揮発性メモリを有し、電源電圧が第１の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。
第２の半導体装置は、上記第２のパワーオン・オフリセット回路と不揮発性メモリを有し、電源電圧が第２の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。
第３の半導体装置は、上記第４のパワーオン・オフリセット回路と不揮発性メモリを有し、電源電圧が第１の信号の遷移電圧以下または第３の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。
第４の半導体装置は、上記第５のパワーオン・オフリセット回路と不揮発性メモリを有し、電源電圧が第１の信号の遷移電圧以下または第３の電圧以下のとき不揮発性メモリの動作をしない半導体装置である。
上記のパワーオン・オフリセット回路は、パワーオン時には誤って新たな動作シーケンスが始まることがなく、パワーオフ時には、動作中のシーケンスを正常に終了させることができるパワーオン・オフリセットであるという効果がある。
さらに、パワーオン・オフリセット電圧に電圧ヒステリシスを持たせることにより、電源電圧の変動に対して安定動作するという効果がある。
上記の半導体装置は、パワーオン・オフリセット電圧に電圧ヒステリシスを持たせることにより、電源電圧の変動に対して安定動作し、この信号を用いて制御された不揮発性メモリの誤動作を防止するという効果がある。

本発明の電圧検知回路によれば、消費電流のピークが抑えられるとともに、電圧検知信号が安定する。

また、本発明のパワーオン・オフリセットによれば、パワーオン時には誤って新たな動作シーケンスが始まることがなく、パワーオフ時には、動作中のシーケンスを正常に終了させることができる。

また、本発明の半導体装置によれば、不揮発性メモリの誤動作を防止できる。

本発明に関連する発明の第１の例としての電圧検知回路の構成を示す図 本発明に関連する発明の第１の例の電源電圧と出力電圧信号との関係を示す図 本発明に関連する発明の第１の例の電源電圧と消費電流との関係を示す図 本発明に関連する発明の第２の例としての電圧検知回路の構成を示す図 本発明に関連する発明の第３の例としての電圧検知回路の構成を示す図 本発明に関連する発明の第３の例の電源投入時の出力信号波形を示す図 本発明に関連する発明の第４の例としての電圧検知回路の構成を示す図 本発明に関連する発明の第４の例の電源電圧と出力電圧信号との関係を示す図 本発明に関連する発明の第５の例としてのパワーオン・オフリセット回路の構成を示す図 本発明に関連する発明の第５の例としてのパワーオン・オフリセット回路の構成を示す図 本発明に関連する発明の第５の例としてのパワーオン・オフリセット回路の構成を示す図 本発明に関連する発明の第５の例としてのパワーオン・オフリセット回路の動作タイミングを説明するための図 本発明の第１実施例としてのパワーオン・オフリセット回路の構成を示す図である。 本発明の第１実施例の動作タイミングを説明するための図 本発明の第１実施例の動作タイミングを説明するための図 本発明に関連する発明の第６の例としてのパワーオン・オフリセット回路の構成を示す図 本発明に関連する発明の第７の例としてのパワーオン・オフリセット回路の構成を示す図 本発明に関連する発明の第７の例としてのパワーオン・オフリセット回路の動作タイミングを説明するための図 本発明の第２実施例としてのパワーオン・オフリセット回路の構成を示す図 本発明の第２実施例としてのパワーオン・オフリセット回路の動作タイミングを説明するための図 本発明に関連する発明の第８の例のパワーオン・オフリセット回路で制御される不揮発性強誘電体メモリを有した半導体装置の強誘電体メモリ部の回路構成図 本発明に関連する発明の第８の例の強誘電体メモリ部の動作タイミング図 従来の電圧検知回路の構成を示す図 従来の電圧検知回路の電源電圧と出力電圧信号との関係を示す図 従来の電圧検知回路の電源電圧と消費電流との関係を示す図

符号の説明

Ｑｐ１１〜Ｑｐ６４ Ｐチャネル型ＭＯＳトランジスタ
Ｑｎ１１〜Ｑｎ６２ Ｎチャネル型ＭＯＳトランジスタ
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
１１〜３１ 否定回路
Ｎ１１〜Ｎ６４ ノード
ＶＤＴ１０〜ＶＤＴ６０ 電圧検知信号
ＶＯＵＴ１０〜ＶＯＵＴ６０ 出力電圧信号
Ｉｎ１０〜Ｉｎ６０ 消費電流
ＢＬ、／ＢＬ ビット線およびその信号
ＷＬ０〜ＷＬ２５５ ワード線およびその信号
ＣＰ０〜ＣＰ２５５ セルプレート電極およびその信号
ＢＰ ビット線プリチャージ制御信号
ＳＡＥ センスアンプ制御信号

Claims (5)

1. 第１の電圧を検知し、第１の信号を出力する第１電圧検知回路と、前記第１の電圧より低い第２の電圧を検知し、第２の信号を出力する第２電圧検知回路と、前記第１の信号及び前記第２の信号を入力とする制御回路とを有し、前記制御回路は、電源電圧が前記第１の電圧以下であるとき、動作中のシーケンスは継続させるとともに、新たな動作シーケンスを禁止し、前記電源電圧が前記第２の電圧以下であるとき即時動作を停止することを特徴とするパワーオン・オフリセット回路。
2. 前記電源電圧が前記第１の電圧から前記第２の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長いことを特徴とする請求項１に記載のパワーオン・オフリセット回路。
3. 第１の電圧と前記第１の電圧より高い第２の電圧を検知し、第１の信号を出力する第１電圧検知回路と、前記第１の電圧より低い第３の電圧を検知し、第２の信号を出力する第２電圧検知回路と、前記第１の信号及び前記第２の信号を入力とする制御回路とを有し、電源電圧が上昇するときには前記第１の信号は前記第２の電圧で遷移し、前記電源電圧が低下するときには前記第１の信号は前記第１の電圧で遷移し、前記制御回路は、前記電源電圧が前記第１の信号の遷移電圧以下の場合に、動作中のシーケンスは継続させるとともに、新たな動作シーケンスを禁止し、前記電源電圧が前記第３の電圧以下の場合即時動作を停止することを特徴とするパワーオン・オフリセット回路。
4. 前記電源電圧が前記第１の信号の遷移電圧から前記第３の電圧に低下する時間が、所定の動作シーケンス終了時間よりも長いことを特徴とする請求項３に記載のパワーオン・オフリセット回路。
5. 請求項１から４の何れか一つに記載のパワーオン・オフリセット回路と、不揮発性メモリとを有した半導体装置。

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