KR0159183B1 - 반도체 장치 - Google Patents

Abstract

반도체 장치는 비휘발성메모리셀과, 데이터선을 통해 메모리셀에 흐르는 전류를 검지하는 전류검지형 센스앰프를 구비하고 있다. 전원전압을 검지하여 설정값을 넘으면 제1전압검지신호를 출력하고, 설정값 이하에서는 제2전압검지신호를 출력하는 수단을 설치한다. 센스앰프 안에는 메모리셀의 데이터를 읽어낼 때, 제2전압검지신호를 받았을 때는, 제1전압검지신호를 받았을 때보다도 센스레벨전류의 전원전압에 대한 의존특성을 높게 하도록 전환하는 수단을 설치한다. 이로써, 전원전압이 낮은 조건아래서 생기기 쉬운 메모리셀의 데이터를 잘못읽는 것을 방지한다.

Description

반도체 장치

제1도는 제1실시예에 관한 센스앰프회로의 전기회로도.

제2도는 제1실시예에 관한 전압검지회로의 전기회로도.

제3도는 제1실시예에 관한 센스앰프회로의 센스레벨전류와 전원전압의 관계를 나타내는 특성도.

제4도는 제1실시예에 관한 전압검지회로의 출력신호와 전원전압의 관계를 나타내는 특성도.

제5도는 제2실시예에 관한 전압검지회로의 전기회로도.

제6도는 제2실시예에 관한 센스앰프회로의 센스레벨전류와 전원전압의 관계를 나타내는 특성도.

제7도는 제2실시예에 관한 전압검지회로의 출력신호와 전원전압의 관계를 나타내는 특성도.

제8도는 제3실시예에 관한 센스앰프회로의 전기회로도.

제9도는 제3실시예의 데이터선 전압과 전원전압의 관계를 나타내는 특성도.

제10도는 제4실시예에 관한 센스앰프회로의 전기회로도.

제11도는 제4실시예의 데이터선 전압과 전원전압의 관계를 나타내는 특성도.

제12도는 제5실시예에 관한 센스앰프회로의 전기회로도.

제13도는 제5실시예의 데이터선 전압과 전원전압의 관계를 나타내는 특성도.

제14도는 제6실시예에 관한 센스앰프회로의 전기회로도.

제15도는 제7실시예에 관한 전압검지회로의 전기회로도.

제16도는 제8실시예에 관한 승압회로의 전기회로도.

제17도는 제8실시예의 승압노드와 전원전압의 관계를 나타내는 특성도.

제18도는 제8실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀전류와 전원전압의 관계를 타내는 특성도.

제19도는 제9실시예에 관한 센스엠프회로의 전기회로도.

제20도는 제9실시에에 관한 센스앰프회로의 센스레벨전류 및 메모리셀전류와 전원전압의 관계를 나타내는 특성도.

제21도는 제10실시예에 관한 센스앰프회로의 전기회로도.

제22도는 제10실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀전류와 전원전압의 관계를 나타내는 특성도.

제23도는 제11실시예에 관한 제어신호 발생회로의 전기회로도.

제24도는 제11실시예에 각 신호의 파형을 나타내는 타이밍 챠트.

제25도는 제12실시예에 관한 워드선 제어회로의 전기회로도.

제26도는 제12실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀 전류와 전원전압의 관계를 나타내는 특성도.

제27도는 제13실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀 전류와 전원전압의 관계를 나타내는 특성도.

제28도는 제14실시에에 관한 센스앰프회로의 전기회로도.

제29도는 제14실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀전류와 전원전압의 관계를 나타내는 특성도.

제30도는 제15실시예에 관한 센스앰프회로의 전기회로도.

제31도는 제15실시예에 테이터선 전압과 전원전압의 관계를 나타내는 특성도.

제32도는 제15실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀 전류와 전원전압의 관계를 나타내는 특성도.

제33도는 제16실시예에 관한 워드선 제어회로의 전기회로도.

제34도는 제16실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀전류와 전원전압의 관계를 나타내는 특성도.

제35도는 제17실시예에 관한 복수의 센스레벨 전류를 갖는 센스앰프회로의 전기회로도.

제36도는 제17실시에의 데이터를 읽어내는 방법을 나타내는 타이밍 챠트.

제37도는 제18실시예에 관한 복수의 센스레벨전류를 갖고, 다중값데이터 판정기능을 갖는 센스앰프회로의 전기회로도.

제38도는 제18실시예에서 센스앰프회로의 동작을 나타내는 타이밍 챠트.

제39도는 제19실시예에 관한 센스앰프회로의 센스레벨전류 및 메모리셀전류와 전원전압의 관계를 나타내는 특성도.

제40도는 종래 센스앰프회로의 전기회로도.

제41도는 종래 센스앰프회로의 센스레벨전류와 전원전압의 관계를 나타내는 특성도.

제42도는 종래 데이터 전압과 전원전압의 관계를 나타내는 특성도.

제43도는 종래 센스앰프회로의 센스레벨전류 및 메모리셀전류와 전원전압의 관계를 나타내는 특성도.

* 도면의 주요부분에 대한 부호의 설명

Qp : P 채널 트랜지스터 Qn : N채널 트랜지스터

Qm : 메모리셀 트랜지스터 VDT0 : 전압검지신호

SAE : 제어신호 DL : 데이터선 신호

WL : 워드선 신호 VDD : 전원전압

VSS : 접지전압 IVN : 부정회로

NAND : 논리곱의 부정회로 L : 신호선

VSALC : 센스레벨전류 VCON : 메모리셀은(ON)전류

VCOFF : 메모리셀오프(OFF)전류

[발명의 배경]

본 발명의 비휘발성 메모리셀과 그 주변회로를 구비한 반도체 장치에 관한 것이고, 특히 플래시 EEPROM에 관한 것이다.

최근, 저전압동작의 전기적 기록이 가능한 비휘발성 메모리의 수요가 높아지고 있다. 이 저전압 동작의 비휘발성 메모리에서 기술적으로 중요한 것으로 센스앰프가 있다. 여기서는 종래 센스앰프회로에 대해 설명한다.

우선, 제40도의 센스앰프 회로도에 대해 설명한다. 이 센스앰프회로는 제어신호 SAE 및 데이터선 신호DL을 2개의 입력단자에서 받아, 출력단자에서 출력신호OUT를 출력하는 것이다.

센스앰프회로안에서 부정회로 INV1은 입력단자에서 제어신호 SAE를 입력하고, 이것을 반전한 신호 N1을 출력하는 것이다. 부호 Qp1 및 Qn1은 부정회로 INV1의 출력신호 N1을 반전하기 위한 CMOS 인버터를 구성하는 P채널형 MOS트랜지스터 및 N채널형 MOS트랜지스터를 나타낸다. 각 트랜지스터 Qp1, Qn1의 게이트에는 부정회로 INV1의 출력신호 N1이 인가된다. 또,P채널형 MOS트랜지스터 Qp1의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, N채널형 MOS트랜지스터 Qn1의 소스는 접지에 접속되어 있다. 그리고, 각 트랜지스터 Qp1, Qn1의 드레인은 공통의 신호선에 접속되고 신호 N1의 반전신호 N2가 이 공통 신호선을 통해 출력된다.

부호 Qp2, Qp3은 각각 부정회로 INV1의 출력신호 N1을 게이트에 받는 P 채널형 MOS 트랜지스터를 나타내고, 부호 Qn2, Qn3은 COMS 인버터의 출력신호 N2를 게이트에 받는 N채널형 MOS 트랜지스터를 나타낸다. P채널형 MOS트랜지스터 Qp2, Qp3의 소스는 각각 전원전압 VDD를 공급하는 단자에 접속되고, N채널형 MOS트랜지스터 Qn2, Qn3의 소스는 각각 데이터선(신호선L1)에 접속되어 있다.

또, 각 트랜지스터 Qp2, Qn2의 드레인이 서로 접속되고 , 각 트랜지스터 Qp3, Qn3의 드레인이 서로 접속되어 있다. 그리고, 각 트랜지스터 Qp3, Qn3의 드레인에 접속되는 신호선을 통해 신호 N3이 출력된다.

부호 Qp4는 접지전위 VSS를 게이트에 받는 P채널형 MOS 트랜지스터를 나타내고, 부호 Qn4는 신호 N3을 게이트에 받는 N채널형 MOS트랜지스터를 나타내고, 부호 Qn5는 제어신호 SAE를 게이트에 받는 N채널형 MOS 트랜지스터를 나타낸다. 트랜지스터 Qp4의 소스는 전원전위 VDD의 공급단자에 접속되고, 드레인은 트랜지스터 Qn4의 드레인에 접속되어 있다. 트랜지스터 Qn4의 소스는 트랜지스터 Qn5의 드레인에 접속되고, 트랜지스터 Qn5의 소스는 접지에 접속되어 있다. 이 3개의 트랜지스터 Qn4, Qn4, Qn5가 출력부를 구성하고, 각 트랜지스터 Qn4, Qn4의 드레인에 공통으로 접속되는 신호선을 통해 센스앰프회로의 출력신호 OUT가 출력된다.

또, 트랜지스터 Qn4의 게이트와 접지의 사이에는 트랜지스터 Qn4의 게이트에서 접지측으로 전하를 풀어주기 위한 N채널형 MOS트랜지스터 Qn6이 설치되어 있다. 또, 트랜지스터 Qn2의 게이트와 접지의 사이에는 N채널형 MOS트랜지스터 Qn8이 설치되어 있고, 이 트랜지스터 Qn8의 게이트는 데이터선(신호선L1)에 접속되어 있다. 게다가, 신호선 L1과 접지의 사이에는 N채널형 MOS트랜지스터 Qn7이 설치되어 있고, 이 트랜지스터 Qn7의 게이트에는 부정회로 INV1의 출력신호 N1이 입력되어 있다.

이상의 구성으로 이 센스앰프회로는 아래에 기재한 동작을 한다.

제어신호 SAE가 H이고, 또 데이터선(신호선 L1)에서 접지에 전류가 흐르지 않는 경우, 아래와 같이 작동한다. 부정회로 INV1의 출력신호 N1 이 L로 되므로, COMS 인버터의 트랜지스터 Qp1이 오프로 되고 트랜지스터 Qn1이 온이 되어, CMOS 인버터의 출력신호 N2의 전위레벨은 높아진다. 그 때문에, 다음 단계의 각 트랜지스터 Qp2, Qp3, Qn2, Qn3은 모두 온으로 되지만, 데이터선 신호 DL의 전위레벨이 높아지기 때문에, 트랜지스터 QN8이 온되기 시작하고, 이에 동반하여 신호 N2의 전위레벨이 저하하여 트랜지스터 Qn2, Qn3이 오프하기 시작한다. 그 결과, 출력신호 N3이 높은 전위레벨이 되면, 트랜지스터 Qn4의 게이트 전위가 높아져, 트랜지스터 Qn4가 작동하여 출력신호 OUT는 L이 된다.

또, 제어신호 SAE가 H이고, 데이터선에서 접지로 전류가 흐르는 경우, 아래와 같이 작동한다. 상술한 경우와 같이, CMOS 인버터의 출력신호 N2의 전위 레벨은 높아지므로, 다음단계의 각 트랜지스터 Qp2, Qp3, Qn2, Qn3이 모두 온으로 된다. 그러나, 데이터선(신호선 L1)에 접소된 메모리셀이 온상태이기 때문에, 데이터선 신호 DL의 전위가 낮아지고, 트랜지스터 Qn8이 오프상태로 유지된다. 따라서, 신호 N2의 전위레벨은 높고, 신호 N3의 전위레벨이 낮아지고, 트랜지스터 Qn4가 오프로 되어 출력신호 OUT는 H로 된다.

한편, 제어신호 SAE가 L인 경우, 각 트랜지스터 Qp2, Qp3, Qn2, Qn3이 모두 오프로 되고, 트랜지스터 Qn5도 오프로 된다. 따라서, 출력부에서 출력신호 OUT는 항상 H로 된다. 이 때, 트랜지스터 Qn6, Qn7은 모두 온으로 되므로, 트랜지스터 Qn4, Qn8의 게이트에서 전하를 접지측으로 풀어주고, 트랜지스터 Qn4, Qn8의 게이트 전위는 저전위로 유지된다.

또, 고속동작을 실현하기 위해, 신호 N3의 용량이 작아지도록 트랜지스터 Qp3, Qn3의 크기를 작게 하고 있다. 또, 트랜지스터 Qn3, Qn3의 앞 단계 쪽에 트랜지스터 Qp2, Qn2가 설치되어 있어, 데이터선 쪽으로 전하가 빨리 공급되고, 트랜지스터 Qn8의 작동과 어울려서 회로동작을 고속화하도록 하고 있다.

제41도는 상기 센스앰프회로의 전원전압 VDD와 센스레벨전류의 관계를 나타내는 특성도이다. 여기서, 센스레벨전류라는 것은 센스앰프회로의 출력신호 OUT의 논리전압의 바뀔 때 즉 트랜지스터 Qn4가 온·오프 전환할 때 데이터선에 흐르는 전류이다. 상술한 바와 같이, 데이터선에 어떤 레벨이상의 전류가 흐를 때 출력신호 OUT의 논리전압이 H로 되고, 데이터선에 어떤 레벨이상의 전류가 흐르지 않을 때 출력신호 OUT의 논리전압이 L로 된다. 다시말하면, 센스레벨전류 이상의 메모리셀온전류가 있는 메모리셀이 저임계치 상태의 메모리셀이고, 센스레벨 전류 이상의 메모리셀온전류가 흐르지 않는 메모리셀이 고임계치 상태의 메모리셀이다. 여기서, 제41도의 곡선 VSALC1에 나타내는 바와 같이, 상기 종래의 센스앰프회로에서는 센스레벨전류는 전원전압 VDD가 높아짐에 따라 증대하고, 더구나 전원전압 VDD가 증대하면 센스레벨전류의 증대율이 높아지는 특성이 있다.

또, 제42도는 전원전압과 데이터선 전압의 관계를 나타내는 특성도이다. 제42도의 특성선 VDLC1에 나타내는 바와 같이, 데이터선 전압은 전원전압 VDD가 높아짐에 따라 높아지는 특성이 있다.

게다가. 제43도에 전원전압 VDD와 센스레벨전류 및 메모리셀전류의 관계를 나타내는 특성도이다. 곡선 SALEV0는 센스레벨전류의 변화특성을 나타내고, 곡선 MCON0은 메모리셀온전류의 변화특성을 나타낸다. 메모리셀온전류는 비휘발성 메모리셀을 구성하는 FET에서 플로팅게이트에 마이너스 전화가 축적되어 있지 않을 때 (소거상태)의 소스·드레인 사이에 흐르는 전류의 전원전압에 대한 특성이다.

같은 도면에 나타나는 바와 같이, 센스레벨전류의 특성곡선 SALEV0은 상기 제41도에 나타나는 특성곡선과 같이 아래로 凸의 형상이다. 한편, 메모리셀 전류는 기본적으로 MISFET의 소스·드레인간 전류의 특성과 같은 특성을 가지므로, 메모리셀 전류의 특성곡선 MOCON0은 전원전압의 증대에 따라 증대하지만 점점 포화상태에 가깝게 즉, 위로 凸인 특성이 있다.

또, 메모리셀온전류에 대해 메모리셀오프전류(또는 메모리셀 오프누설전류)가 있다. 여기서 말하는 메몰셀오프전류는 원래 메모리셀에 전류가 흐느면 안될 때 흐르는 전류이다. 여기에는 아래 기재한 2가지의 경우가 있다. 하나는 비휘발성 메모리셀을 구성하는 FET에서 마이너스 전하가 축적되어 있을 때(기록상태), 다시 말하면 메모리셀 트랜지스터의 임계치가 높게 설정되어 있을 때, 메모리셀의 콘트롤게이트를 선택상태로 하면, 마이너스 전하의 축적이 불충분하고 임계치가 충분히 높지 않기 때문에 전류가 흐는 경우이다. 또, 하나는 이 메모리셀의 콘트롤게이트를 비선택상태로 하고 있는데도 메모리셀 트랜지스터가 공핍형(depletionmode)으로 되어 있기 때문에 전류가 흐르는 경우이다.

그리고, 센스앰프안에서는 각부 트랜지스터의 임계치 조정으로, 상기 센스레벨 전류가 메모리셀온전류와 메모리셀오프전류의 중간이 되도록 설정되어 있다.

또, 플래시메모리에서는 플로팅 게이트에 전하를 주입(기록)하거나 뽑아내어(소거) 메모리셀 트랜지스터의 임계치를 어떤 범위로 설정하여, 데이터를 기억하고 있다. 예를 들면, 하나의 메모리셀로 2종류의 데이터를 기억할 수 있도록 하는 경우에는 H와 L 2종류의 임계치를 설정하면 되고, 하나의 메모리셀로 3종류의 데이터를 기억할 수 있도록 하는 경우에는 H와 L뿐 아니라 그 중간상태의 임계치로 설정하게 된다. 그 때, 임계치 설정이 적정하게 행해지는지 아닌지를 확인하는 동작이 필요하고, 이것을 검증 동작(verify operatin)이라 한다. 이 검증 동작은 아래에 기재한 순서대로 행한다.

기록 상태에 있는 즉 임계치를 높게 설정한 메모리셀의 검증 동작에서는 메모리셀의 워드선을 선택상태로 하고, 메모리셀에 전류가 흐르는지 아닌지를 상술한 센스레벨 전류로 판정한다. 센스레벨 전류가 흐르지 않고, 센스앰프회로의 출력신호 OUT가 L로 되면, 메모리셀이 정상으로 고임계치 상태인 거슬 확인할 수 있다.

소거사태인 즉 임계치를 낮게 설정한 메모리셀의 검증 동작에서는 우선 메모리셀의 워드선을 선택상태로 하고, 메모리셀에 전류가 흐르는 것을 센스레벨전류로 판정한다. 센스레벨전류가 흐르고, 센스앰프회로의 출력신호 OUT가 H로 되면, 메모리셀이 저임계치 상태인 것이 확인된다. 단, 소거상태에 있는 메모리셀의 검증동작에서는, 또한 메모리셀을 비선택상태로 했을 때 센스레벨전류가 흐르지 않는 것을 확인할 필요가 있다. 상술한 바와 같이, 메모리셀이 공핍형으로 되어 있으며, 비선택상태임에도 불구하고 오프누설전류가 흐를 때가 있다. 그러나, 하나의 데이터선에서 복수의 메모리셀이 접속되어 있으므로, 기록상태에 있는 메모리셀의 검증시에 다른 소거상태에서 또 비선택상태의 메모리셀에 오프누설전류가 흐르면, 신뢰성이 높은 검정을 할 수 없기 때문이다.

그러나, 상기 종래의 센스앰프회로를 갖는 반도체 장치에서는 아래와 같은 문제가 있었다.

첫째로, 센스레벨전류는 전원전압 VDD가 높아짐에 따라 증대하고 더구나 증대율이 높아진다는 특성을 갖지만, 반대로 전원전압 VDD가 낮아지면 센스레벨전류가 매우 작아지다. 한편, 예를 들면 메모리셀 트랜지스터의 임계치 전압을 변화시킴으로써 데이터를 기억하는 플래시 EEPROM등에서는 메모리셀 트랜지스터의 임계치 전압을 높여 전류가 흐르지 않도록 설정한 경우에도 약간의 전류가 흐르는 일이 있다. 그 때문에, 상술한 바와 같이 저전압 영역에서 센스레벨 전류가 적어지면, 메모리셀의 데이터를 읽어낼 때 임계치가 낮게 설정된 메모리셀 트랜지스터에 흐르는 전류와 임계치가 높게 설정된 메모리셀의 누설전류의 차를 찾아내기가 어려워지고, 센스앰프가 메모리셀의 데이터 기억상태에 대해 판정을 잘못할 우려가 있다.

또, 전원전압 VDD가 낮아지면 메모리셀온전류가 적어지므로, 이에 따라서도 상술한 것과 같이 판정를 잘못할 우려가 있다. 게다가, 센스앰프가 판정하는 데 시간이 걸리는 문제도 있다.

둘째로, 데이터선 전압은 전원전압이 높아짐에 따라 증대한다. 한편, 예를 들면, 메모리셀 트랜지스터의 임계치 전압을 변화시킴으로써 데이터를 기억하는 플래시 EEPROM등에서는 임계치 전압을 낮게하여 메모리셀 트랜지스터의 게이트에 전압이 인가되었을 때 전류가 흐르도록 설정하고 있다. 그 경우, 데이터선 전압이 높아 메모리셀 트랜지스터의 임계치 전압이 높아지는 일이 있다. 그 때문에, 메모리셀 트랜지스터의 게이트에 전압이 인가되었을 때 흐르는 전류가 감소하고, 상기 첫 번째의 경우와 같이, 센스앰프가 판정을 잘못할 우려가 있다.

셋째로, 어떤 전원전압값에 대해 센스레벨전류값은 일의적으로 결정되기 때문에, 검증 동작에서 온상태의 메모리셀전류가 센스레벨전류값보다 큰가를 판정하는 경우에 마진(margin)을 포함하여 판정할 수 가 없다. 이 때문에, 예를 들면 메모리 셀 트랜지스터의 임계치 전압을 변화시킴으로써 데이터를 기억하는 플래시 EEPROM에서는 임계치 전압을 낮게하여 전류가 흐르도록 설정한 경우조차, 온상태의 메모리셀 전류가 충분한 마진이 있는가를 어떤가를 알 수 없다. 또, 플래시 EEPROM에서는 메모리셀 트랜지스터의 임계치를 몇번이나 변화시키면, 초기에 비해 온상태의 메모리셀 전류가 감소하여 불량해진다는 문제가 있다.

넷째로, 어떤 전원전압값에 대해 센스레벨전류값은 일의적으로 결정되기 때문에, 오프상태의 메모리셀 전류가 센스레벨전류값보다 작은가를 판정하는 경우에, 판정에 마진을 포함하여 판정할 수 없다. 이 때문에, 예를 들면 메모리셀 트랜지스터의 임계치 전압을 변화시킴으로써 데이터를 기억하는 플래시 EEPROM에서는 메모리셀 트랜지스터의 게이트를 접지전압으로하여 오프한 경우에 아주 적은 오프전류(누설전류)가 흐르는 일이 있다. 이 오프전류는 고온으로 되면 증가하고, 종래 센스앰프에서는 잘못 판정하여 불량해지는 문제가 있다.

[발명의 개요]

본 발명에서는 이러한 점을 감아하여 이루어진 것으로 아래의 목적을 갖는다.

제1목적은 전원전압이 낮은 영역에서도 높은 센스레벨전류를 실현할 수 있는 센스앰프를 실온 반도체 장치를 제공하는데 있다.

제2복적은 전원전압이 높은 영역에서도 적당한 데이터선 전압을 실현할 수 있는 반도체 장치를 제공하는데 있다.

제3목적은 상기 제2목적을 달성하기 위한 구성을 이용하여, 저전압 영역에서 각부의 트랜지스터의 동작 고속화 및 안정화와 고전압영역에서 메모리셀의 열화방지를 실현할 수 있는 반도체 장치를 제공하는데 있다.

제4목적은 메모리셀의 검증 동작시에 충분히 큰 마진을 갖은 엄격한 마진검사를 실현할 수 있는 반도체 장치를 제공하는데 있다.

제5목적은 상기 제4목적을 달성하기 위한 구성을 이용하여 빠르게 다증값 데이터를 판정할 수 있는 반도체 장치를 제공하는데 있다.

상기 제1목저글 달성하기 위해, 본 발명의 제1반도체 장치는 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 전원전압을 공급하는 전압공급수단과, 상기 전압공급수단에 접속되고, 적어도 하나의 설정값으로 구획되는 적어도 2개의 전원전압 영역을 검지하여 각 전원전압영역에 대응한 복수의 전압검지신호를 출력하는 전원전압 검지수단과, 상기 메모리셀의 데이터를 읽어내는 지령을 주는 제1제어신호를 입력하는 제어신호입력수단과, 상기 제어신호 입력수단, 상기 전압공급수단 및 상기 데이터선에 접속되고, 상기 제1제어신호를 받았을 때 상기 전압공급수단에서 상기 데이터선에 흐르는 전류를 상기 전원전압에 따른 센스레벨에서 검지하는 동시에, 상기 센스레벨전류의 전원전압에 대한 의존특성으로 서로 다른 복수의 의존특성을 갖는 전류검지수단과, 상기 전원전압 검지수단 및 상기 전류검지수단에 접속되고, 상기 전류검지수단에서는 센스레벨전류의 전원전압에 대한 의존특성을 상기 전원전압 검지수단의 전압검지신호의 종류에 따라 상기 복수의 의존특성 중 서로 다른 어느 2개의 의존특성으로 전환하는 의존특성 전환수단을 구비하고 있다.

이 반도체 장치의 구성에 의해, 각 전원전압영역의 전압검지신호에 따라 전류검지수단의 센스레벨전류의 전원전압에 대한 의존특성이 전환되므로, 반도체 장치안에 있는 메모리셀의 기억데이터를 읽어낼 때 전원전압의 고저에 기인하는 잘못된 판정이 방지된다.

상기 반도체 장치에서 상기 전류검지수단은 상기 전원전압검지수단에서 낮은 전원전압영역에 대한 전압검지신호를 받았을 때는 높은 전원전압영역에 대한 전압검지신호를 받았을 때보다 센스레벨전류가 높은 쪽의 의존특성으로 전환되도록 구성할 수 있다.

이 구성에 의해, 전원전압이 낮은 영역에서 전류검지수단의 센스레벨전류가 높아지도록 변경되므로, 메모리셀의 누설전류가 많은 경우에도 안정하게 동작하고, 잘못된 판정이 유효하게 방지된다.

또, 상기 전원전압검지수단이 전압검지신호를 출력할 때, 히스테리시스특성을 갖게 해도 된다. 이 구성에 의해, 전원전압으로 설정값 부근의 전압값을 갖는 것을 사용하는 경우에도, 반도체 장치가 안정하여 작동하게 된다.

또, 전원전압검지수단은 상기 전류검지수단이 작동상태가 아닐 때 전압검지신호의 변경을 행하도록 구성하는 것이 바람직하다.

상기 제2목적을 달성하기 위해, 본 발명의 제2반도체 장치는 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 전원전압을 공급하는 전압공급수단과, 상기 전압공급수단에 접속되고, 상기 전원전압이 설정값을 넘을 때는 제1전압검지신호를 출력하는 한편, 상기 전원전아비 상기 설정값 이하일때는 제2전압검지신호를 출력하는 전원전압검지수단과, 상기 메모리셀의 데이터를 읽어내는 지령을 주는 제1제어신호를 입력하는 제어신호 입력수단과, 상기 제어신호 입력수단, 상기 전압공급수단 및 상기 데이터선에 접속되고, 상기 제어신호를 받았을 때 상기 전압공급수단에서 상기 데이터선에 흐르는 전류를 검지하는 전류검지수단과, 상기 전원전압검지수단 및 상기 전류검지수단에 접속되고, 상기 전류가 흐를 때 데이터선전위의 전원전압에 대한 의존특성을 서로 다른 제1의존특성과 제2의존특성으로 전환하는 의존특성전환수단을 구비하고 있다.

상기 제3목적을 달성하기 위해, 본 발명의 제3반도체 장치는 메모리셀과, 상기 메모리셀에 접속되는 신호선과, 상기 신호선에 전원전압을 공급하는 전압공급수단과, 상기 전압공급수단에 접속되고, 상기 전원전압이 설정값을 넘을때는 제1전압검지신호를 출력하는 한편, 전원전압이 설정값 이하일 때는 제2전압검지신호를 출력하는 전원전압검지수단과, 상기 전원전압검지수단 및 신호선에 접속되고, 상기 제2전압검지신호를 받았을 때는 상기 신호선의 전위를 상기 전원전압보다 놓게 승압하는 승압수단을 구비하고 있다. 이 신호선은 워드선 또는 데이터선이다.

제3반도체 장치의 구성에 의해, 저전원전압 영역에서는 메모리셀에 이어지는 워드선이나 데이터선의 전위가 전원전압보다 놓게 승압되므로, 저전원전압영역에서는 반도체 장치 각부의트랜지스터의 동작이 고속으로 되고 안정화한다. 한편, 고전원전압영역에서는 메모리셀 트랜지스터로 과대한 전압이 인가하여 열화하는 것이 방지된다.

상기 제4목적을 달성하기 위해, 본 발명의 제4반도체 장치는 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 전원전압을 공급하는 전원공급수단과, 상기 메모리셀의 데이터의 보통 읽어내기를 지령하는 제1제어신호를 입력하는 제1제어신호 입력수단과, 상기 메모리셀에 흐르는 전류값의 판정을 지령하는 제2제어신호를 입력하는 제2제어신호 입력수단과, 상기 제1 및 제2 제어신호 입력수단, 상기 전압공급수단 및 상기 데이터선에 접속되고, 상기 제1 및 제2의 제어신호를 받았을 때 상기 전압공급수단에서 상기 데이터선에 흐르는 전류를 상기 전원전압에 따른 센스레벨에서 검지하는 전류검지수단과, 상기 제2제어신호 입력수단에 접속되고, 상기 판정시에 상기 메모리셀에 흐르는 전류와 상기 전류검지수단에서 검지되는 전류값의 차가 보통 읽어내기 상태에서 양자의 차보다 축소되도록 전환하는 레벨전환수단을 구비하고 있다.

제4반도체 장치의 구성에 의해, 메모리셀의 온상태나 오프상태가 적정하게 설정되어 있는지 아닌지를 판정할 때, 충분한 마진을 갖는 엄격한 판정이 행해지므로, 반도체 장치의 신뢰성이 더 확실하게 보증된다.

상기 제4반도체 장치에서, 상기 전류검지수단을 상기 센스레벨전류의 전원전압에 대한 의존특성으로서 서로 다른 복수의 의존특성을 갖는 것으로 하고, 상기 레벨전환수단에 의해, 상기 전류검지수단인 센스레벨전류의 전원전압에 대한 의존특성을 상기 제1제어신호를 받았을때와 상기 제2제어신호를 받았을 때도 상기 복수의 의존특성 중 서로 다른 의존특성으로 전환하도록 구성할 수 있다.

상기 제2제어신호가 온상태에 있는 메모리셀 전류값의 판정을 지령하는 경우, 상기 레벨전환수단에 있어서, 상기 전류검지수단인 센스레벨전류의 전원전압에 대한 의존특성을 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 센스레벨전류가 높은쪽의 의존특성으로 전환하도록 구성할 수 있다.

이 구성에 의해, 온상태에 있는 메모리셀 전류값의 판정에서 메모리셀전류와 전류검지수단에서 검지되는 전류의 차가 보통 읽어내기할 때의 양자의 차보다 작아진다. 따라서, 메모리셀을 판저할 때 충분한 마진을 확보할 수 있게 된다.

상기 제2제어신호가 온상태에 있는 메모리셀 초기 전류의 판정을 지령하는 경우, 상기 레벨전환수단에 의해 상기 제2제어신호의 지령에 의한 상기 전류검지수단인 센스레벨전류의 전원전압에 대한 의존특성을 상기 복수의 의존특성 중 가장 센스레벨전류가 높은 의존특성으로 하도록 구성할 수 있다.

이 구성에 의해, 초기에 엄격한 조건으로 메모리셀 전류값을 판정해 두고, 그 후 시간변화에 의해 메모리셀의 특성이 열화해도, 열화에 대한 마진을 확보할 수 있다.

상기 제2제어신호가 온상태에 있는 메모리셀 전류값의 판정을 여러번에 걸쳐 지령하는 경우, 상기 레벨전환수단으로 상기 제2제어신호의 지령에 의한 상기 전류검지수단인 센스레벨전류의 전원전압에 대한 의존특성을 제2제어신호의 여러번의 지령중 나중의 지령일수록 차례로 센스레벨전류가 높은 의존특성으로 변화시켜 가도록 구성할 수 있다.

이 구성에 의해, 차례로 엄격한 조건에서 메모리셀의 전류값 판정이 행해지므로, 여분 메모리셀의 용량에 따라 구제해야 할 메모리셀을 결정하고, 메모리셀안의 마진 최소값을 될 수록 크게 확보할 수 있다.

또, 상기 제2제어신호가 온 상태에 있는 메모리셀의 전류값의 판정을 지령하는 경우, 상기 레벨전환수단에 의해, 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 메모리셀에 흐르는 전류를 적게 제어하도록 구성할 수 있다.

그 경우, 상기 메모리셀에 접속되는 워드선과, 상기 워드선에 전압을 공급하는 동시에, 그 전압을 복수의 전압값으로 전환가능하게 구성된 워드선 전압공급수다늘 더 설치하고, 상기 레벨전환수단에 의해 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 워드선의 전위를 낮게 구성할 수 있다.

이 구성에 의해, 온상태에 있는 메모리셀 전류값을 판정할 때 워드선 전위가 보통 읽어내기할 때보다 낮게 설정되므로, 온상태에 있는 메모리셀 전류값을 판정할 때 메모리셀전류와 전류검지수단에서 검지되는 전류의 차가 보통 읽어내기할 때 양자의 차보다 작아진다. 따라서, 메모리셀을 판정할 때 충분한 마진을 확보할 수 있게 된다.

상기 제4반도체 장치에서, 상기 제2제어신호가 오프상태에 있는 메모리셀전류값의 판정의 지령하는 경우, 상기 레벨전환수단으로 상기 전류검지수단인 센스레벨전류의 전원전압에 대한 의존특성을 제2제어 신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 센스레벨전류가 낮은 쪽을 의존특성을 전환하도록 구성할 수 있다.

이 구성에 의해, 오프상태에 있는 메모리셀 전류값을 판정할 때 메모리셀전류와 검지수단에서 검지되는 전류의 차가 보통 읽어내기할 때 양자의 차보다 작아진다.

따라서, 메모리셀을 판정할 때 충분한 마진을 확보할 수 있게 된다.

상기 제2제어신호가 오프상태에 있는 메모리셀 전류값의 판정을 지령하는 경우, 상기 레벨전환수단으로 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 메모리셀에 흐르는 전류를 높게 하도록 구성할 수 있다.

그 경우, 상기 데이터선에 전압을 공급하는 데이터선 전압공급수단을 더 설치하고, 상기 레벨전환수단에서, 상기 데이터선 전압공급수단에서 공급되는 데이터선 전압을 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 데이터선의 전압을 놓게 하도록 상기 데이터선 전압공급수단을 제어하도록 구성할 수 있다.

이 구성에 의해, 오프상태에 있는 메모리셀 전류값의 판정인 메모리셀전류와 검지수단에서 검지되는 전류의 차가 보통 읽어내기 할 때 양자의 차보다 작아진다.

따라서, 메모리셀의 판정할 때 충분한 마진을 확보할 수 있다.

또, 상기 메모리셀에 접속되는 워드선과, 상기 워드선에 전압을 공급하는 동시에, 그 전압을 복수의 전압값으로 전환가능하게 구성된 워드선 전압공급수단을 더 설치하고, 상기 레벨전환수단으로 상기 제1제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 워드선의 전위를 낮게 하도록 구성해도 좋다.

상기 제5목적을 달성하기 위해, 본 발명의 제5반도체 장치는 상기 제4반도체 장치에서, 상기 제2제어신호로 복수데이터의 읽어내기 판정을 지령하는 것으로하고, 상기 레벨전환수단에 의해, 상기 제2제어신호를 받았을 때 상기 전류검지수단이 갖는 복수개의 센스레벨전류를 차례로 변경하여 이용하도록 지령하고, 상기 메모리셀에 흐르는 전류값을 판정함으로써, 한 개의 메모리셀에 흐르는 전류값으로 복수의 데이터값을 판정하는 것이 가능하게 구성된 것이다.

이 구성에 의해, 전용의 기준셀을 설치하지 않아도 전류검지수단의 센스레벨전류 전환으로 다중값 데이터를 읽어낼 수 있다.

또, 반도체 장치에 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 상기 데이터선에 소스가 접속되는 적어도 제1, 제2 트랜지스터를 포함하는 복수 트랜지스터와, 상기 제1, 제2를 포함하는 복수 트랜지스터의 드레인과 전원 사이에 각각 개설되고, 각각의 게이트에 공통의 제1신호가 인가되는 적어도 제3, 제4 트랜지스터를 포함하는 복수 트랜지스터를 설치하고, 상기 제1 트랜지스터와 제2 트랜지스터의 전류능력 혹은 임계치를 다르게하여, 상기 제1트랜지스터의 드레인 신호 및 상기 제2 트랜지스터의 드레인 신호에 의해 하나의 메모리셀에 흐르는 전류값으로 복수의 데이터값을 판정하는 것이 가능하게 구성해도 좋다.

이 구성에 의해, 전용의 기준셀을 설치하지 않아도 전류검지수단의 센스레벨전류의 전환에 의해 다중값 데이터를 읽어낼 수 있는 동시에 1 단계에서 2개 이상의 데이터가 확보되므로, 매우 빠르게 데이터를 읽어낼 수 있다.

[바람직한 실시예의 설명]

이하, 본 발명의 각 실시예에 대해 설명한다.

[제1실시예]

우선, 제1실시예에 관한 반도체 장치의 구성에 대해, 제1도 및 제2도를 참조하면서 설명한다. 제1도는 본 실시예에 관한 센스앰프회로의 구성을 나타내는 전기회로도, 제2도는 전압검지회로의 구성을 나타내는 전기회로도이다.

제1도에 나타나는 센스앰프회로의 기본부분의 구성은 상기 제40도에 나타나는 종래 센스앰프회로의 구성과 같다. 이 센스앰프회로는 제어신호 SEA 및 데이터선 신호 DL을 2개의 입력단자에서 받고, 출력단자에서 출력단자 OUT를 출력하는 것이다. 상술한 바와같이, 센스앰프회로는 부정회로 INV1과, CMOS 인버터로 기능하는 2개의 트랜지스터 Qp1, Qn1과, 회로동작에 고속성을 갖게 하기 위한 2개의 트랜지스터 Qp2, Qn2, 출력부에 부하의 일부를 부담하기 위한 2개의 트랜지스터 Qp3, Qn3과, 출력부로 기능하는 3개의 트랜지스터 Qp4, Qn4, Qn5와, 각 신호선의 전하를 접지측으로 놓아줄 때 작동하는 트랜지스터 Qn6, Qn7, Qn8을 구비하고 있다. 이들 각 요소의 접속관계와 동작은 상기 제40도에 나타내는 회로에 대해 설명한 대로이므로, 설명을 생략한다.

여기서, 본 실시에의 특징으로서 센스앰프회로의 기본적인 부분에 더하여, 전압검지신호로 센스레벨전류의 특성을 변경하기 위한 요소를 구비하고 있다. 즉, 전압검지신호 VDT0을 입력하고 이것을 반전한 신호 N7을 출력하는 부정회로 INV2와, 이 부정회로 INV2의 출력신호 N7과 제어신호 SAE를 입력으로 하고, 양신호의 NAND 연산결과인 신호 N6을 출력하는 논리곱의 부정회로 NAND1과, 게이트에 논리곱의 부정회로 NAND1의 출력신호 N6을 받는 P채널형 MOS 트랜지스터 Qp11을 구비하고 있다. P채널형 MOS 트랜지스터 Qp11의 드레인은 전원전압 VDD의 공급단자에 접속되고, 소스는 출력부의 트랜지스터 Qn4의 게이트에 연결되는 신호선에 접속되어 있다. 즉, 전압검지신호 VDT0에 따라, 트랜지스터 Qp11을 작동시킴으로써, 신호 N3의 전위레벨을 상승시키도록 하고 있다.

또, 제2도는 상기 센스앰프회로에 입력하는 전압검지신호 VDT0을 생성하기 위한 전압검지회로의 회로도이다. 제2도에 나타나는 바와 같이, 전원전압 VDD를 공급하는 단자와 접지 사이에는 3단의 P채널형 MOS트랜지스터 Qp21~Qp23과 하나의 N채널형 MOS트랜지스터 Qn21이 직렬로 배치되어 있다. 각 트랜지스터 Qp21~Qp23의 게이트는 자기의 드레인에 각각 접속되고, 트랜지스터 Qn21의 게이트는 전원전압 VDD에 접속되어 있다. 그리고, 트랜지스터 Qp23의 드레인과 트랜지스터 Qn21의 드레인은 공통으로 신호선에 접속되고, 이 신호선을 통해 신호 N23이 출력된다. 또, 상기 신호 N23을 게이트에 받는 P채널형 MOS트랜지스터 Qp24와 N채널형 MOS트랜지스터 Qn24로 이루어지는 CMOS인버터가 설치되어 있다. CMOS인버터의 트랜지스터 Qp24의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, N채널형 MOS트랜지스터 Qn24의 소스는 접지에 접속되어 있다.

그리고, 이 CMOS인버터에서 각 트랜지스터 Qp24, Qn24의 게이트에 입력된 신호 N23을 반전한 신호 N24가 출력된다. 게다가, CMOS인버터의 후단측에 설치된 부정회로 INV21에 의해 이 신호 N24를 반전한 전압검지신호 VDT0이 출력된다.

이 전압검지회로에서는 각 트랜지스터의 임계치 조정으로 전원전압 VDD가 설정값 4V 이하일때와 4V를 넘을 때 전압검지신호 VDT0의 레벨을 고저 전환하도록 하고 있다.

다음에, 본 실시예의 센스앰프회로의 동작에 대해, 제3도 및 제4도를 참조하면서 설명한다. 제3도는 센스앰프회로의 센스레벨전류와 전원전압 VDD의 관계를 나타내는 특성도이다. 제4도는 전압검지회로의 출력신호 VDT0와 전원전압 VDD의 관계를 나타내는 특성도이사. 제4도에 나타나는 바와 같이, 전원전압 VDD가 4V 이하일 때는 전압검지회로의 출력신호 VDT0의 논리값은 'L'이지만, 전원전압 VDD가 4V를 넘으면 출력신호 VDT0의 논리값은 H로 전환된다.

그리고, 이 전압검지신호 VDT0의 논리값이 H인지, L인지에 따라 센스레벨 전류가 비연속적으로 변한다. 즉, 센스앰프회로에서 전압검지신호 VDT0이 논리값 H일 때는 신호 N6의 논리값이 H로 되고 트랜지스터 Qp11은 작동하지 않는다. 따라서, 센스앰프회로는 제40도에 나타내는 종래 센스앰프회로와 같은 출력특성을 나타내고, 제3도의 VSALC1 에 따른 특성이 된다.

한편, 제어신호 SAE가 H이고 전압검지신호 VDT0의 논리값이 L이 되면, 센스앰프회로에서 신호 N6의 논리값이 L로 되고, 트랜지스터 Qp11이 작동하여, 신호 N3의 전위레벨이 상승한다. 이 작용으로 센스레벨전류는 제3도에 나타나는 곡선 VSALC1을 위쪽으로 이동한 곡선 VSALC2에따른 특성으로 전환된다.

즉, 전원전압 VDD가 4V 이하의 저전압일 경우에는, 센스레벨전류가 곡선 VSALC2에 따른 특성을 나타내고, 전원전압 VDD가 4V를 넘는 고전압일 경우에 센스레벨전류가 곡선 VSALC1 에 따른 특성을 나타낸다.

따라서, 본 실시예에서는 전원전압이 저전압일 경우에도 종래와 같이 센스레벨 전류가 충분히 커지므로, 메모리셀 트랜지스터에 아주 적은 누설전류가 존재하는 경우에도 데이터의 잘못된 판정을 유효하게 방지할 수 있다.

[제2실시예]

다음에, 제2실시에에 대해 제5동 ~ 제7도를 참조하면서 설명한다.

본 실시예에서는 센스앰프회로의 구성은 상기 제1실시예의 구성(제1도 참조)과 같지만, 전압검지회로의 구성이 상기 제1실시에의 구성(제2도 참조)과는 다르다.

제5도는 본 실시예에 관한 반도체 장치의 전압검지회로의 구성을 나타내는 회로도이다. 3개의 P채널형 MOS트랜지스터 Qp21~Qp23과, N채널형 MOS 트랜지스터 Qn21과, P채널형 MOS트랜지스터 Qp24 및 N채널형 MOS트랜지스터 Qn24로 이루어지는 CMOS인버터와, 부정회로 INV21을 구비하고 있는 점은 상기 제1실시예의 전압검지회로의 구성(제2도 참조)과 같다. 본 실시예에서는 그에 덧붙여, 트랜지스터 Qp22의 드레인과 트랜지스터 Qp23의 소스에 공통으로 접속되는 신호선이 설치되고, 이 신호선을 흐르는 신호 N22를 각각의 게이트로 받는 P채널형 MOS트랜지스터 Qp25과 N채널형 MOS트랜지스터 Qn25로 이루어지는 CMOS 인버터가 설치되어 있다. 게다가, 이 CMOS 인버터의 출력신호 N25를 받고 이것을 반전한 신호 VDT2를 출력하는 부정회로 INV22가 설치되어 있다. 또, 각 부정회로 INV21, INV22의 출력신호 VDT1, VDT2를 각각의 게이트로 받는 N채널형 MOS트랜지스터 Qn26, P채널형 MOS트랜지스터 Qp26이 설치되어 있다. 트랜지스터 Qp26의 소스는 전원전압 VDD에 접속되고, 트랜지스터 Qn26의 소스는 접지에 접속되어 있고, 양 트랜지스터 Qp26, Qn26의 드레인에 공통으로 접속되는 신호선을 통해 신호 N26이 출력된다. 또, 신호 N26을 받아 이것을 반전한 출력신호 VDT0을 출력하는 부정회로 INV23과, 이 부정회로 INV23의 출력신호 VDT0을 다시 반전한 부정회로 INV23의 입력측으로 돌아가는 부정회로 INV24가 설치되어 있다. 이에 나중에 설명하는 제7도에 나타내는 바와 같이 부정회로 INV21의 출력신호 VDT1은 각 트랜지스터의 임계치 조정에 따라 전원전압 VDD가 3.5이하에서 L로 되고 전원전압 VDD가 3.5V를 넘으면 H로 되도록 구성되어 있다.

또, 부정회로 INV22의 출력신호 VDT2는 각 트랜지스터의 임계치 조정에 따라 전원전압 VDD가 4.5이하에서 L로 되고 전원전압 VDD가 4.5V를 넘으면, H로 되도록 구성되어 있다.

이 전압검지회로의 기능상 특징은 2개의 전압검지신호 VDT1, VDT2에서 전원전압의 히스테리시스특성을 갖는 전압검지신호 VDT0을 출력하는 것에 있다.

제6도는 제5도에 나타나는 전압검지회로에서 출력되는 전압검지신호 VDT0을 제1도에 나타내는 센스앰프회로에 입력한 경우의 전원전압과 센스레벨전류의 관계를 나타내는 특성도, 제7도는 전압검지회로의 전원전압과 전압검지신호의 관계를 나타내는 특성도이다.

제7도에 나타나는 바와 같이, 전압검지회로에서 최종적으로 출력되는 전압검지신호 VDT0은 아래에 기재한 논리전압이 된다.

(1) VDD ≤ 3.5 (V) 일 때 L

(2) VDD 4.5 (V) 일 때 H

(3) 3.5 VDD ≤ 4.5 일 때

① 전원전압 VDD가 3.5 이하의 전압에서 상승하기 시작한 경우 L

② 전원전압 VDD가 4.5V 이상의 전압에서 하강하기 시작한 경우 H

이와 같은 전압검지신호 VDT0의 동작에 따라, 센스레벨전류의 특성은 제6도에 나타나는 바와 같이 비연속적으로 변한다. 구체적으로는 전원전압의 변화에 따라, 아래에 기재한 바와 같이, 센스레벨전류 곡선이 VSALC1 과 VSALC2 로 전환된다.

(1) VDD ≤ 3.5 (V) 일 때 VSALC2

(2) VDD 4.5 (V) 일 때 VSALC1

(3) 3.5 VDD ≤ 4.5 일 때

① 전원전압 VDD가 3.5 이하의 전압에서 상승하기 시작한 경우 VSALC2

② 전원전압 VDD가 4.5V 이상의 전압에서 하강하기 시작한 경우 VSALC1

따라서, 제2실시예에서는 제1실시예와 같이 저전압에서도 센스레벨전류가 종래만큼 낮아지지 않기 때문에 메모리셀 트랜지스터에 아주 작은 누설 전류가 존재하는 경우에도 이 전압검지회로를 구비한 센스앰프의 회로에서는 데이터를 틀리지 않게 판정할 수 있다. 더구나, 2개의 센스레벨 전류곡선이 변하는 전압을 전원전압 VDD에 대해 히스테리시스 특성을 갖게 하고 있기 때문에, 예를 들면, 이 반도체 장치에서 전원전압 3V판과 5V판과의 2종류의 제품을 공급하는 경우, 3V판에 대해서는 전원전압 4.5V 이하에서 센스레벨전류곡선 VSALC2에 고정되고, 5V판에 대해서는 전원전압 3.5V 이하에서 센스레벨 전류곡선 VSALC1에서 고정되기 때문에, 각각 종류의 제품에서 전원전압 다소의 변동이 생겨도 안정하게 동작한다.

[제3실시예]

다음에, 제3실시예에 대해 제8도 및 제9도를 참조하면서 설명한다.

제8도는 본 실시예에 관한 반도체 장치의 센스앰프회로 구성을 나타내는 전기회로도이다. 본 실시예에서도 회로의 기본적인 부분의 구성과 동작은 상기 제40도에 나타나는 종래 센스앰프회로의 구성 및 동작과 같다.

여기서, 본 실시예에서는 전압검지신호 VDT0을 각각의 게이트에 받는 P채널형 MOS트랜지스터 Qp12 및 Qn12가 배치되어 있다. 그리고, 트랜지스터 Qp12의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 기본부분의 트랜지스터 Qp2의 소스에 접속되어 있다. 트랜지스터 Qn12의 드레인은 전원전압 VDD를 공급하는 단자에 접속되고, 소스는 기본부분의 트랜지스터 Qp3의 소스에 접속되어 있다. 그리고, 트랜지스터 Qp12의 드레인과 트랜지스터 Qp2의 소스를 접속하는 신호선과, 트랜지스터 Qn12의 소스와 트랜지스터 Qp3의 소스를 접속하는 신호선은 공통의 신호선 L11에 접속되어 있다.

이에, 예를 들어 제2도에 나타나는 전압검지회로를 본 실시예에서도 이용하면, 전압검지신호 VDT0은 제1실시에의 제4도에서 나타내고 있는 바와 같이 저전압에서 L로, 고전압에서 H로 된다. 전압검지신호 VDT0이 H일 때는, 트랜지스터 Qp12가 오프하고 트랜지스터 Qn12가 온한다. 따라서, 트랜지스터 Qp12, Qp3의 소스전위는 트랜지스터 Qn12의 임계치만큼 낮아진다., 한편, 전압검지신호 VDT0이 L일 때는 트랜지스터 Qp12가 온하고 트랜지스터 Qn12가 오프한다. 따라서, 트랜지스터 Qp2, Qp3의 소스 전위는 전원전압 VDD와 같아진다. 이와 같이, 각 트랜지스터의 온·오프 전환에 따라 각 트랜지스터 Qp2, Qp3의 소스 전위가 변하는 것을 이용하여, 데이터선(신호선 L1)의 전압특성을 변화시키도록 하고 있다. 따라서, 센스앰프회로는 종래와 같이 데이터선(신호선 L1)에 전류가 흐를 때 출력신호 OUT는 H, 데이턴선(신호선 L1)에 전류가 흐르지 않을 때 출력신호 OUT는 L이지만, 전압검지신호 VDT0의 값이 어떤가에 따라 데이터선 전압이 비연속적으로 변하게 된다.

제9도는 제2도에 나타나는 전압검지회로에서 출력되는 전압검지신호 VDT0을 센스앰ㅍ회로의 입력신호로 이용한 경우의 데이터선 전압과 전원전압 VDD의 관계를 나타내는 특성도이다. 같은 도면에 나타나는 바와 같이, 전원전압 VDD가 4V 이하의 저전압일 때는 데이터선 전압은 특성선 VSALC1에 따라 변화하고, 전원전압 VDD가 4V를 넘는 고전압일 때는 데이터선 전압은 특성선 VSALC2를 아래쪽으로 이동한 특성선 VSALC2에 따라 변화한다.

따라서, 제3실시예에서는 전원전압 VDD가 고전압일 경우에도 데이터선 전압이 너무 높아지지 않기 때문에 메모리셀 트랜지스터의 임계치 전압이 높아지지 않는다. 따라서, 메모리셀 트랜지스터의 게이트에 전압인가되었을 때 흐르는 전류가 감소하지 않고, 센스앰프의 잘못된 판정을 유효하게 방지할 수 있다.

[제4실시예]

다음에, 제4실시예에 대해 제10도 및 제11도를 참조하면서 설명한다.

제10도는 제4실시예에 관한 반도체 장치의 센스앰프회로 구성을 나타내는 전기회로도이다. 본 실시예에서도 회로의 기본적인 부분의 구성 및 동작은 상기 제40도에 나타내는 종래 센스앰프회로의 구성 및 동작과 같다.

이에, 본 실시예에서는 전압검지신호 VDT0을 각각의 게이트에 받는 P채널형 MOS트랜지스터 Qp31 및 N채널형 MOS트랜지스터 Qn31이 배치되어 있다. 그리고, 트랜지스터 Qp31의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 기본부분의 트랜지스터 Qp1의 소스에 접속되어 있다. 트랜지스터 Qn31의 드레인은 전원전압 VDD를 공급하는 단자에 접속되고, 소스는 트랜지스터 Qp31의 드레인과 같이 트랜지스터 Qp1의 소스에 접속되어 있다.

그리고, 예를 들어 제2도에 나타나는 전압검지회로를 본 실시예에도 이용하면, 전압검지신호 VDT0은, 제1실시에의 제4도에 나타나는 바와 같이 저전압에서 L로, 고전압에서 H로 된다. 전압검지신호 VDT0이 H일 때는 트랜지스터 Qp31이 오프하고 트랜지스터 Qn31이 온하는 한편, 전압검지신호 VDT0이 L일때는 트랜지스터 Qp31이 온하고 트랜지스터 Qn31이 오프한다. 이 각 트랜지스터의 온·오프 전환에 따라 트랜지스터 Qn1의 소스전위가 변화하는 것을 이용하여 데이터선(신호선 L10의 전압특성을 변화시키도록 하고 있다.

본 실시예에서도 센스앰프의 회로동작은 제3실시예와 거의 같은 동작을 나타낸다. 제11도는 본 실시예에서 데이터선 전위와 전원전압 VDD의 관계를 나타내는 특성도이다. 같은 도면에 나타나는 바와 같이, 전원전압이 4V 이하의 저전압인 경우에 데이터선 전압이 특성선 VSALC1에 따라 변화하고, 전원전압 VDD가 4V를 넘는 고전압인 경우에 데이터선 전압은 특성선 VDLC1을 아래쪽으로 이동한 특성선 VDLC2에 따라 변화한다. 따라서, 본 실시예에서도 상기 제3실시예와 같은 효과를 발휘할 수 있다.

[제5실시예]

다음에, 제5실시예에 대해 제12도 및 제13도를 참조하면서 설명한다.

제12도는 제5실시에에 관한 반도체 장치의 센스앰프회로의 구성을 나타내는 전기회로도이다. 본 실시예에서도 회로의 기본적인 부분의 구성 및 동작은 상기 제40도에 나타나는 종래 센스앰프회로의 구성 및 동작과 같다.

이에, 본 실시예에서는 전압검지신호 VDT0을 받아 이것을 반전한 신호 N41을 출력하는 부정회로 INV41과, 상기 신호 N41 및 제어신호 SAE를 받고, 양 신호의 NAND연산을 행한 결과의 신호 N42를 출력하는 논리곱의 부정회로 NSND41과, 상기 신호 N42를 게이트에 받는 P채널형 MOS트랜지스터 Qp41이 설치되어 있다.

트랜지스터 Qn41의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 각 트랜지스터 Qp1, Qn1로 이루어지는 CMOS인버터의 출력신호 N2가 흐르는 신호선에 접속되어 있다.

그리고, 예를들면 제2도에 나타나는 전압검지회로를 본 실시예에도 이용하면, 전압검지신호 VDT0은 제1실시에의 제4도에서 나타내고 있는 바와 같이 저전압에서 L로, 고전압에서 H로 된다. 그리고, 제어신호 SAE가 H이고 전압검지신호 VDT0이 L일 때만, 트랜지스터 Qp41이 온하고, 그 이외일 때는 트랜지스터 Qp41이 오프한다. 이 트랜지스터 Qp41의 온·오프 전환에 따라 신호 N2의 전위가 변화하는 것을 이용하여, 데이터선 (신호선 L1)의 전압특성을 변화시키도록 하고 있다.

본 실시예에서도 센스앰프의 회로동작은 제3실시예와 거의 같은 동작을 나타낸다. 제13도는 본 실시예의 데이터선 전위와 전원전압 VDD의 관계를 나타내는 특성도이다. 같은 도면에 나타내는 바와 같이, 전원전압이 4V 이하의 저전압인 경우에 데이터선 전압이 특성선 VSALC1에 따라 변화하고, 전원전압 VDD가 4V를 넘는 고전압인 경우에는 데이터선 전압은 특성선 VSALC1을 아래쪽으로 이동한 특성선 VSALC2에 따라 변화한다. 따라서, 본 실시예에서도 상기 제3실시예와 같은 효과를 발휘할 수 있고, P채널형 MOS트랜지스터 Qp41의 트랜지스터 크기를 변화시킴으로써 데이터선 전압을 마음대로 변화시킬 수 있다.

[제6실시예]

다음에, 제6실시예에 대해 제14도를 참조하면서 설명한다.

제14도는 제6실시예에 관한 반도체 장치의 센스앰프회로 구성을 나타내는 전기회로도이다. 본 실시예에서도 회로의 기본적인 부분의 구성 및 동작은 상기 제40도에 나타나는 종래 센스앰프회로의 구성 및 동작과 같다.

이에, 본 실시예에서는 전압검지신호 VDT0을 받아 이것을 반전한 신호 N17을 출력하는 부정회로 INV11과, 상기 N17 및 제어신호 SAE를 받고, 양신호의 NAND 연산을 행한 결과의 신호 N16을 출력하는 논리곱의 부정회로 NAND11과, 상기 신호 N16을 게이트로 받는 P채널형 MOS트랜지스터 Qp13 및 N채널형 MOS트랜지스터 Qn14, 트랜지스터 Qp13과 트랜지스터 Qn14 사이에 끼워 설치되는 N채널형 MOS트랜지스터 Qn13이 설치되어 있다. 트랜지스터 Qp13의 소스는 전원 전압 VDD를 공급하는 단자에 접속되고, 드레인은 각 트랜지스터 Qp1, Qn1로 이루어지는 CMOS인버터의 출력신호 N2가 흐르는 신호선에 접속되어 있다. 트랜지스터 Qn14의 소스는 접지에 접속되고, 드레인은 트랜지스터 Qn13의 소스에 접속되어 있다. 트랜지스터 Qn13의 드레인은 트랜지스터 Qp13의 드레인과 함께 각 트랜지스터 Qp1, Qn1으로 이루어지는 CMOS인버터의 출력신호 N2가 흐르는 신호선에 접속되고, 게이트는 기본부분의 트랜지스터 Qn8의 게이트에 접속되어 있다.

그리고, 예를 들어 제2도에 나타나는 전압검지회로를 본 실시예에도 이용하면, 전압검지신호 VDT0은 제1실시예의 제4도에서 나타내고 있는 바와 같이 저전압에서 L로, 고전압에서 H로 된다. 그리고, 제어신호 SAE가 H이고 전압검지신호 VDT0이 L일 때만, 트랜지스터 Qp13이 온하고, 트랜지스터 Qn14가 오프한다. 그 이외일 때는 트랜지스터 Qp13이 오프하고, 트랜지스터 Qn14가 온한다. 한편, 트랜지스터 Qn13은 트랜지스터 Qn8과 같은 동작을 행한다. 이 각 트랜지스터 Qp13, Qn13, Qn14의 온·오프전환으로 신호 N2의 전윅 변화하는 것을 이용하여 데이터선(신호선 L1)의 전압특성으로 변화시키도록 하고 있다.

센스앰프의 회로동작은 제5실시예와 같이 전압검지신호 VDT0에 의해 데이터선 전압은 제13도와 같이 된다. 저전압에서는 데이터선 전압이 특성선 VDLC1에 따른 특성을 나타내고, 고전압에서는 데이터선 전압이 특성선 VDLC2에 따른 특성을 나타낸다.

따라서, 본 실시예에서도 상기 제3실시예와 같은 효과를 발휘할 수 있지만, 특히 P채널형 MOS트랜지스터 Qp13, Qn14의 트랜지스터 크기를 변화시킴으로써 데이터선 전압을 임의로 변화시킬 수 있는 이점이 있다.

[제7실시예]

다음에, 제7실시예에 대해 제15도를 참조하면서 설명한다. 본 실시예에서는 전압검지회로의 구성에 대해 서술한다. 센스앰프회로로는 상기 각 실시예의 구성을 채용할 수 있다.

제15도는 본 실시예에 관한 반도체 장치의 전압검지회로 구성을 나타내는 전기회로도이다. 같은 도면에 나타나는 바와 같이, 본 실시예 전압검지회로의 기본적인 부분은 상기 제1실시예의 전압검지호로 구성(제2도 참조)과 같다. 즉, 트랜지스터Qp21~Qp23, Qn21과, 트랜지스터 Qp24, Qp24로 이루어지는 CMOS인버터와 부정회로 INV21을 구비하고 있다.

본 실시예에서는 상기 각 요소에 덧붙여, 제어신호 XCE를 받아 이것을 반전한 신호 N51을 출력하는 부정회로 INV51과, 신호 N51을 게이트에 받는 P채널형 MOS트랜지스터 Qp51과, 제어신호 XCE를 게이트에 받는 N채널형 MOS트랜지스터 Qn51과, 부정회로 INV21의 출력신호 VDT0을 반전한 신호를 출력하여 부정회로 INV21에 입력시키는 부정회로 INV52가 설치되어 있다. 상기 트랜지스터 Qp51의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 트랜지스터 Qp24의 소스에 접속되어 있다. 트랜지스터 Qn51의 소스는 접지에 접속되고, 드레인은 트랜지스터 Qn24의 소스에 접속되어 있다. 이 구성에 의해 제어신호 XCE가 H일 때는 트랜지스터 Qp51 및 트랜지스터 Qn51이 모두 온으로 되어 CMOS인버터에서 신호 N24가 출력되지만, 제어신호 XCE가 L일 때는 트랜지스터 Qp51 및 트랜지스터 Qn51이 모두 오프로 되어 COMS인버터에서 신호 N24가 출력되지 않는다. 한편, 신호 N24가 출력되지 않을 때는 부정회로 INV52의 피드백 작용으로 출력신호 VDT0은 현재의 논리값을 유지된다. 이와 같은 트랜지스터 Qp51, Qn51의 온·오프전환으로 제어신호 XCE가 H일 때만 전압검지신호 VDT0의 H - L사이의 천이를 허용하도록 하고 있다.

본 실시예의 전압검지회로는 제어신호 XCE의 논리전압이 H일 때만 전압검지신호 VDT0의 논리전압은 천이하므로, 예를 들면 제어신호 XCE의 논리전압이 L이고 반도체 장치가 동작상태일 때는 전압검지신호 VDT0의 논리전압은 천이하지 않고, 동작할 때 전압검지신호 VDT0의 신호를 사용하는 회로의 잘못된 동작은 없어진다.

또, 상기 각 실시예에서 사용한 센스앰프회로와 전압검지회로의 각종 구성을 자유롭게 짜맞출 수 있고, 상기 각 실시예에서 설명한 짜맞춤에 한정되는 것은 아니다.

[제8실시예]

다음에, 제8실시예에 대해 제16도~제18도를 참조하면서 설명한다.

제16도는 본 실시예에 관한 반도체 장치의 승압회로 구성을 나타내는 전기회로도이다. 이 회로는 상기 각 실시예의 전압검지회로에서 출력되는 전원전압검지신호 VDT0의 따라, 승압회로의 동작유무를 선택하는 회로의 구성을 나타내는 도면이다. 본 실시예에서도 제1실시예와 같이 전압검지신호 VDT0으로 센스앰프회로의 센스레벨전류의 전압의존 특성을 변경하는 것을 전제로 하고 있다.

제16도에 나타나는 승압회로에서는 전압검지신호 VDT0과 제어신호 C1로 출력신호(승압노드) BOOST1을 승압하게 해 두고, 전압검지회로는 예를 들면 제2도에 나타난 것을 이용한다. 제16도에 나타나는 바와 같이, 승압회로에는 전압검지신호 VDT0을 받고 이것을 반전한 신호를 출력하는 부정회로와, 전압검지신호 VDT0의 반전신호와 제어신호 C1의 NAND 연산을 행한 결과의 신호 N61을 출력하는 논리곱의 부정회로가 전단에 설치되어 있다. 그리고, 이들 후단 쪽에 신호 N61의 3단 부정을 연산하는 3개의 부정회로와, 한 쪽의 극이 3단 부정회로의 출력 쪽에 접속되는 커패시터 C61과, 신호 N61을 각각의 게이트에 받는 N채널형 MOS트랜지스터 Qn62 및 P채널형 MOS트랜지스터 Qp62와, 게이트 트랜지스터 Qn62의 드래인 및 Qp62의 소스에 접속되는 P채널형 MOS트랜지스터 Qp63이 배치되어 있다.

트랜지스터 Qn62의 소스는 접지에 접속되어 있다. 트랜지스터 Qp63의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 트랜지스터 Qp62의 드레인과 함께 커패시터 C61의 다른 쪽 끝에 접속되어 있다. 즉, 커패시터 C61의 다른 쪽 끝에는 신호 N61의 3단부정인 신호 N63이 인가되고, 커패시터 C61의 다른 쪽끝에는 각 트랜지스터 Qp62, Qp63의 출력신호 N64가 인가되도록 구성되어 있다.

또, 신호 N64가 흐르는 신호선과 전원전압 VDD를 공급하는 단자사이에 2개의 N채널형 MOS트랜지스터 Qn63, Qn64가 직렬로 배치되어 있다. 게다가, 각각의 게이트에 신호 N61을 받는 P채널형 MOS트랜지스터 Qp61과, N채널형 MOS트랜지스터 Qn61이 설치되어 있다. 트랜지스터 Qp61의 드레인은 상기 신호 N64가 흐르는 신호선에 접속되고, 소스는 트랜지스터 Qn61의 드레인과 공통으로 출력신호 BOOST1을 출력하는 단자에 접속되어 있다. 트랜지스터 Qn61의 소스는 접지되어 있다.

이상의 구성으로, 신호 N61이 논리전압 H에서 L로 천이했을 때 출력신호(승압노드) BOOST1이 접지전압 VSS의 전압레벨에서 전원전압 VDD보다 놓은 전압레벨로 승압된다. 즉, 전압검지신호 VDT0이 L이고 또 제어신호 C1이 L세서 H로 천이하였을 때 출력신호 BOOST1은 승압된다. 전압검지신호 VDT0이 논리전압 H일 때는 출력신호 BOOST1은 승압되지 않는다.

제17도는 전원전압 VDD와 출력신호(승압노드) BOOST1의 관계를 나타내는 특성도이다. 전원전압 VDD가 4V를 넘을 경우에는 출력신호 BOOST1은 거의 전원전압레벨이고 승압되지 않지만, 전원전압 VDD가 4V 이하일 경우에는, 출력신호 BOOST1이 전원전압 VDD보다 놓게 승압되어 있다.

이와 같은 전압검지신호 VDT0에 의해 전원전압 VDD가 저전압일 때만 승압을 행하는 승압회로를 이용하여, 저전압에서는 메모리셀 트랜지스터의 게이트나 비트선의 선택트랜지스터를 승압하여 동작의 고속화나 안정화를 도모할 수 있다. 한편, 고전압에서는 승압을 하지 않고, 필요이상으로 높은 전압이 트랜지스터에 걸려 열화하는 것을 유효하게 방지할 수 있다. 이와 같이, 이 승압회로는 저전압에서 고전압까지 넓은 범위에서 사용할 수 있다.

또, 제18도는 전원전압 VDD와 메모리셀전류의 관계(파선으로 나타내는 곡선 MCON18) 및 전원전압 VDD와 센스레벨전류의 관계(실선으로 나타내는 곡선 SAL18)를 나타내는 특성도이다. 단, 곡선 MCON18은, 제1실시예의 전압검지신호 VDT0을 이용하여 센스앰프회로의 센스레벨전류를 전환하도록 한 경우의 센스레벨전류의 전원전압의존성을 나타내고, 곡선 SAL18은 본 실시예의 승압회로를 이용하여 메모리셀 트랜지스터 게이트전압을 전환하도록 했을 때 메모리셀전류의 전원전압의존성을 나타낸다. 센스레벨전류(곡선 S및18 참조)는 전원전압 VDD가 4V 이하이면 비연속적으로 높아지고, 또 각각의 전압영역에서 아래로 凸의 곡선이다.

메모리셀 전류(곡선 MCON18 참조)도 전원전압 VDD가 4V 이하이면 비연속적으로 높아지고, 또, 각각의 전압영역에서 위로 凸의 곡선이다. 이와 같이, 전압검지신호 VDT0으로 센스레벨전류의 전원전압의존특성의 전환과, 셀트랜지스터의 승압·비승압의 전환을 같은 설정값(예를 들면 4V)으로 연속동작시킴으로써, 전원전압 VDD가 어떠한 값이어도, 메모리셀전류와 센스레벨전류사이의 양호한 관계를 유지할 수 있고, 넓은 범위의 전원전압에서 안정한 동작이 가능해진다.

[제9실시예]

다음에, 제9실시예에 대해 제19도 및 제20도를 참조하면서 설명한다.

제19도는 제9실시예에 관한 반도체 장치의 센스앰프회로의 구성을 나타내는 전기회로도이다. 본 실시예에서도 회로의 기본적인 부분의 구성 및 동작은 상기 제40도에 나타나는 종래 센스앰프회로의 구성 및 동작과 같다.

이에, 이하의 각 실시예에서는 온 상태에 있는 메모리셀에 흐르는 전류를 메모리셀온전류라 줄여 쓰고, 오프상태에 있는 메모리셀에 흐르는 전류를 메모리셀 오프전류라 줄여 쓴다. 본 실시예에서는 보통 읽어내기할 때는 L이고 메모리셀온 전류를 판정할 때 (VERIEY 할 때)는 H로 되는 제어신호 S1을 입력하는 단자가 설치되어 있다. 그리고, 제어신호 S1 및 제어신호 SAE를 받아, 양신호의 NAND 연산을 행한 결과 신호 N71을 출력하는 논리곱의 부정회로 NAND71과, 상기 신호 N71을 게이트에 받는 P채널형 MOS트랜지스터 Qp71이 설치되어 있다. 트랜지스터 Qp71의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 출력부의 트랜지스터 Qn4의 게이트에 인가되는 신호 N3이 흐르는 신호선에 접속되어 있다.

이 센스앰프회로는 제어신호 SAE의 논리전압 H일 때 동작하고, 데이터선(신호선 L1)에 전류가 흐를 때 출력신호 OUT는 H', 데이터선(신호선 L1)에 전류가 흐르지 않을 때 출력신호 OUT는 L이다. 이 동작은 종래 센스앰프회로와 같다. 이에, 본 실시예의 센스앰프회로에서는 보통 읽어내기할 때는 제어신호 SAE가 H로 되지만, 제어신호 S1은 L이므로, 논리곱의 부정회로 NAND 71의 출력신호는 N71은 H로 되고, 트랜지스터 Qp71은 작동하지 않고, 종래 센스앰프회로와 같은 작동을 행한다. 한편, 메모리셀온전류를 판정할 때 (VERIFY 할 때)는 제어신호 SAE 및 제어신호 S1이 H이므로, 신호 N71은 L로 되고, 트랜지스터 Qp71이 작동한다. 그리고, 신호 N3의 전위레벨이 상승하여 센스레벨전류의 전원전압의존특성이 전환된다.

제20도는 본 실시예의 센스앰프회로의 전원전압 VDD와 메모리셀전류 및 센스레벨전류의 관계를 나타내는 도면이다. 보통 읽어내기할 때는 제어신호 S1이 L이므로 센스레벨전류는 곡선 SALEV0에 따른 특성을 나타내고, 메모리셀의 온전류를 판정할 때 (VERIFY할 때)는 제어신호 S1은 H이므로 센스레벨전류는 곡선 SALEV0 보다도 위쪽의 곡선 SALEV1에 따른 특성을 나타낸다.

따라서, 본 실시예에서는 메모리셀온전류를 판정할 때는 보통 읽어내기할 때보다 센스레벨전류를 크게 함으로써, 메모리셀온전류의 마진을 포함한 판정을 할 수 있고, 신뢰성의 향상을 도모할 수 있다.

[제10실시예]

다음에, 제10실시예에 대해 제21도 및 제22도를 참조하면서 설명한다.

제21도는 제10실시에에 관한 반도체 장치의 센스앰프회로의 구성을 나타내는 전기회로도이다. 본 실시에에서도 회로의 기본적인 부분의 구성 및 동작은 상기 제40도에 나타내는 종래 센스앰프회로의구성 및 동작과 같다.

이에, 본 실시예에서는 메모리셀온전류의 제1모드를 판정할 때만 H로 되는 제어신호 S1과, 메모리셀온전류의 제2모드를 판정할 때만 H로 되는 제어신호 S2를 입력하는 2개의 단자가 설치되어 있다. 그리고, 제어신호 S1 및 제어신호 SAE를 받고, 양신호의 NAND 연산을 행한 결과의 신호 N81을 출력하는 논리곱의 부정회로 NAND81과, 제어신호 S2 및 제어신호 SAE를 받고, 양신호의 NAND 연산을 행한 결과의 신호 N82를 출력하는 논리곱의 부정회로 NAND82와, 상기 신호 N81, N82를 각각의 게이트에 받는 P채널형 MOS트랜지스터 QP81, Qp82가 설치되어 있다. 각 트랜지스터 Qp81, Qp82의 소스는 모두 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 모두 출력부의 트랜지스터 Qn4의 게이트에 인가되는 신호 N3이 흐르는 신호선에 접속되어 있다.

이 센스앰프의 회로동작은 기본적으로 상기 제9실시예와 같다. 즉, 제어신호 S1이 H일 때는 트랜지스터 Qp81이 온으로 되고, 제어신호 S2가 H일 때는 트랜지스터 Qp82가 온으로 된다. 그리고, 각 트랜지스터 QP81, Qp82의 트랜지스터 크기를 다르게 하고, 메모리셀온전류를 판정할 때(VERIFY할 때) 센스레벨전류의 전원전압 의존특성을 두가지로 전환하도록 하고 있다.

제22도는 본 실시예의 메모리셀 전류 및 센스레벨전류의 전압의존성을 나타내는 특성도이다. 본 실시예에서는 제어신호 S1이 L이고 제어신호 S2가 L일 때는 보통의 센스레벨전류곡선 SALEV0, 제어신호 S1이 H이고 제어신호 S2가 L일 때는 메모리셀온전류의 제1모드의 판정용 센스레벨전류곡선 SALEV1, 제어신호 S1이 L이고 제어신호 S2가 H일 때는 메모리셀온전류의 제2모드의 판정용 센스레벨전류곡선 SALEV2가 선택된다.

본 실시예에서는 메모리셀온전류를 판정할 때 센스레벨전류의 전원전압 의존특성을 두가지로 전환하도록 하고 있으므로, 아래 기재한 바와 같은 2개의 모드에 의한 판정동작이 가능하다. 센스레벨전류곡선 SALEV2를 이용한 제2모드의 판정동작에서는 반도체 장치의 제조자가 초기검사에 사용하는 것인 사용자로 사용하여 메모리셀온전류값이 감소하기 시작한 경우에도 잘못된 동작이 일어나지 않게 큰 마진을 갖는 엄격한 판정을 행한다. 센스레벨전류곡선 SALEV1을 사용한 제1모드의 판정동작은 사용자가 행하는 판정이고, 그 때는 보통 읽어내기할 때의 센스레벨전류곡선 SALEV0에 대해 적은 마진을 갖는 판정을 행한다. 이와 같이 보통 읽어내기할 때의 센스레벨전류에 대해 다른 마진을 갖는 센스레벨전류에서 판정하는 복수의 모드를 가짐으로써 신뢰성을 더욱 향상시킬 수 있다.

[제11실시예]

다음에, 제11실시예에 대해 제23도 및 제24도를 참조하면서 설명한다.

본 실시예에서도 센스앰프회로의 구성은 제10실시예의 구성(제21도 참조)과 같고, 제22도에 나타나는 바와 같은 복수의 모드로 메모리셀온전류의 판정이 가능하게 구성되어 있다.

제23도는 본 실시예에 관한 반도체 장치의 제어신호발생회로의 구성을 나타내는 전기회로도이다. 같은 도면에서 51, 52는 서로 직렬로 접속된 제1, 제2 분주기(分周器)이고, 제1분주기(51)은 제어신호 SAE와 제어신호 XCE를 입력하여 제어신호 S1과 제어신호 XS1을 출력하고, 제2 분주기 (52)는 제어신호 S1과 제어신호 XS1을 입력하여 제어신호 S2와 제어신호 XS2를 출력하도록 구성되어 있다.

제24도는 본 실시예의 각 신호파형을 나타내는 도면이다. 제어신호 XCE는 반도체 장치의 선택신호(칩이네이블) 신호이고, L일 때 동작상태로 된다. 제어신호 SAE는 제어신호 XCE의 반전신호이다. 우선, 기간 P1에서 제어신호 XCE가 L이 되면, 즉 제어신호 SAE가 H로 되면, 제21도에 나타나는 센스앰프회로가 동작한다. 이 때 제어신호 S1, S2는 모두 L이므로, 센스레벨전류는 곡선 SALEV0에 따른 특성을 나타낸다. 다음에, 제어신호 XCE가 H로 되면 센스앰프회로는 정지하고, 제어신호 S1은 H가, 제어신호 S2는 L이 된다.

기간 P2에서 제어신호 XCE가 L'로 되면 센스앰프회로가 동작하고, 센스레벨 전류는 곡선 SALEV1에 따른 특성이 된다. 다음에, 제어신호 XCE가 H가 되면 센스앰프회로는 정지하고, 제어신호 S1은 L로, 제어신호 S2는 H가 된다.

기간 P3에서 제어신호 XCE가 L'로 되면 센스앰프회로가 동작하고, 센스레벨전류는 곡선 SALEV2에 따른 특성이 된다. 다음에, 제어신호 XCE가 H로 되면 센스앰프회로는 정지하고, 제어신호 S1, S2는 모두 H로 된다.

기간 P4에서 제어신호 XCE가 L로 되면 센스앰프회로가 동작하고, 센스레벨전류는 곡선 SALEV2에 따른 전류값 이상의 전류값을 나타낸다. 다음에, 제어신호 XCE를 H로 하면 센스앰프회로는 정지하고, 제어신호 S1, S2는 모두 H로 된다.

본 실시예에서는 이상과 같은 방법으로 차례로 메모리셀온전류 판정의 센스레벨전류값을 크게 해감으로써, 메모리셀온전류의 판정을 행할 때 점점 엄격한 판정을 행할 수 있다. 예를들면, 이 반도체 장치가 여분구제기능을 갖은 반도체메모리장치이면, 메모리셀온전류가 적은 (즉, 마진이 적다) 메모리셀에서 여분 메모리셀로 옮겨간다. 그리고, 여분메모리셀의 용량을 고려하여 구제가 가능한 메모리셀의 스크리닝을 행함으로써, 메모리셀 내 마진분포의 최소값을 가능한 한 크게 할 수 있고, 신뢰성이 높은 반도체 메모리 장치를 얻을 수 있다.

[제12실시예]

다음에, 제12실시예에, 대해 제25도 및 제26도를 참조하면서 설명한다.

제25도는 본 실시에에 관한 반도체 장치의 워드선 제어회로의 구성을 나타내는 전기회로도이다. 같은 도면에 나타나는 바와 같이, 비동작시에는 H로 되고 동작시에는 L로 되는 제어신호 C2를 입력하는 다잔와, 보통 읽어내기할 때는 L이고 판정 동작할 때는 H로 되는 제어신호 C1을 입력하는 단자와, 제어신호 C2를 각각의 게이트에 받는 P채널형 MOS트랜지스터 Qn91 및 N채널형 MOS트랜지스터 Qn91로 이루어지는 CMOS인버터와, 제어신호 C1을 각각의 게이트에 받는 P채널형 MOS트랜지스터 Qp92 및 N채널형 MOS트랜지스터 Qn92가 설치되어 있다.

CMOS인버터의 출력신호선은 워드선에 접속되어 있다. 트랜지스터 Qp92의 소스 및 트랜지스터 Qn92의 드레인은 전원전압 VDD를 공급하는 단자에 접속되고, 트랜지스터 Qp92의 드레인과 트랜지스터 Qn92의 소스는 공통 신호선을 통해 트랜지스터 Qp91의 소스에 접속되어 있다.

그리고, 워드선은 메모리셀 트랜지스터 Qm91의 게이트에 접속되어 있다. 메모리셀 트랜지스터 Qm91의 드레인은 데이터선에 접속되고, 소스는 접지되어 있다. 즉, 워드선 제어회로의 출력부로 기능하는 트랜지스터 Qp91, Qn91로 이루어지는 CMOS인버터의 2개의 트랜지스터 Qp92, Qn92의 출력신호 N91을 인가하고, 신호 N91의 전압레벨 차이를 이용하여 CMOS인버터의 출력신호인 워드선 신호 WL의 전압특성을 전환하도록 하고 있다. 구체적으로 설명하면, 동작을 하지 않을 때는 제어신호 C1은 L이고, 제어신호 C2는 H이므로, 워드선 신호 WL의 전압은 접지전압 VSS와 같다. 보통 읽어내기할 때는 제어신호 C1은 L이고 제어신호 C2는 L이므로, 워드선 신호 WL의 전압은 전원전압 VDD와 같다. 한편, 메모리셀온전류를 판정할 때는 제어신호 C1은 H이고 제어신호 C2는 L이므로, 워드선 신호WL의 전압은 전원전압 VDD에서 N채널형 MOS트랜지스터 Qn92의 임계치 전압만 낮은 전압이 된다.

제26도는 본 실시예에 관한 워드선 제어회로를 갖는 반도체 장치의 전원전압 VDD와 센스레벨전류 및 메모리셀온전류의 관계를 나타내고, 곡선 SALEV0은 보통 읽어내기할 때의 센스레벨전류의 특성곡선, 곡선 MCON0는 같고 보통 읽어내기할 때 메모리셀전류의 특성곡선, 곡선 MCON1은 메모리셀온전류를 판정할 때의 메모리셀전류의 특성곡선이다. 그리고, 곡선 MCON1은 곡선 MCON0보다도 아래쪽에 있다. 이와 같이, 메모리셀온전류를 판정할 때는 보통 읽어내기할 때에 비해 워드선 신호 WL의 전압을 낮게 하고, 메모리셀전류를 보통 읽어내기할 때의 전류값보다도 적게하고 메모리셀온전류를 마진을 갖고 판정한다. 이로써 보통 읽어내기할 때의 읽어내기 신뢰성을 확보할 수 있다.

[제13실시예]

다음에, 제13 실시예에 대해, 제27도를 참조하면서 설명한다.

본 실시예에서도 상기 제12실시예와 같고, 메모리셀온전류를 마진을 갖고 판정하지만, 메모리셀온전류를 판정할 때(VERIFY할 때) 고온에서 검사를 하도록 한 것이다. 그 때 고온시에 H로 되고 상온에서 L로 되도록 전환한 신호 S1을 출력하는 회로를 설치하고, 이 신호 S1을 상기 제1실시예의 제25도에 나타내는 제어신호 S1로 이용한다(신호 S1의 출력회로 구성을 나타내는 도면은 생략한다).

제27도는 전원전압 VDD와 메모리셀온전류 및 센스레벨전류의 관계를 나타내는 특성도이고, 곡선 SALEV0는 보통 읽어내기할 때의 센스레벨전류의 특성곡선, 곡선 MCO0은 마찬가지로 보통 읽어내기할 때(상온)의 메모리셀온전류의 특성곡선, 곡선 MCON2는 메모리셀온전류를 판정할 때(고운 VERIFY할 때)의 메모리셀온전류의 특성곡선이다. 제12실시예와 같이 메모리셀온전류를 판정할 때의 메모리 셀온전류를 보통 읽어내기할 때의 메모리셀온 전류보다도 적게 함으로써, 메모리셀온 전류를 마진을 갖고 판정할 수 있고, 보통 읽어내기할 때의 읽어내기 신뢰성을 확보할 수 있다.

[제14실시예]

다음에, 제14실시예에, 대해, 제28도 및 제29도를 참조하면서 설명한다.

제28도는 본 실시예에 관한 센스앰프회로의 구성을 나타내는 전기회로도이다. 본 실시에에서도 회로의 기본적인 부분의 구성 및 동작은 상기 제40도에 나타내는 종래 센스앰프회로의 구성 및 동작과 같다.

이에, 본 실시예에서는 보통 읽어내기할 때는 H이고 메모리셀오프전류를 판정할 때(VERIFY할 때)는 L로 되는 제어신호 S3을 입력하는 단자가 설치되어 있다. 단, 여기서 말하는 메모리셀오프전류의 판정에는 메모리셀의 워드선을 선택상태로 하고, 메모리셀에 전류가 흐르는 것을 센스레벨전류에 의해 확인하는 동작과, 메모리셀을 비선택상태로 했을 때 센스레벨전류가 흐르지 않는 것을 확인하는 동작을 포함한다. 이하의 실시에에서도 마찬가지이다. 그리고, 제어신호 S3 및 제어신호 SAE를 받고, 양신호의 NAND 연산을 행한 결과의 신호 N101을 출력하는 논리곱의 부정회로 NAND101과, 상기 신호 N101을 게이트에 받는 P채널형 MOS트랜지스터 Qp102와, 접지전위 VSS를 게이트에 받는 P채널형 MOS트랜지스터 Qp101과, 부정회로 INV1의 출력신호 N1을 게이트에 받는 P채널형 MOS트랜지스터 Qp103이 설치되어 있다. 트랜지스터 Qp102의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 트랜지스터 Qp103의 소스에 접속되어 있다. 트랜지스터 Qp103의 드레인은 출력부의 트랜지스터 Qn4의 게이트에 인가되는 신호 N3이 흐르는 신호선에 접속되어 있다. 트랜지스터 Qp101의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 트랜지스터 Qp3의 소스에 접속되어 있다.

이 센스앰프회로는 제어회로 SAE가 H일 때 동작한다. 데이터선(신호선 L1)에 전류가 흐를 때 출력신호 OUT는 H, 데이터선(신호선 L1)에 전류가 흐르지 않을 때 출력신호 OUT는 L이다. 이 동작은 종래 센스앰프회로와 같다. 이에, 본 실시예의 센스앰프회로에서는 보통 읽어내기할 때는 제어신호 SAE 및 제어신호 S3은 H가 되므로, 논리곱의 부정회로 NAND101의 출력신호 N101은 L로 되고, 트랜지스터 Qp102가 동작하여, 트랜지스터 Qp103의 소스전위가 전원전압 VDD와 같아진다. 따라서, 신호 N3의 전위레벨이 상승한다. 한편, 메모리셀오프전류를 판정할 때는 제어신호 S3이 L로 되므로, 신호 N3의 전위레벨이 상승하지 않는다.

이에 의해, 센스레벨전류의 전원전압 의존특성이 전환된다.

제29도는 본 실시예에 센스앰프회로의 전원전압 VDD와 메모리셀전류 및 센스레벨전류의 관계를 나타낸다. 센스레벨전류는 보통 읽어내기할 때는 센스레벨전류곡선 SALEV0에 따른 특성으로 되고, 메모리셀오프전류를 판정할 때는 센스레벨 전류곡선 SALEV3에 따른 특성이 된다.

그러나, 스택형 플래시메모리의 소거방법으로 예를 들면, 문헌, Yamada et. al, A self-convergence erasing scheme for aingle stacked gate FLASH MEMORY, IDEM Tech. Dig. , 1991, p. 301에 개시되는 것과 같이, 과소거한 후에 리버스동작을 행함으로써, 임계치를 0V 부근에 설정하고, 이에 의해 각 메모리셀의 오프누설 전류를 줄여가는 방식이 알려져 있다.

본 실시예에서는 센스레벨전류를 메모리셀 오프전류를 판정할 때(SALEV3)에는 보통 읽어내기할 때(SALEV0)의 전류보다도 작게 함으로써, 상술한 바와 같은 과소거후의 리버스동작에 이용하는 것이 가능해지고, 보통 상태의메모리셀오프전류(MCOFF0)의 마진을 포함한 판정을 할 수 있다.

그리고, 제9실시예의 메모리셀온전류의 판정동작과 조합하여 사용함으로써, 메모리셀온전류와 메모리셀오프전류의 양쪽에 대해 마진을 갖는 판정을 할 수 있기 때문에 반도체 장치의 신뢰성은 크게 향상한다.

[제15실시예]

다음에, 제15실시예에 대해 제30도 및 제31도를 참조하면서 설명한다.

제30도는 본 실시예에 관한 반도체 장치의 센스앰프회로의 구성을 나타내는 전기회로도이다. 본 실시예에서도 회로의 기본적인 부분의 구성 및 동작은 상기 제40도에 나타나는 종래 센스앰프회로의 구성 및 동작과 같다.

본 실시예의 센스앰프회로는 보통 읽어내기할 때 H이고, 메모리셀오프전류를 판정할 때 L로 되는 제어신호 S4를 입력하는 단자와, 제어신호 S4를 각각의 게이트에 받는 P채널형 MOS트랜지스터 Qp111 및 N채널형 MOS트랜지스터 Qn111을 더 구비하고 있다. 그리고, 트랜지스터 Qp111의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 기본부분의 트랜지스터 Qp2의 소스에 접속되어 있다. 트랜지스터 Qn111의 드레인은 전원전압 VDD를 공급하는 단자에 접속되고, 소스는 기본부분의 트랜지스터 Qp3의 소스에 접속되어 있다. 그리고, 트랜지스터 Qp111의 드레인과 트랜지스터 Qp2의 소스를 접속하는 신호선과, 트랜지스터 Qn111의 소스와 트랜지스터 Qp3의 소스를 접속하는 신호선은 공통하는 신호선 L111에 접속되어 있다. 그리고, 제어신호 S4가 H일 때는 트랜지스터 Qp111이 오프하고 트랜지스터 Qn111L 온한다. 따라서, 트랜지스터 Qp2, Qp3의 소스전위는 트랜지스터 Qn111의 임계치만큼 낮아진다. 한편, 제어신호 S4가 L일 때는 트랜지스터 Qp111이 온하고 트랜지스터 Qn111이 오프한다. 따라서, 트랜지스터 Qp2, Qp3의 소스전위는 전원전압 VDD와 같아진다. 이처럼, 각 트랜지스터의 온·오프 전환에 따라 각 트랜지스터 Qp2, Qp3의 소스전위가 변화하는 것을 이용하여, 데이터선(신호선 L1)의 전압특성을 변화시키도록 하고 있다. 따라서, 센스앰프회로는 종래와 같이 데이터선(신호선 L1)에 전류가 흐를 때 출력신호 OUT는 H이고, 데이터선 (신호선 L1)에 전류가 흐르지 않을 때 출력신호 OUT는 L이지만, 제어신호 S4 값이 어떤가에 따라 데이터 전압이 비연속적으로 변화한다.

제31도는 전원전압 VDD와 데이터선 전압의 관계를 나타내고, 특성선 VDL0은 보통 읽어내기할 때의 데이터선 전압특성을 나타내고, 특성선 VDL1은 메모리셀오프전류를 판정할 때의 데이터선전압특성을 나타낸다. 또, 제32도는 전원전압 VDD와 메모리셀전류 및 센스레벨의 관계를 나타내고, 곡선 SALEV0은 보통 읽어내기할 때의 센스레벨전류의 특성곡선, 곡선 MCOFF1은 메모리셀오프전류를 판정할 때의 메모리오프전류의 특성곡선, MCON0은 보통 읽어내기할 때의 메모리셀온 전류의 특성곡선, MCOFF0은 보통 읽어내기할 때의 메모리셀오프전류의 특성곡선을 각각 나타낸다.

보통 읽어내기할 때는 제어신호 S4는 H이므로, 데이터선 전압은 제31도에 나타나는 특성선 VDL0에 따른 특성을 나타내고, 보통 읽어내기할 때의 메모리셀오프전류는 제32도에 나타나는 곡선 MCOFF0에 따른 특성을 나타낸다. 한편, 메모리셀오프전류를 판정할 때는 제어신호 S4는 L이므로, 데이터선 전압은 제31도에 나타나는 바와 같이 특성선 VDL0을 위쪽으로 이동한 특성선 VDL1에 따른 특성으로 되고, 메모리셀오프전류는 제32도에 나타나는 곡선 MCOFF1에 따른 특성이 된다.

본 실시예에서는 보통 읽어내기할 때보다도 메모리셀오프전류를 판정할 때의 데이터선 전압을 높게 하고, 판정할 때의 메모리셀오프전류(곡선 MCOFF1 참조)를 보통 읽어내기할 때의 메모리셀오프전류(곡선 MCOFF0 참조)보다도 크게 함으로써, 오프누설의 검출을 쉽게 하고 있다. 그리고, 보통 읽어내기할 때의 메모리셀오프전류를 마진을 포함하여 판정할 수 있고, 반도체 장치의 신뢰성을 향상할 수 있다.

[제16실시예]

다음에, 제16실시예에 대해 제33도 및 제34도를 참조하면서 설명한다.

제33도는 본 실시예에 관한 반도체 장치의 워드선 제어회로의 구성을 나타내는 전기회로도이다. 같은 도면에 나타나는 바와 같이, 비동작시에는 H이고 동작시에 L로 되는 제어신호 C4를 입력하는 단자와, 보통 읽어내기할 때는 L이고 판정(VERIFY) 동작시에 H가 되는 제어신호 C3을 입력하는 단자와, 제어신호 C4를 각각의 게이트에 받는 P채널형 MOS트랜지스터 Qp121 및 N채널형 MOS트랜지스터 Qn121로 이루어지는 CMOS인버터와, 제어신호 C3을 각각의 게이트에 받는 P채널형 MOS트랜지스터 Qp122 및 N채널형 MOS트랜지스터 Qn122가 설치되어 있다.

CMOS인버터의 출력신호선은 워드선에 접속되어 있다. 트랜지스터 Qp122의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 트랜지스터 Qp121의 소스에 접속되어 있다. 트랜지스터 Qn122의 드레인은 전원전압 VDD를 공급하는 단자에 접속되고,소스는 2개의 N채널형 MOS트랜지스터 Qn123, Qn124를 통해 워드선에 접속되어 있다.

그리고, 워드선은 메모리셀 트랜지스터 Qm121의 게이트에 접속되어 있다. 메모리셀 트랜지스터 Qm121의 드레인은 데이터선에 접속되고, 소스는 접지되어 있다.

즉, 워드선 제어회로의 출력부로 기능하는 트랜지스터 Qp121, Qn121로 이루어지는 CMOS인버터에 트랜지스터 Qp122의 출력신호 N121을 인가하고, 신호 N121이 H일 때와 L일 때로 CMOS인버터의 출력신호인 워드선 신호 WL의 전압특성을 전환하도록 하고 있다. 구체적으로 설명하면, 비동작시에는 제어신호 C3은 L이고 제어신호 C4는 H이므로, 워드선 신호 WL의 전압은 접지전압 VSS와 같다. 보통 읽어내기할 때는 제어신호 C3은 L이고 제어신호 C4도 L이므로, 워드선 신호 WL의 전압은 전원전압 VDD와 같다. 한편, 메모리셀오프전류를 판정할 때는 제어신호 C3은 H이고 제어신호 C4는 L이 되므로, 워드선 신호 WL의 전압은 전원전압 VDD에서 3개의 트랜지스터 Qn122~Qn124의 임계치 전압만큼 낮은 전압이 된다. 이 워드선 신호 WL의 전압은 접지전압 VSS보다 조금 높은 전압이다.

제34도는 본 실시예에 관한 워드선 제어회로를 갖는 반도체 장치의 전원전압 VDD와 센스레벨전류 및 메모리셀오프전류의 관계를 나타내고, 곡선 SALEV0은 보통 읽어내기할 때의 센스레벨전류의 특성곡선, 곡선 MCON0은 같고 보통 읽어내기할 때의 메모리셀전류의 특성곡선, 곡선 MCOFF0은 보통 읽어내기할 때의 메모리셀 오프전류의 특성곡선, 곡선 MCOFF1은 메모리셀오프전류를 판정할 때의 메모리셀전류의 특성곡선이다. 이와같이, 비동작시에 비해 메모리셀오프전류를 판정할 때는 워드선 신호 WL의 전압을 접지전압 VSS보다 조금 높게 하고, 메모리셀오프전류(곡선 MCOFF2 참조)의 전류값을 보통 읽어내기할 때의 메모리셀오프전류(곡선 MCOFF0참조)보다 많게하여 메모리셀오프전류를 마진을 갖고 검사한다. 이로써, 오프누설의 검출을 쉽게 할 수 있고, 보통 읽어내기할 때의 읽어내기 신뢰성을 확보할 수 있다.

또, 이 방법으로 메모리셀의 오프전류를 마진을 갖고 검사하는 이외에, 예를 들면 메모리셀 트랜지스터의 임계치 전압을 변화시킴으로써 데이터를 기억하는 플래시 EEPROM등으로, 메모리셀트랜지스터의 게이트전압이 전원전압일 때는 전류가 흐르고, 게이트전압이 접지전압일 때는 전류가 흐르지 않도록 임계치를 설정할 때도 사용할 수 있다. 이 경우, 게이트전압을 접지전압보다 조금 높게 함으로써 마진을 갖는 임계치로 설정할 수 있는 동시에 시간적으로도 빨리 임계치를 설정할 수 있다.

또, 실시에는 생략하지만, 제16실시예와 같이 메모리셀오프전류를 마진을 갖고 검사하는 경우, 상기 제13실시에와 같이, 메모리셀오프전류를 판정할 때 고온에서 검사를 행하도록 해도 좋다. 그 경우에도, 고온에서 판정할 때는 보통 읽어내기할 때의 메모리셀오프전류(제34도에 나타나는 곡선 MCOFF0에 상당한다)보다 높은 전류(제34도에 나타나는 곡선 MCOFF2에 상당한다)를 얻을 수 있으므로, 메모리셀오프전류를 마진을 갖고 검사하여 보통 읽어내기할 때의 읽어내기 신뢰성을 확보할 수 있다.

[제17실시예]

다음으로 제17실시예에 대해 제35도 및 제36도를 참조하면서 설명한다.

본 실시예는 메모리셀에 흐르는 전류값을 복수의 센스레벨전류를 갖는 전류검지형 센스앰프로 판정하고, 1개의 메모리셀의 흐르는 전류값으로 복수의 데이터값(다중값)을 판정하는 것이다. 여기서는 3개의 센스레벨전류를 갖고, 1개의 메모리셀에서 4 값, 즉 2비트의 데이터를 기억·읽어내기한다. 제35도가 복수의 센스레벨전류를 갖는 전류검지형 센스앰프의 일실시예이고, 제36도가 센스앰프에 따른 다중값 읽어내기 방법을 나타내는 타이밍도이다.

제35도에 나타나는 바와 같이 본 실시예에 관한 센스앰프회로에는 데이터선 신호 DL을 받아 그 반전신호를 출력하는 부정회로 INV131와, 이 부정회로 INV131의 출력신호를 게이트에 받는 N채널형 MOS트랜지스터 Qn131과, 각각 제어신호 SAE1, SAE2, SAE3을 게이트에 받는 3개의 P채널혈 MOS트랜지스터 Qp131, Qp132, Qp133과, 트랜지스터 Qn131의 드레인에서 신호 N131을 끄집어내는 신호선에 접속되어 신호 N131을 반전한 신호 N132를 출력하는 부정회로 INV132와, 이 부정회로 INV132의 출력신호 N132를 받아 데이터를 선택하고 DATA1 및 DATA2로 출력하는 데이터선택회로(131)이 설치되어 있다. 각 트랜지스터 Qp131~133D의 드레인은 전원전압 VDD를 공급하는 단자에 접속되고, 소스는 트랜지스터 Qn131의 드레인에서 신호 N131을 끄집어내는 신호선에 접속되어 있다. 다시 말하면, 각 트랜지스터 Qp131~133은 전원전압 VDD를 공급하는 단자오 트랜지스터 Qn131의드레인에서 신호 N131을 끄집어내는 신호선 사이에서 서로 병렬로 접속되어 있다.

다음에, 이 센스앰프회로의 동작에 대해 제36도의 타이밍도를 참조하면서 설명한다. 단, XCE는 센스앰프의 기동신호, P1, P2는 클럭신호의 1사이클에 상당하는 기간으로, 아래에 기간 P1 또는 P2의 동작에 대해 설명한다.

우선, 신호 XCE를 L로 한다. 다음에 센스앰프 제어신호 SAE2가 L'로 되고, 트랜지스터 Qp132에서 제어되는 센스레벨전류를 이용하여 메모리셀전류를 판정하고, 그 결과를 판정데이터 DATA1로 한다.

다음에, 이 판정데이터 DATA1이 H이면, 센스앰프 제어신호 SAE1이 L로 되고, 트랜지스터 Qp131에서 제어되는 센스레벨전류를 이용하여 메모리셀전류를 판정하고, 그 결과를 판정데이터 DATA2로 한다. 한편, 판정데이터 DATA1이 L이면, 센스앰프 제어신호 SAE3이 L로 되고, 트랜지스터 Qp133에서 제어되는 센스레벨전류를 이용하여 메모리셀전류를 판정하고, 그 결과를 판정데이터 DATA2로 한다. 이 판정데이터가 제36도에 나타나는 유효데이터로 된다.

이와 같이, 우선 판정데이터 DATA1이 결정되고 나서 판정데이터 DATA2가 결정되고, 2비트의 데이터를 읽어낸다.

본 실시에에서는 특별한 기준메모리셀을 이용하지 않고 다중값 데이터를 읽어낼 수 있다. 또, 메모리셀전류의 판정을 우선 중간 센스레벨전류에서 판정한 후에 그 판정데이터에서 다음 센스레벨전류를 결정하는 소이 바이너리 서치(binary search ; 이등분 탐색)를 행하여 2번의 판정회수로 2비트의 데이터를 읽어낼 수 있다. 본 실시에는 4 값 2비트의 실시예지만, 더욱 많은 다중값의 경우라도 마찬가지로 바이너리 서치는 가능하다.

[제18실시예]

다음에, 제18실시예 대해 제37도 및 제38도를 참조하면서 설명한다.

본 실시예는 제17실시예와 같이 메모리셀에 흐르는 전류값을 복수의 센스레벨전류를 갖는 전류검지형 센스앰프로 판정하고, 1개의 메모리셀에 흐르는 전류값으로 복수의 데이터값을 판정하는 것이다. 특히, 본 실시예에서는 전류검지형 센스앰프는 거의동시에 복수의 센스레벨전류에서 메모리셀전류를 판정할 수 있도록 구성한 점이 특징이다. 본 실시예에서도 3개의 센스레벨전류를 갖고, 1개의 메모리셀로 4 값, 즉 2비트의 데이터를 기억·읽어내기하는 것이다.

제37도는 본 실시예에 관한 복수의 센스레벨전류를 갖고 동시에 다중값을 판정하는 전류검지형 센스앰프의 전기회로도이다. 또, 제38도는 이 센스앰프에 따른 다중값을 읽어내는 방법을 나타내는 타이밍도이다.

제37도에 나타나는 바와 같이, 센스앰프회로에는 데이터선 신호선DL을 받아 이것을 반전한 신호 N144를 출력하는 부정회로 INV141과, 각각의 게이트에 제이선호를 받는 3개의 P채널형 MOS트랜지스터 Qp141, Qp142, Qp143과, 부정회로 INV141의 출력신호 N144를 각각의 게이트에 받는 3개의 N채널형 MOS 트랜지스터 Qn141, Qn142, Qn143이 전단부분에 배치되어 있다. 여기서, 각 트랜지스터 Qp141, Qp142,Qp143의 소스는 전원전압 VDD를 공급하는 단자에 접속되고, 드레인은 각 트랜지스터 Qn141, Qn142, Qn143의 드레인에 각각 접속되어 있다. 또, 각 트랜지스터 Qn141, Qn142, Qn143의 소스는 데이터선(신호선 L141)에 공통으로 접속되어 있다. 다시 말하면, P채널형 MOS트랜지스터와 N채널형 MOS트랜지스터를 접속한 3개조가 전원전압 공급단자-데이터선 사이에 서로 병렬로 접속되어 있다. 그리고, 트랜지스터 Qp142의 드레인과 트랜지스터 Qn142의 드레인에 공통으로 접속되는 신호선을 통해 신호 N142를 끄집어내고, 이 신호 N142를 부정회로로 반전하여 이 반전신호를 DATA1로서 출력하도록 하고 있다. 또, 각 트랜지스터 Qp141, Qp142, Qp143의 드레인 및 각 트랜지스터 Qn141, Qn142, Qn143의 드레인에 각각 공통으로 접속되는 신호선을 통해 끄집어낸 3개의 신호 N141~N143을 1개의 부정회로 및 3개의 논리곱의 부정회로를 통해 연산한 결과를 DATA2로서 출력하도록 하고 있다.

다음에, 이 센스앰프회로의 동작에 대해, 제38도의 타이밍도를 참조하면서 설명한다. XCE는 센스앰프의 기동신호이다. 우선 XCE가 L로 되고, 다음에, 제어신호 SAE가 L로 되어, 트랜지스터 Qp141~Qp143에서 제어되는 센스레벨전류에서 3개의 판정신호 N141~N143이 거의동시에 출력된다. 여기서 트랜지스터 Qn141~Qn143 중 트랜지스터 Qn141의 임계치가 가장 크고, 트랜지스터 Qn143의 임계치가 가장 작게 설정되어 있다. 이처럼, 신호 N141~N143을 입력으로 한 정적인 논리회로를 통해, 데이터신호 DATA1, DATA2가 출력된다. 제38도에 나타나는 유효데이터는 이 판정데이터를 나타낸다.

본 실시예에서는 상기 제17실시예와 같이, 특별한 기준메모리셀을 이용하지 않고 다중값데이터의 읽어내기를 할 수 있는 동시에, 제17실시예와 같은 2단계로 데이터 신호 DATA1, DATA2가 결정되지 않고, 데이터신호 DATA1과 DATA2가 1단계로 결정되므로, 고속으로 데이터를 읽어낼 수 있는 이점이 있다.

[제19실시예]

다음에, 제19실시예에 대해, 제39도를 참조하면서 설명한다.

본 실시예는 상기 제8실시예와 같이 전압검지신호의 고저에 따라 센스레벨전류의 특성과 메모리셀트랜지스터의 승압 또는 비승압을 연속동작시켜 전환하도록 한 것으로, 반도체 장치 동작 마진의 확인 등을 판정하는 동작에 관한 것이다.

제39도는 본 실시예의 전원전압 VDD와 메모리셀전류 및 센스앰프의센스레벨전류의 관계를 나타내는 도면이다. 같은 도면에서 곡선 MCON41은 메모리셀전류의 특성곡선, 곡선 SAL41A는 보통 읽어내기할 때의 센스레벨전류의 특성곡선, 곡선 SAL41B는 예를 들면 제품을 출하할 때 이용하는 엄격한 조건에서 읽어내기할 때 센스레벨전류의 특성곡선이다.

제8실시예에서도 설명한 바와 같이, 센스레벨전류 SAL41A 및 SAL41B는 전원전압 VDD가 4V인 곳에서 저전압측이 비연속적으로 높게 변화하고, 각각의전압영역에서 아래로 凸의 곡선이다. 메모리셀전류 MCON41도 전원전압 VDD가 4V인 곳에서 저전압측이 비연속적으로 높게 변화하고, 각각의 전압영역에서 위로 凸의 곡선이다. 센스레벨전류의 특성곡선과 메모리셀전류의 특성곡선이 각각 상하로 凸의 곡선이기 때문에, 센스레벨전류와 메모리셀전류의 차가 작은 부분이 있다.

예를 들면 저전압에서는 전원전압이 1.5V인 곳의 직선 L41A 위에서, 곡선 SAL41B 및 MCON41의 교차점 사이의 거리 D41A의 길이, 고전압에서는 전원전압이 7.5V인 곳의 직선 L41B 위에서 곡선 SAL41B 및 MCON41의 교차점 사이의 거리 D41B의 길이가 짧은 부분이다. 즉, 이 전원전압 VDD가 1.5V 및 7.5V의 동작마진을 고려한 판정을 행하는 것은 동작마진을 충분히 갖고 신뢰성이 높은 반도체 장치를 얻기 위해 중요한 사항이다. 그 때문에, 본 실시예에서는 전원전압 1.5V 와 7.5V 2개의 전압영역에서 판정을 행하고 있다.

그런데, 동작이 비연속적인 전원전압 4V의 저메서 센스레벨전류와 메모리셀전류의 차가 가장 적어지는 경우는 그 전원전압에서 검사를 행할 필요가 있다.

또, 여기서는 예를 들면 제품을 출하할 때 이용하는 엄격한 조건에서 읽어내기 할 때의 센스레벨전류 SAL41B를 이용한 예이지만, 따로 읽어내기용의 센스레벨전류를 이용하는 것도 가능하다.

Claims (35)

1. 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 전원전압을 공급하는 전압공급수단과, 상기 전압공급수단에 접속되고, 적어도 하나의 설정값으로 구획된 적어도 2개이 전원전압영역을 검지하여 각 전원전압영역에 대응한 복수의 전압검지신호를 출력하는 전원전압 검지수단과, 상기 메모리셀의 데이터를 읽어내는 지령을 주는 제1제어신호를 입력하는 제어신호 입력수단과, 상기 제어신호 입력수단, 상기 전압공급수단 및 상기 데이터선에 접속되고, 상기 제1제어신호를 받았을 때 상기 전압공급수단에서 상기 데이터선에 흐르는 전류를 상기 전원전압에 따른 센스레벨로 검지하는 동시에, 상기 센스레벨 전류의 전원전압에 대한 의존특성으로서 서로 다른 복수의 의존특성을 갖는 전류 검지수단과, 상기 전원전압 검지수단 및 상기 전류검지수단에 접속되고, 상기 전류검지수단에서 센스레벨전류의 전원전압에 대한 의존특성을, 상기 전원전압 검지수단의전압검지신호의 종류에 따라 상기 복수의 의존특성 중 서로 다른 어느 2개의 의존특성으로 전환하는 의존특성 전환수단을 구비한 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 전류검지수단은 상기 전원전압검지수단에서 낮은 전원전압에 대한 전압검지신호를 받았을 때는, 전원전압영역에 대한 전압검지신호를 받았을 때보다 센스레벨전류가 높은 쪽의 의존특성으로 전환하는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 전류검지수단은 센스레벨전류가 서로 다른 제1의존특성과 제2의존특성을 갖는 것이고, 상기 전원전압검지수단은 전원전압영역을 제1설정값 및 이 제1설정값보다 낮은 제2설정값에 따라 3개이 전원전압영역으로 구획하고, 제1설정값을 넘는 전원전압영역에서는 제1전압검지신호를, 제2설정값 이하의 영역에서는 제2전압검지신호를 출력하는 한편, 제1설정값 이하에서 제2설정값을 넘는 전원전압영역에서는 이 전원전압영역에 들어가기 전의 전압검지신호를 계속해서 출력하도록 구성되어 있고, 상기 의존특성 전환수단은 상기 제1전압검지신호를 받았을 때는 상기 제1의존특성으로, 상기 제2전압검지신호를 받았을 때는 상기 제2의존특성으로 전환하는 것을 특징으로 하는 반도체 장치.
4. 제3항에서 있어서, 상기 전류검지수단은 상기 제1의존특성보다 상기 제2의존특성 쪽이 센스레벨전류가 높도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서, 상기 전원전압검지수단은 상기 제1제어신호를 받고, 상기 전류검지수단이 작동상태가 아닐 때, 전압검지신호의 변경을 하는 것을 특징으로 하는 반도체 장치.
6. 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 전원전압을 공급하는 전압공급수단과, 상기 전압공급수단에 접속되고, 상기 전원전압이 설정값을 넘을 때는 제1전압검지신호를 출력하는 한편, 상기 전원전압이 상기 설정값 이하일 때는 제2전압검지신호를 출력하는 전원전압검지수단과, 상기 메모리셀의 데이터를 읽어내는 지령을 주는 제1제어신호를 입력하는 제어신호 입력수단과, 상기 제어신호 입력수단, 상기 전압공급수단 및 상기 데이터선에 접속되고, 상기 제어신호를 받았을 때 상기 전압공급수단에서 상기 데이터선에 흐르는 전류를 검지하는 전류검지수단과, 상기 전원전압검지수단 및 상기 전류검지수단에 접속되고, 상기 전류가 흐를 때의 데이터선 전위의 전원전압에 대한 의존특성을 서로 다른 제1의존특성과 제2의존특성으로 전환하는 의존 특성 전환수단을 구비한 것을 특징으로 하는 반도체 장치.
7. 제6항에 있어서, 상기 전류검지수단은 상기 제1의존특성보다 상기 제2의존특성 쪽이 데이터선 전위가 높도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
8. 제6항에 있어서, 제1전압을 공급하는 제1전압공급수단과, 제2전압을 공급하는 제2전압공급수단을 더 구비하고, 상기 전류검지수단은, 제어신호선과, 게이트가 상기 제어신호선에 접속되고, 소스가 상기 데이터선에 접속되는 제1N채널형 MOS트랜지스터와, 소스가 상기 제1전압공급수단에 접속되고, 드레인이 상기 제1N채널형 MOS트랜지스터에 접속되는 제1P채널형 MOS트랜지스터와, 게이트가 상기 제어신호 입력수단에 접속되고, 소스가 상기 제2전압공급수단에 접속되고, 드레인이 상기 제어신호선에 접속되어 상기 제어신호를 받았을 때 상기 제어신호선에 제2제어신호를 출력하는 제2P채널형 MOS트랜지스터와, 게이트가 상기 데이터선에 접속되고, 드레인이 상기 제어신호선에 접속되어 소스가 접지에 접속되는 제2N채널형 MOS트랜지스터를 갖는 것이고, 상기 의존특성 전환수단은 상기 제1전압공급수단의 전압을 고저 전환하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
9. 제6항에 있어서, 제1전압을 공급하는 제1전압공급수단과, 제2전압을 공급하는 제2전압공급수단을 더 구비하고, 상기 전류검지수단은, 제어신호선과, 게이트가 상기 제어신호선에 접속되고, 소스가 상기 데이터선에 접속되는 제1N채널형 MOS트랜지스터와, 소스가 상기 제1전압공급수단에 접속되고, 드레인이 상기 제1N채널형 MOS트랜지스터에 접속되는 제1P채널형 MOS트랜지스터와, 게이트가 상기 제어신호 입력수단에 접속되고, 소스가 상기 제2전압공급수단에 접속되고, 드레인이 상기 제어신호선에 접속되어 상기 제어신호를 받았을 때 상기 제어신호선에 제2제어신호를 출력하는 제2P채널형 MOS트랜지스터와, 게이트가 상기 데이터선에 접속되고, 드레인이 상기 제어신호선에 접속되고 소스가 접지에 접속되는 제2N채널형 MOS트랜지스터를 갖는 것으로, 상기 의존특성 전환수단은 상기 제2전압공급수단의 전압을 고저 전환하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
10. 제6항에 있어서, 제1전압을 공급하는 제1전압공급수단과, 제2전압을 공급하는 제2전압공급수단을 더 구비하고, 상기 전류검지수단은, 제어신호선과, 게이트가 상기 제어신호선에 접속되고, 소스가 상기 데이터선에 접속되는 제1N채널형 MOS트랜지스터와, 소스가 상기 제1전압공급수단에 접속되고 드레인이 상기 제1N채널형 MOS트랜지스터에 접속되는 제1P채널형 MOS트랜지스터와, 게이트가 상기 제어신호 입력수단에 접속되고, 소스가 상기 제2전압공급수단에 접속되고, 드레인이 상기 제어신호선에 접속되어, 상기 제어신호를 받았을 때 상기 제어신호선에 제2제어신호를 출력하는 제2P채널형 MOS트랜지스터와, 게이트가 상기 데이터선에 접속되고, 드레인이 상기 제어신호선에 접속되고, 소스가 접지에 접속되는 제2N채널형 MOS트랜지스터를 갖는 것이고, 상기 의존특성 전환수단은 상기 제어신호선의 전위를 고저 전환하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
11. 제10항에 있어서, 상기 의존특성 전환수단은 상기 제2N채널형 MOS트랜지스터의 트랜지스터 크기를 전환하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
12. 제10항에 있어서, 상기 의존특성 전환수단은 상기 제2N채널형 MOS트랜지스터의 트랜지스터 크기를 전환하도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
13. 제6항에 있어서, 상기 전원전압 검지수단은 상기 제1제어신호를 받고, 상기 전류검지수단이 작동상태가 아닐 때 전압검지신호의 변경을 행하는 것을 특징으로 하는 반도체 장치.
14. 메모리셀과, 상기 메모리셀에 접속되는 신호선과, 상기 신호선에 전원전압을 공급하는 전압공급수단과, 상기 전압공급수단에 접속되고, 상기 전원전압이 설정값을 넘을 때는 제1전압 검지신호를 출력하는 한편, 전원전압이 설정값 이하일 때는 제2전압검지신호를 출력하는 전원전압 검지수단과, 상기 전원전압 검지수단 및 신호선에 접속되고, 상기 제2전압검지신호를 받았을 때는 상기 신호선의 전위를 전원전압보다 높게 승압하는 승압수단을 구비한 것을 특징으로 하는 반도체 장치.
15. 제14항에 있어서, 상기 신호선은 상기 메모리셀의 워드선인 것을 특징으로 하는 반도체 장치.
16. 제14항에 있어서, 상기 신호선은 상기 메모리셀의 데이터선인 것을 특징으로 하는 반도체 장치.
17. 제2항에 있어서, 상기 메모리셀에 접속되는 워드선과, 상기 워드선에 전원전압을 공급하는 전압공급수단과, 상기 전원전압 검지수단을 및 신호선에 접속되고, 상기 제2전압검지신호를 받았을 때는 상기 신호선의 전위를 상기 전원전압보다 높게 승압하는 승압수단을 더 구비한 것을 특징으로 하는 반도체 장치.
18. 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 전원전압을 공급하는 전압공급수단과, 상기 메모리셀 데이터의 보통 읽어내기를 지령하는 제1제어신호를 입력하는 제1제어신호 입력수단과, 상기 메모리셀에 흐르는 전류값의 판정을 지령하는데 제2제어신호를 입력하는 제2제어신호 입력수단과, 상기 제1 및 제2의 제어신호 입력수단의 상기 전압공급수단 및 상기 데이터선에 접속되고, 상기 제1 및 제2 제어신호를 받았을 때 상기 전압공급수단에서 상기 데이터선에 흐르는 전류를 상기 전원전압에 따른 센스레벨에서 검지하는 전류검지 수단과, 상기 제2제어신호 입력수단에 접속되고, 상기 판정할 때 상기 메모리셀에 흐르는 전류와 상기 전류검지수단에서 검지되는 전류값의 차가 보통 읽어내기 상태에서 양자의 차보다 축소되도록 전환하는 레벨전환수단을 구비한 것을 특징으로 하는 반도체 장치.
19. 제18항에 있어서, 상기 전류검지수단은 상기 센스레벨전류의 전원전압에 대한 의존특성으로 서로 다른 복수의 의존특성을 갖는 것이고, 상기 레벨전환수단은 상기 제1 및 제2제어신호 입력수단 및 상기 전류검지 수단에 접속되고, 상기 전류검지수단에서 센스레벨전류의 전원저납에 대한 의존특성을 상기 제1제어신호를 받았을 때와 상기 제2제어신호를 받았을 때 상기 복수의 의존특성중 서로 다른 의존특성으로 전화는 것을 특징으로 하는 반도체 장치.
20. 제19항에 있어서, 상기 제2 제어신호는 온상태에 있는 메모리셀의 전류값의 판정을 지령하는 것이고, 상기 레벨전환수단은 상기 전류검지수단에서 센스레벨전류의 전원전압에 대한 의존특성을 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때 보다 센스레벨전류가 높은 쪽의 의존특성으로 전환하는 것을 특징으로 하는 반도체 장치.
21. 제20항에 있어서, 상기 제2제어신호는 온상태에 있는 메모리셀 초기의 전류 판정을 지령하는 것이고, 상기 레벨전화수단은 상기 제2 제어신호의 지령에 따른 상기 전류검지수단에서 센스레벨전류의 전원전압에 대한 의존특성을, 상기 복수의 의존특성 중 가장 센스레벨전류가 높은 의존특성으로 하는 것을 특징으로 하는 반도체 장치.
22. 제20항에 있어서, 상기 제2제어신호는 온상태에 있는 메모리셀 전류값의 판정을 여러번에 걸쳐 지령하는 것이고, 상기 레벨전환수단은 상기 제2제어신호의 지령에 따른 상기 전류검지수단에서 센스레벨전류의 전원전압에 대한 의존특성을, 상기 제2제어신호의 여러번의 지령중 나중의 지령일수록 차례로 센스레벨전류가 높은 의존특성으로 변화시켜 가는 것을 특징으로 하는 반도체 장치.
23. 제18항에 있어서, 상기 제2제어신호는 온상태에 있는 메모리셀 전류값의 판정을 지령하는 것이고, 상기 레벨전환수단은 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때는 상기 메모리셀에 흐르는 전류를 적어지도록 제어하는 것을 특징으로 하는 반도체 장치.
24. 제23항에 있어서, 상기 메모리셀에 접속되는 워드선과, 상기 워드선에 전압을 공급하는 동시에, 그 전압을 복수의 전압값으로 전환가능하게 구성된 워드선 전압공급수단을 더 구비하고, 상기 레벨전환수단은, 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 워드선의 전위를 낮게 하는 것을 특징으로 하는 반도체 장치.
25. 제23항에 있어서, 상기 제2제어신호에 따른 온상태에 있는 메모리셀 전류값의 판정은 고온에서 행하는 것이고, 상기 레벨전환수단은 상기 워드선 전압공급수단의 전압값을 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 높게 하도록 전환하는 것을 특징으로 하는 반도체 장치.
26. 제19항에 있어서 상기 제2제어신호는 오프상태에 있는 메모리셀 전류값의 판정을 지령하는 것이고, 상기 레벨전환수단은 상기 전류검지수단에서 센스레벨전류의 전원전압에 대한 의존특성을, 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 센스레벨전류가 낮은 쪽의 의존특성으로 전환하는 것을 특징으로 하는 반도체 장치.
27. 제18항에 있어서, 상기 제2제어신호는 오프상태에 있는 메모리셀 전류값의 판정을 지령하는 것이고, 상기 레벨전환수단은 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 보다도 상기 메모리셀에 흐르는 전류를 높게하도록 제어하는 것을 특징으로 하는 반도체 장치.
28. 제27항에 있어서, 상기 데이터선에 전압을 공급하는 데이터선 전압공급수단을 더 구비하고, 상기 레벨전환수단은 상기 데이터선 전압공급수단에 의해 공급되는 데이터선 전압을 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 데이터선의 전압을 높게 하도록 상기 데이터선 전압공급수단을 제어하는 것을 특징으로 하는 반도체 장치.
29. 제23항에 있어서, 상기 메모리셀에 접속되는 워드선과, 상기 워드선에 전압을 공급하는 동시에, 그 전압을 복수의 전압값으로 전환가능하게 구성된 워드선 전압공급수단을 더 구비하고, 상기 레벨전환수단은, 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 상기 워드선의 전위를 낮게 하는 것을 특징으로 하는 반도체 장치.
30. 제23항에 있어서, 상기 메모리셀에 접속되는 워드선과, 상기 워드선에 전압을 공급하는 동시에, 그 전압을 복수의 전압값으로 전환가능하게 구성된 워드선 전압공급수단을 더 구비하고, 상기 메모리셀의 임계치는 가변하게 구성되어 있고, 상기 제2제어신호에 따른 오프상태에 있는 메모리셀 전류값의 판정은 상기 메모리셀의 과소거를 행한 후의 임계치를 높게 하기 위해 리버스 동작을 지령하는 것이고, 상기 레벨전환수단은 상기 제2제어신호를 받았을 때는 상기 데이터선에 상기 메모리셀의 소스보다 높은 전압을 인가하고, 상기 워드선에 상기 데이터선에 인가되는 전압과 상기 메모리셀의 소스에 인가되는 전압 사이의 전압을 인가하도록 제어하는 것을 특징으로 하는 반도체 장치.
31. 제27항에 있어서, 상기 메모리셀에 접속되는 워드선과, 상기 워드선에 전압을 공급하는 동시에, 그 전압을 복수의 전압값으로 전환가능하게 구성된 워드선 전압공급수단을 더 구비하고, 상기 제2제어신호에 따른 온 상태에 있는 메모리셀 전류값의 판정은 고온으로 행하는 것이고, 상기 레벨전환수단은, 상기 워드선 전압공급수단의 전압값을 상기 제2제어신호를 받았을 때는 상기 제1제어신호를 받았을 때보다 높게하도록 전환하는 것을 특징으로 하는 반도체 장치.
32. 제20항에 있어서, 상기 제2제어신호는 온상태의 메모리셀에 대한 전류값의 판정을 상기 메모리셀에 흐르는 전류값과 상기 센스레벨전류의 전류차가 있는 전류값 이하의 전원전압 영역 중 적어도 2개이상의 전원전압에서 메모리셀에 흐르는 전류값을 판정함으로써 행하도록 지령하는 것을 특징으로 하는 반도체 장치.
33. 제19항에 있어서, 상기 제2제어신호는 복수 데이터의 읽어내기 판정을 지령하는 것이고, 상기 레벨전환수단은 상기 제2 제어신호를 받았을 때 상기 전류검지수단이 갖는 복수의 센스레벨전류를 차례로 변경하여 이용하도록 지령하는 것이고, 상기 메모리셀에 흐르는 전류값을 판정함으로써, 1개의 메모리셀에 흐르는 전류값으로 복수의 데이터값을 판정하는 것이 가능하게 구성되어 있는 것을 특징으로 하는 반도체 장치.
34. 제33항에 있어서, 상기 전류검지수단은 센스레벨전류가 낮은 쪽에서 순서대로 제1, 제2 및 제3 센스레벨전류를 갖는 것이고, 상기 레벨전환수단은 상기 제2센스레벨전류에서 메모리셀전류에 흐르는 전류값을 판정한 후에, 상기 제1 또는 제3 센스레벨전류에서 메모리셀에 흐르는 전류값을 판정함으로써, 1개의 메모리셀에 흐르는 전류값으로 복수의 데이터값을 판정하는 것을 특징으로 하는 반도체 장치.
35. 메모리셀과, 상기 메모리셀에 접속되는 데이터선과, 상기 데이터선에 소스가 접속되는 적어도 제1, 제2 틀내지스터를 포함한 복수의 트랜지스터와, 상기 제1, 제2 트랜지스터를 포함한 복수의 트랜지스터로 이루어지는 제1 그룹 트랜지스터의 드레인과 전원 사이에 각각 설치되고, 각각의 게이트에 공통하는 제1신호가 인가되는 적어도 제3, 제4트랜지스터를 포함한 복수의 트랜지터로 이루어지는 제2 그룹 트랜지스터를 구비하고, 상기 제1트랜지스터와 제2트랜지스터의 전류능력 또는 임계치가 다르게 구성되어 있고, 상기 제1트랜지스터의 드레인 신호 및 상기 제2트랜지스터의 드레인 신호로, 1개의 메모리셀에 흐르는 전류값에서 복수의 데이터값을 판정하는 것이 가능하게 구성되어 있는 것을 특징으로 하는 반도체 장치.