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HINTERGRUND
DER ERFINDUNG
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Die vorliegende Erfindung betrifft
eine Halbleitereinrichtung, die eine Speicherzelle, eine Datenleitung,
die mit der Speicherzelle verbunden ist, eine Spannungsversorgungseinrichtung
zur Bereitstellung einer Versorgungsspannung, eine Steuersignaleingabeeinrichtung
und eine Stromerkennungseinrichtung umfasst.
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Aus US-A-4 758 748 ist ein Leseverstärker für einen
programmiebaren Read-Only-Speicher
bekannt, der einen Lesestromquellkreislauf zur Versorgung der Speicherzellen
innerhalb des Speichers mit den Strömen hat. Der Lesestromquellkreislauf
ist so angelegt, dass er die Speicherzellen mit einem Zellstrom
für sowohl
einen irregulären
Lesevorgang als auch für
einen überprüfenden Lesevorgang
versorgen kann. Ein Vergleichswert des Zellstroms für den regulären Lesevorgang
wird derart ausgewählt,
dass er höher
ist als ein Vergleichswert des Zellstroms für den überprüfenden Lesevorgang, wobei ein
bestimmter Grenzwert für
die Spannung einer Stromquelle für
den Speicher eingehalten wird. Die Anordnung umfasst eine Speicherzelle,
eine Datenleitung, die mit der Speicherzelle verbunden ist, eine
Spannungsversorgungseinrichtung zur Lieferung der Versorgungsspannung,
eine Einrichtung zur Erkennung der Versorgungsspannung, die mit
der Spannungsversorgungseinrichtung verbunden sind, zur Erkennung
von mindestens zwei Versorgungsspannungsbereichen, die durch mindestens
einen Sollwert abgegrenzt sind, und die eine Mehrzahl von Arten
von Spannungserkennungssignalen ausgeben, die zu den jeweiligen
Versorgungsspannungsbereichen gehören, eine Steuersignaleingabeeinrichtung
zur Eingabe eines ersten Steuersignals zur Eingabe einer Anweisung
zum Auslesen eines Datums aus der Speicherzelle, eine Stromerkennungseinrichtung,
die mit der Steuersignaleingabeeinrichtung, der Spannungsversorgungsein-
richtung und der Datenleitung verbunden ist, zur Erkennung – als Antwort
auf das erste Steuersignal – eines
Stromes, der von der Spannungsversorgungseinrichtung zur Datenleitung fließt, unter
Verwendung eines der Versorgungsspannung entsprechenden Pegelerfassungsstromes,
wobei die Stromerkennungseinrichtungen eine Mehrzahl verschiedener,
abhängiger
charakteristischer Merkmale besitzt, wie die abhängigen cha rakteristischen Merkmale
vom Einfluss des Pegelerfassungsstromes auf die Versorgungsspannung,
wobei ein Vergleichswert eines Stromes bei einem irregulären Lesevorgang
während
des Betriebs eines Flash-Speichers derart ausgewählt wird, dass er höher ist
als ein Vergleichswert des Stromes bei einem überprüfendem Lesevorgang, d. h. der
Vergleichswert wird abhängig
vom Pegelerfassungsstrom umgeschaltet.
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US-A-4 774 692 beschreibt eine Leseschaltung
eines Halbleiter-Speichertransistors, der eine Bit-Leitung beinhaltet,
die mit einer Speicherzelle verbunden ist, die „1" und „0" speichert. Die Leseschaltung beinhaltet
einen MOS-Transistor, dessen Gate mit der Bit-Leitung verbunden ist, dessen Source
geerdet ist und dessen Drain durch einen Lade-MOS-Transistor mit der Spannungsversorgung verbunden
ist. Der Lesekreislauf beinhaltet zudem eine Ausgleichsschaltung
zum Ausgleich der Spannung an der Bit-Leitung, wenn die Erdungsspannung schwankt.
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In letzter Zeit gibt es vermehrt
Nachfrage nach einem nicht-flüchtigen
Speicher, der bei Anlegung einer geringen Spannung elektrisch beschreibbar
ist. Ein Leseverstärker
ist Teil der wichtigen Techniken zum Betrieb eines solchen nicht-flüchtigen Speichers
bei einer niedrigen Spannung. Ein konventioneller Leseverstärker wird
hierin veranschaulicht.
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Als erstes wird ein Schaltungsdiagramm
für den
Leseverstärker,
das in 16 gezeigt wird,
beschrieben. Der Leseverstärker
empfängt
ein Steuersignal SAE und ein Datenleitungssignal DL an seinen beiden
Eingabepunkten und gibt an seinem Ausgabepunkt ein Ausgangssignal
OUT aus.
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In diesem Leseverstärker-empfängt ein
Inverter INV1 das Steuersignal SAE an seinem Eingabepunkt und gibt
ein Signal N1 aus, das durch die Invertierung des Steuersignals
SAE erzeugt wird. Ein CMOS-Inverter, der einen P-Kanal-MOS-Transistor Qp1
und einen N-Kanal-MOS-Transistor Qn1 beinhaltet, invertiert das
Ausgangssignal N1 des Inverters INV1. Das Ausgangssignal N1 von
Inverter INV1 wird an die Gates der Transistoren Qp1 und Qn1 gelegt.
Die Source von P-Kanal-MOS-Transistor Qp1 ist mit einem Punkt zur
Abnahme der Versorgungsspannung VDD verbunden, und die Source von
N-Kanal-MOS-Transistor
Qn1 wird geerdet. Die Drains der Transistoren Qp1 und Qn1 sind mit
einer gemeinsamen Signalleitung verbunden, durch die ein Signal N2
geleitet wird, das durch die Invertierung des Signal N1 erzeugt
wird. Die P-Kanal-MOS-Transistoren Qp2 und Qp3 erhalten das Ausgangssignal
N1 des Inverters INV1 an ihren Gates, und die N-Kanal-MOS-Transistoren
Qn2 und Qn3 erhalten das Ausgangssignal N2 des CMOS-Inverters an
ihren Gates. Die Sources der P-Kanal-MOS-Transistoren Qp2 und Qp3
sind demgemäß mit Punkten
zur Abnahme der Versorgungsspannung VDD verbunden, und die Sources
der N-Kanal-MOS-Transistoren Qn2 und Qn3 sind mit einer gemeinsamen
Datenleitung (einer Signalleitung L1) verbunden. Die Drains der Transistoren
Qp2 und Qn2 sind miteinander verbunden, und die Drains der Transistoren
Qp3 und Qn3 sind miteinander verbunden. Ein Signal N3 wird durch
eine Signalleitung, die den Transistor Qp3 mit dem Transistor Qn3
verbindet, ausgegeben.
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Ein P-Kanal-MOS-Transistor Qp4 empfängt an seinem
Gate ein Erdungspotential, ein N-Kanal-MOS-Transistor Qn4 empfängt das
Signal N3 an seinem Gate, und ein N-Kanal-MOS-Transistor Qn5 empfängt das
Steuersignal SAE an seinem Gate. Die Source von Transistor Qp4 ist
mit einem Punkt zur Abnahme der Versorgungsspannung VDD verbunden,
und sein Drain ist mit dem Drain des Transistors Qn4 verbunden.
Die Source des Transistors Qn4 ist mit dem Drain von Transistor
Qn5 verbunden, und die Source von Transistor Qn5 ist geerdet. Diese
drei Transistoren Qp4, Qn4 und Qn5 dienen zusammen als eine Ausgabeeinheit.
Das Ausgangssignal OUT des Leseverstärkers wird durch eine Signalleitung, die
den Drain von Transistor Qp4 mit dem von Transistor Qn4 verbindet,
ausgegeben.
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Ein N-Kanal-MOS-Transistor Qn6 ist
zwischen dem Gate von Transistor Qn4 und der Erde angebracht, um
Ladung vom Gate von Transistor Qn4 abzulassen. Ein N-Kanal-MOS-Transistor Qn8
ist zwischen dem Gate von Transistor Qn2 und der Erde angebracht,
und das Gate von Transistor Qn8 ist mit der Datenleitung (der Signalleitung
L1) verbunden. Ein N-Kanal-MOS-Transistor Qn7 ist zwischen der Signalleitung
L1 und der Erde angebracht, und das Gate von Transistor Qn7 wird
mit dem Ausgangssignal N1 des Inverters INV1 versorgt.
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Nun wird die Arbeitsweise des Leseverstärkers beschrieben.
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Wenn das Steuersignal SAE auf einem
hohen Niveau liegt und kein Strom von der Datenleitung (Signalleitung
L1) zur Erde fließt,
arbeitet der Leseverstärker
wie folgt: da das Ausgangssignal N1 des Inverters INV1 auf einem
niedrigen Niveau liegt, schaltet der Transistor Qp1 des CMOS-Inverters nicht,
und der Transistor Qn1 schaltet, was zu einer Erhöhung des
Niveaus des Potentials von Ausgangssignal N2 des CMOS-Inverters
führt.
Dies führt
zu einem Schalten der späteren
Transistoren Qp2, Qp3, Qn2 und Qn3, der Transistor Qn8 jedoch beginnt
zu schalten, da das Niveau des Potentials von Signal DL der Datenleitung
hoch ist. Da der Transistor Qn8 zu schalten beginnt, wird das Niveau
des Potentials von Signal N2 verringert, und die Transistoren Qn2
und Qn3 beginnen, nicht mehr zu schalten. Als Ergebnis geht das
Niveau des Potentials von Signal N3 hoch. Dies macht des Gatepotential
des Transistors Qn4 hoch, wodurch es dem Transistor Qn4 gestattet
wird zu arbeiten. Auf diese Wiese wird ein Ausgangssignal OUT auf
einem niedrigen Niveau ausgegeben.
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Wenn das Steuersignal SAE auf einem
hohen Niveau liegt und ein Strom vom Datenleitungssignal DL zur
Erde fließt,
arbeitet der Leseverstärker wie
folgt: da das Niveau des Potentials von Ausgangssignals N2 des CMOS-Inverters
wie im vorher beschriebenen Fall hoch wird, schalten alle späteren Transistoren
Qp2, Qp3, Qn2 und Qn3. Trotzdem wird das Niveau des Datenleitungssignals
DL niedrig, da sich die Speicherzelle, die mit der Datenleitung
(Signalleitung L1) verbunden ist, in einem AN-Zustand befindet,
und der Transistor Qn8 in einem Zustand des Nicht-Schattens gehalten
wird. Dies resultiert in einem hohen Niveau des Potentials von Signals
N2 und einem niedrigen Niveau des Potentials von Signals N3, was
dazu führt,
dass der Transistor Qn4 nicht schaltet. Folglich wird ein Ausgangssignal
OUT auf einem hohen Niveau ausgegeben.
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Wenn das Steuersignal SAE auf einem
niedrigen Niveau liegt, schalten alle Transistoren Qp2, Qp3, Qn2
und Qn3 nicht, was dazu führt,
dass Transistor Qn5 nicht schaltet. Daher gibt die Ausgabeeinheit
das Ausgangssignal OUT auf einem hohen Niveau aus. In diesem Fall
wird, da die beiden Transistoren Qn6 und Qn7 schalten, Ladung von
den Gates der Transistoren Qn4 und Qn8 zur Erde abgeleitet, was
dazu führt,
dass das Gatepotential der Transistoren Qn4 und Qn8 niedrig gehalten
wird.
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Um einen Hochgeschwindigkeitsablauf
zu erreichen, werden die Größen der
Transistoren Qp3 und Qn3 klein gehalten, um somit die Kapazität des Signals
N3 zu minimieren. Da die Transistoren Qp3 und Qn3 vor der Ausgabeeinheit
angebracht sind, wird die Ladung auf dem Transistor Qn4 in der Ausgabeeinheit
verringert. Da die Transistoren Qp2 und Qn2 vor den Transistoren
Qp3 und Qn3 angebracht sind, wird die Ladung schnell zur Datenleitung
geleitet. Dies erhöht
die Arbeitsgeschwindigkeit der Schaltung zusammen mit der Arbeit
des Transistors Qn8.
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17 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen der Versorgungsspannung
VDD und dem Pegelerfassungsstrom im Leseverstärker zeigt. Der Pegelerfassungsstrom
darin zeigt einen Strom an, der durch die Datenleitung fließt, wenn
die logische Spannung des Ausgangssignals OUT des Leseverstärkers einen Übergang durchläuft, d.
h. wenn der Transistor Qn4 dabei ist, zu schalten bzw. nicht mehr
zu schalten. Wie oben beschrieben durchläuft die logische Spannung des
Ausgangssignals OUT einen Übergang
auf einem hohen Niveau, wenn ein Strom mit einem Pegel, der einen vorbestimmten
Pegel überschreitet,
durch die Datenleitung fließt,
und die logische Spannung des Ausgangssignals OUT durchläuft einen Übergang
auf einem niedrigen Niveau, wenn der Strom mit einem Pegel, der
einen vorbestimmten Pegel überschreitet, nicht
durch die Datenleitung fließt.
Mit anderen Worten ist eine Speicherzelle, die eine Speicherzelle
unter Strom hat, welcher einen Pegelerfassungsstrom überschreitet,
in einem niedrigen Schwellenzustand, und eine Speicherzelle, die
eine Speicherzelle unter Strom hat, welcher einen Pegelerfassungsstrom nicht überschreitet,
ist in einem hohen Schwellenzustand. Wie in 17 anhand der Kurve VSALC1 gezeigt wird,
nimmt der Pegelerfassungsstrom im konventionellen Leseverstärker zu,
wenn die Versorgungsspannung VDD zunimmt. Zusätzlich führt die Zunahme der Versorgungsspannung
VDD zu einer Zunahme des steigenden Verhältnisses des Pegelerfassungsstromes.
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18 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einer Versorgungsspannung
und einer Datenleitungsspannung zeigt. Wie in 18 anhand der charakteristischen Kurve
VDLC1 gezeigt wird, nimmt die Datenleitungsspannung zu, wenn die
Versorgungsspannung VDD zunimmt.
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19 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einer Versorgungsspannung
VDD, einem Pegelerfassungsstrom und einem Speicherzellenstrom zeigt.
Eine Kurve SALVO zeigt die Schwankungscharakteristik eines Pegelerfassungsstromes,
und eine Kurve MCONO zeigt die Schwankungscharakteristik eines Speicherzellen-AN-Stromes.
Der Speicherzellen-AN-Strom zeigt hierbei eine Charakteristik gegenüber einer
Versorgungsspannung eines Stromes, der zwischen der Source und dem Drain
eines FET fließt,
der eine nicht-flüchtige
Speicherzelle bildet, wenn der schwebende Steueranschluss nicht
negativ geladen ist (d. h. während
eines Löschvorgangs).
Wie in 19 gezeigt, hat
die charakteristische Kurve SALEVO. des Pegelerfassungsstromes eine
abschwellende Form, ähnlich
der charakteristischen Kurve, die in 17 gezeigt
wird. Der Speicherzellenstrom hat im Allgemeinen eine ähnliche
Charakteristik wie ein Strom, der zwischen der Source und dem Drain
eines MISFET fließt,
und folglich nimmt die charakteristische Kurve MCONO des Speicherzellenstromes
zu, wenn die Versorgungsspannung zunimmt, sie erreicht aber eventuell
einen Sättigungszustand,
d. h. sie hat eine anschwellende Form.
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Es existiert im Gegensatz zu einem
Speicherzellen-AN-Strom auch ein Speicherzellen-AUS-Strom (oder ein Speicherzellen-AUS-Leckstrom).
Ein Speicherzellen-AUS-Strom bezeichnet hierbei einen Strom, der
durch die Speicherzelle fließt,
wenn er eigentlich nicht fließen
sollte. So ein Strom entsteht in einem der zwei folgenden Fälle: erstens,
wenn ein FET, der eine nicht-flüchtige
Speicherzelle bildet, negativ geladen ist (d. h. während eines
Schreibzugriffs), da nämlich,
wenn der Schwellenwert eines Speicherzellentransistors hoch gesetzt wurde,
das Steuergatter der Speicherzelle gewählt wird. In so einem Fall
fließt
ein Strom durch die Speicherzelle, da die negative Ladung nicht
ausreichend und der Schwellenwert nicht ausreichend hoch ist. Zweitens
fließt
ein Strom durch die Speicherzelle, auch wenn das Steuergatter der
Speicherzelle nicht gewählt
wurde, weil der Speicherzellentransistor ein Verarmungstyptransistor
ist.
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In einem Leseverstärker wird
der Pegelerfassungsstrom angepasst, um einen Zwischenwert zwischen
dem Speicherzellen-AN-Strom und dem Speicherzellen-AUS-Strom zu
bekommen, indem die Schwellenwerte der Transistoren angepasst werden.
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Darüber hinaus speichert ein Flash-Speicher Daten,
indem der Schwellenwert eines Speicherzellentransistors durch Auf-
(für eine
Schreiboperation) oder Entladen (für eine Löschoperation) eines schwebenden
Steueranschlusses innerhalb einer vorbestimmten Spannweite eingestellt
wird. Zum Beispiel reichen, wenn zwei Arten von Daten in einer Speicherzelle
gespeichert werden sollen, zwei Arten von Schwellenwerten, „H" und „L", aus. Wenn drei
Arten von Daten in einer Speicherzelle gespeichert werden sollen,
muss zusätzlich
zu „H" und „L" ein Zwischenwert
gesetzt werden. An diesem Punkt ist es not wendig zu überprüfen, ob
der Schwellenwert richtig gesetzt wurde oder nicht; dieser Vorgang
wird als Überprüfung bestimmt.
Die Überprüfung wird
wie folgt durchgeführt:
Bei
der Überprüfung einer
Speicherzelle während
eines Schreibzugriffs, d. h. mit einem hohen Schwellenwert, wird
mit Hilfe des Pegelerfassungsstromes bestimmt, ob ein Strom durch
die Speicherzelle fließt oder
nicht, wobei die Wörterleitung
der Speicherzelle ausgewählt
wird. Wenn erkannt wird, dass der Pegelerfassungsstrom nicht fließt und der
Leseverstärker ein
Ausgangssignal OUT auf einem niedrigen Niveau ausgibt, ist bestätigt, dass
der gewünschte
hohe Schwellenwert in der Speicherzelle gesetzt wurde.
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Bei der Überprüfung einer Speicherzelle während eines
Löschvorgangs,
d. h. mit einem niedrigen Schwellenwert, wird ebenfalls mit Hilfe
des Pegelerfassungsstromes bestimmt, ob ein Strom durch die Speicherzelle
fließt
oder nicht, wobei die Wörterleitung
der Speicherzelle ausgewählt
wird. Wenn erkannt wird, dass der Pegelerfassungsstrom fließt und der
Leseverstärker
ein Ausgangssignal OUT auf einem hohen Niveau ausgibt, ist bestätigt, dass
der tiefe Schwellenwert in der Speicherzelle gesetzt wurde. Bei
der Überprüfung einer
Speicherzelle während
eines Löschvorgangs
ist es jedoch weiterhin nötig,
zu bestätigen,
dass der Pegelerfassungsstrom nicht fließt, wenn die Speicherzelle
nicht ausgewählt
wurde. Der Grund hierfür
ist der folgende: Ein AUS-Leckstrom kann durch eine nicht ausgewählte Speicherzelle
fließen,
wenn die Speicherzelle wie oben beschrieben vom Typ her eine Verarmungstypspeicherzelle
ist. Eine Mehrzahl von Speicherzellen ist mit der Datenleitung verbunden,
und während
der Überprüfung einer
einzelnen Speicherzelle während
eines Schreibvorgangs kann ein AUS-Leckstrom durch eine andere Speicherzelle
fließen,
die sich in einem Löschvorgang
befindet und nicht ausgewählt
wurde. Ein solcher AUS-Leckstrom kann die Verlässlichkeit der Überprüfung vermindern.
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Eine Halbleitereinrichtung, die den
oben erwähnten
Leseverstärker
beinhaltet, hat die folgenden Probleme:
Als erstes hat der
Leseverstärker
die Eigenschaft, dass, wenn die Versorgungsspannung VDD zunimmt,
der Pegelerfassungsstrom zunimmt und zusätzlich das steigende Verhältnis des
Pegelerfassungsstromes ebenfalls zunimmt. Dies führt dazu, dass der Pegelerfassungsstrom
extrem gering ist, wenn die Versorgungsspannung gering ist. In einem Flash-EEPROM,
das Daten durch das Variieren der Schwellenwerte eines Speicherzellentransistors speichert,
kann beispielsweise ein geringer Strom durch den Speicherzellentransistor
fließen,
selbst wenn sein Schwellenwert so hoch gesetzt wurde, dass verhindert
wird, dass ein Strom hindurch fließt. Demgemäß ist der Pegelerfassungsstrom,
wenn er bei Anlage einer geringen Versorgungsspannung wie oben beschrieben
klein ist, während
des Auslesens von Daten aus der Speicherzelle schwer von einem Strom
zu unterscheiden, der durch einen Speicherzellentransistor fließt, der
einen geringen Schwellenwert hat, und von einem Leckstrom, der durch
einen Speicherzellentransistor fließt, der einen hohen Schwellenwert
hat. Dies kann zu einer fehlerhaften Behandlung der Daten, die in
der Speicherzelle gespeichert sind, durch den Leseverstärker führen. Des weiteren
wird der Speicherzeilen-AN-Strom verringert, wenn die Versorgungsspannung
VDD gering ist, wodurch zusätzlich
eine fehlerhafte Behandlung der Daten hervorgerufen werden kann.
Es ergibt sich zudem ein Problem aus der längeren Zeit, die vom Leseverstärker für die Behandlung
benötigt
wird.
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Zweitens nimmt die Spannung der Datenleitung
zu, wenn die Versorgungsspannung zunimmt. In einem Flash-EEPROM,
der die Daten durch Variation der Schwellenwerteeines Speicherzellentransistors speichert,
wird es einem Strom beispielsweise erlaubt, durch den Speicherzellentransistor
zu fließen, wenn
eine Spannung an das Gate des Speicherzellentransistors gelegt wird,
dessen Schwellenwert niedrig festgelegt wurde. In einem solchen
Fall kann eine hohe Spannung an der Datenleitung die Schwellenspannung
des Speicherzellentransistors erhöhen. Die Erhöhung der
Schwellenspannung kann den Strom, der bei Anlegung einer Spannung
zum Gate des Speicherzellentransistors fließt, verringern. Dies kann ebenso
wie in dem zuvor erwähnten
Fall zu einer fehlerhaften Behandlung durch den Leseverstärker führen.
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Drittens wird ein Wert des Pegelerfassungsstromes
in Hinblick auf einen Versorgungsspannungswert allgemein festgelegt.
Daher ist es während
einer Überprüfung unmöglich festzustellen,
ob ein Speicherzellenstrom in einem AN-Zustand größer als
ein Pegelerfassungsstromwert ist oder nicht. Demgemäß ist es
in einem Flash-EEPROM, der die Daten durch Variation der Schwellenwerte
eines Speicherzellentransistors speichert, beispielsweise unmöglich zu
bestimmen, ob der Speicherzellenstrom im AN-Zustand ausreichende
Grenzen hat, selbst wenn die Schwellenspannung ausreichend gering
festgesetzt wird, um einen Stromfluss zu erlauben. Darüber hinaus
ergibt sich in so ei nem Flash-EEPROM ein weiteres Problem: ein häufiges Wechseln
der Schwellenspannung des Speicherzellentransistors kann zu einer
Fehlfunktion des Flash-EEPROMs führen,
da der Speicherzellenstrom im AN-Zustand im Vergleich zum Strom
im Anfangszustand abnimmt.
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Viertens ist es, da ein Wert des
Pegelerfassungsstromes in Hinblick auf einen Versorgungsspannungswert
allgemein festgelegt wird, unmöglich festzustellen,
ob ein Speicherzellenstrom im AUS-Zustand kleiner ist als ein Pegelerfassungsstrom.
Daher kann in einem Flash-EEPROM, der die Daten durch Variation
der Schwellenwerte eines Speicherzellentransistors speichert, beispielsweise ein
geringer AUS-Strom (ein Leckstrom) durch den Speicherzellentransistor
fließen,
wenn der Speicherzellentransistor aufgrund der Erdung seines Gates nicht
mehr schaltet. Solch ein AUS-Strom nimmt mit höherer Temperatur zu, was in
ungünstigen
Fällen eine
fehlerhafte Behandlung und einen Fehler im konventionellen Leseverstärker verursachen
kann.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die vorliegende Erfindung wurde ausgedacht,
um die zuvor erwähnten
Probleme zu beheben und hat die folgenden Ziele:
Die Erfindung
liefert eine Halbleitereinrichtung, die einen Leseverstärker anbringt,
der selbst bei Anlegung einer geringen Versorgungsspannung einen
hohen Pegelerfassungsstrom erreichen kann.
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Um dieses Ziel zu erreichen umfasst
die Halbleitereinrichtung die Merkmale nach Anspruch 1. Bevorzugte
Ausführungsformen
davon sind Inhalt der dementsprechenden Ansprüche.
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Dank dieses Aufbaus ist es möglich, die
von der Versorgungsspannung abhängigen
Eigenschaften des Pegelerfassungstromes der Stromerkennungseinrichtungen
gemäß der Art
der Spannungserkennungssignale, die zu den entsprechenden Versorgungsspannungsbereichen
gehören,
zu ändern. Demgemäß kann fehlerhafte
Behandlung beim Auslesen von Daten aus der Speicherzelle in der
Halbleitereinrichtung aufgrund der Variation der Versorgungsspannung
vermieden werden.
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In einer Hinsicht wird, wenn die
Stromerkennungseinrichtung ein Spannungserkennungssignal von der
Einrichtung zur Erkennung der Versorgungsspannung erhält, das
zu einem Bereich mit einer geringeren Versorgungsspannung gehört, eine
abhängige
Eigenschaft mit einem höheren
Pegelerfassungsstrom ausgewählt,
als der Pegelerfassungsstrom, der ausgewählt wird, wenn ein Spannungserkennungssignal,
das zu einem Bereich mit einer höheren
Versorgungsspannung gehört,
empfangen wird.
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Dank dieses Aufbaus ist der Pegelerfassungsstrom
der Stromerkennungseinrichtung in den Bereichen mit einer geringeren
Versorgungsspannung höher,
wodurch die Halbleitereinrichtung stabiler betrieben werden kann,
selbst wenn ein größerer Leckstrom
in der Speicherzelle auftritt, und eine fehlerhafte Behandlung effektiv
vermieden wird.
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Darüber hinaus kann die Versorgungsspannungerkennungseinrichtung
es dem Spannungserkennungssignal gestatten, eine Hysterese-Charakteristik
zu besitzen. In diesem Fall kann die Halbleitereinrichtung stabil
betrieben werden, selbst wenn eine Spannung mit einem Wert, der
in etwa einem Setzwert entspricht, als Versorgungsspannung benutzt wird.
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Vorzugsweise ändert die Einrichtung zur Erkennung
der Versorgungsspannung die Art eines Spannungserkennungssignals,
um es dann auszugeben, wenn die Stromerkennungseinrichtung nicht in
Betrieb ist.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers nach
Ausführungsform
1;
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2 ist
ein Diagramm einer elektrischen Schaltung eines Spannungserkenners
nach Ausführungsform
1;
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3 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einem Pegelerfassungsstrom
und einer Versorgungsspannung im Leseverstärker nach Ausführungsform
1 zeigt;
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4 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einem Ausgangssignal und
einer Versorgungsspannung im Spannungserkenner nach Ausführungsform
1 zeigt;
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5 ist
ein Diagramm einer elektrischen Schaltung eines Spannungserkenners
nach Ausführungsform
2;
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6 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einem Pegelerfassungsstrom
und einer Versorgungsspannung in einem Leseverstärker nach Ausführungsform
2 zeigt;
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7 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einem Ausgangssignal und
einer Versorgungsspannung im Spannungserkenner nach Ausführungsform
2 zeigt;
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8 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers nach
Ausführungsform
3;
-
9 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einer Datenleitungsspannung
und einer Versorgungsspannung nach Ausführungsform 3 zeigt;
-
10 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers nach
Ausführungsform
4;
-
11 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einer Datenleitungsspannung
und einer Versorgungsspannung nach Ausführungsform 4 zeigt;
-
12 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers nach
Ausführungsform
5;
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13 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einer Datenleitungsspannung
und einer Versorgungsspannung nach Ausführungsform 5 zeigt;
-
14 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers nach
Ausführungsform
6;
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15 ist
ein Diagramm einer elektrischen Schaltung eines Spannungserkenners
nach Ausführungsform
7;
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16 ist
ein Diagramm einer elektrischen Schaltung eines konventionellen
Leseverstärkers;
-
17 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einem Pegelerfassungsstrom
und einer Versorgungsspannung im konventionellen Leseverstärker zeigt;
-
18 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einer Datenleitungsspannung
und einer Versorgungsspannung im konventionellen Leseverstärker zeigt;
und
-
19 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen einem Pegelerfassungsstrom,
einem Speicherzellenstrom und einer Versorgungsspannung im konventionellen
Leseverstärker
zeigt.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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Die vorliegende Erfindung wird nun
unter Verwendung von Beispielen erklärt.
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(Ausführungsform 1)
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Der Aufbau einer Halbleitereinrichtung
nach Ausführungsform
1 wird zuerst beschrieben unter Bezug auf die 1 und 2,
die Diagramme von elektrischen Schaltungen sind, welche den Aufbau
eines Leseverstärkers
bzw. eines Spannungserkenners dieser Ausführungsform zeigen.
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Der Aufbau des Leseverstärkers aus 1 ist im Grunde identisch
mit dem eines konventionellen Leseverstärkers, der in 16 gezeigt ist. Dieser Leseverstärker emp fängt ein
Steuersignal SAE und ein Datenleitungssignal DL an seinen Eingabepunkten
und gibt ein Ausgangssignal OUT durch seinen Ausgabepunkt aus. Wie
der konventionelle Leseverstärker
aus 16, umfasst dieser
Leseverstärker einen
Inverter INV1, zwei Transistoren Qp1 und Qn1, die zusammen als CMOS-Inverter
arbeiten, zwei Transistoren Qp2 und Qn2 zum Erlangen einer kurzen
Arbeitszeit der Schaltung, zwei Transistoren Qp3 und Qn3 zur Verringerung
der Ladung auf einer Ausgabeeinheit, drei Transistoren Qp4, Qn4
und Qn5, die zusammen als diese Ausgabeeinheit arbeiten, und die
Transistoren Qn6, Qn7 und Qn8, deren Betrieb zum Ablassen von Ladung
von jeder Signalleitung zur Erde benutzt wird. Diese Bauteile sind
in gleicher Weise angeordnet und werden in gleicher Weise betrieben,
wie oben unter Bezug auf 16 beschrieben,
weshalb die Beschreibung weggelassen wird.
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Dieser Leseverstärker umfasst weiterhin, als eine
der Eigenschaften dieser Ausführungsform,
ein Bauteil zur Variation der Eigenschaften eines Pegelerfassungsstromes
durch die Verwendung eines Spannungserkennungssignals. Im Besonderen
umfasst der Leseverstärker
weiterhin einen Inverter INV2, der ein Spannungserkennungssignal
VDTO empfängt
und ein Signal N7 ausgibt, das durch die Invertierung des Spannungserkennungssignals
VDTO erzeugt wird, eine NAND-Schaltung NAND1, die ein Ausgabesignal
N7 vom Inverter INV2 und das Steuersignal SAE empfängt und
ein Signal N6 ausgibt, das durch die NAND-Verknüpfung dieser beiden Signal
erzeugt wird, und einen P-Kanal-MOS-Transistor Qp11, der an seinem
Gate ein Ausgabesignal N6 von der NAND-Schaltung NAND1 empfängt. Der
Drain des P-Kanal-MOS-Transistors Qp11 ist mit einem Punkt zur Abnahme
der Versorgungsspannung VDD verbunden und seine Source ist mit einer
Signalleitung verbunden, die zum Gate der Transistors Qn4 in der
Ausgabeeinheit führt.
Dank dieses Aufbaus wird der Transistor Qp11 gemäß des Spannungserkennungssignals
VDTO betrieben, wodurch das Niveau des Potentials von Signals N3
erhöht
wird.
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2 ist
ein Schaltungsdiagramm des Spannungserkenners zur Erzeugung des
Spannungserkennungssignals VDTO, das zur Eingabe in den Leseverstärkers dienen
soll. Wie in 2 gezeigt,
sind drei P-Kanal-MOS-Transistoren Qp21, Qp22 und Qp23 sowie ein
N-Kanal-MOS-Transistor, in Serie geschaltet, zwischen einem Punkt
zur Abnahme der Versorgungsspannung VDD und der Erde angebracht.
Die Gates der Transistoren Qp21, Qp22 und Qp23 sind mit ihren jeweiligen
eigenen Drains verbunden, und das Gate des Transistors Qn21 ist mit
einem Punkt zur Abnahme der Versorgungsspannung VDD verbunden. Die
Drains der Transistoren Qp23 und Qn21 sind mit einer gemeinsamen
Signalleitung verbunden, durch die ein Signal N23 geleitet wird.
Der Spannungserkenner umfasst des weiteren einen CMOS-Inverter,
der einen P-Kanal-MOS-Transistor
Qp24 und einen N-Kanal-MOS-Transistor Qn24 enthält, die das Signal N23 an ihren
Gates empfangen. Die Source des Transistors Qp24 im CMOS-Inverter
ist mit einem Punkt zur Abnahme der Versorgungsspannung VDD verbunden,
und die Source des N-Kanal-MOS-Transistors Qn24 ist geerdet. Der
CMOS-Inverter gibt ein Signal N24 aus, das durch die Invertierung
des Signals N23 erzeugt wird, das an den Gates der Transistoren
Qp24 und Qn24 eingegeben wird. Ein Inverter INV21, der nach dem CMOS-Inverter
angebracht ist, erzeugt das Spannungserkennungssignal VDTO durch
Invertierung des Signals N24. Dieser Spannungserkenner schaltet
durch Anpassung der Schwellenwerte der jeweiligen Transistoren den
Pegel des Spannungserkennungssignals VDTO zwischen den Fällen hin
und her, in denen die Versorgungsspannung unter einem Setzwert von
4 V liegt bzw. diesen überschreitet.
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Mit Bezug auf die 3 und 4 wird
die Arbeitsweise des Leseverstärkers
dieser Ausführungsform
beschrieben. 3 ist ein
charakteristisches Diagramm, das das Verhältnis zwischen einem Pegelerfassungsstrom
und einer Versorgungsspannung VDD im Leseverstärker zeigt. 4 ist ein charakteristisches Diagramm,
das das Verhältnis
zwischen dem Ausgangssignal VDTO des Spannungserkenners und der
Versorgungsspannung zeigt. Wie in 4 gezeigt,
ist der logische Wert des Ausgangssignals VDTO „L", wenn die Versorgungsspannung VDD unter
4 V liegt. Wenn die Versorgungsspannung VDD 4 V überschreitet, wird der logische
Wert des Ausgangssignals VDTO auf „H" geschaltet.
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Der Pegelerfassungsstrom wird diskontinuierlich
variiert, dementsprechend, ob der logische Wert des Spannungserkennungssignals
VDTO „N" ist oder „L". Im Besonderen ist
der logische Wert des Signals N6 „N" und der Transistor Qp11 schaltet nicht,
wenn der logische Wert des Spannungserkennungsignals VDTO in diesem
Leseverstärker „N" ist. In solch einem
Fall hat der Leseverstärker
eine Ausgangscharakteristik gleich der des konventionellen Leseverstärkers aus 16, die als eine Kurve VSALC1
in 3 dargestellt ist.
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Wenn der logische Wert des Steuersignals SAE „H" ist und der logische
Wert des Spannungserkennungssignals VDTO „L" ist, ist der logische Wert des Signals
N6 „L", und der Transistor
Qn11 schaltet, wodurch das Niveau des Potentials von Signals N3 erhöht wird.
Durch diesen Vorgang wird die Charakteristik des Leseverstärkers derart
verändert,
dass sie die Form der in 3 gezeigten
Kurve VSALC2 hat, die durch eine Verschiebung der Kurve VSALC1 nach
oben erreicht wird. Im Besonderen zeigt der Pegelerfassungsstrom
eine Charakteristik gemäß der Kurve
VSALC2, wenn die Versorgungsspannung VDD gleich 4 V ist oder weniger
beträgt
(d. h. in einem Bereich mit einer geringen Spannung), und wenn die
Versorgungsspannung VDD so hoch ist, dass sie 4 V übersteigt
(d. h. in einem Bereich mit einer hohen Spannung), zeigt der Pegelerfassungsstrom
eine Charakteristik gemäß der Kurve
VSALC1.
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Demgemäß kann der Leseverstärker dieser Ausführungsform
fehlerhafte Datenbehandlung effektiv vermeiden, selbst wenn ein
Speicherzellentransistor eine kleinen Leckstrom hat, da der Pegelerfassungsstrom
groß genug
ist, selbst wenn die Versorgungsspannung gering ist.
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(Ausführungsform 2)
-
Nun wird unter Bezug auf die 5 bis einschließlich 7
Ausführungsform
2 beschrieben.
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Der Aufbau eines Leseverstärkers dieser Ausführungsform
ist identisch zu dem von Ausführungsform
1, der in 1 gezeigt
wird, und der Aufbau eines Spannungserkenners ist unterschiedlich von
dem von Ausführungsform
1, der in 2 gezeigt
wird.
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5 ist
ein Schaltungsdiagramm des Spannungserkenners für die Halbleitereinrichtung dieser
Ausführungsform.
Dieser Spannungserkenner ist gleich dem aus Ausführungsform 1, der in 2 gezeigt wird, da er drei
P-Kanal-MOS-Transistoren Qp21 bis einschließlich Qp23, einen N-Kanal-MOS-Transistor
Qn21, einen CMOS-Inverter, der einen P-Kanal-MOS-Transistor Qp24
und einen N-Kanal-MOS-Transistor Qn24 enthält, und einen Inverter INV21
umfasst. Der Spannungserkenner umfasst des weiteren eine Signalleitung,
die den Drain des Transistors Qp22 mit der Source des Transistors Qp23
verbindet, und einen CMOS-Inverter, der einen P-Kanal-MOS-Transistor
Qp25 sowie ei nen N-Kanal-MOS-Transistor Qn25 enthält und ein
Signal N22 empfängt,
das durch die Signalleitung an ihre Gates geleitet wird. Der Spannungserkenner
umfasst außerdem
einen Inverter INV22, der ein Ausgangssignal N25 des CMOS-Inverters
empfängt
und ein Signal VDT2 ausgibt, das durch die Invertierung des Ausgangssignals
N25 erzeugt wird. Der Spannungserkenner ist zudem mit einem N-Kanal-MOS-Transistor
Qn26 und einem P-Kanal-MOS-Transistor Qp26 ausgestattet, die die
Ausgangssignale VDT1 und VDT2 der Inverter INV21 und INV22 an ihren
jeweiligen Gates empfangen. Die Source des Transistors Qp26 ist
mit der Versorgungsspannung VDD verbunden, die Source des Transistors
Qn26 ist geerdet und ein Signal N26 wird durch eine Signalleitung
ausgeben, die sowohl mit dem Drain des Transistors Qp26 als auch
mit dem des Transistors Qn26 verbunden ist. Darüber hinaus ist der Spannungserkenner
mit einem Inverter INV23, der ein Signal N26 empfängt und
ein Ausgangssignal VDTO ausgibt, das durch die Invertierung des
Signals N26 erzeugt wird, und einem Inverter INV24, der das Ausgangssignal
VDTO des Inverters INV23 erneut invertiert und das resultierende
Signal zum Eingabepunkt des Inverters INV23 leitet, ausgestattet.
Man merke, dass durch die Anpassung der Schwellenspannungen der
jeweiligen Transistoren das Ausgangssignal VDT1 des Inverters INV21
auf einem niedrigen Niveau liegt, wenn die Versorgungsspannung VDD
3,5 V oder weniger beträgt,
und auf einem hohen Niveau liegt, wenn die Versorgungsspannung VDD
3,5 V übersteigt,
wie es in 7, die unten
detailliert beschrieben wird, gezeigt ist. Man merke zudem, dass
durch die Anpassung der Schwellenspannungen der jeweiligen Transistoren
die Ausgangsspannung VDT2 des Inverters INV22 auf einem niedrigen
Niveau liegt, wenn die Versorgungsspannung VDD 4,5 V oder weniger
beträgt,
und auf einem hohen Niveau liegt, wenn sie 4,5 V übersteigt.
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Der Spannungserkennen wird funktionsgemäß dadurch
beschrieben, dass er ein Spannungserkennungssignal VDTO ausgibt,
das durch die Verwendung der beiden Spannungserkennungssignale VDT1
und VDT2 gegenüber
der Versorgungsspannung eine Hysterese-Charakteristik besitzt. 6 ist ein charakteristisches
Diagramm, das das Verhältnis zwischen
der Versorgungsspannung und dem Pegelerfassungsstrom zeigt, den
man erhält,
wenn das Spannungserkennungssignal VDTO, das von dem Spannungserkenner
aus 5 ausgegeben wird, dem
Leseverstärker
aus 1 zugeführt wird,
und 7 ist ein charakteristisches
Diagramm, das das Verhältnis
zwischen der Versorgungsspannung für den Spannungserkennen und
dem Spannungserkennungssignal zeigt.
-
Wie in 7 gezeigt,
hat das schließlich
vom Spannungserkenner ausgegebene Spannungserkennungssignal VDTO
die folgenden logischen Voltwerte:
-
- (1) Bei VDD <=
3,5 V liegt das Spannungserkennungssignal VDTO auf einem niedrigen
Niveau;
- (2) Bei VDD > 4,5
V liegt das Spannungserkennungssignal VDTO auf einem hohen Niveau;
und
- (3) Bei 3,5 V < VDD <= 4,5 V,
- (A) für
den Fall, dass die Versorgungsspannung VDD von einem Voltwert unter
3,5 V erhöht
wurde, liegt das Spannungserkennungssignal VDTO auf einem niedrigen
Niveau; und
- (B) für
den Fall, dass die Versorgungsspannung VDD von einem Voltwert, der
4,5 überschritten hatte,
verringert wurde, liegt das Spannungserkennungssignal auf einem
hohen Niveau.
-
Die Eigenschaften des Pegelerfassungsstromes
werden, wie in 6 gezeigt,
diskontinuierlich gemäß der Arbeitsweise
des zuvor beschriebenen Spannungserkennungssignals VDTO variiert.
Im Besonderen wird die Kurve des Pegelerfassungsstromes zwischen
den Kurven VSALC1 und VSALC2 gemäß der Änderung
der Versorgungsspannung wie folgt hin und her geschaltet:
-
- (1) Bei VDD <=
3,5 V wird die Pegelerfassungsstrom-Kurve VSALC1 ausgeführt;
- (2) Bei VDD > 4,5
V wird die Pegelerfassungsstrom-Kurve VSALC2 ausgeführt;
- (3) Bei 3,5 V < VDD <= 4,5 V
- (A) für
den Fall, dass die Versorgungsspannung VDD von einem Voltwert unter
3,5 V erhöht
wurde, wird die Pegelertassungsstrom-Kurve VSALC1 ausgeführt, und
- (B) für
den Fall, dass die Versorgungsspannung VDD von einem Voltwert, der
4,5 überschritten hatte,
verringert wurde, wird die Pegelertassungsstrom-Kurve VSALC2 ausgeführt.
-
Auf diese Art kann der Leseverstärker nach Ausführungsform
2 gleich dem Leseverstärker
nach Ausführungsform
1 Daten ohne einen Fehler behandeln, selbst wenn ein Speicherzellentransistor
einen schwachen Leckstrom hat, da der Pegelerfassungsstrom bei Verwendung
einer niedrigen Spannung nicht so stark verringert wird wie der
im konventionellen Leseverstärker.
Zusätzlich
darf die Spannung, bei der zwischen den Pegelerfassungsstrom-Kurven
umgeschaltet wird, gegenüber
der Versorgungsspannung VDD eine Hysterese-Charakteristik besitzen. Daher
hat, wenn mit dieser Halbleitereinrichtung zwei Arten von Geräten betrieben
werden, die eine Versorgungsspannung von beispielsweise 3 V bzw.
5 V benötigen,
das 3 V-Gerät
eine feste Pegelerfassungsstrom-Kurve
wie VSALC2 bei einer Versorgungsspannung von 4,5 V oder weniger,
und das 5 V-Gerät hat eine
feste Pegelerfassungsstrom-Kurve wie VSALC1 bei einer Versorgungsspannung
von 3,5V oder weniger. Als Ergebnis können die entstandenen Geräte stabil
betrieben werden, selbst wenn die Versorgungsspannungen etwas variiert
werden.
-
(Ausführungsform 3)
-
Nun wird Ausführungsform 3 unter Bezug auf die 8 und 9 beschrieben.
-
8 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers für eine Halbleitereinrichtung
dieser Ausführungsform.
In dieser Ausführungsform
ist der Aufbau und die Funktionsweise eines wesentlichen Teils des
Leseverstärkers
ebenfalls gleich dem des konventionellen Leseverstärkers, der
in 16 gezeigt wird.
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Dieser Leseverstärker umfasst zusätzlich einen
P-Kanal-MOS-Transistor Qp12 und einen N-Kanal-MOS-Transistor Qn12,
die ein Spannungsertassungssignal VDTO an ihren Gates empfangen.
Die Source des Transistors Qp12 ist mit einem Punkt zur Abnahme der
Versorgungsspannung VDD verbunden, und sein Drain ist mit der Source
eines Transistors Qp2 verbunden, der in dem wesentlichen Teil angebracht
ist. Der Drain des Transistors Qn12 ist mit einem Punkt zur Abnahme
der Versorgungsspannung VDD verbunden, und seine Source ist mit
der Source eines Transistors Qp3 verbunden, der in dem wesentlichen
Teil angebracht ist. Eine Signalleitung, die den Drain des Transistors
Qp12 mit der Source des Transistors Qp2 verbindet, ist über eine
gemeinsame Datenleitung L11 mit einer Signalleitung verbunden, die
die Source des Transistors Qn12 mit der Source des Transistors Qp3
verbindet.
-
Der Fall, in dem beispielsweise der
Spannungserkenner, der in 2 gezeigt
wird, für
den Leseverstärker
dieser Ausführungsform
verwendet wird, wird dargestellt. Wie bei Ausführungsform 1 unter Bezug auf 4 beschrieben, liegt das
Spannungserkennungssignal VDTO bei Verwendung einer niedrigen Spannung
auf niedrigem Niveau und bei Verwendung einer hohen Spannung auf
einem hohen Niveau. Wenn das Spannungserkennungssignal VDTO auf
einem hohen Niveau liegt, schaltet der Transistor Qp12 nicht und
der Transistor Qn12 schaltet. Daher wird das Source-Potential der
Transistoren Qp2 und Qp3 durch den Schwellenwert von Transistor
Qn12 verringert. Wenn das Spannungserkennungssignal VDTO auf niedrigem
Niveau liegt, schaltet der Transistor Qp12 und der Transistor Qn12 schaltet
nicht. Daher ist das Source-Potential der Transistoren Qp2 und Qp3
gleich der Versorgungsspannung VDD. Folglich wird das Source-Potential der
Transistoren Qp2 und Qp3 variiert, wenn die Transistoren Qp12 und
Qn12 schalten/nicht schalten. Die Spannungscharakteristik einer
Datenleitung (d. h. einer Signalleitung L1) wird durch die Verwendung dieser Änderung
des Source-Potentials
verändert. Daher
wird wie beim konventionellen Leseverstärker das Ausgangssignal OUT
auf einem hohen Niveau ausgegeben, wenn ein Strom durch die Datenleitung (Signalleitung
L1) fließt,
und das Ausgangssignal OUT wird auf einem niedrigen Niveau ausgegeben, wenn
kein Strom durch die Datenleitung (Signalleitung L1) fließt. Die
Spannung der Datenleitung wird jedoch diskontinuierlich variiert,
abhängig
von dem logischen Wert des Spannungserkennungssignals VDTO.
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9 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen der Datenleitungsspannung
und der Versorgungsspannung VDD zeigt, das man erhält, wenn
das Spannungserkennungssignal VDTO, das vom Spannungserkenner aus 2 ausgegeben wird, als Eingangssignal
für den
Leseverstärker
benutzt wird. Wie in 9 ge zeigt,
wird die Datenleitungsspannung gemäß einer charakteristischen
Linie VDLC1 umgeschaltet, wenn die Versorgungsspannung VDD 4 V oder
weniger beträgt.
Ist die Versorgungsspannung so hoch, dass sie 4 V übersteigt,
wird die Datenleitungsspannung gemäß einer charakteristischen
Linie VDLC2 umgeschaltet, die man durch die Verschiebung der charakteristischen
Linie VDLC1 nach unten erhält.
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Folglich wird in einer Halbleitereinrichtung nach
Ausführungsform
3 die Schwellenspannung eines Speicherzellentransistors vor einer
Zunahme bewahrt, da die Datenleitungsspannung nicht übermäßig hoch
wird. Als Ergebnis nimmt bei Anlegung einer Spannung an das Gate
eines Speicherzellentransistors ein Strom nie ab, was dazu führt, dass
eine fehlerhafte Behandlung durch den Leseverstärker effektiv vermieden wird.
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(Ausführungsform 4)
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Nun wird Ausführungsform 4 unter Bezug auf die 10 und 11 beschrieben.
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10 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers für eine Halbleitereinrichtung
nach Ausführungsform
4. In dieser Ausführungsform
ist der Aufbau und die Funktionsweise eines wesentlichen Teils des
Leseverstärkers
ebenfalls gleich dem des konventionellen Leseverstärkers, der
in 16 gezeigt wird.
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Der Leseverstärker dieser Ausführungsform umfasst
zusätzlich
einen P-Kanal-MOS-Transistor Qp31
und einen N-Kanal-MOS-Transistor Qn31, die ein Spannungserkennungssignal
VDTO an ihren Gates empfangen. Die Source des Transistors Qp31 ist
mit einem Punkt zur Abnahme der Versorgungsspannung VDD verbunden,
und sein Drain ist mit der Source eines Transistors Qp1 verbunden,
der im wesentlichen Teil angebracht ist. Der Drain des Transistors
Qn31 ist mit einem Punkt zur Abnahme der Versorgungsspannung VDD
verbunden, und seine Source ist zusammen mit dem Drain des Transistors
Qp31 mit der Source des Transistors Qp1 verbunden.
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Der Fall, in dem beispielsweise der
Spannungserkenner aus 2 für diesen
Leseverstärker verwendet
wird, wird dargestellt. Wie in Ausführungsform 1 unter Bezug auf 4 gezeigt wird, liegt das Spannungserkennungssignal
VDTO bei Anlegung einer niedrigen Spannung auf einem niedrigen Niveau, und
bei Anlegung einer hohen Span nung auf einem hohen Niveau. Wenn das
Spannungserkennungssignal VDTO auf einem hohen Niveau liegt, schaltet
der Transistor Qp31 nicht, und der Transistor Qn31 schaltet. Wenn
das Spannungserkennungssignal VDTO auf einem niedrigen Niveau liegt,
schaltet der Transistor Qp31, und der Transistor Qn31 schaltet nicht.
Folglich wird das Source-Potential des Transistors Qp1 durch das
Schalten/nicht Schalten der Transistoren Qp31 und Qn31 variiert.
Die Spannungscharakteristik einer Datenleitung (d. h. einer Signalleitung
L1) wird durch die Verwendung dieser Variation des Source-Potentials
des Transistors Qp1 umgeschaltet.
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Der Leseverstärker dieser Ausführungsform wird
gleich dem aus Ausführungsform
3 betrieben. 11 ist
ein charakteristisches Diagramm, das das Verhältnis zwischen der Datenleitungsspannung
und der Versorgungsspannung VDD in dieser Ausführungsform zeigt. Wie in 11 gezeigt, wird die Datenleitungsspannung
bei der Anlegung einer niedrigen Spannung von 4 V oder weniger gemäß einer charakteristischen
Linie VDLC1, und bei der Anlegung einer hohen Spannung, die 4 V überschreitet, gemäß einer
charakteristischen Linie VDLC2, die man durch die Verschiebung der
charakteristischen Linie VDLC1 nach unten erhält, umgeschaltet. Daher kann
der Leseverstärker
aus dieser Ausführungsform den
selben Effekt erreichen wie der in Ausführungsform 3.
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(Ausführungsform 5)
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Nun wird unter Bezug auf die 12 und 13 Ausführungsform 5 beschrieben.
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12 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers für eine Halbleitereinrichtung
nach Ausführungsform
5. In dieser Ausführungsform
ist der Aufbau und die Funktionsweise eines wesentlichen Teils des
Leseverstärkers
ebenfalls gleich dem des konventionellen Leseverstärkers, der
in 16 gezeigt wird.
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Der Leseverstärker dieser Ausführungsform umfasst
zusätzlich
einen Inverter INV41, der ein Spannungserkennungssignal VDTO empfängt und durch
die Invertierung des Spannungserkennungssignals VDTO ein Signal
N41 erzeugt, eine NAND-Schaltung NAND41, die das Signal N41 sowie eine
Steuersignal SAE empfängt
und ein Signal N42 ausgibt, das durch die NAND-Verknüpfung dieser
Signale erzeugt wird, sowie einen P- Kanal-MOS-Transistor Qp41, der das Signal
N42 an seinem Gate empfängt.
Die Source des Transistors Qp41 ist mit einem Punkt zur Abnahme
der Versorgungsspannung VDD verbunden, und sein Drain ist mit einer
Signalleitung verbunden, durch die ein Ausgangssignal N2 eines CMOS-Inverters
aus dem wesentlichen Teil fließt,
und der Transistoren Qp1 und Qn1 enthält.
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Der Fall, in dem beispielsweise der
Spannungserkenner aus 2 für diesen
Leseverstärker verwendet
wird, wird dargestellt. Wie in Ausführungsform 1 unter Bezug auf 4 beschrieben, liegt das Spannungserkennungssignal
VDTO bei Anlegung einer niedrigen Spannung auf einem niedrigen Niveau, und
bei Anlegung einer hohen Spannung auf einem hohen Niveau. Der Transistor
Qp41 schaltet lediglich, wenn das Steuersignal SAE auf einem hohen
Niveau liegt und das Spannungserkennungssignal VDTO auf einem niedrigen
Niveau liegt; in allen anderen Fällen schaltet
der Transistor Qp41 nicht. Das Potential des Signals N2 wird durch
das Schalten/nicht Schalten des Transistors Qp41 variiert, und die
Spannungscharakteristik einer Datenleitung (d. h. einer Signalleitung
L1) wird durch die Verwendung dieser Variation des Potentials des
Signals N2 umgeschaltet.
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In dieser Ausführungsform ist die Arbeitsweise
des Leseverstärkers
ebenfalls gleich der aus Ausführungsform
3. 13 ist ein charakteristisches
Diagramm, das das Verhältnis
zwischen der Datenleitungsspannung und der Versorgungsspannung VDD in
dieser Ausführungsform
zeigt. Wie in 11 gezeigt
wird, wird die Datenleitungsspannung bei der Anlegung einer niedrigen
Spannung von 4 V oder weniger gemäß einer charakteristischen
Linie VDLC1, und bei der Anlegung einer hohen Spannung, die 4 V überschreitet,
gemäß einer
charakteristischen Linie VDLC2, die man durch die Verschiebung der
charakteristischen Linie VDLC1 nach unten erhält, umgeschaltet. Als Ergebnis
legt der Leseverstärker
dieser Ausführungsform
den selben Effekt an den Tag wie der aus Ausführungsform 3. Es ist zudem
möglich, die
Datenleitungsspannung gegebenenfalls durch Ändern der Größe des P-Kanal-MOS-Transistors Qp41
zu ändern.
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(Ausführungsform 6)
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Nun wird Ausführungsform 6 unter Bezug auf 14 beschrieben.
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14 ist
ein Diagramm einer elektrischen Schaltung eines Leseverstärkers für eine Halbleitereinrichtung
nach Ausführungsform
6. In dieser Ausführungsform
ist der Aufbau und die Funktionsweise eines wesentlichen Teils des
Leseverstärkers
ebenfalls gleich dem des konventionellen Leseverstärkers aus 16.
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Der Leseverstärker dieser Ausführungsform umfasst
zudem einen Inverter INV11, der ein Spannungserkennungssignal VDTO
empfängt
und ein Signal N17 ausgibt, das durch die Invertierung des Spannungserkennungssignals
VDTO erzeugt wird, eine NAND-Schaltung
NAND11, die das Signal N17 sowie ein Steuersignal SAE empfängt und
ein Signal N16 ausgibt, das durch die NAND-Verknüpfung dieser Signal erzeugt
wird, einen P-Kanal-MOS-Transistor Qp13 sowie einen N-Kanal-MOS-Transistor
Qn14 die das Signal N16 an ihren Gates empfangen, und einen N-Kanal-MOS-Transistor,
der zwischen den Transistoren Qp13 und Qn14 angebracht ist. Die Source
von Transistor Qp13 ist mit einem Punkt zur Abnahme der Versorgungsspannung
VDD verbunden, und sein Drain ist zusammen mit dem Drain des Transistors
Qp13, dessen Gate mit dem Gate eines im wesentlichen Teil angebrachten
Transistors Qn8 verbunden ist, mit einer Signalleitung verbunden, durch
die ein Ausgangssignal N2 eines CMOS-Inverters aus dem wesentlichen
Teil fließt,
und der die Transistoren Qp1 und Qn1 enthält.
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Der Fall, in dem beispielsweise der
Spannungserkenner aus 2 für diesen
Leseverstärker verwendet
wird, wird dargestellt. Wie in Ausführungsform 1 unter Bezug auf 4 beschrieben, liegt das Spannungserkennungssignal
VDTO bei Anlegung einer niedrigen Spannung auf einem niedrigen Niveau, und
bei Anlegung einer hohen Spannung auf einem hohen Niveau. Nur für den Fall,
dass das Steuersignal SAE auf einem hohen Niveau liegt und das Spannungserkennungssignal
VDTO auf einem niedrigen Niveau liegt, schaltet Transistor Qp13
und Transistor Qn14 schaltet nicht. In allen übrigen Fällen schaltet Transistor Qp13
nicht und Transistor Qn4 schaltet. Der Transistor Qp13 wird ebenso
wie der Transistor Qn8 betrieben. Das Potential des Signals N2 wird durch
das Schalten/nicht Schalten der Transistoren Qp13, Qn13 und Qn14
variiert, und die Spannungscharakteristik einer Datenleitung (d.
h. einer Signalleitung L1) wird durch die Verwendung dieser Variation
des Potentials des Signals N2 umgeschaltet.
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Beim Betrieb dieses Leseverstärkers wird die
Datenleitungsspannung gemäß des Spannungserkennungssignals
VDTO in selber Weise variiert wie in Ausführungsform 5 und in 13 gezeigt. Im Besonderen
zeigt die Datenleitungsspannung bei Anlegung einer niedrigen Spannung
eine Charakteristik gemäß der charakteristischen
Linie VDLC1 und bei Anlegung einer hohen Spannung eine Charakteristik gemäß der charakteristischen
Linie VOLC2.
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Folglich kann der Leseverstärker dieser
Ausführungsform
den selben Effekt erreichen wie der aus Ausführungsform 3. Des weiteren
ist es zudem möglich,
die Datenleitungsspannung durch Variation der Größen des P-Kanal-MOS-Transistors
Qp13 und des N-Kanal-MOS-Transistors
Qn14 zu ändern.
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(Ausführungsform 7)
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Nun wird Ausführungsform 7 unter Bezug auf 15 beschrieben.
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Hierin wird einzig der Aufbau eines
Spannungserkenners beschrieben; alle Leseverstärker der vorigen Ausführungsformen
können
in dieser Ausführungsform
benutzt werden.
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15 ist
ein Diagramm einer elektrischen Schaltung des Spannungserkenners
für eine
Halbleitereinrichtung dieser Ausführungsform. Wie in 15 gezeigt, ist der Aufbau
des Spannungserkenners im Grunde identisch zu dem nach Ausführungsform
1, der in 2 gezeigt
ist. Im Besonderen umfasst der Spannungserkenner Transistoren Qp21
bis einschließlich
Qp23, einen CMOS-Inverter, der Transistoren Qp24 und Qn24 beinhaltet,
sowie einen Inverter INV21.
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Dieser Spannungserkenner umfasst
zudem einen Inverter INV51, der ein Steuersignal XCE empfängt und
ein Signal N51 ausgibt, das durch die lnvertierung des Steuersignals
XCE erzeugt wird, einen P-Kanal-MOS-Transistor Qp51, der das Signal
N51 an seinem Gate empfängt,
einen N-Kanal-MOS-Transistor Qn51, der das Steuersignal XCE an seinem
Gate empfängt,
sowie einen Inverter INV52 zur Invertierung eines Ausgangssignals
VDTO des Inverters INV21 und zur Versorgung des Inverters INV21
mit dem invertierten Signal. Die Source des Transistors Qp51 ist
mit einem Punkt zur Abnahme der Versorgungsspannung VDD verbunden,
und sein Drain ist mit der Source des Transistors Qp24 verbunden.
Die Source des Transistors Qn51 ist geerdet, und sein Drain ist
mit der Source des Transistors Qn24 verbunden. Dank dieses Aufbaus
schalten beide Transistoren Qp51 und Qn51, wenn das Steuersignal
XCE auf einem hohen Niveau liegt, was dem CMOS-Inverter erlaubt,
ein Signal N24 auszugeben. Wenn das Steuersignal XCE auf einem niedrigen
Niveau liegt, schalten die Transistoren Qp51 und Qn51 nicht, was
den CMOS-inverter daran hindert, ein Signal N24 auszugeben. Wenn
das Signal N24 nicht ausgegeben wird, behält das Ausgangssignal VDTO einen
laufenden Iogischen Wert aufgrund der Rückkopplungsfunktion des Inverters
INV52. Folglich wird es dem Spannungserkennungssignal VDTO durch das
Schalten/nicht Schalten der Transistoren Qp51 und Qn51 lediglich
dann gestattet, einen tief-zu-hoch-Übergang oder einen hoch-zu-tief-Übergang
zu durchlaufen, wenn das Steuersignal XCE auf einem hohen Niveau
liegt.
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In dem Spannungserkenner dieser Ausführungsform
durchläuft
die logische Spannung des Spannungserkennungssignals VDTO einen Übergang
lediglich dann, wenn die logische Spannung des Steuersignals XCE „N" ist. Demgemäß durchläuft die
logische Spannung des Spannungserkennungssignals VDTO keinen Übergang,
wenn die logische Spannung des Steuersignals XCE „L" ist und die Halbleitereinrichtung
in einen betriebsbereiten Zustand versetzt wird. Auf diese Weise
kann eine Fehlfunktion der Schaltung, die das Spannungserkennungssignal
VDTO verwendet, während
des Betriebs vermieden werden.
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Man merke, dass die Leseverstärker und Spannungserkenner,
die in den vorigen Ausführungsformen
beschrieben wurden, frei kombiniert werden können, und dass Kombinationen,
die in den Ausführungsformen
beschrieben wurden, die Erfindung nicht einschränken.