DE4201516C2 - Schaltungsanordnung zum Bewirken eines Streßtests bei einer Halbleiterspeichervorrichtung - Google Patents

Schaltungsanordnung zum Bewirken eines Streßtests bei einer Halbleiterspeichervorrichtung

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Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung der im Oberbegriff des Patentanspruchs 1 genannten Art.
Bei hochintegrierten Halbleiterspeichervorrichtungen wird eine interne Spannungsabfallschaltung zum Heruntersetzen einer extern zugeführten Spannung auf eine interne Spannung mit vorgegebenem Pegel, die im Inneren der Halbleiterspeichervorrichtung verwendet wird, benutzt. Ent­ sprechend dem Pegel der extern zugeführten Spannung setzt der interne Spannungsabfallschaltkreis den Halbleiterspei­ cherchip in einen Normalbetrieb oder in einen Streßbetrieb zum Testen der Zuverlässigkeit des Speicherchips. Wenn der Speicherchip sich im Streßbetrieb befindet, beträgt die in­ terne Versorgungsspannung etwa 6 bis 7 V, wogegen im Normal­ betrieb die Versorgungsspannung 5 V beträgt. Im Falle des Streßbetriebs wird die Zugriffszeit im Verhältnis zu der Zugriffszeit im Normalbetrieb kürzer. Als Vorrichtung zum einfachen Erkennen des Streßbetriebs wird ein Spannungsabfallschaltkreis verwendet, der Spannungsabfalleinrichtungen wie Widerstände, Dioden oder MOS-Transistoren, die zwischen dem Eingangsanschluß und dem Erdanschluß geschaltet sind. Dabei wird der Streßbe­ trieb anhand des Spannungszustandes an einem Knoten, der den Eingangsanschluß mit dem Spannungsabfallschaltkreis verbin­ det, festgestellt. Wenn die Spannung an dem Knoten ein Po­ tential erreicht, das groß genug ist, um den Spannungsabfallschaltkreis einzuschalten, wird das Potential am Knoten den logischen "Low"-Zustand einnehmen (in diesem Fall liegt der Streßbetrieb vor), wohingegen im anderen Fall das Potential des Knotens den logischen "High"-Zustand ein­ nimmt (in diesem Fall liegt der Normalbetrieb vor), so daß dadurch die Betriebsart des Halbleiterchips festgestellt werden kann. Dabei erweist es sich jedoch als nachteilig, daß die Geschwindigkeit, mit der ein Streßbetrieb festge­ stellt werden kann, gering ist. Derartige Schaltungen sind der DE-PS 39 42 656 zu entnehmen.
Fig. 4 zeigt einen herkömmlichen Schaltkreis zum Feststellen eines Streßbetriebs. Der Streßbetrieb wird durch indirektes Zuführen einer Streßspannung an den Eingangsanschluß 1 er­ reicht. Im Normalbetrieb wird, da das Potential eines Kno­ tens 2 um die Schwellspannung eines als Diode verschalteten NMOS-Transistors Q2 gegenüber einer extern zugeführten Span­ nung XVcc vermindert ist, ein PMOS-Transistor Q3, dessen Gate die externe Versorgungsspannung XVcc empfängt, ge­ sperrt. Dagegen sind die NMOS-Transistoren Q4 und Q5, die an ihren Gateanschlüssen die externe Versorgungsspannung XVcc empfangen, leitend geschaltet. Entsprechend wird, da das Po­ tential an einem Abtastknoten 3 einen logischen "Low"-Zustand aufweist und der Ausgang eines Vorspannschalt­ kreises 4 einen logischen "High"-Zustand aufweist, ein PMOS-Transistor Q6 gesperrt. Wird dagegen die Streßspannung dem Eingangsanschluß 1 zugeführt, nimmt der Knoten 2 ein Po­ tential ein, das der um die Schwellspannung des NMOS-Transistors Q1 verminderten Streßspannung entspricht. Da das Potential am Knoten 2, wie es durch die Streßspannung hervorgerufen wird, höher ist als die dem Gate des PMOS-Transistors Q3 zugeführte externe Spannung XVcc, wird der PMOS-Transistor Q3 angeschaltet. Daher nimmt die Ausgangsspannung des Vorspannschaltkreises 4 einen logischen "Low"-Zustand ein, und die interne Versorgungs­ spannung IVcc nimmt den "High"-Zustand ein. Auf diese Weise stellt der interne Schaltkreis den Streßtestbetrieb fest. Für diesen Fall sollte festgehalten werden, daß die Strom­ treibefähigkeit des PMOS-Transistors Q3 größer ist als die der NMOS-Transistoren Q4 und Q5. Anschließend steigt die in­ terne Versorgungsspannung IVcc in Abhängigkeit der extern zugeführten Versorgungsspannung XVcc und nimmt genau genom­ men den Wert XVcc-2VTH ein, wie dies in Fig. 4 gezeigt ist. Dabei bedeutet VTH die Schwellspannung der Transistoren Q6 und Q7 der Spannungsstabilisierungsschaltung 5. Da zum Aus­ führen des Streßtestbetriebs eine Streßspannung ex­ tern zugeführt werden muß, sind derartige Schaltungen für den Benutzer nachteilig. Darüber hinaus ist es, nachdem die Streßspannung zugeführt wurde, schwierig, den genauen Zeit­ punkt festzustellen, bei dem die interne Versorgungsspannung IVcc den Pegel des Streßtestbetriebs aufweist, da die interne Versorgungsspannung IVcc in Abhängigkeit der exter­ nen Versorgungsspannung XVcc ansteigt, wie dies in Fig. 4 gezeigt ist.
Es ist Aufgabe der Erfindung, eine Schaltungsanordnung zum Bewirken eines Streßtests so auszubilden, daß der Speicher­ vorrichtung keine Streßspannung von außen zugeführt werden muß.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeich­ nenden Teil des Patentanspruchs 1 angegebenen Merkmale ge­ löst.
Die erfindungsgemäße Schaltungsanordnung weist auf: einen ersten Spannungsknoten, der ein erstes Potential, das von einer internen Versorgungsspannung abhängt, führt, einen zweiten Spannungsknoten, der ein zweites Potential, das von der externen Versorgungsspannung abhängt, führt, einen Dif­ ferenzverstärker, der so geschaltet ist, daß er das erste und zweite Potential des ersten und zweiten Spannungsknotens erhält und einen Ausgangsknoten aufweist, einen ersten Feldeffekt­ transistor mit isoliertem Gate, dessen Gate mit dem Aus­ gangsknoten des Differenzverstärkers verbunden ist, einen Ladeknoten, der mit einem Anschluß eines Kanals des ersten Feld­ effektransistors mit isoliertem Gate verbunden ist und ein drittes Potential aufweist, das von der externen Versor­ gungsspannung abhängt, einen Triggerknoten, der mit dem anderen Anschluß des Kanals des ersten Feldeffekttransistors mit isoliertem Gate verbunden ist, und einen zweiten Feldeffekttransistor mit isoliertem Gate, der mit dem Ausgang eines Vorspannschaltkreises über einen Gate­ anschluß verbunden ist und einen Kanal aufweist, der zwischen der externen Ver­ sorgungsspannung und der internen Versorgungsspannung liegt.
Im folgenden wird unter Bezugnahme auf die beigefügten Zeichnungen eine bevorzugte Ausführungsform der Erfindung erläutert. Dabei zeigen die Figuren im einzelnen:
Fig. 1 ein Blockschaltbild einer bevorzugten Ausführungs­ form der Erfindung;
Fig. 2 einen Schaltplan, der die bevorzugte Ausführungs­ form der Fig. 2 veranschaulicht;
Fig. 3 eine graphische Darstellung zum Vergleichen der internen Spannungsverläufe der Schaltungen gemäß Fig. 2 und Fig. 4;
Fig. 4 einen Schaltplan einer Schaltung für einen herkömmlichen Test eines Streßbetriebs.
Fig. 1 zeigt eine Vorrichtung zum Testen des Streßbetriebs mit: einem Komparator 10 zum Vergleichen der internen Versorgungsspannung IVcc′ mit der externen Versorgungsspannung XVcc, um dadurch eine Spannungsdifferenz zwischen der internen Versorgungsspannung IVcc′ und der externen Versorgungsspannung XVcc zu verstärken, einem Pegeltriggerschaltkreis 20, der entsprechend dem Ausgang des Komparators 10 betrieben wird, einem Vorspannschaltkreis 30 zum Einstellen des Potentials am Ausgang des Pegeltriggerschaltkreises 20 auf einen vorgegebenen Pegel, und einem PMOS-Transistor 40, der in Abhängigkeit des Ausgangspotentials des Vorspannschaltkreises 30 betrieben wird.
Fig. 2 zeigt einen Schaltplan zum Erläutern einer bevorzugten Ausführungsform der Schaltung gemäß Fig. 1. Für den Fall, daß die interne Versorgungsspannung IVcc′ durch die Widerstände R1 und R2 geteilt wird, und die Widerstände R1 und R2 den gleichen Wert aufweisen, stellt sich an einem ersten Spannungsknoten 11, der zwischen den Widerständen R1 und R2 liegt, das Potential 1/2Vcc ein. Die externe Versorgungsspannung XVcc wird durch die Widerstände R3 und R4 geteilt, so daß im Falle, daß die Widerstände R3 und R4 den gleichen Wert aufweisen, an einem zweiten Spannungsknoten 13, der zwischen den Widerstanden R3 und R4 liegt, ein Potential von 1/2Vcc erzeugt wird. Der erste und zweite Spannungsknoten 11 und 13 stellen Eingangsknoten eines Differenzverstärkers mit N-Kanal Transistoren, bestehend aus den PMOS-Transistoren P1 und P2 und den NMOS-Transistoren N1, N2 und N3, dar. Die Source-Anschlüsse der PMOS-Transistoren P1 und P2 sind miteinander mit der externen Versorgungsspannung XVcc verbunden. Ein Gate-Anschluß des NMOS-Transistors N3 ist so verschaltet, daß er eine Referenzspannung VREF empfängt, die den Differenzverstärker aktiviert. Ein Anschluß des Kanals des NMOS-Transistors N3 ist mit dem Masseanschluß Vss verbunden. Eine Ausgangsspannung des Differenzverstärkers wird dem Pegeltriggerschaltkreis 20 zugeführt. Der Pegeltriggerschaltkreis 20 besteht aus einem PMOS-Transistor P4 und NMOS-Transistoren N4 und N5, deren Gate-Anschlüsse alle gemeinsam mit dem Ausgangsknoten 12 des Differenzverstärkers verbunden sind. Weiter weist der Pegeltriggerschaltkreis 20 einen PMOS-Transistor P3 auf, dessen Kanal zwischen der externen Versorgungsspannung XVcc und einem Source-Anschluß des PMOS-Transistors P4 verbunden ist und dessen Gate-Anschluß mit dem Massepotential Vcc verbunden ist. Der PMOS-Transistor P4 und die NMOS-Transistoren N4 und N5 sind seriell miteinander zur Massespannung Vss hin verbunden. Der Verbindungspunkt zwischen dem PMOS-Transistor P4 und dem NMOS-Transistor N4, an dem die Drain-Spannung anliegt, wird als Triggerknoten 15 verwendet. Der Triggerknoten 15 ist mit dem Eingangsanschluß des Vorspannschaltkreises 30 verbunden. In der oben angegebenen Verschaltung können die Widerstände R1 bis R4 durch Dioden oder MOS-Transistoren ersetzt werden.
Wie anhand der Fig. 2 und 3 ersichtlich ist, wird das Potential am zweiten Spannungsknoten 13 für den Fall, daß die externe Versorgungsspannung XVcc ansteigt, größer als das Potential am ersten Spannungsknoten 11. Die Stärke des Stromes, der zum Massepotential Vss durch die NMOS-Transistoren N2 und N3 fließt, erhöht sich damit. Entsprechend erniedrigt sich das Potential am Ausgangsknoten 12. Währenddessen wird der Ladeknoten 14, der dem Source-Anschluß des PMOS-Transistors P4 im Pegeltriggerschaltkreis 2 entspricht, auf das Potential der externen Versorgungsspannung XVcc aufgeladen, da der PMOS-Transistor P3 sich im leitenden Zustand befindet. Wenn die externe Versorgungsspannung XVcc sich der Streßspannung (etwa 6 bis 7 V) annähert, erzeugen die Potentiale an dem Ausgangsknoten 12 und dem Ladeknoten 14 einen Zustand, unter dem der PMOS-Transistor P4 leitend geschaltet wird. D. h. im Falle, daß die Schwellspannung des PMOS-Transistors P4 -1 V beträgt, wird die Spannung am Ausgangsknoten 12 zur Gate-Spannung VG des PMOS-Transistors P4 und die Spannung am Ladeknoten 14 die Source-Spannung Vs am PMOS-Transistor P4. Wenn die Source-Spannung Vs etwa 7 V von der externen Versorgungsspannung XVcc beträgt und die Gate-Spannung VH kleiner als 6 V ist, ist die Spannung zwischen dem Gate-Anschluß und dem Source-Anschluß kleiner als -1V, wodurch der PMOS-Transistor P4 leitend geschaltet wird. Damit wird der Triggerknoten 15 des Pegeltriggerschaltkreises 20 einen logischen "High"-Zustand einnehmen. Gleichzeitig wird die interne Versorgungsspannung IVcc′ zum Zeitpunkt Ts, in dem die Streßspannung auftritt, stark ansteigen, wie dies in Fig. 3 gezeigt ist. Anschließend wird die interne Versorgungsspannung IVcc′ in Abhängigkeit zur externen Versorgungsspannung XVcc ansteigen. Dabei sollte beachtet werden, daß die Stromtreibefähigkeit des PMOS-Transistors P4 höher liegt als die der NMOS-Transistoren N4 und N5. Daher kann der Triggerknoten 15 in definierter Weise durch einen plötzlichen Anstieg der internen Versorgungsspannung IVcc′ zum Zeitpunkt Ts in den Streßbetrieb getriggert werden. Dies liegt daran, daß der Ausgangsknoten 12 des Differenzverstärkers so weit erniedrigt wird, wie das Potential der externen Versorgungsspannung XVcc erhöht wird. Es ist außerdem zu beachten, daß die erhöhte Spannung, die im gleichen Maße wie die extern zugeführte Spannung XVcc erhöht ist, dem Source-Anschluß des PMOS-Transistors P4, der den Triggerbetrieb ausführt, zugeführt wird, wenn die externe Versorgungsspannung XVcc die Streßspannung erreicht und damit die Pull-up-Funktion des PMOS-Transistors P4 stark verbessert werden kann.
Wie oben beschrieben wurde, kann der Streßbetrieb automatisch eingestellt werden, ohne daß eine externe Streßspannung angelegt werden muß. Außerdem kann, wenn die externe Versorgungsspannung die Streßspannung erreicht, der Triggerzeitpunkt des Streßbetriebs in exakter Weise erhalten werden.

Claims (3)

1. Schaltungsanordnung zum Bewirken eines Streßtests bei einer Halbleiterspeichervorrichtung, die eine externe Versorgungsspannung (XVcc) und eine zur Herstellung des Streßzustandes zu erhöhende interne Versorgungsspannung (IVcc′) benutzt, mit:
einem ersten Feldeffekttransistor (P4) mit isoliertem Gate;
einem Ladeknoten (14), der mit einem Anschluß eines Kanals des ersten Feldeffekttransistors (P4) mit isoliertem Gate verbunden ist und der ein drittes Potential aufweist, das von der externen Versorgungsspannung (XVcc) abhängt;
einem Triggerknoten (15), der mit dem anderen Anschluß des Kanals des ersten Feldeffekttransistors (P4) verbunden ist,
einem Vorspannschaltkreis (30) mit einem Eingangsanschluß, der mit dem Triggerknoten (15) verbunden ist; und
einem zweiten Feldeffekttransistor (40) mit isoliertem Gate, der mit dem Ausgang des Vorspannschaltkreises (30) über einen Gateanschluß verbunden ist und einen Kanal aufweist, der zwischen der externen Versorgungsspannung (XVcc) und der internen Versorgungsspannung (ICcc′) liegt,
gekennzeichnet durch:
einen ersten Spannungsknoten (11), der ein erstes Potential aufweist, das von der internen Versorgungsspannung (IVcc′) abhängt;
einen zweiten Spannungsknoten (13), der ein zweites Potential aufweist, das von der externen Versorgungsspannung (XVcc) abhängt;
einen Differenzverstärker, der an seinen Eingängen die Potentiale des ersten und zweiten Spannungsknotens (11, 13) empfängt und einen Ausgangsknoten (12) aufweist, der mit dem Gateanschluß des ersten Feldeffekttransistors (P4) verbunden ist und bei einer Erhöhung der externen Versorgungsspannung (XVcc) sein Potential entsprechend vermindert.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich­ net, daß der erste Spannungsknoten (11) mit dem Ausgang einer ersten Spannungsteilereinrichtung (R1, R2) verbunden ist, die zwischen der internen Versorgungsspannung (IVCcc′) und Masse geschaltet ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß der zweite Spannungsknoten (13) mit einem Ausgang einer zweiten Spannungsteilereinrichtung (R3, R4) verbunden ist, die zwischen der externen Versorgungsspannung (XVcc) und Masse geschaltet ist.
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