FR2680596A1 - Appareil pour tester automatiquement un mode surcharge d'un dispositif de memoire a semiconducteurs. - Google Patents
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Abstract
Dans un dispositif de mémoire à semiconducteurs à degré d'intégration élevé, il est proposé un appareil pour établir un mode de test de surcharge sans l'application d'une tension de surcharge à partir de l'extérieur. Un instant de déclenchement Ts dans le mode surcharge peut être fixé en élevant largement une tension d'alimentation interne (IVc c ) lorsque la tension d'alimentation externe (XVc c ) est élevée jusqu'à une tension au dessus de la tension de surcharge.
Description
i
APPAREIL POUR TESTER AUTOMATIQUEMENT UN MODE SURCHARGE
D'UN DISPOSITIF DE MEMOIRE A SEMICONDUCTEURS
La présente invention se rapporte à un test d'un mode surcharge dans un dispositif de mémoire à semiconducteurs, et plus particulièrement à un appareil pour tester le mode surcharge dans un dispositif de mémoire à semiconducteurs
utilisant un circuit interne de chute de tension.
Dans un dispositif de mémoire à semiconducteurs à degré d'intégration élevé, on utilise un circuit interne de chute de tension, pour faire chuter une tension délivrée à partir de l'extérieur jusqu'à une tension interne d'un niveau prédéterminé pour qu'elle soit utilisée à l'intérieur du dispositif de mémoire à semiconducteurs En fonction du niveau de la tension externe, ce circuit interne de chute de tension place un circuit intégré de mémoire à semiconducteurs dans un mode de fonctionnement normal ou dans un mode surcharge pour tester la fiabilité du circuit intégré de mémoire Si le circuit intégré de mémoire est dans le mode surcharge, une tension d'alimentation devient environ 6 V à 7 V, tandis que dans le mode normal, une tension d'alimentation de 5 V est utilisé Dans le cas du mode surcharge, un temps d'accès devient plus court par comparaison avec le cas du mode de fonctionnement normal Comme dispositif pour tester de manière simple le mode surcharge, on utilise un circuit de chute de tension construit avec des dispositifs de chute de tension, comme des résistances, des diodes, ou des transistors MOS (à semiconducteurs à grille isolée par oxyde métallique), connectés entre une fiche d'entrée et une borne de tension de la masse C'est- à-dire que le mode surcharge est détecté par l'utilisation d'un état de tension d'un noeud connectant la fiche d'entrée au circuit de chute de tension Si la tension du noeud a un potentiel suffisant pour rendre conducteur le circuit de chute de tension, le potentiel du noeud devient un état logique "bas" (dans ce cas, le mode surcharge), autrement le potentiel du noeud devient un état logique "haut" (dans ce cas, le mode normal), détectant ainsi le type de mode du circuit intégré à semiconducteurs Cependant, il se présente l'inconvénient que la vitesse de détection de la tension de surcharge se trouve ralentie. La figure 1 représente un circuit de test classique du mode surcharge Le mode surcharge est imposé en délivrant
directement la tension de surcharge à une fiche d'entrée 1.
Dans le mode normal, puisque le potentiel d'un noeud 2 est abaissé par la tension de seuil d'un transistor NMOS (à semiconducteurs à grille isolée par oxyde métallique de type N) connecté en diode Q 2 à partir d'une tension d'alimentation externe X Vcc, un transistor PMOS (à semiconducteurs à grille isolée par oxyde métallique de type P) Q 3 dont la grille est connectée de manière à
recevoir la tension d'alimentation externe X Vcc est bloqué.
Tandis que des transistors NMOS Q 4 et Q 5 dont les grilles sont connectées de manière à recevoir la tension d'alimentation externe X Vcc sont rendus conducteurs Par conséquent, puisque le potentiel d'un noeud de détection 3 est dans un état logique "bas" et qu'une sortie d'un circuit de polarisation 4 est dans un état logique "haut", un transistor PMOS Q 6 est bloqué Cependant, si la tension de surcharge est délivrée à la fiche d'entrée 1, le potentiel du noeud 2 devient le potentiel obtenu en soustrayant la tension de seuil du transistor NMOS Ql de la tension de surcharge délivrée Puisque le potentiel du noeud 2 provoqué par la tension de surcharge est plus élevé que la tension d'alimentation externe X Vcc délivrée à la grille du transistor PMOS Q 3, le transistor PMOS Q 3 est rendu conducteur Par conséquent, la tension de sortie du circuit de polarisation 4 est un état logique "bas", et la tension d'alimentation interne I Vcc devient un état logique "haut" C'est-à-dire que le circuit interne en vient à détecter le mode de test de surcharge Dans ce cas, il doit être noté que l'aptitude à conduire le courant du transistor PMOS Q 3 est relativement plus grande que celle des transistors NMOS Q 4 et Q 5 Ensuite, ici la tension d'alimentation interne IVCC s'élève en fonction de la
tension d'alimentation externe X Vcc, réellement X Vcc -
2 VTH,, comme cela est montré à la figure 4 Ici, VTHI est la tension de seuil de transistors Q 6 et Q 7 d'un limiteur de tension 5 Cependant, c'est un inconvénient pour un utilisateur que la tension de surcharge doive être délivrée à partir de l'extérieur pour réaliser le mode test de surcharge Cependant, après que la tension de surcharge a été délivrée, puisque la tension d'alimentation interne I Vcc s'élève en fonction de la tension d'alimentation externe X Vcc, comme cela est montré à la figure 4, il est difficile de rechercher de manière précise l'instant auquel la tension d'alimentation interne I Vcc atteint le niveau du
mode test de surcharge.
C'est un objectif de la présente invention que de créer un appareil pour établir un mode test de surcharge sans appliquer une tension de surcharge à partir de
l'extérieur d'un dispositif de mémoire.
La présente invention propose à cet effet un circuit pour tester un mode surcharge d'un dispositif de mémoire à semiconducteurs utilisant une tension d'alimentation externe et une tension d'alimentation interne, comprenant un premier noeud de tension ayant un premier potentiel dépendant de la tension d'alimentation interne, un second noeud de tension ayant un second potentiel dépendant de la tension d'alimentation externe, un amplificateur différentiel connecté de manière à recevoir le premier et le second potentiels du premier et du second noeuds de tension et ayant un noeud de sortie, un transistor à effet de champ à grille isolée dont la grille est connectée au noeud de sortie de l'amplificateur différentiel, un noeud de mise en charge connecté à l'une des bornes du canal du transistor à effet de champ à grille isolée et ayant un troisième potentiel dépendant de la tension d'alimentation externe, et un noeud de déclenchement connecté à l'autre borne du canal du transistor à effet de champ à grille isolée. Les caractéristiques et avantages de l'invention
ressortiront d'ailleurs de la description qui va suivre à
titre d'exemple en référence aux dessins annexés, sur lesquels: la figure 1 est un schéma de circuit représentant un test classique pour un mode surcharge; la figure 2 est un schéma blocs selon la présente invention; la figure 3 est un schéma de circuit représentant un mode de réalisation préféré de la figure 2; et la figure 4 est un graphique comparant les formes d'ondes de tension interne de la figure 1 avec celles de la
figure 3.
En se référant à la figure 2, un appareil pour tester le mode surcharge est constitué d'un comparateur 10 pour comparer la tension d'alimentation interne I Vcc avec la tension d'alimentation externe XVCC, pour ainsi amplifier une différence de tension entre la tension d'alimentation interne IVçc et la tension d'alimentation externe X Vcc, un circuit déclencheur à niveau 20 étant mis en oeuvre en fonction d'une sortie du comparateur 10, un circuit de polarisation pour établir un potentiel d'une tension de sortie du circuit déclencheur à niveau 20 à un niveau donné, et un transistor PMOS 40 qui est piloté en fonction
d'un potentiel de circuit du circuit de polarisation 30.
La figure 3 montre un schéma de circuit représentant un mode de réalisation préféré de la figure 2 Si la tension d'alimentation interne I Vcc est divisée par des résistances RI et R 2, le potentiel d'un premier noeud de tension il situé entre les résistances RI et R 2 sera de 1/2 Vc C Ici, les valeurs de résistance des résistances Ri et R 2 sont identiques l'une à l'autre En outre, la tension d'alimentation externe X Vcc est divisée par des résistances R 3 et R 4, et un potentiel de 1/2 X Vcc est produit sur un second noeud de tension 13 situé entre les résistances R 3 et R 4 Dans ce cas, les résistances R 3 et R 4 sont égales du point de vue de leur valeur de résistance Le premier et le second noeuds de tension 11 et 13 deviennent deux noeuds d'entrée d'un amplificateur différentiel d'entrée à canal N construit avec des transistors PMOS Pl et P 2 et avec des transistors NMOS Ni, N 2 et N 3 Les sources des transistors PMOS Pl et P 2 sont connectées en commun à la tension d'alimentation externe X Vcc La grille du transistor NMOS N 3 est connectée de manière à recevoir une tension de référence VREF activant l'amplificateur différentiel Une borne du canal du transistor NMOS N 3 est connectée à la tension de la masse VSS Une tension de sortie de l'amplificateur différentiel est délivrée au circuit déclencheur à niveau 20 Le circuit déclencheur à niveau 20 est constitué d'un transistor PMOS P 4 et de transistors NMOS N 4 et N 5 la grille de chacun étant connectée à un noeud de sortie 12 de l'amplificateur différentiel, et un transistor PMOS P 3 dont le canal est connecté entre la tension d'alimentation externe X Vcc et la source du transistor PMOS P 4, et dont la grille est connectée à la tension de la masse VSS Le transistor PMOS P 4 et les transistors NMOS N 4 et N 5 sont connectés en série à la tension de la masse VSS La tension de drain du transistor PMOS P 4 et du transistor NMOS N 4 devient un noeud de déclenchement 15 Le noeud de déclenchement 15 est connecté à une borne d'entrée du circuit de polarisation 30 Dans la structure ci- dessus, les résistances Ri à R 4 peuvent être
remplacées par des diodes ou des transistors MOS.
En se référant aux figures 3 et 4, si la tension d'alimentation externe X Vcc s'élève, le potentiel du second noeud de tension 13 devient plus élevé que celui du premier noeud de tension 11 La valeur du courant s'écoulant vers la borne de tension de la masse Vss par l'intermédiaire des transistors NMOS N 2 et N 3 est augmentée Par conséquent le potentiel du noeud de sortie 12 est abaissé Dans le même temps, la source du transistor PMOS P 4 du circuit déclencheur à niveau 20, c'est-à-dire, un noeud de mise en charge 14 est chargé avec le potentiel de la tension d'alimentation externe XVCC, par le transistor PMOS P 3 normalement rendu conducteur Si la tension d'alimentation externe X Vcc devient la tension de surcharge (approximativement 6 à 7 V), le potentiel d'à la fois le noeud de sortie 12 et le noeud de mise en charge 14 fournit un état dans lequel le transistor PMOS P 4 peut être rendu conducteur C'est-à-dire que, si la tension de seuil du transistor PMOS P 4 est -1 V, la tension du noeud de sortie 12 devient une tension de grille VG pour le transistor PMOS P 4 et la tension du noeud de mise en charge 14 devient une tension de source Vs pour le transistor PMOS P 4 Si la tension de source Vs est approximativement les 7 V de la tension d'alimentation externe X Vcc et si la tension de grille VG est plus petite que 6 V, une tension entre la grille et la source VGS est plus petite que -1 V, en rendant ainsi conducteur le transistor PMOS P 4 Ainsi, le noeud de déclenchement 15 du circuit déclencheur à niveau devient un état logique "haut" A ce moment, la tension d'alimentation interne I Vcc' est largement augmentée à l'instant Ts o la tension de surcharge apparaît comme cela est montré à la figure 4 Ensuite, la tension d'alimentation interne IVçc' augmente en fonction de la tension d'alimentation externe X Vc C Dans ce cas, il doit être noté que l'aptitude à conduire le courant du transistor PMOS P 4 est relativement plus grande que celle des transistors NMOS N 4 et N 5 Par conséquent, le noeud de déclenchement 15 peut être déclenché de manière précise dans le mode surcharge par une augmentation brusque de la tension d'alimentation interne I Vcc' à l'instant Ts Ceci parce que le noeud de sortie 12 de l'amplificateur différentiel est abaissé au tant que le potentiel de la tension d'alimentation externe XVCC est augmenté Il doit être apprécié que puisqu'une tension augmentée, autant que la tension d'alimentation externe augmentée XVCC, est délivrée à la source du transistor PMOS P 4 en effectuant une opération de déclenchement pratique, lorsque la tension d'alimentation externe X Vcc est élevée jusqu'à la tension de surcharge, le fonctionnement de mise en charge momentané
du transistor PMOS P 4 est puissamment commandé.
Comme cela a été décrit ci-dessus, selon la présente invention, le mode surcharge peut être automatiquement imposé sans l'application d'une tension de surcharge à partir de l'extérieur En outre, lorsque la tension d'alimentation externe atteint la tension de surcharge, l'instant de déclenchement dans le mode surcharge peut être
obtenu de manière précise.
Bien que l'invention ait été particulièrement montrée et décrite en se référant à des modes de réalisation préférés de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention.
Claims (4)
1 Circuit pour tester un mode surcharge d'un dispositif de mémoire à semiconducteurs utilisant une tension d'alimentation externe (X Vcc) et une tension d'alimentation interne (I Vcc), caractérisé en ce qu'il comprend: un premier noeud de tension ( 11) ayant un premier potentiel dépendant de ladite tension d'alimentation interne (I Vcci); un second noeud de tension ( 13) ayant un second potentiel dépendant de ladite tension d'alimentation externe (XVCC); un amplificateur différentiel connecté de manière à recevoir ledit premier et ledit second potentiels dudit premier et dudit second noeuds de tension ( 11, 13) et ayant un noeud de sortie ( 12); un premier transistor à effet de champ à grille isolée (P 4) dont la grille est connectée audit noeud de sortie ( 12) dudit amplificateur différentiel; un noeud de mise en charge ( 14) connecté à l'une des bornes du canal dudit premier transistor à effet de champ à grille isolée (P 4) et ayant un troisième potentiel dépendant de ladite tension d'alimentation externe (X Vcc); et un noeud de déclenchement ( 15) connecté à l'autre borne dudit canal dudit premier transistor à effet de champ
à grille isolée (P 4).
2 Circuit selon la revendication 1, caractérisé en ce que ledit premier potentiel est connecté à une sortie d'un premier moyen diviseur de tension (Rl, R 2) connecté entre ladite tension d'alimentation interne (I Vcc,) et la tension de la masse (Vss)> 3 Circuit selon la revendication 1, caractérisé en ce ledit second potentiel est connecté à une sortie d'un second moyen diviseur de tension (R 3, R 4) connecté entre ladite tension d'alimentation externe (X Vcc) et la tension
de la masse (Vss).
4 Circuit selon la revendication 1, caractérisé en ce qu'il comprend de plus: un circuit de polarisation ( 30) comportant une borne d'entrée connectée audit noeud de déclenchement ( 15); et un second transistor à effet de champ à grille isolée ( 40) connecté de manière à recevoir une sortie dudit circuit de polarisation ( 30) par l'intermédiaire de la grille de celui-ci, ledit second transistor à effet de champ à grille isolée ( 40) ayant un canal connecté entre ladite tension d'alimentation externe (XVCC) et la tension
d'alimentation interne (IVCC>).
Circuit pour tester un mode surcharge d'un dispositif de mémoire à semiconducteurs utilisant une tension d'alimentation interne (I Vcc,) et une tension d'alimentation externe (X Vcc), caractérisé en ce qu'il comprend: un amplificateur différentiel connecté de manière à recevoir ladite tension d'alimentation externe (X Vcc) et ladite tension d'alimentation interne (I Vccî); un circuit déclencheur à niveau ( 20) connecté de manière à recevoir une sortie dudit amplificateur différentiel; un circuit de polarisation connecté de manière à recevoir une sortie dudit circuit déclencheur à niveau ( 20); et un transistor à effet de champ à grille isolée de pilotage recevant une sortie dudit circuit de polarisation par l'intermédiaire de sa grille, ledit transistor à effet de champ à grille isolée de pilotage ayant son canal connecté entre ladite tension d'alimentation externe (X Vcc)
et ladite tension d'alimentation interne (IVCC).
6 Circuit selon la revendication 5, caractérisé en ce que ledit circuit déclencheur à niveau ( 20) est constitué de: un transistor à effet de champ à grille isolée dont la grille est connectée à une borne de sortie dudit amplificateur différentiel, et comportant un canal, l'une des bornes dudit canal étant connectée à ladite tension d'alimentation externe (X Vc C); et un noeud de déclenchement ( 15) connecté à l'autre borne dudit canal dudit transistor à effet de champ à grille isolée et connecté à une borne d'entrée dudit
circuit de polarisation.
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