FR2747246A1 - Circuit de protection contre de l'electricite statique dans un circuit isole d'une polarisation du substrat - Google Patents
Circuit de protection contre de l'electricite statique dans un circuit isole d'une polarisation du substrat Download PDFInfo
- Publication number
- FR2747246A1 FR2747246A1 FR9704006A FR9704006A FR2747246A1 FR 2747246 A1 FR2747246 A1 FR 2747246A1 FR 9704006 A FR9704006 A FR 9704006A FR 9704006 A FR9704006 A FR 9704006A FR 2747246 A1 FR2747246 A1 FR 2747246A1
- Authority
- FR
- France
- Prior art keywords
- coupled
- supply voltage
- transistor
- static electricity
- vdd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005611 electricity Effects 0.000 title abstract description 51
- 230000003068 static effect Effects 0.000 title abstract description 50
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 25
- 230000010287 polarization Effects 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
La présente invention concerne un circuit de protection contre de l'électricité statique dans un circuit isolé de la polarisation du substrat. Le circuit est caractérisé en ce qu'il comprend des moyens de protection (T7-T9; T12-T14) contre l'électricité statique, qui sont prévus à chaque borne d'alimentation du circuit isolé et couplés respectivement à des circuits tampons d'entrée/sortie (10) et des circuits de commande de sortie (20) pour les protéger de l'électricité statique appliquée au circuit isolé à travers des plages de connexion (1, 2). L'invention trouve application pour des circuits analogiques CMOS.
Description
L'invention concerne un circuit de protection contre de l'électricité statique dans un circuit isolé de la polarisation du substrat, de la sorte une caractéristique excellente contre l'électricité statique peut être obtenue par rapport à toutes les impulsions de l'électricité statique qui peuvent être appliquées par toute source comprenant des bornes d'alimentation de celle-ci en construisant le circuit de protection pour chaque borne d'alimentation de celle-ci de sorte qu'un circuit interne peut être protégé de l'électricité statique y circulant à travers des plages de connexion de celui-ci.
Dans des circuits analogiques métal-oxyde-semiconducteur complémentaires, une polarisation du substrat et une polarisation de source d'un transistor sont isolées l'une de l'autre en considération de ses caractéristiques de bruit lorsqu'un circuit tampon d'entrée (ou charge) et un circuit de commande de sortie sont construits comme représenté en figure 1. Si l'électricité statique est appliquée à travers les plages de connexion 1 et 2, les circuits analogiques
CMOS fonctionnement comme suit.
CMOS fonctionnement comme suit.
Tout d'abord, dans l'éventualité où une borne d'alimentation de référence Vdd est à la masse et une impulsion positive est appliquée aux plages de connexion 1 et 2, la région entre un drain du type p+ du transistor T1 et un puits du type n est polarisée en direction directe et ainsi les caractéristiques contre l'électricité statique apparaissent excellentes à condition que le transistor PMOS T1 ait assez d'espace de décharge.
Par ailleurs, dans l'éventualité où une impulsion négative est appliquée, l'électricité statique sera déchargée à travers soit un transistor de jonction bipolaire du type pnp (BJT) formé entre les régions de source et de drain et une région de puits du type n- du transistor PMOS T1, soit un élément de protection formé entre une borne d'alimentation Vdd et un transistor NMOS
T2 couplé à la borne de masse Vss. Dans les deux éventualités ci-dessus, le trajet de décharge est déterminé dépendant du niveau de la tension de fonctionnement de chaque élément.
T2 couplé à la borne de masse Vss. Dans les deux éventualités ci-dessus, le trajet de décharge est déterminé dépendant du niveau de la tension de fonctionnement de chaque élément.
En second lieu, dans l'éventualité où une borne d'alimentation de masse Vss est à la masse comme une polarisation de source du transistor NMOS T2 et une impulsion négative est appliquée, les caractéristiques contre l'électricité statique apparaissent en proportion à la dimension du transistor T2 puisque la polarisation du substrat est couplée à la borne d'alimentation du substrat Vbb et le transistor PMOS T1 ne fonctionne pas comme une diode couplée entre un drain du type n+ et un substrat du type p-, amenant le transistor T2 à activer un BJT latéral du type npn.
Par ailleurs, dans l'éventualité où une impulsion positive est appliquée, les caractéristiques contre l'électricité statique apparaissent excellentes puisque le BJT du type npn fonctionne de la même manière que dans un état de sa tension de claquage BVceo, c'est-àdire, dans une condition d'état où la base de celui-ci est en circuit ouvert.
En troisième lieu, dans l'éventualité où la borne d'alimentation du substrat Vbb comme la polarisation du substrat est à la masse et de l'électricité statique est appliquée aux plages de liaison 1 et 2, les caractéristiques contre l'électricité statique apparaissent excellentes puisqu'une diode du type n+/pformée entre un drain du type n+ et une région de substrat du type p fonctionne dans un état polarisé en direct.
Par ailleurs, dans l'éventualité où une impulsion positive est appliquée, un BJT parasite n'est pas formé car la source du transistor, qui est une région d'émetteur du BJT parasite, est en circuit ouvert.
Ainsi, les caractéristiques de l'électricité statique se détériorent puisque l'électricité statique est déchargée par les caractéristiques de la diode n+/p- (voir figure 3) sans utilisation du phénomène de retour brusque qui est le mécanisme fonctionnel principal pour décharger l'électricité statique (voir figure 2).
Les figures 4A et 4B illustrent des circuits de protection conventionnels de l'électricité statique qui sont généralement utilisés dans le domaine. Les circuits de protection conventionnels contre l'électricité statique sont prévus à la fois dans le circuit de commande de sortie et le circuit tampon d'entrée, respectivement. Aux figures 4A et 4B, un transistor PMOS T1 agit comme le circuit tampon d'entrée tandis qu'un transistor NMOS T2 agit comme le circuit de commande de sortie. Les transistors NMOS T3, T4 et T5, T6 qui sont reliés respectivement au circuit tampon d'entrée et au circuit de commande de sortie, représentent des éléments de protection pour protéger le circuit interne contre de l'électricité statique appliquée par une source de circuit. Les figures 4A et 4B représentent les transistors NMOS T3 et T5, comme l'élément de protection de l'électricité statique, dont les sources sont reliées à la borne d'alimentation de référence Vdd, respectivement, et dont les drains sont reliés respectivement aux plages de connexion 1 et 2. La polarisation du substrat est couplée à la borne d'alimentation du substrat Vbb. De plus, les figures 4A et 4B représentent les transistors NMOS T4 et T6 dont les grilles sont à la masse à la borne de masse Vss et la polarisation du substrat est reliée à la borne d'alimentation du substrat Vbb de la même manière que le circuit tampon.
Le fonctionnement du circuit de protection conventionnel sera expliqué.
Dans l'éventualité où la borne de masse Vss comme la polarisation de source et la borne d'alimentation du substrat Vbb comme la polarisation du substrat sont à la masse, l'électricité statique sera déchargée de la même manière que décrite ci-dessus.
Cependant, dans l'éventualité où la borne d'alimentation de référence Vdd est à la masse, le résultat sera différent. C'est-à-dire, si l'impulsion négative est appliquée, les transistors NMOS T3 et T5 en tant qu'éléments de protection peuvent décharger l'électricité statique par le fonctionnement du BJT parasite. Si l'impulsion positive est appliquée, les fonctionnements des transistors NMOS T3 et T5 sont dans le même état que lorsque leur tension de claquage BVceo est produite. Cependant, le transistor PMOS T1 constituant le circuit tampon forme une diode du type p+/n entre le drain et le puits du type n de celle-ci et ainsi décharge le courant de débordement provoqué par l'électricité statique à une tension inférieure dans le transistor NMOS T2.
Ainsi, des caractéristiques excellentes contre l'électricité statique sont obtenues à la condition que la dimension du transistor PMOS en tant que circuit tampon soit assez grande pour décharger le courant de débordement s'appliquant à celui-ci. Au contraire, si la dimension du transistor PMOS est petite, plusieurs problèmes peuvent se produire.
De ce fait, l'utilisation des circuits de protection de l'électricité statique comme représenté aux figures 4A et 4B est limitée à la condition que la dimension du transistor PMOS soit assez grande pour satisfaire le standard d'électricité statique (spécification ESD).
C'est un objectif de la présente invention de réaliser un circuit de protection contre de l'électricité statique dans un circuit isolé de la polarisation du substrat qui a une bonne caractéristique pour l'électricité statique par rapport à une borne d'alimentation de référence et une polarisation de source ainsi qu'une polarisation du substrat, et qui ainsi peut protéger un circuit interne contre l'électricité statique appliquée à travers des plages de connexion.
Afin de réaliser l'objectif ci-dessus, selon la présente invention, un circuit de protection électrostatique d'un circuit tampon d'entrée/sortie d'un dispositif à semi-conducteur, est caractérisé en ce que le circuit tampon d'entrée/sortie comprend un premier transistor qui a une source couplée à une première tension d'alimentation, un drain couplé à un premier noeud commun et une porte couplée à un second noeud commun et un second transistor qui a une source couplée à une seconde tension d'alimentation, un drain couplé audit premier noeud commun, une porte couplée audit second noeud commun et une région de canal couplée à une tension de masse qui est isolée de ladite seconde tension d'alimentation, n'importe lequel desdits premier et second noeuds communs étant couplé à une plage d'entrée/sortie comprenant un troisième transistor qui a un drain couplé à ladite première tension d'alimentation, une source couplée à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite seconde tension d'alimentation et une région de canal couplée à ladite tension de masse ; un quatrième transistor qui a une source couplée à ladite seconde tension d'alimentation, un drain couplé à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite seconde tension d'alimentation et une région de canal couplée à ladite tension de masse et un cinquième transistor qui a une source couplée à ladite tension de masse, un drain couplé à n'importe lequel desdits premier et second noeuds communs, la porte couplée à ladite tension de masse et une région de canal couplée à ladite tension de masse.
De préférence, chacun des troisième, quatrième et cinquième transistors précités est un transistor NMOS.
Selon un autre mode de réalisation, l'invention propose un circuit de protection électrostatique d'un circuit tampon d'entrée/sortie d'un dispositif à semiconducteur, lequel circuit tampon d'entrée/sortie est caractérisé par un premier transistor qui a une source couplée à une première tension d'alimentation, un drain couplé à un premier noeud commun et une porte couplée à un second noeud commun et un second transistor qui a une source couplée à une seconde tension d'alimentation, un drain couplé audit premier noeud commun, une porte couplée audit second noeud commun et une région de canal couplée à une tension de masse qui est isolée de ladite seconde tension d'alimentation, n'importe lequel desdits premier et second noeuds communs étant couplé à une plage d'entrée/sortie comprenant un troisième transistor qui a une source couplée à ladite première tension d'alimentation, un drain couplé à n importe lequel desdits seconds noeuds communs, une porte couplée à ladite première tension d'alimentation et une région de canal couplée à ladite tension d'alimentation ; un quatrième transistor qui a un drain couplé à ladite seconde tension d'alimentation, une source couplée à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite première tension d'alimentation et une région de canal couplée à ladite première tension et un cinquième transistor qui a une source couplée à ladite première tension d'alimentation, un drain couplé à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite première tension d'alimentation et une région de canal couplée à ladite première tension d'alimentation.
De préférence, chacun des troisième, quatrième et cinquième transistors précités est un transistor PMOS.
L'invention sera mieux comprise et d'autres buts, caractéristiques, détails et avantages de celle-ci apparaîtront plus clairement au cours de la description explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels
- les figures 1A et 1B sont des schémas de circuits illustrant un circuit CMOS conventionnel isolé de la polarisation du substrat, où la figure 1A représente un circuit tampon d'entrée et la figure 1B un circuit de commande de sortie
- la figure 2 est une caractéristique couranttension lorsqu'une tension inverse est appliquée à un transistor CMOS
- la figure 3 est une caractéristique couranttension lorsqu'une tension inverse est appliquée à une diode de jonction pn
- les figures 4A et 4B sont des schémas de circuits illustrant un circuit CMOS conventionnel isolé de la polarisation du substrat lorsqu'un circuit de protection contre de l'électricité statique est inclu, où la figure 4A représente un circuit tampon d'entrée et la figure 4B représente un circuit de commande de sortie
- les figures 5A et 5B sont des schémas de circuits illustrant un circuit de protection contre de l'électricité statique comprenant des transistors NMOS selon un mode de réalisation de la présente invention, où la figure 5A représente un circuit tampon d'entrée et la figure 5B représente un circuit de commande de sortie et
- les figures 6A et 6B sont des schémas de circuits illustrant un circuit de protection contre de l'électricité statique comprenant des transistors PMOS selon l'autre mode de réalisation de la présente invention, où la figure 6A représente un circuit tampon d'entrée et la figure 6B représente un circuit de commande de sortie.
- les figures 1A et 1B sont des schémas de circuits illustrant un circuit CMOS conventionnel isolé de la polarisation du substrat, où la figure 1A représente un circuit tampon d'entrée et la figure 1B un circuit de commande de sortie
- la figure 2 est une caractéristique couranttension lorsqu'une tension inverse est appliquée à un transistor CMOS
- la figure 3 est une caractéristique couranttension lorsqu'une tension inverse est appliquée à une diode de jonction pn
- les figures 4A et 4B sont des schémas de circuits illustrant un circuit CMOS conventionnel isolé de la polarisation du substrat lorsqu'un circuit de protection contre de l'électricité statique est inclu, où la figure 4A représente un circuit tampon d'entrée et la figure 4B représente un circuit de commande de sortie
- les figures 5A et 5B sont des schémas de circuits illustrant un circuit de protection contre de l'électricité statique comprenant des transistors NMOS selon un mode de réalisation de la présente invention, où la figure 5A représente un circuit tampon d'entrée et la figure 5B représente un circuit de commande de sortie et
- les figures 6A et 6B sont des schémas de circuits illustrant un circuit de protection contre de l'électricité statique comprenant des transistors PMOS selon l'autre mode de réalisation de la présente invention, où la figure 6A représente un circuit tampon d'entrée et la figure 6B représente un circuit de commande de sortie.
Maintenant, la construction et le fonctionnement de la présente invention configurée comme ci-dessus sont expliqués en détail en liaison aux dessins annexés.
Les figures 5A et 5b illustrent un mode de réalisation de la présente invention prévoyant un élément de protection de l'électricité statique consistant en trois transistors NMOS. En se référant aux dessins, un circuit de protection 11 de l'électricité statique de la présente invention comprend des transistors NMOS T7 et T12 en tant qu'éléments de protection pour protéger un circuit interne si une borne d'alimentation de référence Vdd est à la masse et de l'électricité statique est appliquée, des transistors
NMOS T8 et T13 en tant qu'éléments de protection lorsqu'une borne de masse Vss est à la masse et des transistors NMOS T9 et T14 pour fonctionner comme éléments de protection lorsqu'une borne d'alimentation du substrat Vbb du transistor NMOS est à la masse. A cet instant, des transistors PMOS T10 et T15 agissent comme circuits tampon d'entrée/sortie tandis que des transistors NMOS T11 et T16 agissent comme circuits de commande d'entrée/sortie. Comme représenté en figure 5A, le circuit de protection 11 consistant des trois transistors NMOS T7 à T9, étant reliés entre la plage de connexion 1 et le circuit tampon d'entrée 10, est relié à la borne d'alimentation de référence Vdd, la borne de masse Vss et la borne d'alimentation du substrat Vbb, respectivement, pour protéger le circuit tampon d'entrée de l'électricité statique appliquée à travers la plage de connexion 1. Par ailleurs, comme représenté en figure 5B, un circuit de protection 21 consistant en trois transistors NMOS T12 à T14, étant reliés entre la plage de connexion 2 et le circuit de commande de sortie, est relié à la borne d'alimentation de référence Vdd, la borne de masse Vas et la borne d'alimentation du substrat Vbb, respectivement, pour protéger le circuit de commande de sortie de l'électricité statique appliquée à travers la plage de connexion 2.
NMOS T8 et T13 en tant qu'éléments de protection lorsqu'une borne de masse Vss est à la masse et des transistors NMOS T9 et T14 pour fonctionner comme éléments de protection lorsqu'une borne d'alimentation du substrat Vbb du transistor NMOS est à la masse. A cet instant, des transistors PMOS T10 et T15 agissent comme circuits tampon d'entrée/sortie tandis que des transistors NMOS T11 et T16 agissent comme circuits de commande d'entrée/sortie. Comme représenté en figure 5A, le circuit de protection 11 consistant des trois transistors NMOS T7 à T9, étant reliés entre la plage de connexion 1 et le circuit tampon d'entrée 10, est relié à la borne d'alimentation de référence Vdd, la borne de masse Vss et la borne d'alimentation du substrat Vbb, respectivement, pour protéger le circuit tampon d'entrée de l'électricité statique appliquée à travers la plage de connexion 1. Par ailleurs, comme représenté en figure 5B, un circuit de protection 21 consistant en trois transistors NMOS T12 à T14, étant reliés entre la plage de connexion 2 et le circuit de commande de sortie, est relié à la borne d'alimentation de référence Vdd, la borne de masse Vas et la borne d'alimentation du substrat Vbb, respectivement, pour protéger le circuit de commande de sortie de l'électricité statique appliquée à travers la plage de connexion 2.
Les figures 6A et 6b illustrent un autre mode de réalisation de la présente invention réalisant un circuit de protection contre de l'électricité statique consistant en trois transistors pMOS. En se référant aux figures 6A et 6B, un circuit de protection 12 consistant en trois transistors PMOS T17 à T19, étant reliés entre une plage de connexion et un circuit tampon d'entrée 10, est relié à chaque borne d'alimentation VD, Vas et Vdd, respectivement. Un circuit de protection 22 de l'électricité statique consistant en trois transistors
PMOS T20 à T22, étant reliés entre une plage de connexion 2 et un circuit de commande de sortie 20, est relié à chaque borne d'alimentation VD, Vas, Vbb, respectivement.
PMOS T20 à T22, étant reliés entre une plage de connexion 2 et un circuit de commande de sortie 20, est relié à chaque borne d'alimentation VD, Vas, Vbb, respectivement.
On souhaite que la polarisation du substrat des trois transistors PMOS ou des trois transistors NMOS soit isolée et reliée à une borne d'alimentation du substrat indépendante Vbb dans les circuits de protection représentés aux figures 5A, 5B, 6A et 6B.
De plus, bien que cela ne soit pas représenté aux figures, on souhaite également qu'une résistance soit reliée en série entre la plage de connexion 1 et un circuit tampon d'entrée 10 auxquels les circuits de protection 11, 12, 21 et 22 sont reliés, ou entre une plage de connexion 2 et un circuit de commande de sortie 20.
Le fonctionnement du circuit de protection comme décrit ci-dessus est expliqué en détail.
Le circuit de protection contre l'électricité statique a le même mécanisme opérationnel pour les bornes d'entrée et de sortie, ainsi le fonctionnement de la borne d'entrée sera complètement expliqué.
Tout d'abord, dans l'éventualité où la borne d'alimentation de référence VD est à la masse et une impulsion négative est appliquée à la plage de connexion 1, les transistors NMOS T7 et T12 déchargent l'électricité statique de la même manière que le mécanisme opérationnel pour la tension de claquage BVeco du BJT parasite. Ainsi, les caractéristiques contre l'électricité statique seront obtenues selon la dimension du transistor. Par ailleurs, si une impulsion positive est appliquée, la décharge de l'électricité statique est accomplie doucement parce que les transistors NMOS T7 et T12 fonctionnent dans le même état que leurs tensions de claquage BVceo.
En second lieu, dans l'éventualité où la borne de masse Vas est à la masse et une impulsion négative est appliquée à la plage de connexion 1, les caractéristiques de résistance contre l'électricité apparaissent excellentes puisque les transistors NMOS T8 et T13 fonctionnent de la même manière que les transistors NMOS T7 et T12.
En troisième lieu, dans l'éventualité où la borne d'alimentation du substrat Vbb de la masse et une impulsion négative est appliquée à la plage de connexion 1, des caractéristiques excellentes contre l'électricité statique seront obtenues si il y a un espace de décharge suffisant parce qu'une diode n+/p- formée entre les drains et le substrat des transistors NMOS T9 et T14 est polarisée dans la direction directe.
Par ailleurs, si une impulsion positive est appliquée, des caractéristiques excellentes contre l'électricité statique seront obtenues à la condition d'appliquer la meilleure règle de conception parce qu'un
BJT npn est formé dans une région contenant les drains, les sources et les transistors NMOS T9 et T14 fonctionnent de la même manière que l'état opérationnel de la tension de claquage BVEco.
BJT npn est formé dans une région contenant les drains, les sources et les transistors NMOS T9 et T14 fonctionnent de la même manière que l'état opérationnel de la tension de claquage BVEco.
Comme décrit ci-dessus, selon la présente invention, un circuit de protection contre l'électricité statique est prévu par lequel des caractéristiques excellentes contre l'électricité statique peuvent être obtenues par rapport à toutes les impulsions d'électricité statique qui peuvent être appliquées par toute source comprenant des bornes d'alimentation de celle-ci de sorte qu'un circuit interne peut être protégé de l'électricité statique y circulant à travers des plages de connexion de celui-ci.
Bien que la présente invention ait été décrite et illustrée ici en référence aux modes de réalisation préférés de celle-ci, ceux de l'art comprendront que divers changements en forme et détail peuvent être effectués dans celle-ci sans se démarquer de l'esprit et de la portée de l'invention.
Claims (4)
1. Circuit de protection électrostatique d'un circuit tampon d'entrée/sortie d'un dispositif à semiconducteur, caractérisé en ce que ledit circuit tampon d'entrée/sortie comprend
un premier transistor (T10 ; T15) qui a une source couplée à une première tension d'alimentation (Vdd), un drain couplé à un premier noeud commun et une porte couplée à un second noeud commun ; et
un second transistor (T11 ; T16) qui a une source couplée à une seconde tension d'alimentation (Vss), un drain couplé audit premier noeud commun, une porte couplée audit second noeud commun et une région de canal couplée à une tension de masse (Vbb) qui est isolée à ladite seconde tension d'alimentation (Vss), n'importe lequel desdits premier et second noeuds communs étant couplé à une plage dentree/sortie (1 ; 2) comprenant
un troisième transistor (T9 ; T12) qui a un drain couplé à ladite première tension d'alimentation (Vdd), une source couplée à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite seconde tension d'alimentation (Vss) et une région de canal couplée à ladite tension de masse (Vbb) ;
un quatrième transistor (T8 ; T13) qui a une source couplée à ladite seconde tension d'alimentation (Vss), un drain couplé à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite seconde tension d'alimentation (Vss) et une région de canal couplée à ladite tension de masse (Vbb) et
un cinquième transistor (T7 ; T14) qui a une source couplée à ladite tension de masse (Vbb), un drain couplé à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite tension de masse et une région de canal couplée à ladite tension de masse (Vbb).
2. Circuit de protection électrostatique selon la revendication 1, caractérisé en ce que chacun des troisième, quatrième et cinquième transistors précités est un transistor NMOS.
3. Circuit de protection électrostatique d'un circuit tampon d'entrée/sortie d'un dispositif à semiconducteur, caractérisé en ce que ledit circuit tampon d'entrée/sortie comprend
un premier transistor (T10 ; T15) qui a une source couplée à une première tension d'alimentation (Vdd), un drain couplé à un premier noeud commun et une porte couplée à un second noeud commun ; et
un second transistor (T11 ; T16) qui a une source couplée à une seconde tension d'alimentation (Vss), un drain couplé audit premier noeud commun, une porte couplée audit second noeud commun et une région de canal couplée à une tension de masse (Vbb) qui est isolée de ladite seconde tension d'alimentation (Vss), n'importe lequel desdits premier et second noeuds communs étant couplé à une plage d'entrée/sortie (1 ; 2) comprenant
un troisième transistor (T19 ; T20) qui a une source couplée à ladite première tension d'alimentation (Vdd), un drain couplé à un n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite première tension d'alimentation (Vdd) et une région de canal couplée à ladite première tension d'alimentation (Vdd)
un quatrième transistor (T18 ; T21) qui a un drain couplé à ladite seconde tension d'alimentation (Vss), une source couplée à n'importe lequel desdits premier et second noeuds communs, une porte couplée à ladite première tension d'alimentation (Vdd) et une région de canal couplée à ladite première tension (Vdd)
un cinquième transistor (T17 ; T22) qui a une source couplée à ladite première tension d'alimentation (Vdd), un drain couplé à n'importe lequel desdits premier et second noeuds communs1 une porte couplée à ladite première tension d'alimentation (Vdd) et une région de canal couplée à ladite première tension d'alimentation (Vdd).
4. Circuit de protection électrostatique selon la revendication 3, caractérisé en ce que chacun des troisième, quatrième et cinquième transistors précités est un transistor PMOS.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960009993A KR970072681A (ko) | 1996-04-03 | 1996-04-03 | 기판 바이어스가 분리된 회로에서의 정전기 보호회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2747246A1 true FR2747246A1 (fr) | 1997-10-10 |
| FR2747246B1 FR2747246B1 (fr) | 2000-12-22 |
Family
ID=19454936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9704006A Expired - Fee Related FR2747246B1 (fr) | 1996-04-03 | 1997-04-02 | Circuit de protection contre de l'electricite statique dans un circuit isole d'une polarisation du substrat |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5883540A (fr) |
| JP (1) | JP3619632B2 (fr) |
| KR (2) | KR970072681A (fr) |
| FR (1) | FR2747246B1 (fr) |
| NL (1) | NL1005704C2 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3370256A1 (fr) * | 2017-03-03 | 2018-09-05 | Stmicroelectronics Sa | Dispositif compact de protection d'un circuit intégré contre les décharges électrostatiques |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11355123A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 動的しきい値ｍｏｓトランジスタを用いたバッファ |
| KR100384785B1 (ko) * | 1999-06-29 | 2003-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 정전기 방지 회로 |
| JP3573674B2 (ja) | 1999-12-27 | 2004-10-06 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路の入出力保護装置とその保護方法 |
| US6291964B1 (en) * | 2000-01-21 | 2001-09-18 | United Microelectronics Corp. | Multiple power source electrostatic discharge protection circuit |
| KR100337923B1 (ko) * | 2000-07-24 | 2002-05-24 | 박종섭 | Ｅｓｄ 보호 장치 |
| EP1313145A1 (fr) * | 2001-11-19 | 2003-05-21 | Agilent Technologies, Inc. (a Delaware corporation) | Dispositif circuit amplificateur et procédé de suppression des perturbations électromagnétiques |
| KR100429425B1 (ko) * | 2001-12-21 | 2004-05-03 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| US7057450B2 (en) * | 2003-07-30 | 2006-06-06 | Winbond Electronics Corp. | Noise filter for an integrated circuit |
| US7969704B2 (en) | 2007-10-01 | 2011-06-28 | Broadcom Corporation | Snubber circuit |
| CN103325784B (zh) * | 2013-06-09 | 2015-11-25 | 电子科技大学 | 基于忆阻器的芯片静电保护电路 |
| CN105246286B (zh) * | 2015-11-17 | 2018-06-01 | 上海一旻成峰电子科技有限公司 | 电力半导体器件综合保护装置及制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343352A (en) * | 1989-01-20 | 1994-08-30 | Nec Corporation | Integrated circuit having two circuit blocks energized through different power supply systems |
| DE19519796A1 (de) * | 1994-06-17 | 1995-12-21 | Mitsubishi Electric Corp | Halbleiterschaltung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| JPH07335834A (ja) * | 1994-06-07 | 1995-12-22 | Nippon Motorola Ltd | 半導体集積回路装置の出力ドライバ |
-
1996
- 1996-04-03 KR KR1019960009993A patent/KR970072681A/ko active Search and Examination
-
1997
- 1997-04-02 NL NL1005704A patent/NL1005704C2/nl not_active IP Right Cessation
- 1997-04-02 FR FR9704006A patent/FR2747246B1/fr not_active Expired - Fee Related
- 1997-04-02 KR KR1019970012115A patent/KR100212160B1/ko not_active IP Right Cessation
- 1997-04-03 US US08/826,594 patent/US5883540A/en not_active Expired - Lifetime
- 1997-04-03 JP JP08482897A patent/JP3619632B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343352A (en) * | 1989-01-20 | 1994-08-30 | Nec Corporation | Integrated circuit having two circuit blocks energized through different power supply systems |
| DE19519796A1 (de) * | 1994-06-17 | 1995-12-21 | Mitsubishi Electric Corp | Halbleiterschaltung |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3370256A1 (fr) * | 2017-03-03 | 2018-09-05 | Stmicroelectronics Sa | Dispositif compact de protection d'un circuit intégré contre les décharges électrostatiques |
| FR3063574A1 (fr) * | 2017-03-03 | 2018-09-07 | Stmicroelectronics Sa | Dispositif compact de protection d'un circuit integre contre les decharges electrostatiques |
| US10340265B2 (en) | 2017-03-03 | 2019-07-02 | Stmicroelectronics Sa | Compact protection device for protecting an integrated circuit against electrostatic discharge |
| US10971489B2 (en) | 2017-03-03 | 2021-04-06 | Stmicroelectronics Sa | Compact protection device for protecting an integrated circuit against electrostatic discharge |
| US11887982B2 (en) | 2017-03-03 | 2024-01-30 | Stmicroelectronics Sa | Compact protection device for protecting an integrated circuit against electrostatic discharge |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3619632B2 (ja) | 2005-02-09 |
| KR100212160B1 (en) | 1999-08-02 |
| JPH1070450A (ja) | 1998-03-10 |
| NL1005704C2 (nl) | 2000-02-15 |
| US5883540A (en) | 1999-03-16 |
| KR970072701A (ko) | 1997-11-07 |
| NL1005704A1 (nl) | 1997-10-06 |
| FR2747246B1 (fr) | 2000-12-22 |
| KR970072681A (ko) | 1997-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0594834B1 (fr) | Circuit intermediaire entre un circuit logique a basse tension et un etage de sortie a haute tension realises dans une technologie cmos standard | |
| FR2631167A1 (fr) | Circuit integre comportant une protection contre les decharges electrostatiques | |
| EP0388329B1 (fr) | Circuit de commande de transistor MOS de puissance sur charge inductive | |
| FR2747246A1 (fr) | Circuit de protection contre de l'electricite statique dans un circuit isole d'une polarisation du substrat | |
| FR2844929A1 (fr) | Circuit de protection contre les decharges electrostatiques, a circuit darlington npn | |
| FR2533369A1 (fr) | Circuit de protection pour dispositifs a circuit integre et structure de semi-conducteur pour proteger un circuit integre | |
| EP0432058B1 (fr) | Circuit d'isolation dynamique de circuits intégrés | |
| FR2704991A1 (fr) | Circuit de protection contre les décharges électrostatiques à déclenchement dynamique. | |
| FR2870990A1 (fr) | Protection d'un circuit integre contre des decharges electrostatiques | |
| EP0359680A1 (fr) | Diode active intégrable | |
| EP0543745A1 (fr) | Transistor MOS à zener de protection intégrée | |
| FR2624655A1 (fr) | Structure de protection d'un acces a un circuit integre | |
| US3940683A (en) | Active breakdown circuit for increasing the operating range of circuit elements | |
| EP2348528A1 (fr) | Structure de protection d'un circuit intégré contre des décharges électrostatiques | |
| FR2499325A1 (fr) | Circuit de protection pour dispositifs a circuits integres | |
| FR2630601A1 (fr) | Circuit inverseur bicmos | |
| CA2057824C (fr) | Dispositif de retard reglable | |
| EP0881681B1 (fr) | Composant de protection d'un transitor MOS intégré contre des gradients de tension | |
| EP0368742B1 (fr) | Amplificateur binaire intégré et circuit intégré l'incorporant | |
| FR2795557A1 (fr) | Dispositif d'ajustement des circuits apres mise en boitier et procede de fabrication correspondant | |
| FR2733098A1 (fr) | Amplificateur de courant | |
| EP2246886A1 (fr) | Circuit intégré muni d'une protection de grande surface contre les décharges électrostatiques | |
| JP2765439B2 (ja) | Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路 | |
| FR2641143A1 (en) | Output buffer amplifier in bipolar technology | |
| EP0715240B1 (fr) | Régulateur de tension pour circuit logique en mode couple |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20121228 |