JPH0581900A - 半導体メモリー装置のストレスモード感知装置 - Google Patents
半導体メモリー装置のストレスモード感知装置Info
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- JPH0581900A JPH0581900A JP4016168A JP1616892A JPH0581900A JP H0581900 A JPH0581900 A JP H0581900A JP 4016168 A JP4016168 A JP 4016168A JP 1616892 A JP1616892 A JP 1616892A JP H0581900 A JPH0581900 A JP H0581900A
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Abstract
(57)【要約】
【目的】外部から人為的に別途の電圧を印加することな
く、外部電源電圧を上昇させるだけでストレスモードテ
ストを設定することができる半導体メモリー装置のスト
レスモード感知装置の提供。 【構成】内部電源電圧ＩＶCC′と外部電源電圧ＸＶCCと
を比較し、その電圧差を増幅して出力する比較器１０
と、比較器１０の出力により動作するトリガー回路２０
と、トリガー回路２０の出力の電位を設定レベルにする
ためのバイアス回路３０と、バイアス回路３０の出力に
より駆動されるＰＭＯＳトランジスタ４０と、から構成
されて成る。
く、外部電源電圧を上昇させるだけでストレスモードテ
ストを設定することができる半導体メモリー装置のスト
レスモード感知装置の提供。 【構成】内部電源電圧ＩＶCC′と外部電源電圧ＸＶCCと
を比較し、その電圧差を増幅して出力する比較器１０
と、比較器１０の出力により動作するトリガー回路２０
と、トリガー回路２０の出力の電位を設定レベルにする
ためのバイアス回路３０と、バイアス回路３０の出力に
より駆動されるＰＭＯＳトランジスタ４０と、から構成
されて成る。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置にお
いて、ストレスモードテストであることを感知して内部
回路にこれを知らせるストレスモード感知装置に関す
る。
いて、ストレスモードテストであることを感知して内部
回路にこれを知らせるストレスモード感知装置に関す
る。
【０００２】
【従来の技術】高集積半導体メモリー装置においては、
装置外部から印加される外部電源電圧を装置内部で使用
する内部電源電圧へ降下する内部電源電圧降下回路を使
用している。この内部電源電圧降下回路が、外部電源電
圧のレベルに従って半導体チップを定常モードで動作さ
せたり、チップの信頼性を検査するためのストレスモー
ドで動作させたりする。ストレスモードの場合、電源電
圧が定常モードで使用される５Ｖより高い６〜７Ｖ程度
のストレス電圧になり、アクセス時間が定常モードのと
きより速くなる。
装置外部から印加される外部電源電圧を装置内部で使用
する内部電源電圧へ降下する内部電源電圧降下回路を使
用している。この内部電源電圧降下回路が、外部電源電
圧のレベルに従って半導体チップを定常モードで動作さ
せたり、チップの信頼性を検査するためのストレスモー
ドで動作させたりする。ストレスモードの場合、電源電
圧が定常モードで使用される５Ｖより高い６〜７Ｖ程度
のストレス電圧になり、アクセス時間が定常モードのと
きより速くなる。
【０００３】このとき、ストレスモードであることを感
知する一番簡単な装置として、入力パッドと接地電圧端
との間に電圧降下素子（抵抗、ダイオード又はＭＯＳト
ランジスタ）で構成される感知回路を設け、入力パッド
と感知回路との接続ノードの電圧状態を利用したものが
ある。即ち、このノードの電位が感知回路をターンオン
させる状態のときはストレスモード、その反対に感知回
路をターンオフさせる状態のときは定常モードであるこ
とが感知される。しかし、このような装置においてはス
トレス電圧の発生が緩慢になるという問題がある。
知する一番簡単な装置として、入力パッドと接地電圧端
との間に電圧降下素子（抵抗、ダイオード又はＭＯＳト
ランジスタ）で構成される感知回路を設け、入力パッド
と感知回路との接続ノードの電圧状態を利用したものが
ある。即ち、このノードの電位が感知回路をターンオン
させる状態のときはストレスモード、その反対に感知回
路をターンオフさせる状態のときは定常モードであるこ
とが感知される。しかし、このような装置においてはス
トレス電圧の発生が緩慢になるという問題がある。
【０００４】図４はこのような従来のストレスモード感
知回路の一例を示す。図示のように、従来では、別途の
ストレスモード用電圧を入力パッド１に直接印加するこ
とによってストレスモードを設定する。
知回路の一例を示す。図示のように、従来では、別途の
ストレスモード用電圧を入力パッド１に直接印加するこ
とによってストレスモードを設定する。
【０００５】定常モードでのノード２の電位は、外部電
源電圧ＸＶCCをダイオード接続のＮＭＯＳトランジスタ
Ｑ２のしきい電圧分、降下させた電位になる。同時に、
ＸＶCCにゲートが接続されたＰＭＯＳトランジスタＱ３
はターンオフ、ＸＶCCにゲートが接続されたＮＭＯＳト
ランジスタＱ４、Ｑ５はターンオンする。その結果、感
知ノード３の電位は“ロウ”状態となり、バイアス回路
４の出力が“ハイ”状態となるので、ＰＭＯＳトランジ
スタＱ６はターンオフしている。
源電圧ＸＶCCをダイオード接続のＮＭＯＳトランジスタ
Ｑ２のしきい電圧分、降下させた電位になる。同時に、
ＸＶCCにゲートが接続されたＰＭＯＳトランジスタＱ３
はターンオフ、ＸＶCCにゲートが接続されたＮＭＯＳト
ランジスタＱ４、Ｑ５はターンオンする。その結果、感
知ノード３の電位は“ロウ”状態となり、バイアス回路
４の出力が“ハイ”状態となるので、ＰＭＯＳトランジ
スタＱ６はターンオフしている。
【０００６】入力パッド１にストレスモード用電圧を印
加すると、ノード２はこの電圧をＭＯＳトランジスタＱ
１のしきい電圧分、降下させた電圧をＸＶCCに加えた電
位となる。このノード２の電位は、ＰＭＯＳトランジス
タＱ３のゲートに印加されるＸＶCCより大きいので、Ｐ
ＭＯＳトランジスタＱ３はターンオンする。その結果、
感知ノード３の電位が“ハイ”状態となり、バイアス回
路４の出力電圧が“ロウ”状態となるので、ＰＭＯＳト
ランジスタＱ６はターンオンする。すると、ストレスモ
ードであることが内部回路に伝えられる。バイアス回路
４の出力が“ロウ”状態となった後の内部電源電圧ＩＶ
CCは、図３のグラフにあるように、ＸＶCCに伴って実質
ＸＶCC−２ＶTH（但し、ＶTHは電圧抑制回路５のトラン
ジスタＱ７及びＱ８の各しきい電圧）の関係で上昇す
る。
加すると、ノード２はこの電圧をＭＯＳトランジスタＱ
１のしきい電圧分、降下させた電圧をＸＶCCに加えた電
位となる。このノード２の電位は、ＰＭＯＳトランジス
タＱ３のゲートに印加されるＸＶCCより大きいので、Ｐ
ＭＯＳトランジスタＱ３はターンオンする。その結果、
感知ノード３の電位が“ハイ”状態となり、バイアス回
路４の出力電圧が“ロウ”状態となるので、ＰＭＯＳト
ランジスタＱ６はターンオンする。すると、ストレスモ
ードであることが内部回路に伝えられる。バイアス回路
４の出力が“ロウ”状態となった後の内部電源電圧ＩＶ
CCは、図３のグラフにあるように、ＸＶCCに伴って実質
ＸＶCC−２ＶTH（但し、ＶTHは電圧抑制回路５のトラン
ジスタＱ７及びＱ８の各しきい電圧）の関係で上昇す
る。
【０００７】このような場合、ＰＭＯＳトランジスタＱ
３の電流駆動能力がＮＭＯＳトランジスタＱ４、Ｑ５よ
り相対的に大きいことが前提とされる。
３の電流駆動能力がＮＭＯＳトランジスタＱ４、Ｑ５よ
り相対的に大きいことが前提とされる。
【０００８】以上のように、従来の回路でストレスモー
ドを実行するためには、外部から人為的に別途のストレ
スモード用電圧を印加しなければならないので、使用者
にとっては不便である。また、図３のグラフから理解で
きるように、ストレスモード用電圧が印加された後、Ｉ
ＶCCは上記のようにして上昇するので、ＩＶCCがストレ
スモードのレベル（ストレス電圧）になる時点を正確に
感知することが難しく、しかもストレス電圧に達するま
で時間がかかるという問題点がある。
ドを実行するためには、外部から人為的に別途のストレ
スモード用電圧を印加しなければならないので、使用者
にとっては不便である。また、図３のグラフから理解で
きるように、ストレスモード用電圧が印加された後、Ｉ
ＶCCは上記のようにして上昇するので、ＩＶCCがストレ
スモードのレベル（ストレス電圧）になる時点を正確に
感知することが難しく、しかもストレス電圧に達するま
で時間がかかるという問題点がある。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は外部から人為的に別途の電圧を印加することなく
ストレスモードを設定するとができるストレスモード感
知装置を提供することにある。
目的は外部から人為的に別途の電圧を印加することなく
ストレスモードを設定するとができるストレスモード感
知装置を提供することにある。
【００１０】
【課題を解決するための手段及び作用】このような本発
明の目的を達成するために本発明は、外部電源電圧と内
部電源電圧とを差動増幅器により比較し、この結果によ
る電圧差を利用してトリガー回路を動作させてストレス
モードを感知するようにした。このようにすることで、
外部から別途の電圧を印加せずとも外部電源電圧を上昇
させるだけでストレスモードであることが感知され、ス
トレス電圧を発生できるようになる。また、トリガー回
路が動作した瞬間に内部電源電圧がストレス電圧のレベ
ルになるので、定常モードからストレスモードへの変化
点が正確に感知できるようになる。
明の目的を達成するために本発明は、外部電源電圧と内
部電源電圧とを差動増幅器により比較し、この結果によ
る電圧差を利用してトリガー回路を動作させてストレス
モードを感知するようにした。このようにすることで、
外部から別途の電圧を印加せずとも外部電源電圧を上昇
させるだけでストレスモードであることが感知され、ス
トレス電圧を発生できるようになる。また、トリガー回
路が動作した瞬間に内部電源電圧がストレス電圧のレベ
ルになるので、定常モードからストレスモードへの変化
点が正確に感知できるようになる。
【００１１】以上のようにするためには、内部電源電圧
に応じた第１電位の第１電圧ノードと、外部電源電圧に
応じた第２電圧の第２電圧ノードと、この第１及び第２
電圧ノードの各電位を入力とし、一つの出力ノードを有
する差動増幅器とから成る比較器、及び差動増幅器の出
力ノードにゲートが接続された絶縁ゲート電界効果トラ
ンジスタと、この絶縁ゲート電界効果トランジスタのチ
ャネルの一端に接続されると共に外部電源電圧に応じた
電位を持つようになった充電ノードと、前記絶縁ゲート
電界効果トランジスタのチャネルの他端に接続されたト
リガーノードとを含んで成るトリガー回路を設けたスト
レスモード感知装置を用いるとよい。
に応じた第１電位の第１電圧ノードと、外部電源電圧に
応じた第２電圧の第２電圧ノードと、この第１及び第２
電圧ノードの各電位を入力とし、一つの出力ノードを有
する差動増幅器とから成る比較器、及び差動増幅器の出
力ノードにゲートが接続された絶縁ゲート電界効果トラ
ンジスタと、この絶縁ゲート電界効果トランジスタのチ
ャネルの一端に接続されると共に外部電源電圧に応じた
電位を持つようになった充電ノードと、前記絶縁ゲート
電界効果トランジスタのチャネルの他端に接続されたト
リガーノードとを含んで成るトリガー回路を設けたスト
レスモード感知装置を用いるとよい。
【００１２】
【実施例】では、本発明を添付の図面を参照して詳細に
説明する。図１に本発明によるストレスモード感知装置
の構成を示す。図示のように、内部電源電圧ＩＶCC′と
外部電源電圧ＸＶCCとを比較し、その電圧差を増幅して
出力する比較器１０と、比較器１０の出力により動作す
るトリガー回路２０と、トリガー回路２０の出力の電位
を設定レベルにするためのバイアス回路３０と、バイア
ス回路３０の出力により駆動されるＰＭＯＳトランジス
タ４０と、から構成されている。
説明する。図１に本発明によるストレスモード感知装置
の構成を示す。図示のように、内部電源電圧ＩＶCC′と
外部電源電圧ＸＶCCとを比較し、その電圧差を増幅して
出力する比較器１０と、比較器１０の出力により動作す
るトリガー回路２０と、トリガー回路２０の出力の電位
を設定レベルにするためのバイアス回路３０と、バイア
ス回路３０の出力により駆動されるＰＭＯＳトランジス
タ４０と、から構成されている。
【００１３】図２は図１のようになったストレスモード
感知装置の回路の実施例を示す。比較器１０において、
内部電源電圧ＩＶCC′は同じ抵抗値の抵抗Ｒ１、Ｒ２に
よって分圧され、抵抗Ｒ１とＲ２との間の第１電圧ノー
ド１１にはＩＶCC′／２の電位が現れる。同様に外部電
源電圧ＸＶCCも同じ抵抗値の抵抗Ｒ３、Ｒ４によって分
圧され、抵抗Ｒ３とＲ４との間の第２電圧ノード１３に
はＸＶCC／２の電位が現れる。この第１、第２電圧ノー
ド１１、１３の電位は、ＰＭＯＳトランジスタＰ１、Ｐ
２、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３から構成さ
れるｎチャンネル入力型の差動増幅器の二つの入力とな
る。尚、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４はダイオード
やＭＯＳトランジスタで代替しても良い。差動増幅器の
ＰＭＯＳトランジスタＰ１、Ｐ２の各ソースは共通に外
部電源電圧ＸＶCCに連結され、ＮＭＯＳトランジスタＮ
３は接地電圧端に連結されると共にゲートが差動増幅器
をエネイブルさせる基準電圧Ｖref に接続されている。
そして差動増幅器の出力はトリガー回路２０に供給され
る。
感知装置の回路の実施例を示す。比較器１０において、
内部電源電圧ＩＶCC′は同じ抵抗値の抵抗Ｒ１、Ｒ２に
よって分圧され、抵抗Ｒ１とＲ２との間の第１電圧ノー
ド１１にはＩＶCC′／２の電位が現れる。同様に外部電
源電圧ＸＶCCも同じ抵抗値の抵抗Ｒ３、Ｒ４によって分
圧され、抵抗Ｒ３とＲ４との間の第２電圧ノード１３に
はＸＶCC／２の電位が現れる。この第１、第２電圧ノー
ド１１、１３の電位は、ＰＭＯＳトランジスタＰ１、Ｐ
２、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３から構成さ
れるｎチャンネル入力型の差動増幅器の二つの入力とな
る。尚、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４はダイオード
やＭＯＳトランジスタで代替しても良い。差動増幅器の
ＰＭＯＳトランジスタＰ１、Ｐ２の各ソースは共通に外
部電源電圧ＸＶCCに連結され、ＮＭＯＳトランジスタＮ
３は接地電圧端に連結されると共にゲートが差動増幅器
をエネイブルさせる基準電圧Ｖref に接続されている。
そして差動増幅器の出力はトリガー回路２０に供給され
る。
【００１４】トリガー回路２０は、差動増幅器の出力ノ
ード１２にゲートが接続されたＰＭＯＳトランジスタＰ
４及びＮＭＯＳトランジスタＮ４、Ｎ５、外部電源電圧
ＸＶCCとＰＭＯＳトランジスタＰ４のソースとの間にチ
ャネルが連結されると共にゲートが接地されたＰＭＯＳ
トランジスタＰ３、から構成される。ＰＭＯＳトランジ
スタＰ４とＮＭＯＳトランジスタＮ４、Ｎ５は接地電圧
端に直列連結され、ＰＭＯＳトランジスタＰ４及びＮＭ
ＯＳトランジスタＮ４のドレインはトリガーノード１５
になる。
ード１２にゲートが接続されたＰＭＯＳトランジスタＰ
４及びＮＭＯＳトランジスタＮ４、Ｎ５、外部電源電圧
ＸＶCCとＰＭＯＳトランジスタＰ４のソースとの間にチ
ャネルが連結されると共にゲートが接地されたＰＭＯＳ
トランジスタＰ３、から構成される。ＰＭＯＳトランジ
スタＰ４とＮＭＯＳトランジスタＮ４、Ｎ５は接地電圧
端に直列連結され、ＰＭＯＳトランジスタＰ４及びＮＭ
ＯＳトランジスタＮ４のドレインはトリガーノード１５
になる。
【００１５】それでは図２及び図３を参照してその動作
を説明する。外部電源電圧ＸＶCCが上昇すると、第１電
圧ノード１１の電位より第２電圧ノード１３の電位の方
が相対的に高くなる。すると、差動増幅器の出力ノード
１２からＮＭＯＳトランジスタＮ２、Ｎ３を通って接地
電圧端に流れる電流が増加するので、出力ノード１２の
電位は低くなる。一方、トリガー回路２０のＰＭＯＳト
ランジスタＰ４のソース、即ち充電ノード１４は、定常
的にターンオン(normally turn-on)状態のＰＭＯＳトラ
ンジスタＰ３によって外部電源電圧ＸＶCC程に充電され
ている状態である。
を説明する。外部電源電圧ＸＶCCが上昇すると、第１電
圧ノード１１の電位より第２電圧ノード１３の電位の方
が相対的に高くなる。すると、差動増幅器の出力ノード
１２からＮＭＯＳトランジスタＮ２、Ｎ３を通って接地
電圧端に流れる電流が増加するので、出力ノード１２の
電位は低くなる。一方、トリガー回路２０のＰＭＯＳト
ランジスタＰ４のソース、即ち充電ノード１４は、定常
的にターンオン(normally turn-on)状態のＰＭＯＳトラ
ンジスタＰ３によって外部電源電圧ＸＶCC程に充電され
ている状態である。
【００１６】外部電源電圧ＸＶCCがさらに上昇して６〜
７Ｖのストレス電圧に到達すると、出力ノード１２の電
位と充電ノード１４の電位の関係はＰＭＯＳトランジス
タＰ４をターンオンさせる条件となる。即ち、例えばＰ
ＭＯＳトランジスタＰ４のしきい電圧が−１Ｖの場合、
出力ノード１２の電位がゲート電圧ＶG 、充電ノード１
４の電位がソース電圧ＶS であるので、ＶS ＝ＸＶCC≒
７Ｖ、ＶG ＜６Ｖになると、ＶGS＜−１Ｖとなり、ＰＭ
ＯＳトランジスタＰ４はターンオンするものである。す
ると、トリガー回路２０のトリガーノード１５が“ハ
イ”状態となり、バイアス回路３０の出力端６６が“ロ
ウ”状態となってＰＭＯＳトランジスタ４０がターンオ
ンする。このとき得られる内部電源電圧ＩＶCC′は、図
３のグラフに図示のように、ストレスモードとなる変化
点ｔS でいきなり増加する。そしてその後は外部電源電
圧ＸＶCCと共に上昇する。この場合、ＰＭＯＳトランジ
スタＰ４の電流駆動能力がＮＭＯＳトランジスタＮ４、
Ｎ５のそれより大きいことが前提となる。
７Ｖのストレス電圧に到達すると、出力ノード１２の電
位と充電ノード１４の電位の関係はＰＭＯＳトランジス
タＰ４をターンオンさせる条件となる。即ち、例えばＰ
ＭＯＳトランジスタＰ４のしきい電圧が−１Ｖの場合、
出力ノード１２の電位がゲート電圧ＶG 、充電ノード１
４の電位がソース電圧ＶS であるので、ＶS ＝ＸＶCC≒
７Ｖ、ＶG ＜６Ｖになると、ＶGS＜−１Ｖとなり、ＰＭ
ＯＳトランジスタＰ４はターンオンするものである。す
ると、トリガー回路２０のトリガーノード１５が“ハ
イ”状態となり、バイアス回路３０の出力端６６が“ロ
ウ”状態となってＰＭＯＳトランジスタ４０がターンオ
ンする。このとき得られる内部電源電圧ＩＶCC′は、図
３のグラフに図示のように、ストレスモードとなる変化
点ｔS でいきなり増加する。そしてその後は外部電源電
圧ＸＶCCと共に上昇する。この場合、ＰＭＯＳトランジ
スタＰ４の電流駆動能力がＮＭＯＳトランジスタＮ４、
Ｎ５のそれより大きいことが前提となる。
【００１７】このように変化点ｔS で内部電源電圧ＩＶ
CC′が急激に増加するのは、差動増幅器の出力ノード１
２が外部電源電圧ＸＶCCの上昇に従って低くなる一方
で、実質的なトリガー動作を遂行するＰＭＯＳトランジ
スタＰ４のソースには外部電源電圧ＸＶCCの増加分が印
加されていくので、ＸＶCCがストレス電圧に達してＰＭ
ＯＳトランジスタＰ４がターンオンしたときにＰＭＯＳ
トランジスタＰ４の瞬間的なプルアップ機能が最大限に
駆動させられる結果である。
CC′が急激に増加するのは、差動増幅器の出力ノード１
２が外部電源電圧ＸＶCCの上昇に従って低くなる一方
で、実質的なトリガー動作を遂行するＰＭＯＳトランジ
スタＰ４のソースには外部電源電圧ＸＶCCの増加分が印
加されていくので、ＸＶCCがストレス電圧に達してＰＭ
ＯＳトランジスタＰ４がターンオンしたときにＰＭＯＳ
トランジスタＰ４の瞬間的なプルアップ機能が最大限に
駆動させられる結果である。
【００１８】
【発明の効果】以上説明してきたように本発明は、外部
から人為的に別途の電圧を印加せずに自動的にストレス
モードを設定することができる利点がある。また、本発
明は外部電源電圧が上昇してストレスモードに達すると
同時にストレス電圧が発生されるので、定常モードから
ストレスモードへの変化点を明確に求めることができる
効果もある。
から人為的に別途の電圧を印加せずに自動的にストレス
モードを設定することができる利点がある。また、本発
明は外部電源電圧が上昇してストレスモードに達すると
同時にストレス電圧が発生されるので、定常モードから
ストレスモードへの変化点を明確に求めることができる
効果もある。
【図１】本発明によるストレスモード感知装置の構成を
示すブロック図。
示すブロック図。
【図２】図１の装置の具体的回路の実施例を示す回路
図。
図。
【図３】図１と図４の回路による内部電源電圧の状態を
比較したグラフ。
比較したグラフ。
【図４】従来のストレスモード感知装置の回路図
１０ 比較器 ２０ トリガー回路 ＸＶCC 外部電源電圧 ＩＶCC′ 内部電源電圧 Ｒ１〜Ｒ４ 抵抗 Ｐ１〜Ｐ４ ＰＭＯＳトランジスタ Ｎ１〜Ｎ５ ＮＭＯＳトランジスタ
Claims (6)
- 【請求項１】 外部電源電圧と内部電源電圧を使用する
半導体メモリー装置のストレスモードテストにおけるス
トレスモード感知装置において、 内部電源電圧に応じた第１電位を持つ第１電圧ノード
と、 外部電源電圧に応じた第２電位を持つ第２電圧ノード
と、 第１及び第２電圧ノードの各電位を各々入力とし、一つ
の出力ノードを有する差動増幅器と、 差動増幅器の出力ノードにゲートが接続された絶縁ゲー
ト電界効果トランジスタと、 前記絶縁ゲート電界効果トランジスタのチャネルの一端
に接続されると共に外部電源電圧に応じた電位を持つよ
うになった充電ノードと、 前記絶縁ゲート電界効果トランジスタのチャネルの他端
に接続されたトリガーノードと、 を具備したことを特徴とするストレスモード感知装置。 - 【請求項２】 第１電位が、内部電源電圧と接地電圧と
の間に直列連結された第１分圧手段の出力である請求項
１記載のストレスモード感知装置。 - 【請求項３】 第２電位が、外部電源電圧と接地電圧と
の間に直列連結された第２分圧手段の出力である請求項
１記載のストレスモード感知装置。 - 【請求項４】 トリガーノードに入力端が連結されたバ
イアス回路と、 バイアス回路の出力端にゲートが接続されると共に外部
電源電圧と内部電源電圧との間にチャネルが連結された
絶縁ゲート電界効果トランジスタと、を具備した請求項
１記載のストレスモード感知装置。 - 【請求項５】 外部電源電圧と内部電源電圧を使用する
半導体メモリー装置のストレスモードテストにおけるス
トレスモード感知装置において、 外部電源電圧と内部電源電圧とを入力とする差動増幅器
と、 差動増幅器の出力を入力とするトリガー回路と、 トリガー回路の出力を入力とするバイアス回路と、 バイアス回路の出力がゲートに印加されると共に外部電
源電圧と内部電源電圧との間にチャネルが連結された駆
動用の絶縁ゲート電界効果トランジスタと、を含んで成
ることを特徴とするストレスモード感知装置。 - 【請求項６】 トリガー回路が、差動増幅器の出力がゲ
ートに印加されると共に外部電源電圧に応じた電圧がチ
ャネルの一端に印加される絶縁ゲート電界効果トランジ
スタと、 この絶縁ゲート電界効果トランジスタのチャネルの他端
に接続されると共にバイアス回路の入力端に連結された
トリガーノードと、を含んで成る請求項５記載のストレ
スモード感知装置。
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