DE10058779A1

DE10058779A1 - Vorrichtung zum Stressen einer integrierten ferroelektrischen Halbleiterspeicherschaltung

Info

Publication number: DE10058779A1
Application number: DE2000158779
Authority: DE
Inventors: Michael Jacob
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-11-27
Filing date: 2000-11-27
Publication date: 2002-06-13
Also published as: WO2002043074A1

Abstract

Die Erfindung betrifft eine Vorrichtung zum Stressen einer integrierten ferroelektrischen Halbleiterspeicherschaltung. Durch die Integration einer Stresstestschaltung (10) in den den ferroelektrischen Halbleiterspeicher enthaltenden Chip (1) hinein, übernimmt diese integrierte Testschaltung (10) die Aufgabe eines herkömmlichen externen Testautomaten beim Stressen des ferroelektrischen Speichers zum Test von "Fatique" und Imprint. Dadurch kann Testzeit von externen Testautomaten zur internen Schaltung hin verlagert und durch Beschleunigung des Stresstests Stresszeit eingepart werden.

Description

Die Erfindung betrifft eine Vorrichtung zum Stressen einer integrierten ferroelektrischen Halbleiterspeicherschaltung.

Ferroelektrische Speicher (FeRAMs) altern durch

a) Abnahme der remanenten Polarisation infolge wiederholten Umschaltens der Polarisation. Dieser auch als "Fatigue" bezeichnete Effekt tritt durch die im Betrieb häufig wie derholte elektrische Umpolung, d. h. durch bipolares Zy keln, ein. Die reduzierte Polarisation führt dann zu re duzierten Signalen beim Auslesen eines ferroelektrischen Speichers;
b) Verschiebung der Hysteresekurve entlang der Achse des elektrischen Feldes durch Speichern einer gleichbleiben den Polarisation. Dieser auch "Imprint" genannte Effekt ist demnach eine Ermüdungserscheinung, die eintritt, wenn die Polarisation über einen längeren Zeitraum in dieselbe Richtung zeigt. Dies kann sowohl bei der Lagerung des po larisierten ferroelektrischen Speichers als auch bei äu ßerem Feldeinfluss, d. h. durch unipolares Zykeln gesche hen.

Das Auslesen des ferroelektrischen Speichers zerstört dessen Speicherinhalt ("destructive read") und erfordert bei jedem Lesevorgang das Zurückschreiben der Information. Somit trägt jeder Lesezugriff zum Alterungsprozess entweder durch die oben erwähnte "Fatigue"-Erscheinung oder die "Imprint"- Erscheinung bei. Im Verlauf der Lebensdauer eines ferroelek trischen Halbleiterspeichers können daher sehr hohe Zykelzah len, zum Beispiel 10¹⁵ Zugriffe erreicht werden.

Um die belastungsbedingte Zuverlässigkeit eines ferroelektri schen Speichers zu testen, müssen solche Speicherbausteine während eines Belastungs- oder Stresstests ebenfalls gezykelt werden. Diese Belastungs- oder Stresstests sind aufgrund der erforderlichen hohen Zykelzahlen und des Umfangs der Proben zur statistischen Erfassung sehr aufwendig, und die bislang dafür eingesetzten Testautomaten sind sehr teuer.

Die beiliegende Fig. 3 zeigt schematisch und blockartig eine ferroelektrische Speicherschaltung FeRAN (auch DUT = Device Under Test), die einem derartigen Belastungs- oder Stresstest unterworfen wird, der mit einem herkömmlichen teuren Test automaten durchgeführt wird. Der als DUT fungierende ferroe lektrische Halbleiterspeicher FeRAM empfängt vom Testautoma ten die Betriebs- oder Testspannung V_TEST. Der Testautomat er zeugt Testadressen und, je nach verwendeter Datentopologie bestimmte Datenmuster D sowie Chipcontrolsignale CCS, und die während des Tests von den adressierenden Adressensequenzen aus den ferroelektrischen Speicherzellen ausgelesenen Daten D werden vom ferroelektrischen Speicher FeRAM zum Testautomaten zurückgeführt. Selbst wenn ein derartiger teurer Testautomat zum parallelen Testen mehrerer ferroelektrischer Speicherbau steine eingerichtet ist, so dauert der Gesamttest aufgrund der hohen Zykelzahlen und des Probenumfangs sehr lange, wes halb der Testautomat eine lange Zeit zum Testen einer Charge eingesetzt ist.

Es ist deshalb Aufgabe der Erfindung, eine Vorrichtung zum Belasten bzw. Stressen einer integrierten ferroelektrischen Halbleiterspeicherschaltung so anzugeben, dass der Equipment aufwand, d. h. der auf die Testausrüstung anfallende Kosten teil, der zum Testen von Fatigue und Imprint sowohl von dem Qualifikationsprozess als auch für Screening und Monitoring produktiver Ware notwendig ist, deutlich reduziert und die Testzeit verkürzt werden kann.

Die Aufgabe wird anspruchsgemäß gelöst.

Demnach besteht die Erfindung gemäß einem wesentlichen Aspekt darin, eine spezielle logische Stresstestschaltung, die zur Ausführung der oben beschriebenen Stresstests eingerichtet ist, in dem ferroelektrischen Speicherbaustein bzw. in eine Halbleiterschaltung, in die ein ferroelektrischer Speicher baustein eingebettet ist mit zu integrieren. Die erfindungs gemäße Stresstestschaltung (auch BISS = Built In Self Stress genannt) ist dazu eingerichtet, in Form eines Testmodus den ferroelektrischen Speicherbaustein selbständig anzusprechen, zu zykeln und dadurch zu stressen.

Die zusätzliche Stresstestschaltung BISS kann zum Beispiel durch einen CMOS-Grundprozess ohne zusätzliche Prozessschrit te gleichzeitig mit der Schaltung des ferroelektrischen Spei cherbausteins hergestellt werden, zum Beispiel wie bei Embed ded DRAMs.

Die erfindungsgemäße Stresstestschaltung macht den Einsatz eines teuren Testautomaten über eine lange Zeitdauer, wie es bislang zum Testen von ferroelektrischen Speicherbausteinen üblich war, überflüssig.

Die erfindungsgemäße integrierte Stresstestschaltung weist wenigstens folgende Funktionseinheiten auf:

- eine Testmodus-Eingabe/Auswahleinheit zur Eingabe/Auswahl vorbestimmter Testmodi;
- eine Mustergeneratoreinheit zur Erzeugung von Adressense quenzen, mit denen Speicherzellen des ferroelektrischen Speicherbausteins adressiert werden und
- eine Datengenerator/Auswahleinheit zur Generierung und Aus wahl der Daten und der jeweiligen physikalischen Datentopo logie.

Die erfindungsgemäße integrierte Stresstestschaltung kann in einer Ausführungsform von außerhalb des Bausteins zugeführte Taktsignale zur zeitlichen Steuerung und Aktivierung einer Stress-Testsequenz empfangen. Bei einer alternativen Ausführungsform kann die erfindungsgemäße integrierte Stresstest schaltung weiterhin eine eigene Zeitsteuereinheit aufweisen, die eigene Zeitsteuersignale erzeugen und spezielle Testzy klen steuern kann.

Zusätzlich können weitere Stresstest-Beschleunigungssysteme in die integrierte Stresstestschaltung integriert werden, wie zum Beispiel Widerstände, mit denen die Temperatur des Bau steins beeinflusst werden kann und Testmodi, mit denen inter ne Spannungspegel verändert werden können und damit die Stresswirkung erhöht und beschleunigt werden kann.

Die erfindungsgemäße integrierte Stresstestschaltung (BISS), ermöglicht folgende Vorteile:

- einen geringeren Aufwand für die Testausrüstung zum Errei chen einer vergleichbaren Testabdeckung,
- eine erhöhte Datenmenge bzw. statistische Basis für die Qualifikationstests, für das Screening und Monitoring;
- höhere Zykelfrequenzen im Vergleich zu extern realisierter Stresstestausrüstung;
- verringerte Testkosten, und
- beschleunigte Testabläufe.

Es sei hier erwähnt, dass mit "Screening" das Herausfiltern fehlerhafter Bausteine oder auch potentieller Ausfallkandida ten durch den Stresstest gemeint ist. Das heißt dass alle ferroelektrischen Speicherbausteine dem Screeningtest unter zogen und nur die guten Bausteine an die Kunden geliefert werden. Mit "Monitoring" ist ein stichprobenartiger Test be zeichnet, der sowohl fehlerhafte Fertigungseinheiten finden als auch eine Aussage über den zeitlichen Qualitätsverlauf der Fertigung ermöglichen soll.

Durch die Integration der Stresstestschaltung BISS, die die Aufgabe eines herkömmlichen externen Testautomaten beim Stresstest eines ferroelektrischen Speicherbausteins zum Test von Fatigue und Imprint übernimmt, in den Speicherbaustein bzw. in eine einen ferroelektrischen Speicherbaustein enthal tende Halbleiterschaltung hinein, kann Testzeit von externen Testsystemen zu der erfindungsgemäß vorgeschlagenen internen Testschaltung hin verlagert werden. Durch die Beschleunigung, die durch die erfindungsgemäße integrierte Testschaltung beim Stressen des Speicherbausteins ermöglicht wird, kann Stress zeit eingespart werden.

Nachstehend werden Aufbau und Funktionen einer erfindungsge mäßen Testschaltung anhand eines in der Zeichnung dargestell ten Ausführungsbeispiels beschrieben.

Fig. 1 zeigt schematisch ein Blockschaltbild eines Aus führungsbeispiels einer erfindungsgemäßen in ei nem ferroelektrischen Halbleiterspeicher FeRAM integrierten Stresstestschaltung BISS in Verbin dung mit einem äußeren Testboard;

Fig. 2 zeigt Funktionsblöcke der in Fig. 1 dargestellten erfindungsgemäßen Stresstestschaltung, und

Fig. 3 zeigt den oben bereits beschriebenen Stand der Technik für den Stresstest einer ferroelektri schen Speicherschaltung.

In Fig. 1 ist in einem Chip mit einem ferroelektrischen Spei cher (FeRAM) 1 eine Stresstestschaltung (BISS) 10 für den Stresstest von Fatigue und Imprint der ferroelektrischen Speicherschaltung 1 integriert. Die erfindungsgemäße Test schaltung 10 erzeugt chipintern eine Sequenz von Testadressen A, Testdaten D und Chipcontrolsignale CCS, die der zu testenden ferroelektrischen Speicherschaltung 1 (DUT) zugeführt werden.

Der ferroelektrische Speicherbaustein 1 mit der darin inte grierten Testschaltung 10 erhält weiterhin von einem äußeren Testboard 2 Versorgungsspannungen V, und die Testschaltung 10 erhält ein Testmodusfreigabesignal E und gegebenenfalls ein Taktsignal CLK für die Zeitsteuerung der Testsequenz. Alter nativ kann die erfindungsgemäße Testschaltung 10 auch intern mit Hilfe einer eigenen Oszillatorschaltung eigene Zeitsteu ersignale zur zeitlichen Steuerung der Testadressen A, der Testdaten D und der Chipcontrolsignale CCS erzeugen. Mit Hil fe der zuletzt genannten Adressen, Daten- und Chipcontrolsi gnale kann die Stresstestschaltung BISS beim Stresstest selb ständig auf den ferroelektrischen Speicher zugreifen und Le se- bzw. Schreibbefehle auslösen.

Fig. 2 zeigt schematisch in Form von Funktionsblöcken Grund funktionen und optionale Funktionen der erfindungsgemäßen Stresstestschaltung 10. Ein Funktionsblock 11 stellt eine Testmodus-Eingabe/Auswahleinheit zur Eingabe/Auswahl vorbe stimmter Testmodi, die zum Beispiel ein Schutzband für be stimmte Betriebsbedingungen enthalten, ein Funktionsblock 12 eine Mustergeneratoreinheit, die Adressen erzeugt, die die Sequenz definieren, in denen die Speicherzellen der zu te stenden ferroelektrischen Speicherschaltung 1 adressiert wer den und ein Funktionsblock 13 eine Datengenerator-/Auswahl einheit zur Datengenerierung und Auswahl der jeweiligen phy sikalischen Datentopologie dar. Zum Beispiel kann das physi kalische Datum "0" ein unipolares Zykeln für den Test des Im printeffekts und "1" ein bipolares Zykeln für den Test des Fatigueeffekts bedeuten.

Optionell ist ein gestrichelt gezeichneter Funktionsblock 14 vorgesehen, der eine in der Stresstestschaltung 10 integrier te Taktsignal- und Zeitsteuereinheit bildet, mit dem sich spezielle Zeitbedingungen einstellen lassen mit denen der Stresstest beschleunigt werden, d. h. die Zykluszeit verkürzt und Stresstestzeit eingespart werden kann.

Zusätzlich zu den, in Fig. 2 gezeigten Funktionen können wei tere (nicht gezeigte) Beschleunigungssysteme in die Test schaltung integriert werden, wie zum Beispiel Widerstände, mit denen die Temperatur des ferroelektrischen Speicherbau steins 1 beeinflusst werden kann und Funktionsblöcke zur Ak tivierung von Testmodi, mit denen intern Spannungspegel für den ferroelektrischen Speicher 1 verändert werden können und damit die Stresswirkung erhöht und beschleunigt werden kann.

Claims

1. Vorrichtung zum Stressen einer integrierten ferroelektri schen Halbleiterspeicherschaltung, dadurch gekennzeichnet, dass die Vorrichtung eine in dem Chip (1) des ferroelektri schen Halbleiterspeichers oder eine im Chip einer einen ein gebetteten ferroelektrischen Halbleiterspeicher enthaltenden Halbleiterschaltung integrierte spezielle Stresstestschaltung (10) ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die integrierte Stresstestschaltung (10) wenigstens fol gende Funktionseinheiten aufweist:
eine Testmodus-Eingabe/Auswahleinheit (11) zur Eingabe/Aus wahl vorbestimmter Testmodi;
eine Mustergeneratoreinheit (12) zur Erzeugung von Test adressensequenzen mit denen Speicherzellen des ferroelek trischen Speichers während einer Testsequenz adressiert werden; und
eine Datengenerator/Auswahleinheit (13) zur Datengenerie rung und Auswahl der jeweiligen physikalischen Datentopolo gie für eine Testsequenz.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die integrierte Stresstestschaltung (10) von außerhalb des Chips zugeführte Taktsignale (CLK) zur zeitlichen Steue rung und Aktivierung ihrer Testsequenz (14) empfängt.

4. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die integrierte Stresstestschaltung (10) weiterhin eine eigene integrierte Zeitsteuereinheit aufweist, die Zeitsteu ersignale erzeugt, um spezielle Testzyklen zu aktivieren und zu steuern.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die integrierte Testschaltung (10) weiterhin eine Ein heit zur Temperatursteuerung der zu testenden ferroelektri schen Halbleiterspeicherschaltung (1) während einer Testse quenz aufweist.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die integrierte Testschaltung (10) weiterhin eine Ein heit zur Veränderung speicherinterner Spannungspegel während einer Testsequenz aufweist.